KR102663261B1

KR102663261B1 - 반도체 메모리 장치 및 그것의 동작 방법

Info

Publication number: KR102663261B1
Application number: KR1020160115797A
Authority: KR
Inventors: 김다우니
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-09-08
Filing date: 2016-09-08
Publication date: 2024-05-03
Also published as: CN107808682A; KR20180028292A; US9859008B1; CN107808682B; US20180082748A1; US10147489B2

Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다. 본 기술에 따른 향상된 신뢰성을 갖는 반도체 메모리 장치의 동작 방법은 선택된 메모리 셀의 비트 라인의 전압을 셋업 하는 트랜지스터의 게이트 전극에 스텝 펄스와 램프 신호가 결합된 형태의 제어신호를 인가하는 단계 및 선택된 메모리 셀의 워드 라인에 프로그램 펄스를 인가하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.

본 발명의 실시 예는 향상된 신뢰성을 갖는 반도체 메모리 장치 및 그것의 동작 방법을 제공하기 위한 것이다.

본 발명의 실시 예에 따른 선택된 메모리 셀을 프로그램 하는 반도체 메모리 장치의 동작 방법은, 상기 선택된 메모리 셀의 비트 라인의 전압을 셋업 하는 트랜지스터의 게이트 전극에 스텝 펄스와 램프 신호가 결합된 형태의 제어신호를 인가하는 단계 및 상기 선택된 메모리 셀의 워드 라인에 프로그램 펄스를 인가하는 단계를 포함한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이, 프로그램 동작시, 선택된 메모리 셀의 비트 라인에 셋업 전압을 제공하는 페이지 버퍼 및 상기 페이지 버퍼에 포함된 상기 비트 라인의 전압을 셋업 하는 트랜지스터의 게이트 전극에 스텝 펄스와 램프 신호가 결합된 형태의 제어신호를 인가하도록 상기 페이지 버퍼를 제어하는 제어 회로를 포함한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이, 프로그램 동작시, 선택된 메모리 셀의 비트 라인에 셋업 전압을 제공하는 페이지 버퍼 및 상기 페이지 버퍼에 포함된 상기 비트 라인의 전압을 셋업 하는 트랜지스터의 게이트 전극에 기준 전압 레벨의 제1 제어 신호를 인가하고, 기 설정된 기준 시간이 경과하면, 상기 비트 라인의 목표 셋업 전압으로 시간에 따라 증가하는 제2 제어 신호를 인가하는 제어 회로를 포함한다.

본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖는 반도체 메모리 장치 및 그것의 동작방법이 제공된다.

도 1은 메모리 시스템의 구성을 나타낸 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이 구조를 나타낸 도면이다.
도 4는 도 2의 메모리 셀 어레이의 다른 실시 예를 보여주는 도면이다.
도 5는 도 2의 메모리 셀 어레이의 또 다른 실시 예를 보여주는 도면이다.
도 6은 도 2의 페이지 버퍼의 구조를 간략히 나타낸 도면이다.
도 7은 도 2의 비트라인 셋업 제어부의 구조를 나타낸 도면이다.
도 8은 프로그램 동작시 페이지 버퍼와 비트라인 셋업 제어부에 인가되는 신호의 파형을 나타낸 신호도이다.
도 9는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타낸 순서도이다.
도 10은 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 11은 도 10의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 12는 도 11을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 1은 메모리 시스템의 구성을 나타낸 블록도이다.

메모리 시스템(50)은 반도체 메모리 장치(1000) 및 컨트롤러(200)를 포함한다.

반도체 메모리 장치(1000)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 반도체 메모리 장치(1000)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.

반도체 메모리 장치(1000)는 메모리 셀 어레이(100) 및 메모리 셀 어레이(100)를 구동하기 위한 주변 회로(600)를 포함한다. 메모리 셀 어레이(100)는 복수의 불휘발성 메모리 셀들을 포함한다.

메모리 셀 어레이(100)는 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들은 그 용도에 따라 시스템 블록 및 사용자 블록 등으로 구분하여 사용될 수 있다.

실시 예에서, 메모리 셀 어레이(100)는 캠(Content Addressable Memory, CAM) 영역을 포함할 수 있다. 캠 영역은 적어도 하나의 메모리 블록에 포함되는 복수의 메모리 셀들을 포함할 수 있다. 캠 영역에는 반도체 메모리 장치(1000)의 동작에 필요한 다양한 설정 정보들을 저장될 수 있다. 예를 들어, 캠 영역에는 데이터 입출력 동작과 관련하여 설정된 조건들이나 기타 정보들이 저장될 수 있다. 실시 예에서, 캠 영역에는 읽기/쓰기 실시 횟수(P/E Cycle), 불량 컬럼 어드레스, 불량 블록 어드레스 정보가 저장될 수 있다. 실시 예에서, 캠 영역에는 반도체 메모리 장치(100)가 동작하기 위해 필요한 옵션 정보, 예를 들면 프로그램 전압 정보와, 읽기 전압 정보, 소거 전압 정보 또는 셀의 게이트 산화막 두께 정보 등이 저장될 수 있다.

반도체 메모리 장치(1000)에 전원이 공급되면, 캠 영역에 저장된 정보들은 주변 회로(600)에 의해 독출되고, 주변 회로(600)는 독출된 정보에 따라 설정된 조건으로 메모리 셀들의 데이터 입출력 동작을 수행하도록 메모리 셀 어레이(100)를 제어할 수 있다.

주변 회로(600)는 컨트롤러(200)의 제어에 응답하여 동작한다. 주변 회로(600)는 컨트롤러(200)의 제어에 응답하여, 메모리 셀 어레이(100)에 데이터를 프로그램 할 수 있다. 주변 회로(600)는 메모리 셀 어레이(100)로부터 데이터를 읽고, 메모리 셀 어레이(100)의 데이터를 소거하도록 동작할 수 있다.

다양한 실시 예에서, 반도체 메모리 장치(1000)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 반도체 메모리 장치(1000)의 소거 동작은 메모리 블록 단위로 수행될 수 있다.

프로그램 동작 시, 주변 회로(600)는 컨트롤러(200)로부터 프로그램 동작을 나타내는 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 쓰기 데이터를 수신할 수 있다. 주변회로(600)는 물리 블록 어드레스(PBA)에 의해 하나의 메모리 블록과 해당 메모리 블록에 포함된 하나의 페이지가 선택되면, 선택된 페이지에 데이터를 프로그램 할 수 있다.

읽기 동작 시, 주변 회로(600)는 컨트롤러(200)로부터 읽기 동작을 나타내는 커맨드(이하, 읽기 커맨드), 물리 블록 어드레스(PBA)를 수신할 수 있다. 주변 회로(600)는 물리 블록 어드레스(PBA)에 의해 선택된 하나의 메모리 블록과 그것에 포함된 하나의 페이지로부터 데이터를 읽고, 읽어진 데이터(이하, 페이지 데이터라 한다.)를 컨트롤러(200)로 출력할 수 있다.

소거 동작 시에, 주변 회로(600)는 컨트롤러(200)로부터 소거 동작을 나타내는 커맨드 및 물리 블록 어드레스(PBA)를 수신할 수 있다. 물리 블록 어드레스(PBA)는 하나의 메모리 블록을 특정할 것이다. 주변 회로(600)는 물리 블록 어드레스(PBA)에 대응하는 메모리 블록의 데이터를 소거할 것이다.

컨트롤러(200)는 반도체 메모리 장치(1000)의 전반적인 동작을 제어한다. 컨트롤러(200)는 외부 호스트로부터의 요청에 응답하여 반도체 메모리 장치(1000)를 액세스할 수 있다. 컨트롤러(200)는 외부 호스트로부터의 요청에 응답하여 반도체 메모리 장치(1000)를 커맨드한다.

실시 예로서, 컨트롤러(200)는 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 반도체 메모리 장치(1000)를 제어할 것이다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 채널을 통해 반도체 메모리 장치(1000)에 제공할 것이다. 읽기 동작 시, 컨트롤러(200)는 읽기 커맨드 및 어드레스를 채널을 통해 반도체 메모리 장치(1000)에 제공할 것이다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드 및 어드레스를 채널을 통해 반도체 메모리 장치(1000)에 제공할 것이다.

컨트롤러(200)는 램(210), 메모리 제어부(220) 및 에러 정정 회로(230)을 포함할 수 있다.

램(random access memory; RAM)(210)은 메모리 제어부(220)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 램(210)이 워크 메모리로 사용되는 경우에, 메모리 제어부(220)에 의해서 처리되는 데이터가 임시 저장될 수 있다. 램(210)이 버퍼 메모리로 사용되는 경우에는, 호스트(미도시)에서 반도체 메모리 장치(1000)로 또는 반도체 메모리 장치(1000)에서 호스트(미도시)로 전송될 데이터를 버퍼링 하는데 사용될 수 있다.

메모리 제어부(220)는 반도체 메모리 장치(1000)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 제어부(220)는 반도체 메모리 장치(1000)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

메모리 제어부(220)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 메모리 제어부(220)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.

에러 정정 코드 회로(230)는 프로그램 할 데이터에 대한 에러 정정 코드(Error Correction Code; ECC)인 패리티를 생성한다. 또한 읽기 동작시, 에러 정정 코드 회로(230)는 독출한 페이지 데이터에 대해 패리티를 이용하여 오류를 정정할 수 있다. 에러 정정 코드 회로(230)는 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.

읽기 동작 시, 에러 정정 코드 회로(230)는 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다.

디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.

도면에는 도시되어 있지 않지만, 컨트롤러(200)는 반도체 메모리 장치(1000)와 통신하기 위한 메모리 인터페이스를 더 포함할 수 있다. 메모리 인터페이스는 반도체 메모리 장치(1000)와 통신하기 위한 프로토콜을 포함한다. 예를 들면, 메모리 인터페이스는 낸드(NAND) 인터페이스, 노어(NOR) 인터페이스 등과 같은 플래시 인터페이스들 중 적어도 하나를 포함할 수 있다.

또한, 컨트롤러(200)는 호스트 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위해 호스트 인터페이스(미도시)를 더 포함할 수 있다. 호스트 인터페이스는 호스트와 컨트롤러(200)간에 통신하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(200)는 USB(Universal Serial Bus) 프로토콜, MMC(multimedia card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(small computer small interface) 프로토콜, ESDI(enhanced small disk interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다.

도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.

도 3은 도 2의 메모리 셀 어레이(100) 구조를 나타낸 도면이다.

도 2를 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(100), 주변 회로(600, peripheral circuit) 및 제어 회로(700)를 포함한다.

메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(200)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(400)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(100)는 다수의 페이지로 구성된다.

반도체 메모리 장치(1000)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

도 3을 참조하면, 메모리 셀 어레이(100_1)에 포함된 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제 1 내지 제 m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제 1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.

메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.

제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.

드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(125)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.

다시 도 2를 참조하면, 주변회로(600)는 어드레스 디코더(200), 전압 발생기(300), 읽기 및 쓰기 회로(400) 및 데이터 입출력 회로(500)을 포함할 수 있다.

주변회로(600)는 제어회로(700)의 제어에 따라 메모리 셀 어레이(100)를 구동한다. 예를 들어 주변회로(600)는 제어회로(700)의 제어에 따라 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(100)를 구동할 수 있다.

어드레스 디코더(200)는 행 라인들(RL)을 통해 메모리 셀 어레이(100)에 연결된다. 어드레스 디코더(200)는 제어회로(700)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(200)는 반도체 메모리 장치(1000) 내부의 입출력 버퍼(미도시)를 통해 제어회로(700)로부터 어드레스(ADDR)를 수신한다.

어드레스 디코더(200)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(200)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(200)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(200)는 디코딩된 행 어드레스에 따라 전압 발생기(300)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.

프로그램 동작 시에, 어드레스 디코더(200)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(200)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.

읽기 동작 시에, 어드레스 디코더(200)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.

실시 예로서, 반도체 메모리 장치(1000)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 반도체 메모리 장치(1000)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(200)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(200)는 선택된 메모리 블록에 입력되는 워드 라인에 접지 전압을 인가할 수 있다. 실시 예에서 어드레스 디코더(200)는 블록 디코더, 워드라인 디코더 및 어드레스 버퍼 등을 포함할 수 있다.

전압 발생기(300)는 전압 발생기(300)는 반도체 메모리 장치(1000)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(300)는 제어회로(700)의 제어에 응답하여 동작한다.

실시 예로서, 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(300)에서 생성된 내부 전원 전압은 반도체 메모리 장치(1000)의 동작 전압으로서 사용된다.

실시 예로서, 전압 발생기(300)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(300)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어회로(700)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(200)에 의해 선택된 워드 라인들에 인가된다.

읽기 및 쓰기 회로(400)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(100)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어회로(700)의 제어에 응답하여 동작한다.

제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(500)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(500) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.

프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(500)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.

읽기 동작 시, 읽기 및 쓰기 회로(400)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(500)로 출력한다.

소거 동작 시에, 읽기 및 쓰기 회로(400)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.

데이터 입출력 회로(500)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어회로(700)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(500)는 읽기 동작 시, 읽기 및 쓰기 회로(400)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.

제어회로(700)는 어드레스 디코더(200), 전압 발생기(300), 읽기 및 쓰기 회로(400) 및 데이터 입출력 회로(500)에 연결된다. 제어회로(700)는 반도체 메모리 장치(1000)의 전반적인 동작을 제어할 수 있다. 제어회로(700)는 외부 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어회로(700)는 커맨드(CMD)에 응답하여 주변회로(600)를 제어 할 수 있다. 제어회로(700)는 수신된 커맨드에 대응되는 동작을 수행하도록 어드레스 디코더(200), 전압 발생기(300), 읽기 및 쓰기 회로(400) 및 데이터 입출력 회로(500)를 제어할 수 있다. 실시 예에서, 제어회로(700)은 소거 동작 시 소스 라인에 고전압의 소거 전압(Verase)이 인가할 수 있다.

반도체 메모리 장치(1000)의 프로그램 동작은 적어도 하나 이상의 프로그램 루프(PGM Loop)들을 반복함으로써 수행될 수 있다. 하나의 프로그램 루프(PGM Loop)는 프로그램 전압(Vpgm)이 인가되는 프로그램 단계과 프로그램 검증 단계으로 구분될 수 있다. 프로그램 단계에서는 선택된 메모리 셀들의 워드 라인에 프로그램 전압(Vpgm)이 인가된다. 프로그램 단계는 다시 세부적으로 비트 라인 셋업(BL Setup) 구간, 프로그램 실행(PGM Execution) 구간, 그리고 비트 라인 디스차지(BL Discharge) 구간으로 구분될 수 있다.

반도체 메모리 장치(1000)는 비트 라인 셋업 구간에서 프로그램할 데이터에 따라 비트라인을 설정할 수 있다. '비트 라인 셋업(BL Set-up)'은 프로그램 전압(Vpgm)을 선택된 워드 라인에 인가하기 전에 프로그램될 메모리 셀들의 비트 라인으로는 0V를, 그리고 프로그램 금지된 메모리 셀들의 비트 라인으로는 전원 전압(VDD 또는 Vcc)으로 충전하는 동작이다. 프로그램 실행 구간은 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가되는 구간이다. 비트 라인 디스차지 구간은 프로그램 전압이 인가된 뒤, 워드 라인과 비트 라인들을 디스차지 하는 구간이다.

구체적으로 반도체 메모리 장치(1000)는 비트 라인 셋업(BL Setup) 구간에서, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 메모리 셀 어레이(100)에 연결된 제1 내지 제m 비트 라인들(BL1~BLm)로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다.

비트 라인 셋업(BL Setup) 구간에서 선택된 메모리 셀들의 비트 라인을 전원 전압(VDD) 또는 0V의 레벨로 충전하는 동작이 수행된다. 비트 라인 셋업(BL Setup) 구간에서 타깃 상태로 프로그램될 메모리 셀들의 비트 라인은 0V로 설정될 것이다. 반면, 프로그램 금지된 메모리 셀들의 비트 라인들은 전원 전압(VDD)으로 설정된다.

비트 라인 셋업 구간(BL Setup)에 후속하여 프로그램 실행 구간(PGM Execution)이 이어진다. 프로그램 실행 구간에서는 선택된 메모리 셀들의 워드 라인에 프로그램 전압(Vpgm)이 인가된다. 프로그램 전압(Vpgm)의 인가 후에는 비트 라인 디스차지 구간(BL Discharge)이 이어진다. 비트 라인 디스차지 구간(BL Discharge)에서 셋업된 비트 라인 전압이 접지 레벨로 방전될 것이다.

상대적으로 큰 용량을 가지는 비트 라인들을 충전하기 위해 유입되는 전하량이 급격히 증가할 수 있다. 즉, 시간에 대비하여 유입 전하량이 급격히 증가하는 경우, 큰 전류가 흐르게 되고, 피크 전류(Current Peak)가 야기될 수 있다.

본 발명의 반도체 메모리 장치(1000)는 제어회로(700)에 포함된 비트라인 셋업 제어부(710)의 제어에 따라 이러한 유입 전하량의 급격한 상승을 억제함으로써 피크 전류가 야기되는 것을 방지할 수 있다.

구체적으로, 제어회로(700)는 비트라인 셋업 제어부(710)를 포함할 수 있다. 비트라인 셋업 제어부(710)는 읽기 및 쓰기 회로(400)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)의 비트 라인 셋업을 제어할 수 있다. 비트 라인 셋업의 제어는 비트 라인에 급격히 유입되는 전류의 피크를 방지할 수 있다. 페이지 버퍼에는 셋업 전압을 비트 라인에 공급하기 위한 트랜지스터들이 포함된다. 그리고 페이지 버퍼는 트랜지스터들을 제어하기 위한 제어 신호들을 제어회로(700)에 포함된 비트라인 셋업 제어부(710)으로부터 제공받을 수 있다. 제어 신호들에 의해서 프로그램 동작시 비트 라인 셋업이 제어될 수 있다. 비트라인 셋업 제어부(710)가 페이지 버퍼에 포함된 복수의 트랜지스터들을 제어하기 위한 제어 신호들은 후술하는 도 6 내지 8에 대한 설명에서 보다 상세하게 설명한다.

본 발명의 실시 예에 따르면, 비트라인 셋업 제어부(710)는 프로그램 동작에 따른 비트 라인 셋업 구간에서, 페이지 버퍼에 포함된 페이지 버퍼 센싱부의 트랜지스터의 게이트 전극에 입력되는 제어신호(PB_SENSE)로 기준 전압(VREF)의 스텝 펄스를 인가한 뒤, 기 설정된 기준 시간이 경과하면, 일정한 기울기를 갖는 램프 신호를 인가하도록 페이지 버퍼회로를 제어할 수 있다. 페이지 버퍼 센싱부의 트랜지스터의 게이트 전극에 스텝 형태로 증가하는 펄스가 인가되면 비트라인 셋업의 속도는 증가하나, 피크 전류가 유발될 수 있다. 반면, 램프 신호를 인가하는 경우에는 페이지 버퍼 센싱 트랜지스터의 문턱전압을 넘기 전까지는 비트 라인이 셋업되지 않으므로, 프로그램 시간(tPROG)이 증가할 수 있다.

따라서, 본 발명의 실시 예에 따르면 반도체 메모리 장치(1000)는 페이지 버퍼 센싱부에 포함된 트랜지스터의 게이트 전극의 문턱전압보다 높은 레벨의 스텝 펄스를 페이지 버퍼 센싱부의 트랜지스터의 게이트 전극에 인가한 뒤, 기 설정된 기준 시간이 경과하면, 램프 신호를 인가하여 비트 라인 셋업 시간이 증가하지 않으면서, 피크 전류의 유발이 방지될 수 있다.

도 4는 도 2의 메모리 셀 어레이의 다른 실시 예를 나타낸 것이다.

도 4를 참조하면, 메모리 셀 어레이(100_2)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 4에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)도 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.

도 4를 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.

복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.

선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.

실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.

다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.

제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라, 메모리 블록(BLK1)에 저장된 데이터의 신뢰성은 향상된다.

각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.

행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.

도 5는 도 2의 메모리 셀 어레이의 다른 실시 예를 나타낸 것이다.

도 5를 참조하면, 메모리 셀 어레이(100_3)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 5에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2'~BLKz')도 제 1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.

제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제 1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 5에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.

복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.

각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(BLK1')에 저장된 데이터의 신뢰성은 향상된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.

도 6은 도 2의 페이지 버퍼(PB1)의 구조를 간략히 나타낸 도면이다.

도 6에서, 인식의 편의를 위해 제1 페이지 버퍼(PB1)의 내부 구성이 도시되고, 나머지 페이지 버퍼(PB2~PBm)들의 구성은 생략되어 있다. 나머지 페이지 버퍼(PB2~PBm)들도 제1 페이지 버퍼(PB1)와 마찬가지로 구성됨이 이해될 것이다.

도 6을 참조하면, 페이지 버퍼(PB1)는 도 2의 제어회로(700)에서 출력되는 제어신호들에 응답하여 동작할 수 있다. 이하에서 설명되는 제어신호들(PB_SELBL, PB_SENSE, SA_PRECH_N, SA_DISCH, SA_ST)은 제어 회로(140)에서 출력되는 신호에 포함될 수 있다. 실시 예에서, 도 6에 표시된 제어신호들 이외에도 복수의 제어신호들이 더 입력될 수 있다.

페이지 버퍼(PB1)는 비트 라인 연결부(601), 페이지 버퍼 센싱부(602), 전류 제어부(603), 센싱 디스차지부(604) 및 래치 회로부(605)를 포함할 수 있다.

도 6의 페이지 버퍼(PB1)는 비트 라인 셋업 동작을 설명하기 위한 것으로, 실시 예에서, 페이지 버퍼(PB1)는 비트 라인 연결부(601), 페이지 버퍼 센싱부(602), 전류 제어부(603), 센싱 디스차지부(604) 및 래치 회로부(605) 이외에도 다양한 역할을 수행하는 구성요소들을 포함할 수 있다.

비트 라인 연결부(601)는 비트 라인(BL)과 페이지 버퍼 센싱부(602) 사이에 연결되며, 비트 라인 선택신호(PB_SELBL)에 응답하여 동작하는 NMOS 트랜지스터(N1)를 포함할 수 있다. NMOS 트랜지스터(N1)는 비트 라인 선택신호(PB_SELBL)에 응답하여 턴온(turn on) 또는 턴오프(turn off)될 수 있다.

페이지 버퍼 센싱부(602)는 비트 라인 연결부(601)와 전류 센싱 노드(SO) 사이에 연결되며, 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 동작하는 NMOS 트랜지스터(N2)를 포함할 수 있다. NMOS 트랜지스터(N2)는 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 턴온 또는 턴오프될 수 있다.

전류 제어부(603)는 PMOS 트랜지스터(P1, P2)들을 포함할 수 있다. PMOS 트랜지스터(P1)는 코어 전압(VCC) 단자와 PMOS 트랜지스터(P2) 사이에 연결되며, 제1 노드(QS)의 전위에 응답하여 턴온 또는 턴오프될 수 있다. PMOS 트랜지스터(P2)는 전류 프리차지 신호(SA_PRECH_N)에 응답하여 전류 센싱 노드(SO)에 비트라인(BL)을 프리차지시키기 위한 전류를 생성할 수 있다.

센싱 디스차지부(604)는 전류 센싱 노드(SO)와 검출 노드 사이에 연결되며, 센스 앰프 디스차지 신호(SA_DISCH)에 응답하여 동작하는 NMOS 트랜지스터(N3)를 포함할 수 있다. NMOS 트랜지스터(N3)는 센스 앰프 디스차지 신호(SA_DISCH)에 응답하여 턴온 또는 턴오프될 수 있다. 셍싱 디스차지부(604)는 전류 센싱 노드(SO)를 디스차지시킬 수 있다.

래치 회로부(605)는 센싱 래치를 포함한다. 실시 예에서, 센싱 래치는 인버터들을 포함하고, 인버터들은 센싱 래치의 제1 노드(QS) 및 제2 노드(QS_N) 사이에서 서로 병렬로 연결될 수 있다.

본 발명의 실시 예에 따르면, 도 2의 비트라인 셋업제어부(710)는 비트라인 셋업을 위해 페이지 버퍼 센싱부(602)에 포함된 NMOS 트랜지스터(N2)의 게이트 전극에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)를 출력한다. 구체적으로 비트라인 셋업구간에서 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)는 기준 전압 레벨을 갖는 스텝 신호와 램프 신호가 결합된 형태의 신호일 수 있다. 여기서 기준 전압은 NMOS 트랜지스터(N2)의 문턱전압보다 높은 레벨을 가질 수 있다. 스텝 신호는 적어도 NMOS 트랜지스터(N2)를 턴온시키기 위한 최소 시간만큼 인가될 수 있다.

도 7은 도 2의 비트라인 셋업 제어부(710)의 구조를 나타낸 도면이다.

도 7을 참조하면, 비트라인 셋업제어부(710)는 페이지 버퍼에 포함된 페이지 버퍼 센싱부의 NMOS트랜지스터를 제어하기 위한 페이지 버퍼 센싱 신호(PB_SENSE)를 출력한다.

구체적으로 비트라인 셋업제어부(710)는 기준전압증폭부(711), 램프신호활성부(712) 및 램프신호생성부(713)를 포함할 수 있다.

기준전압증폭부(711)는 페이지 버퍼 센싱 인에이블 신호(PB_SENSE_Enable)에 응답하여 기준 전압(VREF)을 램프신호활성부(712)로 출력할 수 있다. 실시 예에서 기준 전압은 페이지 버퍼 센싱부의 NMOS트랜지스터를 턴온시키는 전압일 수 있다. 페이지 버퍼 센싱 인에이블 신호(PB_SENSE_Enable)는 프로그램 동작에서 비트라인 셋업 구간에서 입력되고, 그 외의 구간에서는 입력되지 않을 수 있다.

램프신호활성부(712)는 고전압 인에이블 신호(HV_Enable)와 반전된 고전압 인에이블 신호(HV_Enable_N)를 입력 받아 램프신호를 출력할 것인지 여부를 결정할 수 있다. 이를 위해 램프신호활성부(712)는 PMOS트랜지스터와 NMOS트랜지스터를 포함할 수 있다.

램프신호생성부(713)는 램프회로들을 이용하여 시간에 따라 점점 증가하는 램프 신호를 생성한다. 램프신호생성부(713)는 복수의 램프회로들(Ramp<0> 내지 Ramp<2>)을 포함할 수 있다. 램프신호생성부(713)는 반전된 고전압 인에이블 신호(HV_Enable_N)에 응답하여 램프 신호를 출력할 수 있다.

본 발명의 실시 예에 따르면, 비트라인 셋업구간에서 비트라인 셋업제어부(710)는 페이지 버퍼 센싱 신호(PB_SENSE)를 출력한다. 비트라인 셋업 구간에서 출력되는 페이지 버퍼 센싱 신호(PB_SENSE)는 스텝 신호와 램프신호가 결합된 형태일 수 있다.

구체적으로 기준 전압(VREF) 레벨을 갖는 스텝 신호가 입력되고, 기 설정된 기준 시간이 경과하면, 램프 신호가 입력될 수 있다. 이를 위해 비트라인 셋업제어부(710)는 스탭 신호를 입력하는 구간에서 고전압 인에이블 신호(HV_Enable)를 디스에이블 시킴으로써 기준 전압 레벨을 갖는 스텝 형태의 전압을 페이지 버퍼 센싱 신호(PB_SENSE)로 출력할 수 있다.

기 설정된 기준 시간이 경과하면, 비트라인 셋업제어부(710)는 고전압 인에이블 신호(HV_Enable)를 인에이블 시킴으로써, 램프 신호 형태의 전압을 페이지 버퍼 센싱 신호(PB_SENSE)로 출력할 수 있다.

도 8은 프로그램 동작시 페이지 버퍼와 비트라인 셋업 제어부에 인가되는 신호의 파형을 나타낸 신호도이다.

도 8을 참조하면, 하나의 프로그램 단계가 수행되는 동안의 워드 라인 전압(SEL WL), 페이지 버퍼의 제어신호들(PB_SENSE, SA_PRECH_N, SA_DISCH) 및 비트라인 셋업제어부(710)의 내부 신호들(HV_Enable_N, PB_SENSE_Enable)이 예시적으로 도시되어 있다.

프로그램 단계는 비트 라인 셋업(BL Setup) 구간(①), 프로그램 실행(PGM Execution) 구간(②), 그리고 비트 라인 디스차지(BL Discharge) 구간(③)으로 구분될 수 있다.

도 8에서 t0~t3가 비트 라인 셋업(BL Setup) 구간(①), t3~t4가 프로그램 실행(PGM Execution) 구간(②) 및 t4~t5가 비트 라인 디스차지(BL Discharge) 구간(③)을 나타낸다.

비트 라인 셋업(BL Setup) 구간(①)에서는 프로그램할 데이터에 따라 비트라인이 설정될 수 있다. 이를 위해 비트라인 셋업제어부(710)는 페이지 버퍼 센싱부의 NMOS트랜지스터에 입력되는 페이지 버퍼 센싱 신호(PB_SENSE)를 출력하고, 페이지 버퍼에서는 제어회로(700)로부터 입력되는 제어신호들을 통해 비트 라인을 셋업한다.

t0 시점에서 비트 라인을 충전시키기 위해서 전류 프리차지 신호(SA_PRECH_N)로 0V가, 센스 앰프 디스차지 신호(SA_DISCH)로 턴온전압이 입력될 수 있다. 전류 프리차지 신호(SA_PRECH_N)에 따라 PMOS트랜지스터(P2)가 턴온되고, 센스 앰프 디스차지 신호(SA_DISCH)에 따라 NMOS트랜지스터(N3)가 턴온될 수 있다.

또한, 페이지 버퍼 센싱 신호(PB_SENSE)로 기준전압(VREF) 레벨을 갖는 펄스 신호가 인가될 수 있다. 기준전압(VREF) 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호(PB_SENSE)로써 출력하기 위해 비트라인 셋업제어부(710)의 반전된 고전압 인에이블 신호(HV_Enable_N)와 페이지 버퍼 센싱 인에이블 신호(PB_SENSE_Enable)가 도 8의 파형과 같이 인가될 수 있다.

여기서 기준전압(VREF)는 페이지 버퍼 센싱부의 NMOS트랜지스터를 턴온시키는 전압일 수 있다.

t1 시점에서 고전압 인에이블 신호(HV_Enable_N)가 로우 상태로 천이하면서 비트라인 셋업제어부(710)는 램프 신호를 페이지 버퍼 센싱 신호(PB_SENSE)로 출력한다. 실시 예에서, 기준전압이 인가되는 구간인 P1구간의 길이는 페이지 버퍼 센싱부의 NMOS트랜지스터의 특성에 따라 달라질 수 있다. 즉, 페이지 버퍼 센싱부의 NMOS트랜지스터가 턴온되기에 충분한 시간동안 기준전압 레벨의 스텝 펄스가 페이지 버퍼 센싱 신호(PB_SENSE)로 출력될 수 있다.

t2 시점에서 페이지 버퍼 센싱 신호(PB_SENSE)는 목표 전압인 고전압(HV)에 도달한다. 실시 예에서, t1~t2사이에 인가되는 램프 신호의 기울기는 다양한 값을 가질 수 있다. 램프 신호의 기울기가 가파를수록 비트라인 셋업에 필요한 시간은 줄어들 수 있다.

t3 시점에서 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가될 수 있다. 선택된 메모리 셀들은 t0~t3에서 설정된 비트라인 셋업에 따라 프로그램 될 수 있다.

t4 시점이 되면, 비트라인의 디스차지를 위해 전류 프리차지 신호(SA_PRECH_N)로 턴온전압이, 센스 앰프 디스차지 신호(SA_DISCH)로 0V가 입력될 수 있다. 또한, 페이지 버퍼 센싱 인에이블 신호(PB_SENSE_Enable)가 입력되지 않으므로, 셋업제어부(710)는 램프 신호를 페이지 버퍼 센싱 신호(PB_SENSE)로 0V를 출력한다. t4~t5구간의 동작에 따라 비트라인에 충전되었던 전압이 디스차지될 수 있다.

도 9는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타낸 순서도이다.

901 단계에서, 반도체 메모리 장치는 프로그램 동작을 수행하기 위해 프로그램할 프로그램 데이터를 로드할 수 있다.

903 단계에서, 반도체 메모리 장치는 로드된 프로그램 데이터에 따라 비트라인을 셋업할 수 있다. 예를 들어 프로그램할 메모리 셀의 비트라인에는 0V를 인가하고, 프로그램을 금지할 메모리 셀의 비트라인에는 전원전압을 인가하기 위해 비트라인을 셋업할 수 있다. 이때 페이지 버퍼의 비트라인 셋업용 트랜지스터의 게이트 전압으로 기준 전압(VREF) 레벨의 스텝 전압이 인가될 수 있다. 실시 예에서 기준 전압(VREF)은 비트라인 셋업용 트랜지스터의 턴온전압일 수 있다.

905 단계에서, 반도체 메모리 장치는 기 설정된 기준시간이 경과하였는지 여부를 판단할 수 있다. 여기서 기준시간은 비트라인 셋업용 트랜지스터를 턴온시키기 위한 최소한의 시간일 수 있다. 905 단계에서 판단한 결과 기준시간이 경과하기 전까지는 903 단계를 반복한다.

907 단계에서, 반도체 메모리 장치는 비트라인 셋업용 트랜지스터의 게이트 전압으로 램프 신호를 입력할 수 있다. 실시 예에서, 램프 신호의 기울기가 증가함에 따라 비트라인 셋업 시간이 감소할 수 있다.

909 단계에서 반도체 메모리 장치는 선택된 워드 라인에 프로그램 전압을 인가함으로써 프로그램 동작을 수행할 수 있다.

도 10은 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.

도 10을 참조하면, 메모리 시스템은 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.

반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 반도체 메모리 장치(1000)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.

컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.

램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.

프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.

프로세싱 유닛(1220)은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치(1300)에 제공되어 메모리 셀 어레이에 프로그램된다.

프로세싱 유닛(1220)은 리드 동작 시 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.

실시 예로서, 프로세싱 유닛(1220)은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.

호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.

컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(1300) 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 11은 도 10의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.

도 11을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 11에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2을 참조하여 설명된 반도체 메모리 장치(1000) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 10을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.

도 11에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.

도 12는 도 11를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

도 12를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 12에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 12에서, 도 11을 참조하여 설명된 메모리 시스템이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 10을 참조하여 설명된 메모리 시스템으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 10 및 도 11을 참조하여 설명된 메모리 시스템들을 모두 포함하도록 구성될 수 있다.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한, 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

100: 메모리 셀 어레이
200: 어드레스 디코더
300: 전압 발생기
400: 읽기 및 쓰기 회로
500: 데이터 입출력 회로
600: 주변 회로
700: 제어 회로
710: 비트라인 셋업제어부
1000: 반도체 메모리 장치

Claims

선택된 메모리 셀을 프로그램 하는 반도체 메모리 장치의 동작 방법에 있어서,
상기 선택된 메모리 셀의 비트 라인에 셋업 전압을 공급 하는 트랜지스터의 게이트 전극에 스텝 펄스와 램프 신호가 결합된 형태의 제어신호를 인가하는 단계; 및
상기 선택된 메모리 셀의 워드 라인에 프로그램 펄스를 인가하는 단계;를 포함하는 동작 방법.
제 1항에 있어서, 상기 제어신호를 인가하는 단계는,
기준 전압의 레벨을 갖는 스텝 펄스를 상기 제어신호로 인가하는 단계; 및
기 설정된 기준시간이 경과하면, 임의의 기울기를 갖는 램프 신호를 상기 제어신호로 인가하는 단계;를 포함하는 동작 방법.
제 2항에 있어서, 상기 기준 전압은,
상기 트랜지스터를 턴온시키는 턴온 전압인 동작 방법.
제 2항에 있어서, 상기 기준시간은,
상기 트랜지스터가 턴온되는 최소한의 시간인 동작 방법.
제 2항에 있어서,
상기 기울기에 따라 상기 비트 라인의 충전속도가 변화하는 동작 방법.
복수의 메모리 셀들을 포함하는 셀 어레이;
프로그램 동작시, 선택된 메모리 셀의 비트 라인에 셋업 전압을 제공하는 페이지 버퍼; 및
상기 페이지 버퍼에 포함된 상기 비트 라인에 상기 셋업 전압을 공급 하는 트랜지스터의 게이트 전극에 스텝 펄스와 램프 신호가 결합된 형태의 제어신호를 인가하도록 상기 페이지 버퍼를 제어하는 제어 회로;를 포함하는 반도체 메모리 장치.
제 6항에 있어서, 상기 제어 회로는,
상기 프로그램 동작시, 상기 제어 신호를 생성하여 상기 페이지 버퍼로 출력하는 비트라인 셋업제어부;를 포함하는 반도체 메모리 장치.
제 7항에 있어서, 상기 비트라인 셋업제어부는,
기준전압의 레벨을 갖는 상기 스텝 펄스를 상기 제어신호로 인가하고, 기 설정된 기준시간이 경과하면, 임의의 기울기를 갖는 램프 신호를 상기 제어신호로 인가하는 반도체 메모리 장치.
제 8항에 있어서, 상기 비트라인 셋업제어부는,
상기 프로그램 동작시 입력되는 비트라인 셋업 인에이블 신호에 응답하여 기준 전압 레벨의 상기 스텝 펄스를 출력하는 기준전압증폭부;
시간에 따라 점점 증가하는 상기 램프 신호를 생성하는 램프 신호 생성부; 및
상기 기준시간이 경과하면 입력되는 고전압 인에이블 신호에 응답하여 상기 램프 신호를 상기 제어 신호로 출력하는 램프신호활성부;를 포함하는 반도체 메모리 장치.
제 8항에 있어서, 상기 기준 전압은,
상기 트랜지스터를 턴온시키는 턴온 전압인 반도체 메모리 장치.
제 8항에 있어서, 상기 기준시간은,
상기 트랜지스터가 턴온되는 최소한의 시간인 반도체 메모리 장치.
제 8항에 있어서, 상기 비트라인 셋업제어부는,
상기 비트 라인의 충전속도를 제어하기 위해 상기 기울기를 결정하는 반도체 메모리 장치.
복수의 메모리 셀들을 포함하는 셀 어레이;
프로그램 동작시, 선택된 메모리 셀의 비트 라인에 셋업 전압을 제공하는 페이지 버퍼; 및
상기 페이지 버퍼에 포함된 상기 비트 라인에 상기 셋업 전압을 공급 하는 트랜지스터의 게이트 전극에 기준 전압 레벨의 제1 제어 신호를 인가하고, 기 설정된 기준 시간이 경과하면, 상기 비트 라인의 목표 셋업 전압으로 시간에 따라 증가하는 제2 제어 신호를 인가하는 제어 회로;를 포함하는 반도체 메모리 장치.
제 13항에 있어서, 기준 전압은,
상기 트랜지스터를 턴온시키는 턴온 전압인 반도체 메모리 장치.
제 13항에 있어서, 상기 기준 시간은,
상기 트랜지스터가 턴온되는 최소한의 시간인 반도체 메모리 장치.
제 13항에 있어서, 상기 기준 시간은,
상기 트랜지스터의 특성에 따라 변경되는 반도체 메모리 장치.
제 13항에 있어서,
상기 제2 제어 신호의 기울기에 따라 상기 비트 라인이 충전되는 속도가 결정되는 반도체 메모리 장치.