CN107808682A

CN107808682A - 控制电路、外围电路、半导体存储器件及其操作方法

Info

Publication number: CN107808682A
Application number: CN201710102575.8A
Authority: CN
Inventors: 金道霓
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2016-09-08
Filing date: 2017-02-24
Publication date: 2018-03-16
Anticipated expiration: 2037-02-24
Also published as: KR102663261B1; US10147489B2; KR20180028292A; US9859008B1; US20180082748A1; CN107808682B

Abstract

本文可以提供一种控制电路、外围电路、半导体存储器件以及操作该器件和电路的方法。操作半导体存储器件的方法可以包括将具有阶跃脉冲与斜坡信号组合的形式的控制信号施加到晶体管的栅电极以用于设置选中的存储单元的位线的电压。操作半导体存储器件的方法可以包括将编程脉冲施加到选中的存储单元的字线。

Description

控制电路、外围电路、半导体存储器件及其操作方法

相关申请的交叉引用

本申请要求2016年9月8日在韩国知识产权局提交的申请号为10-2016-0115797的韩国专利申请的优先权，其全部公开内容通过引用合并于此。

技术领域

本公开的各种实施例总体而言可以涉及一种电子设备，更具体地，涉及一种控制电路、外围电路、半导体存储器件以及操作该半导体存储器件和电路的方法。

背景技术

半导体存储器件是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)等的半导体来实现的存储器件。半导体存储器件被分类为易失性存储器件和非易失性存储器件。

易失性存储器件是其中储存的数据在电源关断时丢失的存储器件。易失性存储器件的代表性示例包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器件是其中储存的数据即使在电源关断时也保留的存储器件。非易失性存储器件的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电式RAM(FRAM)等。快闪存储器被分类为NOR型存储器和NAND型存储器。

发明内容

在一个实施例中，可以提供一种操作半导体存储器件的方法。所述方法可以包括将具有阶跃脉冲与斜坡信号组合的形式的控制信号施加到晶体管的栅电极以用于设置选中的存储单元的位线的电压。所述方法可以包括将编程脉冲施加到选中的存储单元的字线。

本公开可以提供一种半导体存储器件。半导体存储器件可以包括单元阵列，所述单元阵列包括多个存储单元。半导体存储器件可以包括页缓冲器，所述页缓冲器被配置为在编程操作期间将设置电压提供给选中的存储单元的位线。半导体存储器件可以包括控制电路，所述控制电路被配置为控制页缓冲器，使得具有阶跃脉冲与斜坡信号组合的形式的控制信号可以被施加到晶体管的栅电极，所述晶体管可以被包括在页缓冲器中并且可以设置位线的电压。

本公开可以提供一种半导体存储器件。半导体存储器件可以包括单元阵列，所述单元阵列包括多个存储单元。半导体存储器件可以包括页缓冲器，所述页缓冲器被配置为在编程操作期间将设置电压提供给选中的存储单元的位线。半导体存储器件可以包括控制电路，所述控制电路被配置为将具有参考电压的电平的第一控制信号施加到晶体管的栅电极，以及如果预设参考时间已经过去，则施加可以随着时间增加到位线的目标设置电压的第二控制信号，所述晶体管被包括在所述页缓冲器中并且设置位线的电压。

本公开可以提供一种用于控制外围电路的方法。所述方法可以包括在基于编程操作的位线设置间隔期间，将具有阶跃脉冲与斜坡信号组合的形式的控制信号施加到晶体管的栅电极以用于设置位线的电压。所述方法可以包括将编程电压施加到选中的字线。

本公开可以提供一种位线设置控制单元。位线设置控制单元可以包括参考电压放大单元，所述参考电压放大单元被配置为基于仅在位线设置间隔期间输入的页缓冲器感测使能信号来输出具有参考电压的电平的阶跃脉冲。位线设置控制单元可以包括斜坡信号发生单元，所述斜坡信号发生单元被配置为产生随时间增加的斜坡信号。位线设置控制单元可以包括斜坡信号激活单元，所述斜坡信号激活单元被配置为如果位线设置间隔已经过去，则基于输入的高电压使能信号来输出斜坡信号作为控制信号。

附图说明

图1是图示存储系统的配置的示例的代表的框图。

图2是图示根据本公开的一个实施例的半导体存储器件的示例的代表的框图。

图3是图示图2的存储器单元阵列的结构的示例的代表的示图。

图4是图示图2的存储器单元阵列的一个实施例的示例的代表的示图。

图5是图示图2的存储器单元阵列的一个实施例的示例的代表的示图。

图6是图示图2的页缓冲器的结构的示例的代表的示图。

图7是图示图2的位线设置控制单元的结构的示例的代表的示图。

图8是图示在编程操作期间被施加到页缓冲器和位线设置控制单元的信号的波形的示例的代表的信号图。

图9是图示根据本公开的一个实施例的操作半导体存储器件的方法的示例的代表的流程图。

图10是图示包括图2的半导体存储器件的存储系统的示例的代表的框图。

图11是图示图10的存储系统的应用的示例的框图。

图12是图示包括参考图1所述的存储系统的计算系统的示例的代表的框图。

具体实施方式

现在将参照附图在下文中描述实施例的示例；然而，它们可以以不同的形式来实施，而不应当被解释为局限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并且将向本领域技术人员充分地传达实施例的示例的范围。

在附图中，为了清楚地说明，可以夸大尺寸。将理解，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。

在下文中，将参照附图来描述实施例。本文将参考作为实施例(和中间结构)的示意图的剖面图来描述实施例。因此，可以预期由于例如制造技术和/或公差而带来的图示形状上的变化。因此，实施例不应被解释为限于本文所示的区域的特定形状，而是可以包括例如由于制造导致的形状上的偏差。在附图中，为了清楚起见，可以夸大层和区域的长度和尺寸。附图中相同的附图标记表示相同的元件。

诸如“第一”和“第二”的术语可以用于描述各种组件，但是它们不应该限制各种组件。这些术语仅用于将一个组件与其他组件区分开的目的。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称为第二组件，而第二组件可以被称为第一组件等。此外，“和/或”可以包括所提到的组件中的任意一个或组合。

此外，只要在句子中没有特别提及，单数形式可以包括复数形式。此外，在说明书中所使用的“包括/包含”或“包括有/包含有”表示存在或添加一个或更多个组件、步骤、操作和元件。

此外，除非另外定义，否则本说明书中所使用的所有术语(包括技术术语和科学术语)具有与相关领域技术人员通常所理解的意思相同的意思。在通用词典中定义的术语应当被解释为具有与相关领域的背景中所解释的意思相同的意思，而且除非在本说明书中另外明确定义，否则将不被解释为具有理想化或过度形式化的意义。

还应注意，在本说明书中，“连接/耦接”不仅指一个组件直接耦接另一个组件，还指通过中间组件间接耦接另一个组件。另一方面，“直接连接/直接耦接”指一个组件直接耦接另一个组件而没有中间组件。

在下文中，将参照附图通过描述本公开的实施例的示例来描述本公开。下面，将参照附图来描述本公开的实施例。

本公开的各种实施例可以涉及一种具有改进的可靠性的半导体存储器件以及操作该半导体存储器件的方法。

图1是图示存储系统的配置的的框图。

存储系统50包括半导体存储器件1000和控制器200。

例如，半导体存储器件1000包括多种可选形式，诸如NAND快闪存储器、垂直NAND快闪存储器、NOR快闪存储器件、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电式随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)。根据本公开的半导体存储器件1000可以实现为三维阵列结构。本公开不仅可以应用于其中电荷储存层被实现为导电浮置栅(FG)的快闪存储器，而且还可以应用于其中电荷储存层被实现为绝缘层的电荷俘获快闪(CTF)存储器。

半导体存储器件1000包括存储单元阵列100和用于驱动存储单元阵列100的外围电路600。存储单元阵列100包括多个非易失性存储单元。

存储器单元阵列100包括多个存储块，这些存储块可以被使用使得存储块根据其用途而被划分为系统块和用户块。

在一个实施例中，存储单元阵列100可以包括内容可寻址存储器(CAM)区域。CAM区域可以包括多个存储单元，所述多个存储单元被包括在至少一个存储块中。在CAM区域中，可以储存操作半导体存储器件1000所需的各种类型的设置信息。例如，在CAM区域中，可以储存与数据输入和输出(输入/输出)操作相关设置的条件或其它条信息。在一个实施例中，在CAM区域中，可以储存关于读取和写入(读取/写入)操作(编程和擦除(编程/擦除)(P/E)循环)的数量、错误列地址以及错误块地址的信息。在一个实施例中，在CAM区域中，可以储存操作半导体存储器件1000所需的选项信息，例如，编程电压信息、读取电压信息、擦除电压信息、每个单元的栅极氧化膜的厚度信息等。

当向半导体存储器件1000供电时，储存在CAM区域中的信息由外围电路600来读取，以及基于读取的信息，外围电路600可以控制存储单元阵列100，使得在设置条件下对存储单元执行数据输入/输出操作。

外围电路600在控制器200的控制下来操作。外围电路600可以在控制器200的控制下将数据编程在存储单元阵列100中。可以操作外围电路600，使得从存储单元阵列100读取数据，以及擦除存储单元阵列100中的数据。

在各种实施例中，半导体存储器件1000的读取操作和编程操作可以基于页来执行。半导体存储器件1000的擦除操作可以基于存储块来执行。

在编程操作期间，外围电路600可以从控制器200接收表示编程操作的命令、物理块地址PBA和写入数据。当包括在相应的存储块中的单个存储块和单个页响应于物理块地址PBA而被选中时，外围电路600可以将数据编程在选中的页中。

在读取操作期间，外围电路600可以从控制器200接收表示读取操作的命令(以下称为“读取命令”)和物理块地址PBA。外围电路600可以响应于物理块地址PBA而从选中的单个存储块以及从包括在该存储块中的页来读取数据，并且可以将读取数据(以下称为“页数据”)输出到控制器200。

在擦除操作期间，外围电路600可以从控制器200接收表示擦除操作的命令和物理块地址PBA。物理块地址PBA可以指定单个存储块。外围电路600可以擦除储存在与物理块地址PBA相对应的存储块中的数据。

控制器200控制半导体存储器件1000的整体操作。控制器200可以响应于来自外部主机的请求来访问半导体存储器件1000。控制器200可以响应于来自外部主机的请求而将命令提供给半导体存储器件1000。

在一个实施例中，控制器200可以控制半导体存储器件1000，使得执行编程操作、读取操作或擦除操作。在编程操作中，控制器200可以通过通道将编程命令、地址和数据提供给半导体存储器件1000。在读取操作中，控制器200可以通过通道将读取命令和地址提供给半导体存储器件1000。在擦除操作中，控制器200可以通过通道将擦除命令和地址提供给半导体存储器件1000。

控制器200可以包括随机存取存储器(RAM)210、存储器控制单元220和错误校正码(ECC)电路230。

RAM 210在存储器控制单元220的控制下来操作，并且可以用作工作存储器、缓冲存储器或高速缓冲存储器等。当RAM 210用作工作存储器时，可以临时储存由存储器控制单元220处理的数据。当RAM 210用作缓冲存储器时，RAM可以用于缓冲要从主机(未示出)传送到半导体存储器件1000或要从半导体存储器件1000传送到主机(未示出)的数据。

存储器控制单元220被配置为控制半导体存储器件1000的读取操作、编程操作、擦除操作和后台操作。存储器控制单元220被配置为运行用于控制半导体存储器件1000的固件。

存储器控制单元220可以执行快闪转换层(FTL)的功能。存储器控制单元220可以通过FTL将由主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以使用映射表来接收LBA，并且可以将LBA转换为PBA。通过FTL执行的地址映射方法包括根据映射单元的各种方法。代表性的地址映射方法包括页映射方法、块映射方法以及混合映射方法。

ECC电路230产生奇偶校验位(其为待编程数据的ECC)。此外，在读取操作期间，ECC电路230可以使用奇偶校验位来校正来自读取的页数据的错误。ECC电路230可以使用低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH，Bose Chaudhuri Hocquenghem)码、涡轮码(turbo code)、里德-索罗门(RS，Reed-Solomon)码、卷积码、递归系统码(RSC)或编码调制(诸如格形编码调制(TCM)、块编码调制(BCM)或汉明码)来校正错误。

在读取操作期间，ECC电路230可以校正来自读取的页数据的错误。当超过可校正比特位的数量的若干个错误比特位被包括在读取的页数据中时，解码可能失败。当小于或等于可校正比特位的数量的若干个错误比特位被包括在页数据中时，解码可以成功。

解码的成功表示对应的读取命令已经通过。解码的失败表示对应的读取命令已经失败。当解码成功时，控制器200将错误校正的页数据输出到主机。

尽管图中未示出，但是控制器200还可以包括用于与半导体存储器件1000通信的存储器接口。存储器接口包括用于与半导体存储器件1000通信的协议。例如，存储器接口可以包括至少一个快闪接口(诸如NAND接口和NOR接口)。

控制器200还可以包括用于在主机和控制器200之间执行数据交换的主机接口(未示出)。主机接口包括在主机和控制器200之间通信所需的协议。在一个实施例的示例中，控制器200被配置为通过各种接口协议(诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议以及集成驱动电路(IDE)协议)的至少一种与外部系统(主机)通信。

图3是图示图2的存储单元阵列100的结构的示例的代表的示图。

参考图2，半导体存储器件1000包括存储单元阵列100、外围电路600以及控制电路700。

存储单元阵列100包括多个存储块BLK1到BLKz。多个存储块BLK1到BLKz通过行线RL耦接到地址解码器800。存储块BLK1到BLKz通过位线BL1到BLm耦接到读写电路400。存储块BLK1到BLKz中的每个包括多个存储单元。在一个实施例中，多个存储单元是非易失性存储单元。在多个存储单元中，耦接到同一字线的存储单元被定义为单个页。即，存储单元阵列100包括多个页。

半导体存储器件1000的存储单元可以每个实现为能够储存单个数据比特位的单电平单元(SLC)、能够储存两个数据比特位的多电平单元(MLC)、能够储存三个数据比特位的三电平单元(TLC)或能够储存四个数据比特位的四电平单元(QLC)。

参考图3，包括在存储单元阵列100_1中的第一存储块BLK1到第z存储块BLKz共同耦接到第一位线BL1到第m位线BLm。在图3中，为了便于描述，图示了包括在多个存储块BLK1到BLKz之中的第一存储块BLK1中的元件，并且省略了包括在剩余存储块BLK2到BLKz中的各个元件。将理解，剩余的存储块BLK2到BLKz中的每个以与第一存储块BLK1相同的方式来配置。

存储块BLK1包括多个单元串CS1_1到CS1_m。第一单元串CS1_1到第m单元串CS1_m分别耦接到第一位线BL1到第m位线BLm。

第一单元串CS1_1到第m单元串CS1_m中的每个包括漏极选择晶体管DST、多个串联连接的存储单元MC1到MCn以及源极选择晶体管SST。漏极选择晶体管DST耦接到漏极选择线DSL1。第一存储单元MC1到第n存储单元MCn分别耦接到第一字线WL1到第n字线WLn。源极选择晶体管SST耦接到源极选择线SSL1。漏极选择晶体管DST的漏极耦接到对应的位线。第一单元串CS1_1到第m单元串CS1_m的漏极选择晶体管分别耦接到第一位线BL1到第m位线BLm。源极选择晶体管SST的源极耦接到公共源极线CSL。在一个实施例中，公共源极线CSL可以共同耦接到第一存储块BLK1到第z存储块BLKz。

漏极选择线DSL1、第一字线WL1到第n字线WLn以及源极选择线SSL1被包括在图2的行线RL中。漏极选择线DSL1、第一字线WL1到第n字线WLn以及源极选择线SSL1由地址解码器800来控制。公共源极线CSL由控制电路700来控制。第一位线BL1到第m位线BLm由读写电路400来控制。

返回参考图2，外围电路600可以包括地址解码器800、电压发生器300、读写电路400以及数据输入/输出(I/O)电路500。

外围电路600在控制电路700的控制下驱动存储单元阵列100。例如，外围电路600可以驱动存储单元阵列100，使得编程操作、读取操作以及擦除操作在控制电路700的控制下来执行。

地址解码器800通过行线RL耦接到存储单元阵列100。地址解码器800被配置为响应于控制电路700的控制而操作。地址解码器800通过设置在半导体存储器件1000中的输入/输出缓冲器(未示出)从控制电路700接收地址ADDR。

地址解码器800被配置为对接收到的地址ADDR的块地址进行解码。地址解码器800响应于解码的块地址来从存储块BLK1到BLKz之中选择至少一个存储块。地址解码器800被配置为对接收到的地址ADDR的行地址进行解码。地址解码器800可以响应于解码的行地址通过将从电压发生器300供应的电压施加到至少一个字线WL来选择选中的存储块的至少一个字线。

在编程操作期间，地址解码器800可以将编程电压施加到选中的字线，并且将电平比编程电压的电平低的通过电压施加到未选中的字线。在编程验证操作期间，地址解码器800可以将验证电压施加到选中的字线，并且将比验证电压高的验证通过电压施加到未选中的字线。

在读取操作期间，地址解码器800可以将读取电压施加到选中的字线，并且将比读取电压高的通过电压施加到未选中的字线。

在一个实施例中，半导体存储器件1000的擦除操作基于存储块来执行。在擦除操作期间，输入到半导体存储器件1000的地址ADDR包括块地址。地址解码器800可以对块地址进行解码，并且响应于解码的块地址来选择单个存储块。在擦除操作期间，地址解码器800可以将接地电压施加到耦接到选中的存储块的字线。在一个实施例中，地址解码器800可以包括块解码器、字线解码器、地址缓冲器等。

电压发生器300被配置为使用提供给半导体存储器件1000的外部电源电压来产生多个电压。电压发生器300在控制电路700的控制下来操作。

在一个实施例中，电压发生器300可以通过调节外部电源电压来产生内部电源电压。由电压发生器300产生的内部电源电压用作半导体存储器件1000的操作电压。

在一个实施例中，电压发生器300可以使用外部电源电压或内部电源电压来产生多个电压。例如，电压发生器300可以包括用于接收内部电源电压的多个泵送电容器，并且可以在控制电路700的控制下通过选择性地激活泵送电容器来产生多个电压。所产生的电压被施加到由地址解码器800选中的字线。

读写电路400包括第一页缓冲器PB1到第m页缓冲器PBm。第一页缓冲器PB1到第m页缓冲器PBm分别通过第一位线BL1到第m位线BLm耦接到存储单元阵列100。第一页缓冲器PB1到第m页缓冲器PBm在控制电路700的控制下来操作。

第一页缓冲器PB1到第m页缓冲器PBm执行与数据I/O电路500的数据通信。在编程操作期间，第一页缓冲器PB1到第m页缓冲器PBm通过数据输入和输出(I/O)电路500和数据线DL来接收要储存的数据DATA。

在编程操作期间，当编程脉冲被施加到每个选中的字线时，第一页缓冲器PB1到第m页缓冲器PBm可以通过位线BL1到BLm将通过数据I/O电路500接收到的数据DATA传送到选中的存储单元。在选中的页中的存储单元基于传送的数据DATA来编程。耦接到被施加了编程允许电压(例如，接地电压)的位线的存储单元可以具有增加的阈值电压。耦接到被施加了编程禁止电压(例如，电源电压)的位线的存储单元的阈值电压可以被保持。在编程验证操作期间，第一页缓冲器到第m页缓冲器通过位线BL1到BLm从选中的存储单元读取页数据。

在读取操作期间，读写电路400通过位线BL从选中的页中的存储单元读取数据DATA，并且将读取的数据DATA输出到数据I/O电路500。

在擦除操作期间，读写电路400可以使位线BL浮置。在一个实施例中，读写电路400可以包括列选择电路。

数据I/O电路500通过数据线DL耦接到第一页缓冲器PB1到第m页缓冲器PBm。数据I/O电路500在控制电路700的控制下来操作。在编程操作期间，数据I/O电路500从外部控制器(未示出)接收要储存的数据DATA。在读取操作期间，数据I/O电路500将从包括在读写电路400中的第一页缓冲器PB1到第m页缓冲器PBm接收到的数据输出到外部控制器。

控制电路700耦接到地址解码器800、电压发生器300、读写电路400以及数据I/O电路500。控制电路700可以控制半导体存储器件1000的整体操作。控制电路700从外部控制器接收命令CMD和地址ADDR。控制电路700可以响应于命令CMD来控制外围电路600。控制电路700可以控制地址解码器800、电压发生器300、读写电路400以及数据I/O电路500，使得执行与接收到的命令相对应的操作。在一个实施例中，控制电路700可以在擦除操作期间将高擦除电压Verase施加到源极线。

半导体存储器件1000的编程操作可以通过重复一个或更多个编程循环(PGM循环)来执行。单个编程循环(PGM循环)可以被划分为施加编程电压Vpgm的编程步骤和编程验证步骤。在编程步骤处，将编程电压Vpgm施加到选中的存储单元的字线。编程步骤可以被细分为位线设置(BL设置)间隔、编程执行(PGM执行)间隔和位线放电(BL放电)间隔。

半导体存储器件1000可以在位线设置间隔期间根据要编程的数据来设置位线。术语“位线设置(BL设置)”表示在将编程电压Vpgm施加到选中的字线之前，将要编程的存储单元的位线充电到0V并且将禁止编程操作的存储单元的位线充电到电源电压VDD或Vcc的操作。编程执行间隔表示在将编程电压Vpgm施加到选中的字线期间的间隔。位线放电间隔表示在已经施加编程电压之后，字线和位线被放电期间的间隔。

例如，在位线设置(BL设置)间隔期间，半导体存储器件1000的第一页缓冲器PB1到第m页缓冲器PBm将与要编程的数据相对应的位线电压传送到耦接到存储单元阵列100的第一位线BL1到第m位线BLm。

在位线设置(BL设置)间隔期间，执行将选中的存储单元的位线充电到电源电压VDD或0V的电平的操作。在位线设置(BL设置)间隔期间，可以将要编程到目标状态的存储单元的位线设置为0V。另一方面，将禁止编程的存储单元的位线设置为电源电压VDD。

在位线设置(BL设置)间隔之后，接下来是编程执行(PGM执行)间隔。在编程执行间隔期间，将编程电压Vpgm施加到选中的存储单元的字线。在已经施加编程电压Vpgm之后，接下来是位线放电(BL放电)间隔。在位线放电间隔期间，可以将设置位线电压放电到接地电平。

流入具有相对较大容量的位线中以对该位线充电的电荷量可以快速增加。即，当流入电荷的量随时间快速增加时，大电流流动，然后可能出现电流峰值。

根据本公开的半导体存储器件1000可以通过在包括在控制电路700中的位线设置控制单元710的控制下抑制流入电荷的量的快速增加来防止发生电流峰值。

例如，控制电路700可以包括位线设置控制单元710。位线设置控制单元710可以控制包括在读取电路400中的第一页缓冲器PB1到第m页缓冲器PBm的位线设置。控制位线设置可以防止快速流入位线的电流的峰值。每个页缓冲器包括用于将设置电压供应给相应位线的晶体管。此外，可以从包括在控制电路700中的位线设置控制单元710向页缓冲器提供用于控制晶体管的控制信号。当执行编程操作时，可以响应于控制信号来控制位线设置。将参考图6到图8来描述位线设置控制单元710所需的用来控制包括在页缓冲器中的多个晶体管的控制信号，之后将描述这些。

根据本公开的当前实施例，在基于编程操作的位线设置间隔期间，位线设置控制单元710可以控制页缓冲器，使得施加与参考电压VREF相对应的阶跃脉冲作为控制信号PB_SENSE，所述控制信号PB_SENSE被输入到包括在页缓冲器中的页缓冲器感测单元的晶体管的栅电极，以及使得如果预设参考时间已经过去，则将具有预定梯度的斜坡信号施加到其栅电极。当以阶跃形式增加的脉冲被施加到页缓冲器感测单元的晶体管的栅电极时，位线设置的速度增加，但是可能导致电流峰值。当施加斜坡信号时，不设置位线，直到斜坡信号的电平超过页缓冲器感测晶体管的阈值电压为止，并且因此可以增加编程时间t PROG。

因此，根据本公开的一个实施例，半导体存储器件1000将电平比包括在页缓冲器感测单元中的晶体管的栅电极的阈值电压的电平高的阶跃脉冲施加到页缓冲器感测单元的晶体管的栅电极，然后如果预设参考时间已经过去，则将斜坡信号施加到栅电极，从而在不增加位线设置所需的时间的情况下，防止发生电流峰值。

图4是图示图2的存储单元阵列的实施例的示例的代表的示图。

参考图4，存储单元阵列100_2包括多个存储块BLK1到BLKz。在图4中，为了便于描述，图示了第一存储块BLK1的内部配置，并且省略了剩余的存储块BLK2到BLKz的内部配置。将理解，第二存储块BLK2到第z存储块BLKz与第一存储块BLK1以相同的方式来配置。

参考图4，第一存储块BLK1包括多个单元串CS11到CS1m和CS21到CS2m。在一个实施例中，单元串CS11到CS1m和CS21到CS2m中的每个单元串可以以“U”形来形成。在第一存储块BLK1中，m个单元串在行方向(即，正(+)X方向)上布置。在图4中，两个单元串被图示为在列方向(即，正(+)Y方向)上布置。然而，该图示是为了描述方便而做出的，并且将理解的是，可以在列方向上布置三个或更多个单元串。

多个单元串CS11到CS1m和CS21到CS2m中的每个单元串包括至少一个源极选择晶体管SST、第一存储单元MC1到第n存储单元MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储单元MC1到MCn可以分别具有类似的结构。在一个实施例中，选择晶体管SST和DST以及存储单元MC1到MCn中的每个可以包括沟道层、隧穿绝缘层、电荷储存层以及阻挡绝缘层。在一个实施例中，用于提供沟道层的柱体可以被设置至每个单元串。在一个实施例中，用于提供沟道层、隧穿绝缘层、电荷储存层和阻挡绝缘层中的至少一个的柱体可以被设置至每个单元串。

每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储单元MC1到MCp之间。

在一个实施例中，布置在同一行中的单元串的源极选择晶体管耦接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管耦接到不同的源极选择线。在图4中，在第一行中的单元串CS11到CS1m的源极选择晶体管耦接到第一源极选择线SSL1。在第二行中的单元串CS21到CS2m的源极选择晶体管耦接到第二源极选择线SSL2。

在一个实施例中，单元串CS11到CS1m和CS21到CS2m的源极选择晶体管可以共同耦接到单个源极选择线。

在每个单元串中的第一存储单元MC1到第n存储单元MCn耦接在源极选择晶体管SST和漏极选择晶体管DST之间。

第一存储单元MC1到第n存储单元MCn可以被划分为第一存储单元MC1到第p存储单元MCp以及第p+1存储单元MCp+1到第n存储单元MCn。第一存储单元MC1到第p存储单元MCp在与正(+)Z方向相反的方向上顺序布置，并且串联连接在源极选择晶体管SST和管道晶体管PT之间。第p+1存储单元MCp+1到第n存储单元MCn在+Z方向上顺序地布置，并且串联连接在管道晶体管PT和漏极选择晶体管DST之间。第一存储单元MC1到第p存储单元MCp以及第p+1存储单元MCp+1到第n存储单元MCn通过管道晶体管PT彼此耦接。每个单元串的第一存储单元MC1到第n存储单元MCn的栅极分别耦接到第一字线WL1到第n字线WLn。

在一个实施例中，第一存储单元MC1到第n存储单元MCn中的至少一个可以用作虚设存储单元。当提供虚设存储单元时，可以稳定地控制对应的单元串的电压或电流。因此，提高储存在存储块BLK1中的数据的可靠性。

每个单元串的管道晶体管PT的栅极耦接到管道线PL。

每个单元串的漏极选择晶体管DST连接在对应的位线和存储单元MCp+1到MCn之间。在行方向上的单元串耦接到在行方向上延伸的漏极选择线。在第一行中的单元串CS11到CS1m的漏极选择晶体管耦接到第一漏极选择线DSL1。在第二行中的单元串CS21到CS2m的漏极选择晶体管耦接到第二漏极选择线DSL2。

在列方向上布置的单元串耦接到在列方向上延伸的位线。在图4中，在第一列中的单元串CS11和CS21耦接到第一位线BL1。在第m列中的单元串CS1m和CS2m耦接到第m位线BLm。

在行方向上布置的单元串中的耦接到同一字线的存储单元组成单个页。例如，在第一行中的单元串CS11到CS1m之中，与第一字线WL1耦接的存储单元组成单个页。在第二行中的单元串CS21到CS2m之中，与第一字线WL1耦接的存储单元组成单个额外的页。在单个行的方向上布置的单元串可以通过选择漏极选择线DSL1和DSL2中的任意一个来选择。单个页可以从选中的单元串中通过选择字线WL1到WLn中的任意一个来选择。

图5是图示图2的存储单元阵列的实施例的示例的代表的示图。

参考图5，存储单元阵列100_3包括多个存储块BLK1'到BLKz'。在图5中，为了便于描述，图示了第一存储块BLK1'的内部配置，并且省略了剩余存储块BLK2'到BLKz'的内部配置的图示。将理解的是，第二存储块BLK2'到第z存储块BLKz'以与第一存储块BLK1'相同的方式来配置。

第一存储块BLK1'包括多个单元串CS11'到CS1m'和CS21'到CS2m'。多个单元串CS11'到CS1m'和CS21'到CS2m'中的每个单元串沿着+Z方向延伸。在第一存储块BLK1'中，m个单元串在+X方向上布置。在图5中，两个单元串被图示为在+Y方向上布置。然而，这种配置是为了描述的方便而做出的，并且将理解的是，可以在列方向上布置三个或更多个单元串。

单元串CS11'到CS1m'和CS21'到CS2m'中的每个单元串包括至少一个源极选择晶体管SST、第一存储单元MC1到第n存储单元MCn以及至少一个漏极选择晶体管DST。

每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储单元MC1到MCn之间。布置在同一行中的单元串的源极选择晶体管耦接到同一源极选择线。布置在第一行中的单元串CS11'到CS1m'的源极选择晶体管耦接到第一源极选择线SSL1。布置在第二行中的单元串CS21'到CS2m'的源极选择晶体管耦接到第二源极选择线SSL2。在一个实施例中，单元串CS11'到CS1m'和CS21'到CS2m'的源极选择晶体管可以共同耦接到单个源极选择线。

在每个单元串中的第一存储单元MC1到第n存储单元MCn串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储单元MC1到第n存储单元MCn的栅极分别耦接到第一字线WL1到第n字线WLn。

在一个实施例中，第一存储单元MC1到第n存储单元MCn中的至少一个存储单元可以用作虚设存储单元。当提供虚设存储单元时，可以稳定地控制对应的单元串的电压或电流。因此，提高储存在存储块BLK1'中的数据的可靠性。

每个单元串的漏极选择晶体管DST连接在对应的位线和存储单元MC1到MCn之间。布置在行方向上的单元串的漏极选择晶体管耦接到在行方向上延伸的漏极选择线。在第一行中的单元串CS11'到CS1m'的漏极选择晶体管耦接到第一漏极选择线DSL1。在第二行中的单元串CS21'到CS2m'的漏极选择晶体管耦接到第二漏极选择线DSL2。

结果，除了从每个单元串中排除管道晶体管PT以外，图5的存储块BLK1'具有与图4的存储块BLK1的等效电路类似的等效电路。

图6是图示图2的页缓冲器PB1的结构的示例的代表的示图。

在图6中，为了便于描述，图示了第一页缓冲器PB1的内部配置，并且省略了剩余的页缓冲器PB2到PBm的配置。将理解的是，剩余的页缓冲器PB2到PBm以与第一页缓冲器PB1相同的方式来配置。

参考图6，页缓冲器PB1可以响应于从图2的控制电路700输出的控制信号来操作。下面将描述的控制信号PB_SELBL、PB_SENSE、SA_PRECH_N、SA_DISCH和SA_ST可以被包括在从控制电路700输出的信号中。在一个实施例中，还可以输入除了图6中所示的控制信号之外的多个控制信号。

页缓冲器PB1可以包括位线耦合单元601、页缓冲器感测单元602、电流控制单元603、感测放电单元604以及锁存电路单元605。

例如，将使用图6的页缓冲器PB1来描述位线设置操作。在一个实施例中，除了位线耦合单元601、页缓冲器感测单元602、电流控制单元603、感测放电单元604以及锁存电路单元605之外，页缓冲器PB1可以包括用于执行各种功能的组件。

位线耦合单元601可以包括NMOS晶体管N1，所述NMOS晶体管N1连接在位线BL和页缓冲器感测单元602之间并且响应于位线选择信号PB_SELBL来操作。NMOS晶体管N1可以响应于位线选择信号PB_SELBL来导通或关断。

页缓冲器感测单元602可以包括NMOS晶体管N2，所述NMOS晶体管N2连接在位线耦合单元601和电流感测节点SO之间并且响应于页缓冲器感测信号PB_SENSE来操作。NMOS晶体管N2可以响应于页缓冲器感测信号PB_SENSE来导通或关断。

电流控制单元603可以包括PMOS晶体管P1和P2。PMOS晶体管P1可以连接在核心电压端子VCC和PMOS晶体管P2之间，并且可以响应于第一节点QS的电势来导通或关断。PMOS晶体管P2可以响应于电流预充电信号SA_PRECH_N来产生用于对电流感测节点SO上的位线BL进行预充电的电流。

感测放电单元604可以包括NMOS晶体管N3，所述NMOS晶体管N3连接在电流感测节点SO和检测节点之间并且响应于感测放大器(amp)放电信号SA_DISCH来操作。NMOS晶体管N3可以响应于感测放大器放电信号SA_DISCH来导通或关断。感测放电单元604可以使电流感测节点SO放电。

锁存器电路单元605包括感测锁存器。在一个实施例中，感测锁存器包括可以并联连接在感测锁存器的第一节点QS和第二节点QS_N之间的反相器。

根据本公开的一个实施例，图2的位线设置控制单元710输出要施加到包括在页缓冲器感测单元602中的NMOS晶体管N2的栅电极的页缓冲器感测信号PB_SENSE以设置位线。例如，在位线设置间隔期间施加的页缓冲器感测信号PB_SENSE可以是具有参考电压电平的阶跃信号与斜坡信号组合的形式的信号。这里，参考信号可以具有比NMOS晶体管N2的阈值电压的电平高的电平。阶跃信号可以在导通NMOS晶体管N2所需的至少最小时间期间来施加。

图7是图示图2的位线设置控制单元710的结构的示例的代表的示图。

参考图7，位线设置控制单元710输出用于控制包括在页缓冲器中的页缓冲器感测单元的NMOS晶体管的页缓冲器感测信号PB_SENSE。

例如，位线设置控制单元710可以包括参考电压放大单元711、斜坡信号激活单元712以及斜坡信号发生单元713。

参考电压放大单元711可以响应于页缓冲器感测使能信号PB_SENSE_Enable而将参考电压VREF输出到斜坡信号激活单元712。在一个实施例中，参考电压可以是用于导通页缓冲器感测单元的NMOS晶体管的电压。在执行编程操作时，页缓冲器感测使能信号PB_SENSE_Enable可以在位线设置间隔期间输入，而在剩余间隔期间可以不输入。

斜坡信号激活单元712可以接收高电压使能信号HV_Enable和反相的高电压使能信号HV_Enable_N，然后可以判断是否输出斜坡信号。对于这个操作，斜坡信号激活单元712可以包括PMOS晶体管和NMOS晶体管。

斜坡信号发生单元713使用斜坡电路来产生随时间逐渐增加的斜坡信号。斜坡信号发生单元713可以接收多个斜坡信号Ramp<0>到Ramp<2>。斜坡信号发生单元713可以使用斜坡电路、响应于反相的高电压使能信号HV_Enable_N和电压VSSI来输出斜坡信号。

根据本公开的一个实施例，位线设置控制单元710在位线设置间隔期间输出页缓冲器感测信号PB_SENSE。在位线设置间隔期间输出的页缓冲器感测信号PB_SENSE可以具有阶跃信号与斜坡信号组合的形式。

例如，如果输入具有参考电压VREF的电平的阶跃信号并且预设参考时间已经过去，则可以输入斜坡信号。对于这个操作，位线设置控制单元710可以在输入阶跃信号的间隔期间，通过去激活高电压使能信号HV_Enable来将具有参考电压电平的阶跃电压输出作为页缓冲器感测信号PB_SENSE。

如果预设参考时间已经过去，则位线设置控制单元710可以通过激活高电压使能信号HV_Enable来将斜坡信号形状的电压输出作为页缓冲器感测信号PB_SENSE。

图8是图示在编程操作期间施加到页缓冲器和位线设置控制单元的信号的波形的示例的代表的信号图。

参考图8，例如，图示了在执行单个编程步骤时施加的字线电压SEL WL、页缓冲器控制信号PB_SENSE、SA_PRECH_N和SA_DISCH以及位线设置控制单元710的内部信号HV_Enable_N和PB_SENSE_Enable。

编程步骤可以分为位线设置(BL设置)间隔①、编程执行(PGM执行)间隔②以及位线放电(BL放电)间隔③。

参考图8，间隔t0到t3表示BL设置间隔①，间隔t3到t4表示PGM执行间隔②，以及间隔t4到t5表示BL放电间隔③。

在BL设置间隔①期间，可以根据要编程的数据来设置每个位线。为此，位线设置控制单元710输出被输入到页缓冲器感测单元的NMOS晶体管的页缓冲器感测信号PB_SENSE，并且页缓冲器响应于从控制电路700输入的控制信号来设置位线。

在时间t0处，0V可以被输入作为电流预充电信号SA_PRECH_N，并且导通电压可以被输入作为感测放大器放电信号SA_DISCH以便对位线充电。PMOS晶体管P2可以响应于电流预充电信号SA_PRECH_N来导通，并且NMOS晶体管N3可以响应于感测放大器放电信号SA_DISCH来导通。

此外，具有参考电压VREF的电平的脉冲信号可以被施加作为页缓冲器感测信号PB_SENSE。为了将具有参考电压VREF的电平的脉冲信号输出作为页缓冲器感测信号PB_SENSE，位线设置控制单元710的反相高电压使能信号HV_Enable_N和页缓冲器感测使能信号PB_SENSE_Enable两者可以以在图8的波形来施加。

这里，参考电压VREF可以是用于导通页缓冲器感测单元的NMOS晶体管的电压。

在时间t1处，当反相的高电压使能信号HV_Enable_N转变为低状态时，位线设置控制单元710将斜坡信号输出作为页缓冲器感测信号PB_SENSE。在一个实施例中，间隔P1(为期间施加参考电压的间隔)的长度可以根据页缓冲器感测单元的NMOS晶体管的特性而变化。即，具有参考电压电平的阶跃脉冲可以在足够长以导通页缓冲器感测单元的NMOS晶体管的时间期间被输出作为页缓冲器感测信号PB_SENSE。

在时间t2处，页缓冲器感测信号PB_SENSE达到其为目标电压的高电压(HV)。在一个实施例中，在间隔t1到t2期间施加的斜坡信号的梯度可以具有各种值。由于斜坡信号的梯度较陡，因此可以缩短位线设置所需的时间。

在时间t3处，编程电压Vpgm可以被施加到选中的字线。选中的存储单元可以基于在间隔t0到t3期间执行的位线设置来编程。在时间t3和t4之间，编程脉冲可以被施加到选中的字线。

当达到时间t4时，导通电压可以被输入作为电流预充电信号SA_PRECH_N，而0V可以被输入作为感测放大器放电信号SA_DISCH以对位线放电。此外，由于没有输入页缓冲器感测使能信号PB_SENSE_Enable，所以设置控制单元710将斜坡信号输出作为页缓冲器感测信号PB_SENSE(即，0V)。根据在间隔t4到t5期间执行的操作，在位线中充电的电压可以被放电。

图9是图示根据本公开的一个实施例的用于操作半导体存储器件的方法的示例的代表的流程图。

在步骤901，半导体存储器件可以加载要被编程的编程数据以执行编程操作。

在步骤903，半导体存储器件可以基于加载的编程数据来设置位线。例如，可以设置位线，使得将0V被施加到要被编程的存储单元的位线，并且电源电压被施加到被禁止的编程禁止存储单元的位线。此时，可以施加具有参考电压VREF的电平的阶跃电压作为页缓冲器的位线设置晶体管的栅极电压。在一个实施例中，参考电压VREF可以是位线设置晶体管的导通电压。

在步骤905，半导体存储器件可以判断是否已经过了预设参考时间。这里，参考时间可以是导通位线设置晶体管所需的最小时间。重复步骤903，直到在步骤905确定参考时间已经过去为止。

在步骤907，半导体存储器件可以将斜坡信号输入作为位线设置晶体管的栅极电压。在一个实施例中，随着斜坡信号的梯度增加，可以缩短位线设置所需的时间。

在步骤909，半导体存储器件可以通过将编程电压施加到选中的字线来执行编程操作。在一个实施例中，半导体存储器件可以通过将编程脉冲施加到选中的字线来执行编程操作。

参考图10，存储系统包括半导体存储器件1300和控制器1200。

半导体存储器件1300可以具有与参考图2描述的半导体存储器件1000相同的配置和操作。在下文中，将省略重复的说明。

控制器1200耦接到主机Host和半导体存储器件1300。控制器1200被配置为响应于来自主机Host的请求来访问半导体存储器件1300。例如，控制器1200被配置为控制半导体存储器件1300的读取操作、写入操作、擦除操作和后台操作。控制器1200被配置为提供在主机Host和半导体存储器件1300之间的接口。控制器1200被配置为运行用于控制半导体存储器件1300的固件。

控制器1200包括RAM(随机存取存储器)1210、处理单元1220、主机接口1230、存储器接口1240以及错误校正块1250。

RAM 1210用作处理单元1220的操作存储器、在半导体存储器件1300和主机Host之间的高速缓冲存储器以及在半导体存储器件1300和主机Host之间的缓冲存储器中的至少一种。

处理单元1220控制控制器1200的整体操作。

处理单元1220被配置为使从主机Host接收到的数据随机化。例如，处理单元1220可以使用随机化种子使从主机Host接收到的数据随机化。随机化的数据作为要储存的数据被提供给半导体存储器件1300，然后被编程在存储单元阵列中。

处理单元1220被配置为在读取操作期间使从半导体存储器件1300接收到的数据去随机化。例如，处理单元1220可以使用去随机化种子来使从半导体存储器件1300接收到的数据去随机化。去随机化数据可以被输出到主机Host。

在一个实施例中，处理单元1220可以通过运行软件或固件来执行随机化操作和去随机化操作。

主机接口1230包括用于在主机Host和控制器1200之间执行数据交换的协议。在一个实施例的示例中，控制器1200被配置为通过各种接口协议(诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电路(IDE)协议以及私有协议)的至少一种与主机Host进行通信。

存储器接口1240与半导体存储器件1300接口。例如，存储器接口包括NAND接口或NOR接口。

错误校正块1250使用错误校正码(ECC)来检测和校正从半导体存储器件1300接收到的数据中的错误。

控制器1200和半导体存储器件1300可以被集成到单个半导体器件中。在一个实施例的示例中，控制器1200和半导体存储器件1300可以被集成到单个半导体器件中以形成存储卡。例如，控制器1200和半导体存储器件1300可以被集成到单个半导体器件中，并且形成存储卡(诸如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMC微型)、SD卡(SD、迷你SD、微型SD或SDHC)或通用快闪储存器(UFS))。

控制器1200和半导体存储器件1300可以被集成到单个半导体器件中以形成固态驱动器(SSD)。SSD包括被配置为在半导体存储器中储存数据的储存器件。当存储系统用作SSD时，可以显著地提高耦接到存储系统的主机Host的操作速度。

在一个实施例中，存储系统可以被设置为电子设备(诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航设备、黑匣子、数字照相机、3维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能在无线环境中传送/接收信息的设备、用于形成家庭网络的各种设备之一、用于形成计算机网络的各种电子设备之一、用于形成远程信息处理网络的各种电子设备之一、RFID设备或用于形成计算系统的各种元件之一等)的各种元件之一。

在一个实施例的示例中，半导体存储器件1300或存储系统可以嵌入各种类型的封装中。例如，半导体存储器件1300或存储系统可以以诸如层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式裸片、晶圆形式裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型集成电路(SOIC)、收缩型小外型封装(SSOP)、薄型小外型封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)等的类型来封装。

图11是图示图10的存储系统的应用的示例的代表的框图。

参考图11，存储系统2000包括半导体存储器件2100和控制器2200。半导体存储器件2100包括多个半导体存储器芯片。半导体存储器芯片被分成多个组。

在图11中，图示了多个组中的每个组通过第一通道CH1到第k通道CHk与控制器2200进行通信。每个半导体存储器芯片可以具有与参考图2描述的半导体存储器件1000的实施例相同的配置和操作。

每个组通过一个公共通道与控制器2200进行通信。控制器2200具有与参考图10描述的控制器1200相同的配置，并且被配置为通过多个通道CH1到CHk来控制半导体存储器件2100的多个存储器芯片。

在图11中，已经描述了多个半导体存储器芯片耦接到单个通道。然而，将理解的是，可以修改存储系统2000，使得单个半导体存储器芯片耦接到单个通道。

图12是图示包括参考图11描述的存储系统的计算系统的示例的代表的框图。

参考图12，计算系统3000可以包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。

存储系统2000通过系统总线3500电耦接到CPU 3100、RAM 3200、用户接口3300以及电源3400。通过用户接口3300提供的数据或由CPU 3100处理的数据被储存在存储系统2000中。

在图12中，半导体存储器件2100被图示为通过控制器2200耦接到系统总线3500。然而，半导体存储器件2100可以直接耦接到系统总线3500。控制器2200的功能可以由CPU3100和RAM 3200来执行。

在图12中，图示了设置有参考图11描述的存储系统2000。然而，存储系统2000可以用参考图10描述的存储系统来代替。在一个实施例中，计算系统3000可以被配置为包括参考图10和图11描述的所有存储系统。

根据本公开的实施例，提供一种可以具有改善的可靠性的半导体存储器件以及操作该半导体存储器件的方法。

虽然已经公开了本公开的实施例的示例，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，各种修改、添加和替代是可能的。

因此，本公开的范围必须由所附权利要求和权利要求的等同物来限定，而不是由它们之前的描述来限定。

在上述实施例中，可以选择性地执行或跳过所有步骤。另外，在每个实施例中的步骤可以不总是以规定的顺序来执行。此外，在本说明书和附图中公开的实施例仅意在帮助本领域普通技术人员更清楚地理解本公开，而非意在限制本公开的范围。换句话说，本公开所属领域的普通技术人员将能容易地理解，基于本公开的技术范围，各种修改是可能的。

本文已经公开了实施例的示例，并且尽管采用了特定术语，但是它们仅在一般和描述性意义上使用和解释，而不是为了限制的目的。在一些情况下，如在提交本申请时对于本领域普通技术人员将明显的是，除非另有特别指出，否则与特定实施例有关描述的特征、特性和/或元件可以单独使用或与其它实施例有关描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中所阐述的本公开的精神和范围的情况下，可以在形式和细节上做出各种改变。

Claims

1.一种操作其中选中的存储单元被编程的半导体存储器件的方法，所述方法包括：

将具有阶跃脉冲与斜坡信号组合的形式的控制信号施加到晶体管的栅电极以用于设置所述选中的存储单元的位线的电压；以及

将编程脉冲施加到所述选中的存储单元的字线。

2.根据权利要求1所述的方法，其中，所述施加控制信号包括：

施加具有参考电压的电平的阶跃脉冲作为控制信号；以及

如果预设参考时间已经过去，则施加具有特定梯度的斜坡信号作为控制信号。

3.根据权利要求2所述的方法，其中，所述参考电压是导通所述晶体管所需的导通电压。

4.根据权利要求2所述的方法，其中，所述参考时间是导通所述晶体管所需的最小时间。

5.根据权利要求2所述的方法，其中，所述位线的充电速度根据所述梯度而变化。

6.一种半导体存储器件，包括：

单元阵列，所述单元阵列包括多个存储单元；

页缓冲器，所述页缓冲器被配置为在编程操作期间将设置电压提供给选中的存储单元的位线；以及

控制电路，所述控制电路被配置为控制所述页缓冲器，使得具有阶跃脉冲与斜坡信号组合的形式的控制信号被施加到晶体管的栅电极，所述晶体管被包括在页缓冲器中并且设置所述位线的电压。

7.根据权利要求6所述的半导体存储器件，其中，所述控制电路包括位线设置控制单元，所述位线设置控制单元被配置为在编程操作期间产生控制信号以及将所述控制信号输出到所述页缓冲器。

8.根据权利要求7所述的半导体存储器件，其中，所述位线设置控制单元被配置为施加具有参考电压的电平的阶跃脉冲作为所述控制信号，以及如果预设参考时间已经过去，则施加具有特定梯度的斜坡信号作为所述控制信号。

9.根据权利要求8所述的半导体存储器件，其中，所述位线设置控制单元包括：

参考电压放大单元，所述参考电压放大单元被配置为基于在位线设置间隔期间输入的页缓冲器感测使能信号来输出具有参考电压的电平的阶跃脉冲；

斜坡信号发生单元，斜坡信号发生单元被配置为产生随时间逐渐增加的斜坡信号；以及

斜坡信号激活单元，斜坡信号激活单元被配置为如果参考时间已经过去，则基于输入的高电压使能信号来输出所述斜坡信号作为控制信号。

10.根据权利要求8所述的半导体存储器件，其中，所述参考电压是导通所述晶体管所需的导通电压。

11.根据权利要求8所述的半导体存储器件，其中，所述参考时间是导通所述晶体管所需的最小时间。

12.根据权利要求8所述的半导体存储器件，其中，所述位线设置控制单元被配置为确定所述梯度以控制所述位线的充电速度。

13.一种半导体存储器件，包括：

单元阵列，所述单元阵列包括多个存储单元；

页缓冲器，所述页缓冲器配置为在编程操作期间将设置电压提供给选中的存储单元的位线；以及

控制电路，所述控制电路被配置为将具有参考电压的电平的第一控制信号施加到晶体管的栅电极，以及如果预设参考时间已经过去，则施加随着时间增加到所述位线的目标设置电压的第二控制信号，所述晶体管被包括在所述页缓冲器中并且设置所述位线的电压。

14.根据权利要求13所述的半导体存储器件，其中，所述参考电压是导通所述晶体管所需的导通电压。

15.根据权利要求13所述的半导体存储器件，其中，所述参考时间是导通所述晶体管所需的最小时间。

16.根据权利要求13所述的半导体存储器件，其中，所述参考时间根据所述晶体管的特性而变化。

17.根据权利要求13所述的半导体存储器件，其中，所述位线的充电速度根据所述第二控制信号的梯度来确定。