CN102314941A - 非易失性存储器件、存储系统和执行读操作的方法 - Google Patents

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Abstract

在非易失性存储器件中，针对具有正的阈值电压的非易失性存储单元的读操作施加正的读电压到选择的字线和施加第一控制信号到与选择的位线连接的页缓冲器，但是如果存储电压具有负的阈值电压，则读操作施加负的读电压到选择的字线和施加不同于第一控制信号的第二控制信号到页缓冲器。

Description

非易失性存储器件、存储系统和执行读操作的方法
相关申请的交叉引用
本发明要求2010年7月6日提交的韩国专利申请No.10-2010-64665的优先权，其主题通过引入在此并入。
技术领域
本公开涉及操作非易失性存储器件的方法、非易失性存储器件和包括该器件的系统。更具体地，本公开涉及在各种读操作期间调整施加到非易失性存储单元的控制信号的性质和定时的方法。
背景技术
非易失性存储器件和包括该器件的存储系统已经成为在当代电子设备和数字数据系统中的设计主体部分。存在许多不同类型的非易失性存储器，包括电可擦除可编程只读存储器(EEPROM)。所谓的“快闪存储器”是一类EEPROM并且被广泛地使用，因为它不仅允许如随机访问存储器(RAM)一样的随机编程性，而且能够如只读存储器(ROM)一样在缺乏施加的电源时维持存储的数据。由于这些品质，快闪存储器现在被广泛地用于数据存储介质中，尤其在诸如膝上型和记事本型的计算机、数字照相机、个人数字助理(PDA)和MP3播放器的便携电子设备中。
发明内容
本发明构思的具体实施例提供一种操作非易失性存储器件的方法，包括：在针对具有正的阈值电压且连接在选择的字线和选择的位线之间的非易失性存储单元的读操作期间，施加正的读电压到选择的字线和施加第一控制信号到与选择的位线连接的页缓冲器，以及在针对具有负的阈值电压的存储单元的读操作期间，施加负的读电压到选择的字线和施加不同于第一控制信号的第二控制信号到页缓冲器。
在相关方面，第二控制信号比第一控制信号引起相对更多的电荷在选择的位线上累积或维持。
在另一相关方面，第一控制信号定义包括第一放电间隔、第一预充电间隔、第一发展间隔和第一读出间隔的第一读操作间隔；以及第二控制信号定义包括第二放电间隔、第二预充电间隔、第二发展间隔和第二读出间隔的第二读操作间隔。
在另一相关方面，第二读操作间隔在持续时间上比第一读操作间隔长。
在另一相关方面，其中第二预充电间隔在持续时间上比第一预充电间隔长。
在另一相关方面，第二读操作间隔在持续时间上比第一读操作间隔长。
在另一相关方面，第二预充电间隔在第二读操作间隔中比第一预充电间隔在第一读操作间隔中开始得相对更早。
在另一相关方面，第二发展间隔在第二读操作间隔中比第一发展间隔在第一读操作间隔中开始得相对晚些。
在另一相关方面，正的读电压施加到选择的字线和负的读电压施加到选择的字线在读操作间隔的至少一部分内相对于初始字线电压对称。
在另一相关方面，正的读电压施加到选择的字线和负的读电压施加到选择的字线在读操作间隔的至少一部分内相对于初始字线电压不对称。
在另一相关方面，负的读电压施加到选择的字线比正的读电压占据读操作间隔的更长的部分。
在另一相关方面，以相对于负的目标电压的一电压斜坡特征将负的读电压施加到选择的字线，该电压斜坡特征与施加到选择的字线的正的读电压相对于正的目标电压的电压斜坡特征不同。
在另一相关方面，朝向负的目标电压的负的读电压的电压斜坡特征比朝向正的目标电压的正的读电压的电压斜坡特征更陡。
在另一相关方面，在初始字线电压和与正的读电压相关的正的目标电压之间的正的差的绝对值小于在初始字线电压和与负的读电压相关的负的目标电压之间的负的差的绝对值。
在另一相关方面，读操作是编程-读-验证操作，或擦除-读-验证操作。
在另一相关方面，非易失性存储单元是多电平存储单元(MLC)。
在另一相关方面，非易失性存储单元是NAND类型的快闪存储单元。
在另一实施例中，本发明构思提供一种操作非易失性存储器件的方法，包括：在针对连接在选择的字线和选择的位线之间的存储单元并且对选择的字线施加正的读电压的读操作期间，在相对于其中对选择的字线施加正的读电压的时间的第一时间处对选择的位线施加位线电压；以及在针对该存储单元并且对选择的字线施加负的读电压的读操作期间，在比第一时间晚的第二时间处对选择的位线施加位线电压，以使得位线电压的施加发生在其中负的读电压从初始字线电压转换到负的目标电压的间隔期间。
在另一相关方面，存储单元具有在负的目标电压和负的读电压之间的阈值电压从而在负的读电压的施加之后存储单元的导通时间段被减小。
在再一实施例中，本发明构思提供一种根据定义的阈值电压分布读取在非易失性存储单元中存储的数据的方法，该存储单元连接在选择的字线和选择的位线之间，且该方法包括：确定阈值电压分布是正的还是负的；如果该阈值电压分布是正的，则在第一读操作间隔期间对选择的字线施加正的读电压，该第一读操作间隔包括第一放电间隔、第一预充电间隔、第一发展间隔和第一读出间隔；如果该阈值电压分布是负的，则在不同于第一读操作间隔的第二读操作间隔期间对选择的字线施加负的读电压，该第二读操作间隔包括第二放电间隔、第二预充电间隔、第二发展间隔和第二读出间隔。
在另一相关方面，第二预充电间隔比第一预充电间隔长。
在另一相关方面，所述方法还包括：如果该阈值电压分布是正的，则产生定义第一读操作间隔的第一控制信号；以及如果该阈值电压分布是负的，则产生定义第二读操作间隔的第二控制信号。
在再一实施例中，本发明构思提供一种非易失性存储器件，包括：非易失性存储单元；和操作控制电路，包括控制逻辑，配置为将正的读电压或负的读电压施加到与该非易失性存储单元连接的选择的字线，并且还配置为基于是正的读电压或是负的读电压施加到选择的字线调整用于确定非易失性存储单元的数据状态的读操作的读操作间隔的定时。
在相关方面，读操作是编程-读-验证操作，或擦除-读-验证操作。
在另一相关方面，控制逻辑还配置为控制正的读电压或负的读电压的产生，以及控制定义第一读操作间隔的第一控制信号或定义第二读操作间隔的第二控制信号的产生，其中在第一读操作间隔中对选择的字线施加正的读电压，而在第二读操作间隔对选择的字线施加负的读电压。
在另一相关方面，第一读操作间隔和第二读操作间隔分别包括放电间隔、预充电间隔、发展间隔和读出间隔。
在另一相关方面，第二读操作间隔在持续时间上比第一读操作间隔长。
在另一相关方面，第二读操作间隔的预充电间隔在持续时间上比第一读操作间隔的预充电间隔长。
在另一相关方面，操作控制电路包括：电压产生器，配置为在控制逻辑的控制下产生正的读电压和负的读电压；和页寄存器和读出放大器块，配置为定义响应于第一控制信号的第一读操作间隔和响应于第二控制信号的第二读操作间隔。
在另一实施例中，本发明提供一种非易失性存储器件，包括：非易失性存储单元；和操作控制电路，配置为，如果该非易失性存储单元具有正的阈值电压，则将正的读电压施加到与该非易失性存储单元连接的选择的字线，并且如果该非易失性存储单元具有负的阈值电压，则将负的读电压施加到选择的字线，其中正的读电压和负的读电压在读操作间隔的一部分上且相对于选择的字线的初始字线电压非对称地施加。
在相关方面，负的读电压施加到选择的字线与正的读电压施加到选择的字线相比占据读操作间隔的更长的部分。
在另一相关方面，以相对于负的目标电压的一电压斜坡特征将负的读电压施加到选择的字线，该电压斜坡特征与施加到选择的字线的正的读电压相对于正的目标电压的电压斜坡特征不同。
在另一实施例中，本发明提供一种存储卡，包括：卡接口；控制器，配置为控制在卡接口和如上所述的非易失性存储器件之间的数据的交换。
在另一实施例中，本发明提供一种存储系统，包括：如上所述的非易失性存储器件，以及控制器，配置为控制非易失性存储器件的操作。在一个方面，该非易失性存储器件和控制器可以配置为总体作为固态驱动器(SSD)操作。
附图说明
在附图的相关部分中，说明本发明构思的具体实施例，其中：
图1是在根据本发明构思的实施例的非易失性存储器件的相关部分的框图；
图2进一步说明作为二维存储单元阵列的图1的存储单元阵列；
图3进一步说明作为三维存储单元阵列的图1的存储单元阵列；
图4示意说明当通过由图1的控制逻辑提供的特定控制信号控制时读操作间隔的组成间隔；
图5是进一步说明用于与选择的非易失性存储单元相关的位线的位线预充电方案的部分电路图，其中在读操作期间正的读电压施加到选择的字线；
图6说明对于图5的非易失性存储单元的具有施加到选择的字线的正的编程-读-验证电压的阈值电压分布；
图7是进一步说明用于与选择的非易失性存储单元相关的位线的位线预充电方案的部分电路图，其中在读操作期间负的读电压施加到选择的字线；
图8说明对于图7的非易失性存储单元的具有施加到选择的字线的负的编程-读-验证电压的阈值电压分布；
图9是关于定义在图1的非易失性存储器件中执行的读操作的选择的控制信号、控制电压和响应的波形图的相关集合；
图10是关于定义在图1的非易失性存储器件中执行的另一读操作的选择的控制信号、控制电压和响应的波形图的另一相关集合；
图11进一步说明在选择的位线上可见的并且涉及分别使用正的读电压和负的读电压的不同操作方案的完全不同的预充电电压；
图12说明关于允许并入本发明构思的实施例(诸如图1的非易失性存储器件)的2位MLC的阈值电压分布的集合；
图13说明关于具有施加到选择的字线的擦除-读-验证电压的非易失性存储单元的阈值电压分布；
图14是总结操作本发明构思的实施例(诸如图1的非易失性存储器件)的示范方法的流程图；
图15是并入根据本发明构思的实施例的非易失性存储器件(诸如图1的非易失性存储器件)的存储系统的总的框图；
图16是并入根据本发明构思的实施例的非易失性存储器件(诸如图1的非易失性存储器件)的存储系统的另一总的框图；
图17是并入根据本发明构思的实施例的非易失性存储器件(诸如图1的非易失性存储器件)的存储系统的再一总的框图；
图18是并入根据本发明构思的实施例的非易失性存储器件(诸如图1的非易失性存储器件)的存储系统的再一总的框图；以及
图19是包括根据本发明构思的实施例的存储系统(诸如图18示出的一个)的数据存储设备的总的框图。
具体实施方式
现在将参考本发明构思的实施例的某些附加的细节，如附图中示出的。但是，应注意，本发明构思可以不同地实行并且不应理解为仅局限于示出的实施例。贯穿书面描述和附图，相同参考数字和标记用来指示相同或相似元件。
图1是说明根据本发明构思的实施例的非易失性存储器件的相关部分的部分框图。图2和3进一步说明图1的非易失性存储系统的存储单元阵列。需注意，本发明构思的示出实施例假设NAND类型快闪存储器件作为教导背景。但是，本领域的技术人员将认识到其他类型的非易失性存储单元可以并入本发明构思的实施例的组成存储单元阵列中。
在图1，非易失性存储器件10一般包括操作控制电路11和其中排列多个非易失性存储单元的存储单元阵列20。在一般的布局和配置中，本领域的技术人员将很好地理解操作控制电路11，但是本发明构思的实施例提供的操作排列和控制方案是新颖的并且非显而易见。操作控制电路11在相关部分中包括电压产生器30、行译码器40、控制逻辑50、列译码器60、页寄存器&读出放大器(S/A)块70、Y-选通块80，和输入/输出(I/O)缓冲器&锁存器块90。
参考图1，2和3，存储单元阵列20假设为排列在多个单元串20-1、20-2、...20-m中的NAND型存储单元阵列。多个单元串20-1、20-2、...20-m的每个一般包括多个NAND快闪存储器单元，其沿着在各个串选择晶体管ST1，ST2...STm和地选择晶体管GT1，GT2，...GTm之间延伸的对应的位线BL1、BL2...BLm顺序排列。每个位线BL1、BL2...BLm分别连接到布置在I/O缓冲器&锁存器块90中的对应的页缓冲器(PB)71-1，71-2，...71-m。本领域的技术人员将认识到可以替换地使用其他位线到页缓冲器的连接方案。
串选择晶体管ST1，ST2...STm和地选择晶体管GT1，GT2，...GTm的集合分别通过控制信号来控制，该控制信号通过行译码器40经由至少一个串选择线SSL和至少一个地选择线GSL来施加。NAND快闪存储器单元在平行的行中排列，每行连接到对应的字线WL1、WL2，...WLn并且由其控制。例如，可以通过经过行译码器40提供的合适字线控制电压的施加来选择或不选择存储单元的每行。至少一个公共源极线(CSL)横越存储单元阵列20以终止每个地选择晶体管GT1，GT2，...GTm。
如图3进一步说明的，存储单元阵列20可以排列为堆叠的、三维(3D)结构以进一步增强存储单元集成密度。也即，每个存储单元串20-1，20-2，....20-m可以排列在两维的层中，并且多个此类层可以堆叠形成3D结构，诸如图3中部分示出的一个。在图3，例如，第一单元串20’-1可以排列在第一层21-1上，第二单元串20’-2可以排列在第二层21-2上，并且如此类推第k单元串20’-k可以排列在第k层21-k上。
本发明构思的实施例设想使用存储单元阵列，其包括配置为存储一位数据的非易失性存储单元(所谓的单电平存储单元-SLC)和/或配置为存储两位或多位数据的非易失性存储单元(所谓的多电平存储单元-MLC)。因此，图2和3中所示的多个存储单元串20-1，20-2，....20-m的每个可以包括NAND快闪SLC和/或NAND快闪MLC。
回到图3，存储单元阵列20、行译码器40和页缓冲器71-1，71-2...71-m也可以按3D结构布置。作为该排列的组成部分，布置在第一层21-1的第一单元串20’-1包括串行连接在串选择晶体管ST11和地选择晶体管GT11之间的多个NAND快闪存储单元。布置在第二层21-2的第二单元串20’-2包括串行连接在串选择晶体管ST12和地选择晶体管GT12之间的多个NAND快闪存储单元，且依次类推，布置在第k层21-k的第k单元串20’-k包括串行连接在串选择晶体管ST1k和地选择晶体管GT1k之间的多个NAND快闪存储单元。
图3所示的行译码器40可以配置为经由分别连接到布置在层21-1，21-2，...21-k中的串选择晶体管ST11，ST12，...ST1k的栅极的串选择线SSL1，SSL2，...SSLk来提供多个串选择信号，诸如在读操作期间的读电压Vread，在编程操作期间的电源电压Vcc，和在擦除操作期间的地电压0V。依次方式，串选择晶体管ST11，ST12，...ST1k的每个可以选择性地导通/截止。
行译码器40还可以配置为经由分别连接到布置在层21-1，21-2，...21-k中的地选择晶体管GT11，GT12，...GT1k的栅极的地选择线GSL1，GSL2，...GSLk来提供多个地选择信号，诸如在读操作期间的读电压Vread，在编程操作和擦除操作期间的地电压0V。依次方式，地选择晶体管GT11，GT12，...GT1k的每个可以选择性地导通/截止。
进一步地如图3所示，分别沿多个位线BL1，BL2，...BLm之一排列的每个存储单元串20’-1，20’-2，...20’-k可以共享多个字线WL1到WLn和至少一个公共源极线CSL。另外，布置在层21-1，21-2，...21-k的对应一个中的每个单元串20’-1，20’-2，...20’-k连接到布置在页寄存器&读出放大器块70内的页缓冲器71-1，71-2，...，71-m。
在此描述图1的非易失性存储器件10和图2和3中进一步示出的存储单元阵列20以提供明确的但是示范性的教导背景并且教导本发明构思的具体实施例的实现和使用。特定工作示例将假设为，其中布置在3D存储单元阵列20的多个层21-1到21-k当中的第一层21-1的第一单元串20’-1中的非易失性存储单元21通过行译码器40来选择。在图1所示的示范的操作性排列中，操作控制电路11的元件协作来共同地控制针对在存储单元阵列20中一个以上的选择的存储单元(诸如非易失性存储单元21)的编程、读和擦除操作的执行。
电压产生器30配置为产生和提供多个控制电压，其主要通过行译码器40选择性地施加于存储单元阵列20。例如，某个“高”电压(如，具有大于提供给电压产生器30的电源电压的电平的一个或多个电压)可以通过电压产生器30响应于从控制逻辑50接收的各种控制信号CTRL而产生。在本发明构思的特定实施例中，电压产生器30可以包括正控制电压产生器32和负控制电压产生器34。以此方式，电压产生器30可以产生和提供控制电压到行译码器40，诸如擦除电压(Verase)、读电压(Vread)、编程电压(Vpgm)、正的读电压(Vreadp)、负的读电压(Vreadn)等。在本领域技术人员理解的其他控制信号中，这些控制电压可以依据外部提供的行地址信号XADD选择性地经过行译码器40连接到横越存储单元阵列20的字线WL1到WLn。
控制逻辑50一般控制电压产生器30、行译码器40、列译码器60、页寄存器&读出放大器块70、Y-选通块80，和I/O缓冲器&锁存器块90的操作。如那些施加到电压产生器30的各种控制信号CTRL可以类似地施加到操作控制电路11的其他元件。对此，控制逻辑50一般可以包括确定逻辑52和控制信号逻辑54，其协作来产生和提供控制信号。下文将针对本发明构思的特定实施例描述由控制逻辑50提供的示范控制信号的更具体的说明。
如通常为本领域的技术人员理解的，列译码器60负责外部提供的列地址YADD以控制Y-选通块80的操作。与行译码器40一道，页寄存器&读出放大器块70和I/O缓冲器&锁存器块90、Y-选通块80使得从存储单元阵列20检索的“读数据”被通信到外部电路，并且还使得“编程数据”被编程到存储单元阵列20以便写入到存储单元阵列20中的指定存储单元。
如上注明的且由本领域的技术人员理解的，各种操作可以响应于外部产生的命令(CMD)针对存储单元阵列20。此类命令一般施加到控制逻辑50并且可以包括行/列地址、编程数据、控制信号等。多个这些操作分别且可互换地称为“读操作”。例如，当从存储单元阵列20检索存储的数据时，执行“数据读操作”。另外，当作为编程操作或擦除操作的一部分来检查或“验证”被编程或擦除的存储单元的数据状态时，执行“读-验证操作”。因此，通常存在两种类型的读-验证操作；作为编程操作的一部分执行的“编程-读-验证操作”，和作为擦除操作的一部分执行的“擦除-读-验证操作”。下文中通常使用的术语“读操作”分别包括这些更具体的读类型操作的每一个。因此，读操作可以理解为确定关于存储单元阵列20中的一个或多个存储单元的阈值电压(和/或对应数据状态)的任何操作。在编程和擦除操作期间，编程-读-验证操作和擦除-读-验证操作被分别用来确定存储单元阈值电压目前是否属于定义的目标阈值电压分布(也即，指示想要的编程状态或想要的擦除状态的阈值电压的范围)中。
不管特定读操作的确切性质或功能意图如何，它将在本发明构思的实施例中通过将定义的控制电压施加到与一个或多个非易失性存储单元相关的选择的字线和/或位线来执行。因此，在控制逻辑50的控制下和响应于外部和/或内部产生的命令，操作控制电路11且主要是电压产生器30将响应于控制信号产生各种控制电压以引起读操作的执行。例如，在本发明构思的特定实施例中，控制逻辑50产生读操作“控制信号”VRCSi并且将控制信号VRCSi提供给操作控制电路11中的其他元件(如，页寄存器和读出放大器块70)。控制信号VRCSi有效地定义所谓的“读操作间隔”的组成性质和定时，在该读操作间隔中执行读操作。例如，如果相对于正验证电压(也即，指示对应的目标阈值分布的正电压)执行读-验证操作，则控制逻辑50可以引起正编程-读-验证电压(Vreadp)的产生和施加。替换地，如果相对于负验证电压(也即，指示对应目标阈值分布的负电压)执行读-验证操作，则控制逻辑50可以引起负编程-读-验证电压(Vreadn)的产生和施加。在前述条件下，正编程-读-验证电压Vreadp，或负编程-读-验证电压Vreadn可以在编程-读-验证操作期间施加到在多个字线WL1到WLn当中的连接到选择的非易失性存储单元的至少一个字线。对此，正编程-读-验证电压和负编程-读-验证电压分别是可能在读操作而非编程-读-验证操作期间产生的各种正的读电压(Vreadp)和负的读电压(Vreadn)的示例。
在前述上下文中，术语“正”应当理解为大于0V的任何电压电平并且术语“负”应当理解为小于0V的任何电压。进一步注明，负验证(或目标)电压可以指示“负”阈值电压分布，不管事实上阈值电压分布的一部分等于或大于0V。
在本发明构思的特定实施例中的操作控制逻辑50可以不仅引起各种读电压(如，Vreadp和Vreadn)的产生，而且产生引起当前读操作的执行的其他控制电压和控制信号。例如，读操作控制信号VRCSi可以用来定义控制电压和控制信号在读操作间隔的间隔(或子间隔)内的性质和定时。例如，考虑在图4中一般示出的读操作间隔15。假设示范读操作，在图4中所示的对应读操作间隔15包括：定义关于连接到选择的存储单元串的位线的放电时间段的放电间隔DCT，定义关于该位线的预充电时间段的预充电间隔PT，定义关于该位线的发展(develop)时间段的发展间隔DVT，和定义关于该位线的读出时间段的读出间隔ST。本领域的技术人员将认识到其他的或附加的间隔(或子间隔)类型可以包括在与特定存储系统设计及其操作的方法一致的读操作间隔中。
传统上，形成特定读操作间隔(或编程操作间隔，或擦除操作间隔)的顺序执行的间隔的各个持续时间被固定为制造商预先设置的，和/或存储系统初始化的函数。但是，与本发明构思的实施例一致的读操作控制信号VRCSi能够作为存储系统条件的函数自适应地调整(或改变)形成读操作间隔的一个或多个间隔的持续时间。下文中将进一步解释该自适应调整功能。以相似的方式，在编程操作间隔或擦除操作间隔期间的操作定时和间隔的持续时间可以使用通过操作控制电路11产生的一个或多个编程(或擦除)控制信号来在本发明构思的实施例中调整。
因此，根据本发明构思的实施例的操作控制电路11可以产生能够控制擦除-读-验证操作的定时的擦除控制信号VRCSi，该擦除-读-验证操作用于确定在擦除-读-验证操作期间非易失性存储单元相对于施加到多个字线WL1到WLn当中的连接到选择的非易失性存储单元的字线的(负/正)擦除-读-验证电压(Vreadn/Vreadp)是否已经被适当地擦除。
根据前述示例，本领域的技术人员将认识到术语“正的读电压”(Vreadp)和“负的读电压”(Vreadn)一般将用来描述可以在全部类型的读操作期间施加到选择的非易失性存储单元的字线的读电压。类似地，以上描述的读操作控制信号VRCSi的使用和性质可以容易地外推以理解类似的擦除操作控制信号和编程操作控制信号。
回到图4，应注意由控制逻辑50产生的控制信号VRCSi通常以迭代方式(也即，每个操作间隔)施加于“n”个间隔的序列上，其中“i”从1变化到n。在本发明构思的具体实施例中，操作控制电路11操作来产生能够调整读操作间隔(也即，形成读操作间隔的各个间隔的持续时间和/或整个读操作间隔的持续时间)的定时的一个或多个控制信号。此类调整可以基于操作间隔“i”，每个操作间隔“i+1”实现。例如，形成读操作的放电间隔DCT、预充电间隔PT、发展间隔DVT和读出间隔ST中的至少一个的持续时间可以在特定读操作间隔“i”期间依据一个或多个施加的控制信号(如VRCSi)来增加或减小。
扩展该工作示例，将进一步描述响应于控制逻辑50的电压产生器30、行译码器40、列译码器60、页寄存器&读出放大器块70，和Y-选通块80的操作。
在读操作期间，电压产生器30根据控制逻辑50提供的控制信号CTRL产生正的读电压Vreadp和负的读电压Vreadn的至少一个。依据外部提供的行地址XADD，行译码器40将正的读电压Vreadp或负的读电压Vreadn作为控制电压(如，读操作电压或读-验证操作电压)施加到多个字线WL1到WLn当中的选择的字线。
正的读电压Vreadp或负的读电压Vreadn可以通过电压产生器30产生并且经过行译码器40施加，以作为控制电压的集合的一部分。因此，电压产生器30也可以产生例如执行编程操作必需的编程电压Vpgm，或执行擦除操作必需的擦除电压Verase。在本发明构思的特定实施例中，根据从控制逻辑50通过对应的控制信号CTRL通信的电压选择信息，正电压产生器32可以用来产生正的读电压Vreadp并且负电压产生器34可以用来产生负的读电压Vreadn。
图1的非易失性存储器件10的特定相关部分进一步地在图5到8的一些附加细节中示出。这些元件的操作将进一步在如下背景中描述，其中假设编程-读-验证操作针对连接到多个字线WL1到WLn当中的第二字线WL2并且布置在连接到第一位线BL1的第一存储单元串20-1中的选择的非易失性存储单元21。因为第二字线WL2和第一位线BL1连接(直接或间接地)到选择的非易失性存储单元21并且被用来通信各个控制电压，故它们被称为“选择的”字线和位线。
在示范的编程-读-验证操作期间，行译码器40将通过电压产生器30产生的正的读电压Vreadp或负的读电压Vreadn施加到选择的字线WL2，并且还提供(正常)读电压Vread到其余的字线WL1、和WL3到WLn、连接到串选择晶体管ST1的栅极的串选择线SSL、和连接到地选择晶体管GT1的栅极的地选择线GSL。在这些电压偏置条件下，地电压提供给公共源极线CSL和包括存储单元阵列20的多个非易失性存储单元的半导体存储体。
类似地，在读操作期间，行译码器40将通过电压产生器30产生的正的读电压Vreadp或负的读电压Vreadn施加到选择的字线WL2，并且还提供读电压Vread到其余的字线WL1、和WL3到WLn、连接到串选择晶体管ST1的栅极的串选择线SSL、和连接到地选择晶体管GT1的栅极的地选择线GSL。在这些电压偏置条件下，地电压提供给公共源极线CSL和半导体存储体。
作为以上所述的编程-读-验证操作或读操作的结果，从存储单元阵列20中检索读数据并且通过页寄存器的页缓冲器71-1和读出放大器块70呈现给I/O缓冲器和锁存器块90。然后控制逻辑50针对外部提供的命令CMD和从控制逻辑50接收的对应控制信号来控制I/O缓冲器和锁存器块90的操作。
除了控制信号VRCSi，控制逻辑50也依据定义的读操作序列产生电压选择信息。例如，控制逻辑50可以在页寄存器&读出放大器块70中分别产生控制位线放电操作的放电控制信号DIS和控制位线预充电操作的预充电使能信号BLPRE。也即，控制逻辑50的确定逻辑52可以依据读操作序列产生电压选择信息(如经由各种控制信号CTRL通信到电压产生器30和控制信号逻辑54)。在本发明构思的各种实施例中，控制逻辑50、确定逻辑52和/或控制信号逻辑54可以实现为硬件，固件和/或软件。在特定实施例中，控制逻辑50的确定逻辑52可以实现为状态机。
控制逻辑50的控制信号逻辑54可以用来产生施加到至少该页寄存器和读出放大器块70的控制信号VRCSi以依据由确定逻辑52提供的电压选择信息定义(或调整)读操作间隔的定时。对此，控制逻辑50的控制信号逻辑54可以用来调整施加到页寄存器和读出放大器块70的预充电使能信号BLPRE的激活时间段(如，图9和10中所示的预充电使能信号BLPRE的逻辑低时间段)。
页寄存器和读出放大器块70包括能够通过响应于控制信号VRCSi控制开始时间(在此时预充电电压施加到选择的位线)和截止时间(在此时预充电电压被截止)的至少一个来执行位线预充电功能的各种电路(如，预充电电压提供电路)。在本发明构思的具体实施例中，开始时间可以通过调整放电间隔DCT的定时和/或持续时间来控制，而截止时间可以通过控制发展间隔DVT的定时和/或持续时间来调整。(见图4)。
图5是更具体说明在位线预充电方案期间施加到包括选择的存储单元的存储单元串21-1的控制电压偏置条件的部分电路图，其中在读操作期间正的读电压Vreadp施加到选择的字线WL2。图6说明与选择的存储单元21的编程数据状态(如，逻辑“0”或OFF-单元)相关的正目标阈值电压分布。图9是进一步说明与三个(3)工作示例(情况1，情况2，情况3)一致的施加的电压和对应响应的相关波形图。
共同参考图1、4、5、6和9，将描述关于非易失性存储器件10的示范的编程-读-验证操作，其中假设对选择的字线WL2施加正的编程-读-验证电压Vreadp。
与图5所示的电压偏置条件相反，图7的部分电路图说明在位线预充电方案(其在读操作期间对选择的字线WL2施加负的读电压)期间施加到包括选择的非易失性存储单元21的存储单元串21-1的电压偏置条件。图8说明与选择的存储单元21的编程数据状态(如，逻辑“0”或OFF-单元)相关的负目标阈值电压分布。
共同参考图1、4、7、8和9，将描述关于图1的非易失性存储器件10的示范的编程-读-验证操作，其中假设对连接到非易失性存储单元21的选择的字线WL2施加负的编程-读-验证电压Vreadn。
给定该说明的上下文，将描述图9示出的情况1。这里，假设编程选择的非易失性存储单元21从而其阈值电压略微高于与正编程-读-验证电压Vreadp相关的正目标电平V1(图6)。因此，当正编程-读-验证电压Vreadp施加到选择的字线WL2时，控制逻辑50的控制信号逻辑54也引起第一控制信号VRCS1对开关晶体管73-5的施加，放电控制信号DIS对放电晶体管73-1的施加，以及预充电使能信号BLPRE对页缓冲器71-1的预充电晶体管73-3的施加，如图5所示。
作为在用于将来自选择的位线BL1的电压VBL1放电到地电压VSS的放电间隔(DCT＝T1)期间的结果，在放电间隔(T1)期间是逻辑“高”的放电控制信号DIS的控制下，放电晶体管73-1将来自选择的位线BL1的电压VBL1放电到地电压VSS。作为这些条件的结果，在放电间隔(T1)期间，预充电晶体管73-3响应于为高的预充电使能信号BLPRE而截止，而开关晶体管73-5响应于具有第一(升高的)电压电平V11的第一控制信号VRCS1而导通。因此，在位线BL1上显现的电压VBL1被初始化为地电压VSS。
在放电间隔(T1)期间的点处，正的编程-读-验证电压Vreadp施加到选择的字线WL2，而(正常)读电压Vread施加到没有选择的字线WL1和WL3到WLn，以及串选择线SSL和地选择线GSL。地电压VSS(即，0V)施加到公共源极线CSL和半导体存储体。
在利用预充电电压VBL1p对选择的位线BL1上显现的电压预充电的预充电间隔(PT＝T2)期间，放电晶体管73-1响应于作为逻辑“低”的放电控制信号DIS而截止，可以实现为PMOSFET的预充电电压晶体管73-3响应于为低的预充电使能信号BLPRE而导通，以及开关晶体管73-5响应于转变为小于第一电压电平V11的第二电压电平V12的第一控制信号VRCS1而导通。因此，在预充电间隔(T2)期间，预充电电压晶体管73-3将通过开关晶体管73-5将选择的位线BL1预充电到预充电电压VBL1p。同样，在预充电间隔(T2)期间，施加到选择的字线WL2的电压VWL2达到与正的编程-读-验证电压Vreadp相关的目标电平V1。由于正的目标电平V1小于选择的非易失性存储单元21的编程阈值电压，故选择的非易失性存储单元21将是OFF-单元(截止单元)。
在发展间隔(DVT＝T3)期间，开关晶体管73-5响应于转变为小于第二电压电平V12的第三电压电平(也即，地电压0V)的第一控制信号VRCS1而截止。由于在这些条件下预充电电压晶体管73-3和选择的位线BL1是电隔离的，因此在选择的位线BL1上显现的电压VBL1维持在预充电电压电平VBL1p或它将依据选择的非易失性存储单元21的编程状态而降低到地电压。也即，当选择的非易失性存储单元21是OFF单元时，在选择的位线BL1上显现的电压VBL1维持在预充电电压电平VBL1p，但是当选择的非易失性存储单元21是ON单元(导通单元)时，在选择的位线BL1上显现的电压VBL1将降低到地电压。
因此，在图9所示的情况1中，由于选择的非易失性存储单元21是OFF单元，因此在发展间隔(T3)中在选择的位线BL1上显现的电压VBL1维持在预充电电压VBL1p左右。作为读出间隔(ST＝T4)的结果，图5的读出放大器73-7将比较选择的位线BL1上显现的电压VBL1与参考读出电压(Vsense)并且依据比较结果输出数据(DATA1-也即，具有逻辑高电平“1”的编程数据状态)。应注意，呈现在图6所示的尾部区域“A”的阈值电压的特定非易失性存储单元可以在随后的编程操作期间移动到OFF单元区域。
现在将解释图9所示的情况2。与先前描述的情况1相反，图9的情况2假设对选择的字线WL2施加负的编程-读-验证电压Vreadn。
注意在情况1和2中，彼此对称地对选择的字线WL2施加正的编程-读-验证电压Vreadp或负的编程-读-验证电压Vreadn。在该上下文中，术语“对称”意味着以布置在正目标电压(V1)和负目标电压(V3)之间的中间的初始字线电压(例如，在图9的示例中为0V)开始，正的读电压Vreadp(任何类型的)和负的读电压Vreadn(相似类型)被施加于公共定义的时间段，并且具有相似的电压斜坡特征。结果，当相互比较并且在定义的时间段上来看，正的读电压Vreadp和负的读电压Vreadn将从由初始字线电压定义的轴开始对称地扩展。
在前述上下文中，术语“电压斜坡特征”称为施加的正/负读电压的电平随时间的变化。因此，电压斜坡特征可以为任何合理的时间段而定义，在该时间段上正的读电压和/或负的读电压分别施加到选择的字线。例如，在给定的时间段上，关于正读电压和/或负读电压的电压斜坡特征可以线性或非线性地(如，指数)表示。
因此，在图9所示的情况2中，负的编程-读-验证电压Vreadn(其与正的编程-读-验证电压Vreadp对称地相关)依据图8的负的目标阈值电压分布(如负的目标电压V3指示的)而施加到选择的字线WL2。类似于对于图6做出的假设，假设选择的存储单元21具有大于负的目标电压V3的阈值电压。也假设如前一样当负的编程-读-验证电压Vreadn施加到选择的字线WL2时，控制逻辑50的控制信号逻辑54对页缓冲器71-1提供第一控制信号VRCS1、放电控制信号DIS和预充电使能信号BLPRE。
因此，在情况2中，在预充电间隔T2期间，当负的编程-读-验证电压Vreadn施加到选择的字线WL2时，选择的非易失性存储单元21维持ON单元状态直到负的编程-读-验证电压Vreadn达到目标电平V3。因此，从预充电电压产生器73-3提供到选择的位线BL1的电荷经过处于ON单元状态的选择的非易失性存储单元21被放电到地。因此，当负的编程-读-验证电压Vreadn提供给选择的字线WL2时在选择的位线BL1上显现的预充电电压VBL1n的峰值小于当正的编程-读-验证电压Vreadp提供给选择的字线WL2时在选择的位线BL1上显现的预充电电压VBL1p。(比较图9的情况1和情况2)。
结果，在图9的情况2的预充电间隔T2期间，负的编程-读-验证电压Vreadn维持在负的目标电平V3的时间段不足以确保在该发展间隔T3期间在选择的位线BL1上显现的预充电电压VBL1n维持在建立的读出电压Vsense之上。因此，与施加的正的读电压Vreadp或施加的负的读电压Vreadn相关的选择的非易失性存储单元21的ON单元对OFF单元状态可能在读出放大器73-7的读出间隔T4期间引起不同的位线读出结果，其中选择的存储单元21应读为被类似地编程。在图9，通过比较情况1(其中输出数据值“1”)和情况2(其中错误地输出数据值“0”)来说明不同的位线读出结果。在情况2的所示示例中，错误输出的数据将引起编程-读-验证操作失败。
类似于图6的示例，应注意具有在图6所示的尾部区域B的阈值电压的特定非易失性存储单元可以通过随后的编程操作移动到OFF单元区域。
前述的示例已经说明在传统的非易失性存储器件中执行的读操作如何依据在构成读操作的各个部分期间是施加正的读电压Vreadp还是负的读电压对于类似编程的非易失性存储单元返回正确的数据或错误的读数据。这显然是不可接受的结果。
为了解决和补救该不可接受的结果，本发明构思的实施例提供包括能够产生不同控制信号(如，VRCS1/VRCS2)的控制逻辑50的操作控制电路11，该控制信号分别施加到操作控制电路11中的元件(如，页寄存器和读出放大器块70)以补偿在正的读电压Vreadp和负的读电压Vreadn对选择的字线的施加之间的选择的位线电荷累积和保持的差。以上注明的不可接受的结果在控制信号和控制电压条件下成为可能，该控制电压条件使得正的读电压Vreadp和负的读电压Vreadn按照全对称方式施加(也即，在临时对称的时间段内施加并且以相对于初始字线电压类似的电压斜坡特征施加)。
在一方面，本发明构思的实施例提供基于确定正的读电压Vreadp或负的读电压Vreadn将提供给选择的字线来产生和提供至少第一和第二控制信号VRCS1/VRCS2。并且基于施加的控制信号VRCS1/VRCS2，可以自适应地调整在对应读操作间隔内读操作的定时。该读操作定时调整可以例如通过响应于不同的控制信号VRCS1/VRCS2来不同地控制页缓冲器71-1、71-2...71-m的操作来实现。
如图9所示的情况3建议的，本发明构思的具体实施例在负的读电压施加到选择的字线时，将通过响应于第二控制信号VRCS2而实质扩展读操作间隔的整个持续时间，或更具体地扩展读操作间隔的预充电间隔(PT＝T2)来调整读操作间隔的定时。替换地，可以响应于由控制逻辑50提供的各种控制信号VRCSi来调整放电间隔(DCT＝T1)、发展间隔(DVT＝T3)，和/或读出间隔(ST＝T4)的定时或相对定时。
当比较在图9所示的特定示例(情况1、2和3)中第一控制信号VRCS1和第二控制信号VRCS2的效果时，在情况3(其中向选择的字线WL2提供负的编程-读-验证电压Vreadn)中扩展的预充电间隔T2’定义为与情况1和2(在情况1和2中提供正的编程-读-验证电压Vreadp)中的正常预充电间隔T2相反。
在扩展的预充电间隔T2’期间，负的编程-读-验证电压Vreadn能够完全达到负的目标电压V3的电平并且维持该电平足够的时间段以确保选择的位线BL1的合适的电压条件。因此，如果当施加负的编程-读-验证电压Vreadn时选择的非易失性存储单元21的阈值电压大于负的目标电压V3，则选择的非易失性存储单元21变为OFF单元。
如图9的情况3中所示的，选择的非易失性存储单元21在发展间隔T3期间是OFF单元。因此，在该发展间隔T3期间足以维持施加到选择的位线BL1的预充电电压VBL1n。结果，在读出间隔T4期间读出放大器73-7将正确地读出和输出具有高电平的数据值“1”。以此方式，本发明构思的实施例能够将当施加正的读电压Vreadp到选择的字线时使用的正常预充电间隔T2的持续时间增加为当施加负的读电压Vreadn时的扩展预充电间隔T2’。结果，在情况2中可能被错误地读出为ON单元的选择的非易失性存储单元21将在图9的情况3中被恰当地读出为OFF单元。
因此，使用第二控制信号VRCS2以扩展正常的预充电间隔T2与对应于正常(未扩展)预充电间隔T2的第一控制信号VRCS1相比具有如下效果：使得相对更多的电荷被施加(和累积到)到选择的位线BL1。但是，该办法仅是许多可行的办法当中的与本发明构思的各个实施例一致的一个示例，由此在读操作期间当负的读电压施加到对应字线时，与类似地施加正的读电压相比，相对更多的电荷可以被施加、累积和/或维持在选择的位线上。
图10是说明与另外三个(3)工作示例(情况4、5和6)一致的施加的控制电压(和对应响应)的另一相关波形图。当考虑与图9教导的办法比较时可最好地理解图10教导的不同办法。
如前解释的，图9的正的读电压Vreadp和负的读电压Vreadn(如，编程-读-验证示例)可以传统上相对于初始字线电压(如0V)对称地施加。相反，图10的正的读电压Vreadp和负的读电压Vreadn(这里再次，使用编程-读-验证示例)非对称地施加到选择的字线。
在该背景下，术语“非对称”是如前描述的术语“对称”的反义词。也即，在如下情况中非对称地施加正的读电压Vreadp和负的读电压Vreadn：(1)在不同时间持续期间将它们施加到选择的字线时；或者(2)以不同的电压斜坡特征将其施加到选择的字线。在图10中示出的示例中，这些非对称条件均适合，因为与正的读电压Vreadp比较，负的读电压Vreadn施加到选择的字线更长的时间段并且具有不同的(如，不太陡)电压斜坡特征。因此，在图10的所述示例中，与正的编程-读-验证电压Vreadp相关的正的目标电压V1维持如前，并且因此与负的编程-读-验证电压Vreadn相关的负的目标电压V3一样维持如前。但是，在图10中所示的示例中，与正的编程-读-验证电压Vreadp达到正的目标电压V1所需的时间相比，负的编程-读-验证电压Vreadn达到负的目标电压V3耗费更长时间。
应注意如以上对于本发明构思的各种实施例描述的“对称”和“非对称”的说明性概念不应呆板地理解为要求数学上的精确，这样的精确将指示不实际的真实世界实施方式。因此，在接近的时间段上且相对于标称的初始字线电压的“基本对称”和“基本非对称”将被本领域的技术人员相对于术语对称和非对称来务实地理解。
存在不同的办法，可以用于有效地提供非对称相对于对称的负和正的读电压的施加，以及提供区别地调整读操作间隔的定时的负的和正的读电压。例如，电压产生器30的负电压产生器34相对于正电压产生器32可以在其电流驱动能力方面相对过大。这种不匹配电荷泵送(以及相当的电压/电流驱动)能力可以允许负电压产生器34产生在给定时间段上与正的读电压Vreadp相比具有更陡的电压斜坡特征的负的读电压Vreadn。与在关于正的读电压Vreadp的类似施加时间段期间施加的电荷相比，关于该负的读电压Vreadn的更陡的电压斜坡特征将具有增大电荷施加到选择的位线BL1的速率的效果。
图10中示出的情况4和图9的情况1描述的正读电压Vreadp施加示例本质相同。因此，这里将不提供情况4的解释。但是，将共同参考图7、8和10解释图10的情况5。
对于图10所示的情况5，选择的非易失性存储单元21的阈值电压假设处在中间电压V2和目标电压V3之间(见，图8的区域“C”)。因此，当选择的位线BL1的发展在小于负的编程-读-验证电压Vreadn完全达到负的目标电压V3的时间点处在中间电压V2开始时，选择的非易失性存储单元21可以确定为ON单元，或虽然它是OFF单元可以操作为ON单元。也即，具有驻留在区域“C”的阈值电压的非易失性存储单元可以被确定为相对于目标电压V3的OFF单元，但是为相对于中间电压V2的ON单元。
在情况5中，在当负的编程-读-验证电压Vreadn施加到选择的字线WL2并且达到中间电压V2时的正常预充电间隔T2之后，选择的非易失性存储单元21依然是ON单元。因此，在发展间隔T3期间在选择的位线BL1上显现的预充电电压VBL1n可以下降到要求的读出电压Vsense以下。因此，在读出间隔T4期间读出放大器73-7将错误地输出数据值“0”。因此，选择的非易失性存储单元21将读出为ON单元，尽管它实际是OFF单元。
为了再次解决该不可接受的结果并考虑到情况6，根据本发明构思的实施例的非易失性存储器件包括操作控制电路11，其包括根据读电压的类型(也即，负对正)区分的多个控制信号VRCSi的控制逻辑50。这些控制信号的至少一个(如，第二控制信号VRCS2)可以用来将正常的预充电间隔T2的持续时间增加到扩展的预充电间隔T2’的持续时间。作为该扩展的预充电间隔T2’的结果，页缓冲器71-1的操作在非易失性存储器件10中且相对于施加到选择的字线WL2的负的读电压Vreadn的施加来调整以便实质上对选择的字线BL1提供更多的电荷。
页缓冲器71-1在扩展的预充电间隔T2’期间将响应于第二控制信号VRCS2利用预充电电压VBL1n来预充电选择的位线BL1。也即，页缓冲器71-1将对选择的位线BL1执行预充电操作直到选择的字线WL2完全达到与负的编程-读-验证电压Vreadn相关的负的目标电压V3。依次方式，在图10的情况6中作为工作示例呈现的读-验证操作即使当它具有驻留在图8的阈值分布的区域C内的阈值电压时也可以正确地读-验证选择的非易失性存储单元21的数据状态。
如在图9和10中所示的，本发明构思的特定实施例的控制逻辑50可以将与给定读操作间隔相关的放电间隔T1、发展间隔T3和读出间隔T4维持原样，而不管对选择的字线施加了正的还是负的控制电压。也即，图9和10所示的示例，通过施加第一控制信号CRCS1或第二控制信号CRCS2，放电间隔T1、发展间隔T3和读出间隔T4在持续时间方面不会改变。相反，给定与施加到选择的字线的负的读电压Vreadn相关的目标电压的相对减小的电平，控制逻辑50将通过使用扩展的预充电间隔(T2’而非T2)增加读间隔的整个持续时间。以此方式，根据本发明构思的实施例的特定非易失性存储器件可以正确地读和读-验证非易失性存储单元的存储数据状态，而不管对应的阈值电压分布的相对电压电平(如，正对负)和相关的目标电压(如，V1对V3)如何。
图11是说明在使用正读电压的读操作期间在选择的位线上显现的第一预充电电压(实线)与在使用负读电压的另一读操作期间关于相同的选择的位线上的第二预充电电压(虚线)相比较的电压/时间波形图。注意，关于第一和第二预充电电压两者的预充电时间段在图11中相同。如对于图9和10解释的，当负的编程-读-验证电压Vreadn施加到选择的字线WL2时在选择的位线BL1上显现的第二预充电电压VBL1n的峰值小于当正的编程-读-验证电压Vreadp施加到选择的字线时在选择的位线BL1上显现的第一预充电电压VBL1p。此外，各个预充电电压对选择的位线BL1充电的速度是不同的。第一预充电电压VBL1p比第二预充电电压VBL1n更快地预充电选择的位线BL1。该结果出现是因为选择的非易失性存储单元21作为OFF单元操作直到正的编程-读-验证电压Vreadp达到正的目标电压V1，而作为ON单元操作直到负的编程-读-验证电压Vreadn达到负的目标电压V3。
图12说明关于包括一个擦除状态E，和三个(3)编程数据状态P1、P2和P3的示范的2位MLC的阈值电压分布。此类MLC可以容易地并入图1的非易失性存储器件的存储单元阵列20。
共同参考图1、2、3、5、9、10和12，将解释根据本发明构思的具体实施例的相对于非易失性存储器件10执行的示范的读操作。多个2位MLC的每个可以按照对于图2和3以上给定的讨论而二维地或三维地排列在存储单元阵列中。本领域的技术人员也将认识到3位或以上的MLC可以额外地或替换地并入存储单元阵列20中。
图12还说明在擦除状态E1和第一编程状态P1之间定义的负的读电压Vreadn和在第二编程状态P2和第三编程状态P3之间定义的正的读电压Vreadp。但是，本领域的技术人员将认识到负的读电压Vreadn和正的读电压Vreadp可以相对于阈值电压分布的给定排列而多样地定义。
如图5中所示，在读操作期间正的读电压Vreadp施加到选择的字线WL2同时正常的读电压Vread施加到未选择的字线WL1和WL3到WLn、串选择线SSL和地选择线GSL。在这些电压配置条件下，存储数据值11的选择的非易失性存储单元21可以基于在图12中示出的正的读电压Vreadp而相对于第三编程状态P3被适当地读成OFF单元。但是，当选择的非易失性存储单元21的阈值电压驻留在全部小于正的读电压Vreadp的擦除状态E、第一编程状态P1、或第二编程状态P2中时，选择的非易失性存储单元21可以被读成ON单元。
如图7中所示的，在读操作期间负的读电压Vreadn施加到选择的字线WL2同时正常的读电压Vread施加到未选择的字线WL1和WL3到WLn、串选择线SSL和地选择线GSL。在这些电压配置条件下，存储数据值00的选择的非易失性存储单元21可以基于在图12中示出的负的读电压Vreadn而相对于擦除状态E被适当地读成OFF单元。但是，当选择的非易失性存储单元21的阈值电压驻留在全部大于负的读电压Vreadn的第一到第三编程状态P1、P2、P3中时，选择的非易失性存储单元21可以被读成ON单元。
如图9和10中所示的，控制逻辑50产生控制信号VRCSi，与当正的读电压Vreadp施加到选择的字线时的正常预充电间隔T2相比较，该控制信号可以通过扩展当负的读电压Vreadn施加到选择的字线时的预充电间隔T2’来增大整个读操作间隔。但是，本发明构思的实施例不仅仅局限于此类型的读操作间隔调整。例如，由控制逻辑50产生的控制信号可以依据施加到选择的字线的读电压的类型(正或负)调整(也即，增大或减小)放电间隔DCT、预充电间隔PT、发展间隔DVT和读出间隔ST的至少一个。在本发明构思的更具体实施例中，可以调整放电间隔DCT和发展间隔DVT的一个或两个的定时，由此扩展预充电间隔PT而没必要扩展读操作间隔的整个持续时间。替换地，在读操作中的放电间隔DCT可以被扩展以有效地将选择的位线的预充电发生的时间点提前。
再者，根据本发明构思的实施例的非易失性存储器件(诸如图1中所示的一个)的操作可以获得类似的结果而不必调整读间隔的定时。相反，可以基于在读操作中涉及正阈值电压还是负阈值电压来调整字线控制电压和对应的位线电压的相对定时。例如，在施加正的读电压到选择的字线的读操作期间，对应的位线电压可以按传统的方式施加到选择的位线。但是，在施加负的读电压到选择的字线的读操作期间，对应的位线电压到选择的位线的施加可以被延迟，从而位线电压的施加出现在其中负的读电压已经从初始字线电压转变到负的目标电压的间隔期间。
位线电压的施加定时的相对时间上的调整具有如下效果，增加在选择的位线上累积的电荷以近似地补偿与正的读电压施加比较负的读电压施加的潜在的不利影响。
但是，返回调整读操作间隔的定时的概念，相关控制信号可以施加到包括页寄存器&读出放大器块70的操作控制电路11的一个或多个元件块。因此，可以仅使用页寄存器&读出放大器块70或结合其他元件来完成读操作间隔调整以便依据对应的控制信号VRCSi有效地增加或减小读操作间隔或组成的子间隔。
图13说明与擦除状态E相关的阈值分布。由图1的非易失性存储器件执行的擦除操作被设计为确保接收擦除操作的选择的存储单元的阈值电压随后驻留在与擦除状态E相关的阈值分布中。将参考图7、10和13解释示范的擦除-读-验证操作。
假设选择的存储单元21的阈值电压驻留在图13的尾部区域“D”中并且负的读电压Vreadn被施加到选择的字线WL2作为负的擦除-验证电压。如同图10的情况5，如果发展间隔开始于提供给选择的字线WL2的电压VWL2达到负的擦除验证电压的目标电压V3之前的中间电压V2的时候，则具有驻留在区域D的阈值电压的非易失性存储单元可以被确定为ON单元虽然它们实际为OFF单元。
为了再次解决该不可接受的结果，控制逻辑50产生第二控制信号VRCS2并且在负的编程-读-验证电压Vreadn施加到选择的字线WL2时将其施加到页寄存器&读出放大器块70。因此，页寄存器&读出放大器块70可以在第二控制信号VRCS2的控制下执行与图10的情况6类似的擦除验证操作。因此，前述示例包括编程-读-验证操作和擦除-读-验证操作两者作为易受本发明构思的实施例提供的操作环境的影响的读操作的定义示例。
图14是总结操作根据本发明构思的实施例的非易失性存储器件(诸如图1所示的一个)的总的方法的流程图。共同参考图1到14，操作控制电路11的控制逻辑50可以在读操作期间用于确定涉及的阈值电压分布和对应的目标电压是负还是正(S10)。在此上下文中，术语“涉及的”表示定义的阈值电压分布，选择的存储单元的当前阈值电压将参考它来区分数据状态。如传统上很好理解的，该确定通常根据关于非易失性存储器件10的读操作序列来实现。
一旦已经完成负/正阈值电压分布(和/或对应负/正目标电压)的确定，该控制逻辑50将产生合适的控制信号CTRL以指令电压产生器30使用例如正电压产生器32或负电压产生器34产生正的读电压Vreadp或负的读电压Vreadn。一旦产生，正的或负的读电压将响应于外部提供的行地址XADD经由行译码器40施加到选择的字线(S20)。在正的读电压Vreadp或负的读电压Vreadn被产生和施加到选择的字线WL2时，控制逻辑50的控制信号逻辑54可以用来产生控制信号VRCSi，用于根据施加的读电压的性质(正/负)恰当地调整读操作间隔定时(S30)。
然后页缓冲器71-1可以依据施加的控制信号对于选择的位线BL1执行放电操作、预充电操作、发展操作或读出操作(S34)。因此，页缓冲器71-1可以恰当地区分存储的数据状态而不管施加到选择的字线的读电压的类型(正或负)如何，并且不管当前阈值电压的确切电平和/或选择的非易失性存储单元的编程状态如何。
至此已经在非易失性存储器件的背景中展示了本发明构思的实施例以及操作其的方法。但是，本发明构思的范围包括许多类型的存储系统和并入了一个或多个与前述一致的非易失性存储器件的主机设备。
例如，图15是说明能够并入根据本发明构思的实施例的非易失性存储器件(诸如参考图1描述的一个)的一个可能的存储系统100的总的框图。在特定实施例中，存储系统100采用存储卡100的形式。存储卡100一般包括存储控制器110、主机卡接口120、和一个或多个非易失性存储器件10。存储卡100可以采用包括智能卡的许多不同的物理形式。
如传统上理解的，存储控制器110将控制在非易失性存储器件10和卡接口120之间的数据的交换。在操作中，存储控制器可以发出由指令非易失性存储器件10的整个操作的控制逻辑50接收的命令(CMD)。
卡接口120可以按照一个或多个传统理解的数据通信协议来操作。在具体实施例中，卡接口120可以是安全数字(SD)卡接口或多媒体卡(MMC)接口。
当存储系统100连接到主机(诸如计算机、数字照相机、数字音频播放器、蜂窝电话机、控制台视频游戏硬件，或数字机顶盒)时，并入在存储控制器110中的处理器或控制器可以控制在主机和非易失性存储器件10之间的数据的通信。
图16是说明能够并入根据本发明构思的实施例的非易失性存储器件(诸如图1所示的一个)的存储系统的另一示例的框图。参考图16，存储系统200可以包括按照快闪存储器件的形式的非易失性存储器件10，其能够依据施加到选择的字线的读电压的类型(正/负)调整读操作间隔。存储系统200一般包括存储控制器210，用于控制非易失性存储器件10的整个操作。
存储控制器210包括中央处理单元(CPU)213和可以用作用于CPU 213的操作存储器的存储设备211。存储设备211可以不同地实现，诸如通过动态随机访问存储器(DRAM)，静态RAM(SRAM)，和/或非易失性ROM来实现。
存储控制器210还包括主机接口(I/F)215，用于使能根据建立的协议的在主机和存储控制器210之间的数据的交换；纠错码(ECC)块217，能够检测/校正在从非易失性存储器件10中检索的读数据中可能出现的错误；和存储器接口(I/F)219，使能在非易失性存储器件10和存储控制器210之间的数据的交换。
CPU 213可以控制经由公共总线212的在存储器件211、主机I/F 215、ECC块217和存储器I/F 219之间的数据的交换。在特定实施例中，存储系统200可以实现为通用串行总线(USB)闪存驱动器或存储棒。
图17是说明能够并入根据本发明构思的实施例的非易失性存储器件(诸如图1所示的一个)的存储系统的另一示例的框图。参考图17，存储系统300可以并入各种主机设备，诸如蜂窝电话机、智能电话机、个人数字助理(PDA)、数字照相机、便携游戏控制台、MP3播放器、高清晰电视机(HDTV)、全球定位系统(GPS)、导航仪、消费设备(CE)、数字机顶盒或信息技术(IT)设备。
存储系统300包括经由总线301连接的CPU 310和非易失性存储器件10。根据具体的实施例，图17的存储设备320可以采用图1中描述的非易失性存储器件10的形式，或图15和16中描述的存储系统100或200的形式。CPU 310可以控制非易失性存储器件10或存储系统100或200的操作(如，编程、读和擦除操作)。
经由总线301连接的存储设备320可以用作CPU 310的操作存储器。因此，存储设备320可以多样地实现为DRAM或SRAM。存储设备320可以实现为包括一个或多个如图1描述的非易失性存储器件10的存储模块，如，单列直插式存储模块(SIMM)或双列直插式存储模块(DIMM)。
存储系统300还可以包括诸如显示器或触摸板的第一用户接口330，和/或诸如输入/输出接口的第二用户接口340，如打印机、键盘和/或鼠标。
根据特定实施例，第一用户接口330可以替换为CMOS图像传感器。因此，CMOS图像传感器可以在CPU 310的控制下将光图像转换为数字数据然后存储该数字数据在存储设备320中。
图18是说明能够并入根据本发明构思的实施例的非易失性存储器件(诸如图1所示的一个)的存储系统的另一示例的框图。参考图18，存储系统400可以实现为诸如固态驱动器(SSD)的数据存储器件。存储系统400一般包括多个非易失性存储器件10和用于控制多个非易失性存储器件10的操作的存储控制器410。与本发明构思的实施例一致，多个非易失性存储器件10的每个可以如上所述地配置为调整读操作间隔定时。
图19是说明能够并入根据本发明构思的实施例的非易失性存储系统(诸如图18所示的一个)的数据存储器件的框图。参考图18和19，数据存储系统500(可以实现为RAID系统)可以包括RAID控制器510和多个存储模块400-1到400-S。多个存储模块400-1到400-S的每个可以是如在图18中所示的一个的存储系统。因此多个存储模块400-1到400-S可以包括RAID阵列。数据存储器件500可以实现为个人计算机(PC)、板式PC或SSD。
如已经在多个实施例的环境中描述的，根据本发明构思的非易失性存储器件享有对读操作失败的改进的免疫力，该读操作失败会由于作为应用到选择的字线的正的读电压比对负的读电压应用的结果出现的功能失配而引发。在本发明构思的特定实施例中，非对称地施加正的和负的读电压以避免该结果。替换地或附加地，读间隔的定时(或形成读间隔的子间隔)可以被自适应地调整以补偿对选择的字线施加负的读电压比对正的读电压的相异的效果。
虽然已经示出和描述本发明构思的特定实施例，但是本领域的技术人员将理解：本发明构思的范围不仅仅局限于这些实施例。相反，本发明构思的范围通过以下权利要求及其等价物来定义。

Claims (33)

1.一种操作非易失性存储器件的方法，包括：
在针对具有正的阈值电压且连接在选择的字线和选择的位线之间的非易失性存储单元的读操作期间，将正的读电压施加到选择的字线以及将第一控制信号施加到与选择的位线连接的页缓冲器，其中第一控制信号定义包括第一放电间隔、第一预充电间隔、第一发展间隔和第一读出间隔的第一读操作间隔；以及
在针对具有负的阈值电压的存储单元的读操作期间，将负的读电压施加到选择的字线以及将不同于第一控制信号的第二控制信号施加到页缓冲器，其中第二控制信号定义第二读操作间隔，第二读操作间隔在持续时间上比第一读操作间隔长并且包括第二放电间隔、第二预充电间隔、第二发展间隔和第二读出间隔。
2.根据权利要求1所述的方法，其中第二控制信号比第一控制信号引起相对更多的电荷累积或维持在选择的位线上。
3.根据权利要求1所述的方法，其中第二预充电间隔在持续时间上比第一预充电间隔长。
4.根据权利要求3所述的方法，其中第二读操作间隔在持续时间上比第一读操作间隔长。
5.根据权利要求1所述的方法，其中第二预充电间隔在第二读操作间隔中比第一预充电间隔在第一读操作间隔中开始得相对更早。
6.根据权利要求1所述的方法，其中第二发展间隔在第二读操作间隔中比第一发展间隔在第一读操作间隔中开始得相对更晚。
7.根据权利要求1所述的方法，其中正的读电压施加到选择的字线的第一时间段和负的读电压施加到选择的字线的第二时间段在第一和第二读操作间隔的至少各个部分内相对于初始字线电压对称。
8.根据权利要求1所述的方法，其中正的读电压施加到选择的字线的第一时间段和负的读电压施加到选择的字线的第二时间段在第一和第二读操作间隔的至少各个部分内相对于初始字线电压不对称。
9.根据权利要求8所述的方法，其中第二时间段长于第一时间段。
10.根据权利要求8所述的方法，其中以相对于负的目标电压的一电压斜坡特征将负的读电压施加到选择的字线，该电压斜坡特征与施加到选择的字线的正的读电压相对于正的目标电压的电压斜坡特征不同。
11.根据权利要求10所述的方法，其中朝向负的目标电压的负的读电压的电压斜坡特征比朝向正的目标电压的正的读电压的电压斜坡特征更陡。
12.根据权利要求8所述的方法，其中在初始字线电压和与正的读电压相关的正的目标电压之间的正的差的绝对值小于在初始字线电压和与负的读电压相关的负的目标电压之间的负的差的绝对值。
13.根据权利要求1所述的方法，其中读操作是编程-读-验证操作，或擦除-读-验证操作。
14.根据权利要求1所述的方法，其中非易失性存储单元是多电平存储单元(MLC)。
15.根据权利要求1所述的方法，其中非易失性存储单元是NAND类型的快闪存储单元。
16.一种操作非易失性存储器件的方法，包括：
在针对连接在选择的字线和选择的位线之间的存储单元并且对选择的字线施加正的读电压的读操作期间，在与对选择的字线施加正的读电压的时间相关的第一时间处对选择的位线施加位线电压；以及
在针对存储单元并且对选择的字线施加负的读电压的读操作期间，在比第一时间晚的第二时间处对选择的位线施加位线电压，以使得位线电压的施加发生在负的读电压从初始字线电压转变到负的目标电压的间隔期间。
17.根据权利要求16所述的方法，其中该存储单元具有在负的目标电压和负的读电压之间的阈值电压，以使得在负的读电压的施加之后存储单元的导通时间段减小。
18.一种根据定义的阈值电压分布读取在非易失性存储单元中存储的数据的方法，该存储单元连接在选择的字线和选择的位线之间，且该方法包括：
确定阈值电压分布是正的还是负的；
如果该阈值电压分布是正的，则在第一读操作间隔期间对选择的字线施加正的读电压，该第一读操作间隔包括第一放电间隔、第一预充电间隔、第一发展间隔和第一读出间隔；
如果该阈值电压分布是负的，则在不同于第一读操作间隔的第二读操作间隔期间对选择的字线施加负的读电压，该第二读操作间隔包括第二放电间隔、第二预充电间隔、第二发展间隔和第二读出间隔。
19.根据权利要求18所述的方法，其中第二预充电间隔比第一预充电间隔长。
20.根据权利要求18所述的方法，还包括：
如果该阈值电压分布是正的，则产生定义第一读操作间隔的第一控制信号；以及
如果该阈值电压分布是负的，则产生定义第二读操作间隔的第二控制信号。
21.一种非易失性存储器件，包括：
非易失性存储单元；和
操作控制电路，包括控制逻辑，配置为将正的读电压或负的读电压施加到与该非易失性存储单元连接的选择的字线，并且还配置为基于是正的读电压还是负的读电压施加到选择的字线来调整用于确定非易失性存储单元的数据状态的读操作的读操作间隔的定时。
22.根据权利要求21所述的非易失性存储器件，其中读操作是编程-读-验证操作，或擦除-读-验证操作。
23.根据权利要求21所述的非易失性存储器件，其中控制逻辑还配置为控制正的读电压或负的读电压的产生，以及控制定义第一读操作间隔的第一控制信号或定义第二读操作间隔的第二控制信号的产生，其中在第一读操作间隔期间对选择的字线施加正的读电压，而在第二读操作间隔期间对选择的字线施加负的读电压。
24.根据权利要求23所述的非易失性存储器件，其中第一读操作间隔和第二读操作间隔分别包括放电间隔、预充电间隔、发展间隔和读出间隔。
25.根据权利要求24所述的非易失性存储器件，其中第二读操作间隔在持续时间上比第一读操作间隔长。
26.根据权利要求24所述的非易失性存储器件，其中第二读操作间隔的预充电间隔在持续时间上比第一读操作间隔的预充电间隔长。
27.根据权利要求21所述的非易失性存储器件，其中操作控制电路包括：
电压产生器，配置为在控制逻辑的控制下产生正的读电压和负的读电压；和
页寄存器和读出放大器块，配置为定义响应于第一控制信号的第一读操作间隔和响应于第二控制信号的第二读操作间隔。
28.一种非易失性存储器件，包括：
非易失性存储单元；和
操作控制电路，被配置为如果该非易失性存储单元具有正的阈值电压则将正的读电压施加到与该非易失性存储单元连接的选择的字线，并且如果该非易失性存储单元具有负的阈值电压则将负的读电压施加到选择的字线，
其中正的读电压和负的读电压在读操作间隔的一部分内相对于选择的字线的初始字线电压非对称地施加。
29.根据权利要求28所述的非易失性存储器件，其中与正的读电压相比，负的读电压在读操作间隔的更长的部分内施加到选择的字线。
30.根据权利要求28所述的非易失性存储器件，其中以相对于负的目标电压的一电压斜坡特征将负的读电压施加到选择的字线，该电压斜坡特征与施加到选择的字线的正的读电压相对于正的目标电压的电压斜坡特征不同。
31.一种存储卡，包括：
卡接口，配置为从主机设备接收数据和对应的命令；
控制器，配置为控制在卡接口和非易失性存储器件之间的数据的交换，其中该非易失性存储器件包括：非易失性存储单元；和操作控制电路，包括控制逻辑，配置为将正的读电压或负的读电压施加到与该非易失性存储单元连接的选择的字线，并且还配置为基于是正的读电压还是负的读电压施加到选择的字线来调整用于确定非易失性存储单元的数据状态的读操作的读操作间隔的定时。
32.一种存储系统，包括：
非易失性存储器件，包括：非易失性存储单元；和操作控制电路，包括控制逻辑，配置为将正的读电压或负的读电压施加到与该非易失性存储单元连接的选择的字线，并且还配置为基于是正的读电压还是负的读电压施加到选择的字线来调整用于确定非易失性存储单元的数据状态的读操作的读操作间隔的定时；以及
控制器，配置为控制非易失性存储器件的操作。
33.一种固态驱动器(SSD)，包括：
多个非易失性存储器件，每个包括：
非易失性存储单元；和
操作控制电路，包括控制逻辑，配置为将正的读电压或负的读电压施加到与该非易失性存储单元连接的选择的字线，并且还配置为基于是正的读电压还是负的读电压施加到选择的字线来调整用于确定非易失性存储单元的数据状态的读操作的读操作间隔的定时；以及
控制器，连接到多个非易失性存储器件并且配置为控制多个非易失性存储器件的操作以及控制在多个非易失性存储器件和主机设备之间的数据的交换。
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US13/032,855 US8582365B2 (en) 2010-07-06 2011-02-23 Nonvolatile memory devices, memory systems and methods of performing read operations
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104979010A (zh) * 2014-04-07 2015-10-14 爱思开海力士有限公司 非易失性存储器件及其操作方法
CN105390157A (zh) * 2014-08-25 2016-03-09 三星电子株式会社 非易失性存储装置和编程验证方法
CN105810249A (zh) * 2015-01-20 2016-07-27 桑迪士克科技股份有限公司 用于非易失性存储器装置的操作参数的快速适应性整理
CN106448731A (zh) * 2015-08-06 2017-02-22 意法半导体(鲁塞)公司 用于管理eeprom存储器单元中的数据的写入周期的方法和系统
CN107808682A (zh) * 2016-09-08 2018-03-16 爱思开海力士有限公司 控制电路、外围电路、半导体存储器件及其操作方法
CN108074596A (zh) * 2016-11-17 2018-05-25 三星电子株式会社 页缓冲区、包括该页缓冲区的存储器件及其读取操作方法
CN108281168A (zh) * 2017-01-06 2018-07-13 东芝存储器株式会社 半导体存储装置
CN110021330A (zh) * 2018-01-08 2019-07-16 爱思开海力士有限公司 存储器系统及其操作方法
CN110728998A (zh) * 2018-07-17 2020-01-24 爱思开海力士有限公司 存储器装置及具有该存储器装置的存储器系统
CN111341373A (zh) * 2018-12-19 2020-06-26 爱思开海力士有限公司 控制器、包括控制器的存储器系统及存储器系统的操作方法
CN113168868A (zh) * 2019-02-21 2021-07-23 桑迪士克科技有限责任公司 具有电荷隔离以减少注入类型的编程干扰的存储器设备
CN116504292A (zh) * 2023-06-27 2023-07-28 芯天下技术股份有限公司 nor flash的读取方法、装置、存储芯片及设备

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4170952B2 (ja) 2004-01-30 2008-10-22 株式会社東芝 半導体記憶装置
JP2012181761A (ja) * 2011-03-02 2012-09-20 Toshiba Corp 半導体メモリ装置および復号方法
JP5219170B2 (ja) * 2011-09-21 2013-06-26 株式会社フローディア 不揮発性半導体記憶装置
US9430735B1 (en) 2012-02-23 2016-08-30 Micron Technology, Inc. Neural network in a memory device
JP5665789B2 (ja) * 2012-03-28 2015-02-04 株式会社東芝 コンフィギュレーションメモリ
US9047974B2 (en) 2012-10-04 2015-06-02 Sandisk Technologies Inc. Erased state reading
KR102049076B1 (ko) 2012-12-06 2020-01-09 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작 방법
KR102131060B1 (ko) * 2013-08-14 2020-07-08 삼성전자주식회사 불휘발성 메모리 장치의 읽기 및 쓰기 동작 방법
KR102090677B1 (ko) 2013-09-16 2020-03-18 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작 방법
CN104564930A (zh) * 2013-10-23 2015-04-29 北汽福田汽车股份有限公司 卡扣连接结构和车辆
KR20150051056A (ko) * 2013-11-01 2015-05-11 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US9430328B2 (en) * 2014-01-24 2016-08-30 Stmicroelectronics S.R.L. Error correction in memory devices by multiple readings with different references
JP2016062621A (ja) * 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置
US9916237B2 (en) * 2014-12-12 2018-03-13 Sandisk Technologies Llc Model based configuration parameter management
KR102246843B1 (ko) * 2015-01-15 2021-05-03 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102294352B1 (ko) * 2015-04-20 2021-08-26 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법과 독출 방법
CN107305778B (zh) * 2016-04-18 2020-05-01 华邦电子股份有限公司 储存器电路以及储存器电路的预充电方法
JP2017224370A (ja) * 2016-06-15 2017-12-21 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP6356837B1 (ja) * 2017-01-13 2018-07-11 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
KR102531995B1 (ko) * 2018-03-29 2023-05-15 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 포함하는 저장 장치 및 메모리 컨트롤러의 동작 방법
US10541035B1 (en) * 2018-06-28 2020-01-21 Sandisk Technologies Llc Read bias adjustment for compensating threshold voltage shift due to lateral charge movement
US10964372B2 (en) 2019-06-14 2021-03-30 Micron Technology, Inc. Memory cell biasing techniques
US11211119B1 (en) 2020-06-11 2021-12-28 Western Digital Technologies, Inc. QLC programming method with staging of fine data
US11309042B2 (en) * 2020-06-29 2022-04-19 Silicon Storage Technology, Inc. Method of improving read current stability in analog non-volatile memory by program adjustment for memory cells exhibiting random telegraph noise
US11568938B2 (en) * 2020-11-03 2023-01-31 Western Digital Technologies, Inc. QLC data programming
KR20220060940A (ko) 2020-11-05 2022-05-12 삼성전자주식회사 셀 스트링의 프리차지를 수행하는 비휘발성 메모리 장치 및 이의 프로그램 방법
US11404127B1 (en) * 2021-02-11 2022-08-02 Sandisk Technologies Llc Read refresh to improve power on data retention for a non-volatile memory
US11861195B2 (en) 2021-03-15 2024-01-02 Western Digital Technologies, Inc. TLC data programming with hybrid parity
KR20220156399A (ko) * 2021-05-18 2022-11-25 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US12080355B2 (en) 2021-06-02 2024-09-03 Silicon Storage Technology, Inc. Method of improving read current stability in analog non-volatile memory by post-program tuning for memory cells exhibiting random telegraph noise

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1779859A (zh) * 2004-10-28 2006-05-31 三星电子株式会社 页面缓存器和包括页面缓存器的非易失性半导体存储器
CN1779860A (zh) * 2004-11-19 2006-05-31 三星电子株式会社 页面缓存器和包括页面缓存器的多状态非易失性存储设备
US20080247228A1 (en) * 2007-04-05 2008-10-09 Hao Thai Nguyen Non-volatile storage with current sensing of negative threshold voltages

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3805867B2 (ja) * 1997-09-18 2006-08-09 株式会社東芝 不揮発性半導体記憶装置
JP3085526B2 (ja) * 1997-11-04 2000-09-11 日本電気株式会社 記憶装置
JP2001236786A (ja) 2000-02-18 2001-08-31 Toshiba Lsi System Support Kk ダイナミック回路とそのダイナミック回路を用いた半導体集積回路装置
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP3984209B2 (ja) * 2003-07-31 2007-10-03 株式会社東芝 半導体記憶装置
US7057939B2 (en) * 2004-04-23 2006-06-06 Sandisk Corporation Non-volatile memory and control with improved partial page program capability
JP4427382B2 (ja) * 2004-04-28 2010-03-03 株式会社東芝 不揮発性半導体記憶装置
US7130236B2 (en) * 2005-03-16 2006-10-31 Intel Corporation Low power delay controlled zero sensitive sense amplifier
JP4928752B2 (ja) * 2005-07-14 2012-05-09 株式会社東芝 半導体記憶装置
US7463539B2 (en) * 2007-01-02 2008-12-09 Macronix International Co., Ltd. Method for burst mode, bit line charge transfer and memory using the same
KR100861648B1 (ko) 2007-04-06 2008-10-02 주식회사 하이닉스반도체 불휘발성 메모리 장치의 소프트 프로그램 방법
KR101401558B1 (ko) 2007-08-20 2014-06-09 삼성전자주식회사 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템
JP4564521B2 (ja) 2007-09-06 2010-10-20 株式会社東芝 不揮発性半導体記憶装置
KR20090049373A (ko) * 2007-11-13 2009-05-18 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
KR101438666B1 (ko) 2008-03-25 2014-11-03 삼성전자주식회사 전하의 측면 이동을 줄일 수 있는 메모리 장치의 작동 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1779859A (zh) * 2004-10-28 2006-05-31 三星电子株式会社 页面缓存器和包括页面缓存器的非易失性半导体存储器
CN1779860A (zh) * 2004-11-19 2006-05-31 三星电子株式会社 页面缓存器和包括页面缓存器的多状态非易失性存储设备
US20080247228A1 (en) * 2007-04-05 2008-10-09 Hao Thai Nguyen Non-volatile storage with current sensing of negative threshold voltages

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104979010A (zh) * 2014-04-07 2015-10-14 爱思开海力士有限公司 非易失性存储器件及其操作方法
CN104979010B (zh) * 2014-04-07 2019-12-27 爱思开海力士有限公司 非易失性存储器件及其操作方法
CN105390157B (zh) * 2014-08-25 2020-02-07 三星电子株式会社 非易失性存储装置和编程验证方法
CN105390157A (zh) * 2014-08-25 2016-03-09 三星电子株式会社 非易失性存储装置和编程验证方法
CN105810249A (zh) * 2015-01-20 2016-07-27 桑迪士克科技股份有限公司 用于非易失性存储器装置的操作参数的快速适应性整理
CN105810249B (zh) * 2015-01-20 2020-02-14 桑迪士克科技有限责任公司 用于非易失性存储器装置的操作参数的快速适应性整理
CN106448731A (zh) * 2015-08-06 2017-02-22 意法半导体(鲁塞)公司 用于管理eeprom存储器单元中的数据的写入周期的方法和系统
CN107808682A (zh) * 2016-09-08 2018-03-16 爱思开海力士有限公司 控制电路、外围电路、半导体存储器件及其操作方法
CN107808682B (zh) * 2016-09-08 2021-01-26 爱思开海力士有限公司 控制电路、外围电路、半导体存储器件及其操作方法
CN108074596A (zh) * 2016-11-17 2018-05-25 三星电子株式会社 页缓冲区、包括该页缓冲区的存储器件及其读取操作方法
CN108074596B (zh) * 2016-11-17 2022-08-16 三星电子株式会社 页缓冲区、包括该页缓冲区的存储器件及其读取操作方法
CN108281168A (zh) * 2017-01-06 2018-07-13 东芝存储器株式会社 半导体存储装置
CN108281168B (zh) * 2017-01-06 2021-08-20 东芝存储器株式会社 半导体存储装置
CN110021330A (zh) * 2018-01-08 2019-07-16 爱思开海力士有限公司 存储器系统及其操作方法
CN110728998A (zh) * 2018-07-17 2020-01-24 爱思开海力士有限公司 存储器装置及具有该存储器装置的存储器系统
CN110728998B (zh) * 2018-07-17 2023-04-28 爱思开海力士有限公司 存储器装置及具有该存储器装置的存储器系统
CN111341373A (zh) * 2018-12-19 2020-06-26 爱思开海力士有限公司 控制器、包括控制器的存储器系统及存储器系统的操作方法
CN113168868A (zh) * 2019-02-21 2021-07-23 桑迪士克科技有限责任公司 具有电荷隔离以减少注入类型的编程干扰的存储器设备
CN113168868B (zh) * 2019-02-21 2024-07-09 桑迪士克科技有限责任公司 具有电荷隔离以减少注入类型的编程干扰的存储器设备
CN116504292A (zh) * 2023-06-27 2023-07-28 芯天下技术股份有限公司 nor flash的读取方法、装置、存储芯片及设备
CN116504292B (zh) * 2023-06-27 2023-08-25 芯天下技术股份有限公司 nor flash的读取方法、装置、存储芯片及设备

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