CN105810249A - 用于非易失性存储器装置的操作参数的快速适应性整理 - Google Patents

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Abstract

随着存储器装置的规模减小，控制器可以基于一块已经经历的损耗量对于不同块使用不同组的整理值以用于读取/编程/擦除操作。为了促进该过程，当控制器发出命令的序列时，用于操作的一组参数被初始地转移到通常用于用户数据的锁存器中，在此之后当进行操作时它们被转移到用于保持参数的寄存器中。这允许以最少的时间损失更新读取、写入和擦除参数，并且在高速运转中允许更加频繁地改变这些整理值而不需要在存储器电路上增加额外的寄存器。

Description

用于非易失性存储器装置的操作参数的快速适应性整理
技术领域
本申请涉及诸如半导体闪速存储器的可重新编程的非易失性存储器电路的操作，并且涉及对于这种系统的操作参数值的设置。
背景技术
诸如闪速NAND存储器电路的非易失性存储器装置的操作取决于大量参数。例如，这些装置的读取、写入和擦除操作使用多个不同电压电平。此外，存在与在各种操作中使用的循环的数量以及与何时开始或结束不同操作或子操作相关联的参数。随着装置的规模减小，使用这种电路的存储器系统的控制器可能需要对不同块基于该块已经经历的损耗量使用不同组的整理值，以便于满足耐受性和性能的要求。因此，需要为读取、编程和擦除操作而更新的参数/整理值的数量正在随着每一代而增长。这些参数的这些不同值可以被保持在存储器芯片自身上，但是所付出的代价是投入大的面积的损失；或者，它们可以被保持在控制器上并且当需要时转移到存储器电路，这导致性能的损失。因此，能够保持所需要的参数并且按需要将它们提供到存储器电路，同时还最小化此对存储器系统的性能上的影响将是有益的。
发明内容
一种非易失性存储器电路包括：沿位线连接的非易失性存储器单元的阵列；数据总线；连接到所述阵列的读取/写入/擦除电路，包括可连接到所述位线的数据锁存器和用于在所述数据总线和所述阵列之间转移数据的数据总线；用于贮存操作参数的寄存器；以及连接到所述读取/写入/擦除电路的控制电路。响应于接收包括操作参数组的指定命令序列，在由所述读取/写入/擦除电路使用所接收的操作参数组执行所述指定命令序列的后续部分之前，所述存储器电路将所接收的操作参数组加载到所述数据锁存器中，并且之后将所接收的操作参数组从所述数据锁存器转移到所述寄存器。
一种非易失性存储器系统包括存储器电路和存储器控制器电路。所述存储器电路包括：沿位线连接的非易失性存储器单元的阵列；数据总线；连接到所述阵列的读取/写入/擦除电路，包括可连接到所述位线的数据锁存器和用于在所述数据总线和所述阵列之间转移数据的数据总线；用于贮存操作参数的寄存器；以及连接到所述读取/写入/擦除电路的读取/写入/擦除控制逻辑。所述存储器控制器电路连接到所述存储器电路，以控制所述存储器电路和连接到所述存储器系统的主机之间的数据转移，并且管理在所述存储器电路上的数据的贮存。响应于存储器电路从所述存储器控制器电路接收包括操作参数组的指定命令序列，在由所述读取/写入/擦除电路使用所接收的操作参数组执行所述指定命令序列的后续部分之前，所述存储器电路将所接收的操作参数组加载到所述数据锁存器中并且之后将所接收的操作参数组从所述数据锁存器转移到所述寄存器。
各个方面、优点、特征和实施例被包括在其示例性示例的下述说明中，所述说明应结合附图。这里所引用的所有的专利、专利申请、文章、其它公开物、文件和事物用于所有的目的将其整体通过引用结合于此。在任何所结合的公开物、文件或事物和本申请之间的定义或所使用的术语中的任何不一致和矛盾的程度上，本申请的那些应占优势。
附图说明
图1示意性地示出了适用于实现在下面详细描述的各种方面的存储器系统的主要硬件组件。
图2示意性地示出了非易失性存储器单元。
图3示出了对于浮置栅极在固定的漏极电压处可能选择性地在任何一个时间时贮存的四个不同电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。
图4示意性地示出了组织为NAND串的存储器单元串。
图5示出了存储器单元的NAND阵列210的示例，所述存储器单元由诸如图4中所示的NAND串50构成。
图6示出了组织为NAND配置的存储器单元的一页被并行感测或编程。
图7A-7C示出了编程总体存储器单元的示例。
图8示出了3-DNAND串的物理结构的示例。
图9-12观察NAND型(更具体地“BiCS”型)的指定单片三维(3D)存储器阵列。
图13示出了对于示例性实施例的包括数据锁存器的读取电路的部分。
图14A和14B是将参数值加载到存储器电路上的流程图。
具体实施方式
存储器系统
图1示意性地示出了适用于实现以下的存储器系统的主要硬件组件。存储器系统90通常通过主机接口用主机80操作。存储器系统可以以诸如存储器卡的可拆卸的存储器的形式，或者以嵌入的存储器系统的形式。存储器系统90包括由控制器100控制其操作的存储器102。存储器102包括分布在一个或多个集成电路芯片之上的非易失性存储器单元的一个或多个阵列。控制器100可以包括接口电路110、处理器120、ROM(只读-存储器)122、RAM(随机访问存储器)130、可编程非易失性存储器124和额外的组件。控制器通常形成为ASIC(专用集成电路)，并且包括在这种ASIC中的组件通常取决于指定应用。
关于存储器区102，半导体存储器系统包括易失性存储器装置——诸如动态的随机存取存储器(“DRAM”)或静态的随机存取存储器(“SRAM”)装置；非易失性存储器装置——诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪速存储器(也可以被认为是EEPROM的子集)、铁电的随机存取存储器(“FRAM”)以及磁阻的随机存取存储器(“MRAM”)；以及其他能够贮存信息的半导体元件。每种类型的存储器装置可以具有不同配置。例如，闪速存储器装置可以以NAND或NOR配置配置。
存储器装置可以以任何组合由无源和/或有源元件构成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM装置元件，其在一些实施例中包括电阻率切换贮存元件——诸如反熔丝、变相材料等，以及可选地控制元件——诸如二极管等。进一步以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪速存储器装置元件，其在一些实施例中包括包含电荷贮存区域的元件——诸如浮置栅极、导电的纳米粒子或电荷贮存电介质材料。
多个存储器元件可以被配置为使得它们串联连接或者使得每个元件可被独立地访问。以非限制性示例的方式，在NAND配置(NAND存储器)中的闪速存储器装置通常包含串联连接的存储器元件。NAND存储器阵列可以被配置为使得阵列由多个存储器串构成，其中串由共享单个位线并作为一组存取的多个存储器元件构成。可替换地，存储器元件可以被配置为使得每个元件可被独立地访问，例如NOR存储器阵列。NAND和NOR存储器的配置是示例性的，并且可以以其它方式配置存储器元件。
位于基板中和/或基板上的半导体存储器元件可以以二维或者三维、诸如二维存储器结构或三维存储器结构来布置。
在二维存储器结构中，半导体存储器元件被布置在单个平面或者单个存储器装置级中。典型地，在二维存储器结构中，存储器元件被布置在基本上平行于支撑存储器元件的基板的主表面而延伸的平面中(例如，在x-z方向平面中)。基板可以是在其上或其中形成存储器元件的层的晶片，或者它可以是在存储器元件形成之后附接到存储器元件的载体基板。作为非限制性示例，基板可以包括诸如硅的半导体。
存储器元件可以被布置在有序的阵列中的单个存储器装置级中——诸如在多个行和/或列中。但是，存储器元件在不规则或者非正交的配置中形成阵列。存储器元件的每一个具有两个或多个电极或接触线——诸如位线和字线。
三维存储器阵列被布置为使得存储器元件占据多个平面或多个存储器装置级，从而在三维中(即，在x、y和z方向上，其中y方向基本上垂直于基板的主表面，并且x和z方向基本上平行于基板的主表面)形成结构。
作为非限制性示例，三维存储器结构可以被垂直地布置为多个二维存储器装置级的堆栈。作为另一非限制性示例，三维存储器阵列可以被布置为多个垂直的列(例如，基本上垂直地、即在y方向上延伸到基板的主表面的列)，其中每个列具有在每个列中的多个存储器元件。列可以被布置在二维配置中，例如，在x-z平面中，得到具有元件在多个垂直地堆栈的存储器平面上的存储器元件的三维布置。存储器元件在三维中的其它配置也可以组成三维存储器阵列。
以非限制性示例的方式，在三维NAND存储器阵列中，存储器元件可以耦接在一起以在单个水平的(例如，x-z)存储器装置级中形成NAND串。可替换地，存储器元件可以耦接在一起以形成横穿多个水平的存储器装置级的垂直的NAND串。可以设想其它三维配置，其中一些NAND串包含在单个存储器级中的存储器元件，而其它串包含跨过多个存储器级的存储器元件。三维存储器阵列也可以设计在NOR配置中和在ReRAM配置中。
典型地，在单片三维存储器阵列中，一个或多个存储器装置级被形成在单个基板上。可选地，单片三维存储器阵列也可以具有至少部分在单个基板中的一个或多个存储器层。作为非限制性示例，基板可以包括诸如硅的半导体。在单片三维阵列中，组成阵列的存储器装置级的层通常被形成在阵列的在下面的存储器装置级的层上。但是，单片三维存储器阵列的相邻存储器装置级的层可以被共享或者具有在存储器装置级之间相互介入(intervening)的层。
其次，二维阵列可以单独地形成，并且然后封装在一起以形成具有存储器的多个层的非单片存储器装置。例如，非单片堆栈的存储器可以通过在单独的基板上形成存储器级，并且然后在彼此上堆栈存储器级来形成。可以在堆栈之前将基板减薄或者从存储器装置级移除，但是由于存储器装置级初始被形成在单独的基板之上，所以所得到的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以被形成在单独的芯片上、并且然后封装在一起以形成叠层芯片存储器装置。
存储器元件的操作以及与存储器元件的通信通常需要相关联的电路。作为非限制性示例，存储器装置可以具有用于控制和驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可以在与存储器元件相同的基板上和/或在单独的基板上。例如，用于存储器读取-写入操作的控制器可以位于单独的控制器芯片上和/或在与存储器元件相同的基板上。
应认识到的是，下述不限于所述的二维和三维示例性结构，而是覆盖本发明在这里所述的精神和范围中的所有相关的存储器结构。
物理存储器结构
图2示意性地示出了非易失性存储器单元。存储器单元10可以由具有电荷贮存单位20的场效应晶体管实现，所述电荷贮存单位20诸如浮置栅极或者电荷捕捉(介电)层。存储器单元10还包括源极14、漏极16和控制栅极30。
现今有许多商业上成功的非易失性固态存储器装置正被使用。这些存储器装置可以采用不同类型的存储器单元，每个类型具有一个或多个电荷贮存元件。
典型的非易失性存储器单元包括EEPROM和闪速EEPROM。此外，存储器装置的示例使用介电贮存元件。
实践中，单元的存储器状态通常通过感测当参考电压被施加到控制栅极时穿过单元的源极和漏极电极的导电电流来读取。因此，对于在单元的浮置栅极上的每个给定的电荷，可以感测关于固定的参考控制栅极电压的相应的导电电流。类似地，可编程到浮置栅极上的电荷的范围定义相应的阈值电压窗口或者相应的导电电流窗口。
可替换地，替代于在分段的电流窗口之中感测导电电流，可以在控制栅极处，为测试中的给定存储器状态设置阈值电压，并且检测导电电流是否低于或高于阈值电流(单元-读取参考电流)。在一个实现方式中，导电电流相对于阈值电流的检测由检验导电电流通过位线的电容放电的速率而实现。
图3示出了对于浮置栅极可能选择性地在任何一个时间时贮存的四个不同电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。通过固定的漏极电压偏置，四条实线ID相对于VCG的曲线表示可以编程到存储器单元的浮置栅极上的七个可能的电荷水平中的四个，分别对应于四个可能的存储器状态。作为一示例，总体单元的阈值电压窗口的范围可以从0.5V到3.5V。七个可能的编程的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”，以及一擦除状态(未示出)，分别可以由将阈值窗口分区为每个间隔为0.5V的区域划分。例如，如果参考电流，如所示的使用了2μΑ的IREF，则用Q1编程的单元可以被认为在存储器状态“1”中，因为它的曲线在由VCG＝0.5V和1.0V划分的阈值窗口的区域中与IREF相交。类似地，Q4在存储器状态“5”中。
如可以从上述说明中看到，越使存储器单元贮存更多的状态，其阈值窗口被分割地越精细。例如，存储器装置可以具有存储器单元，所述存储器单元具有范围从-1.5V到5V的阈值窗口。这提供6.5V的最大宽度。如果存储器单元将贮存16个状态，每个状态可能在阈值窗口中占据从200mV到300mV。这将需要编程和读取操作中的更高的精度以便能够实现所需要的分辨率。
NAND结构
图4示意性地示出了组织为NAND串的存储器单元串。NAND串50包括由它们的源极和漏极菊花链接的一系列存储器晶体管Ml、M2、...Mn(例如，n＝4、8、16或更高)。一对选择晶体管SI、S2分别通过NAND串的源极端子54和漏极端子56来控制存储器晶体管链到外部世界的连接。在存储器阵列中，当源极选择晶体管S1被导通时，源极端子耦接到源极线(见图5)。类似地，当漏极选择晶体管S2被导通时，NAND串的漏极端子耦接到存储器阵列的位线。在链中的每个存储器晶体管10用作存储器单元。它具有贮存给定的量的电荷以便于表示预期的存储器状态的电荷贮存元件20。每个存储器晶体管的控制栅极30允许控制读取和写入操作。如将在图5中所看到的，NAND串的一行的相应的存储器晶体管的控制栅极30都连接到相同的字线。类似地，选择晶体管S1、S2的每一个的控制栅极32分别通过其源极端子54和漏极端子56提供对NAND串访问的控制。同样地，NAND串的一行的相应的选择晶体管的控制栅极32都连接到相同的选择线。
当在NAND串中编址的存储器晶体管10在编程期间被读取或验证时，它的控制栅极30被供应适当的电压。与此同时，在NAND串50中剩余的未编址的存储器晶体管通过在它们的控制栅极上施加足够的电压而被完全导通。以此方式，有效地创建从单独的存储器晶体管的源极到NAND串的源极端子54的导电路径，并且同样地对于单独的存储器晶体管的漏极到单元的漏极端子56有效地创建导电路径。
图5示出了存储器单元的NAND阵列210的示例，所述存储器单元由诸如图4中所示的NAND串50构成。沿着NAND串的每一列，诸如位线36的位线耦接到每个NAND串的漏极端子56。沿着每一条(bank)NAND串，诸如源极线34的源极线耦接到每个NAND串的源极端子54。沿着一条NAND串中的一行存储器单元的控制栅极也连接到诸如字线42的字线。沿着一条NAND串中的一行选择晶体管的控制栅极连接到诸如选择线44的选择线。一条NAND串中的整行存储器单元可以通过在所述NAND串的条的字线和选择线上的适当的电压而编址。
图6示出了存储器单元的一页，组织为NAND配置，被并行感测或编程。图6基本上示出了在图5的存储器阵列210中的一条NAND串50，其中每个NAND串的细节在图4中明确地示出。一物理页、诸如页60是能够被并行感测或编程的一组存储器单元。这由感测放大器212的相应的页完成。感测的结果被锁存在相应的锁存器214集合中。每个感测放大器可以通过位线被耦接到NAND串。页由共同连接到字线42的页的单元的控制栅极使能，并且可通过位线36访问可由感测放大器访问的每个单元。作为一示例，当分别感测或者编程单元60的页时，感测电压或者编程电压与位线上的适当的电压一起被分别施加到公共字线WL3。
存储器的物理组织
闪速存储器和其它类型的存储器之间的一个重要不同是单元从擦除的状态编程。就是说，浮置栅极必须首先清空电荷。然后，编程将期望的量的电荷增加回浮置栅极。它不支持将一部分的电荷从浮置栅极移除以从较多编程的状态变为较少编程的状态。这意味着更新的数据不能覆盖现有的数据并且被写入到之前未写入的位置。
此外，擦除是从浮置栅极清空所有的电荷并且一般需要相当可观的时间。因为该原因，逐个单元甚至逐个页地擦除单元将是累赘并非常缓慢的。实践中，存储器单元的阵列被分割为存储器单元的大量的块。如对于闪速EEPROM系统来说是普遍的，所述块是擦除的单元。就是说，每个块包含被一起擦除的最小数量的存储器单元。而聚集块中被并行擦除的大量的单元将改善擦除性能，大尺寸的块也承担处理更大数量的更新的和废弃的数据。
每个块通常被分割为多个物理页。逻辑页是包含数量等于物理页中的单元的数量的位的编程或读取的单位。在每单元贮存一位的存储器中，一物理页贮存一逻辑页的数据。在每单元贮存两位的存储器中，一物理页贮存两逻辑页。在物理页中贮存的逻辑页的数量因此反映每单元贮存的位的数量。在一实施例中，单独的页可以被分割为分段(segment)，并且分段可以包含作为基本编程操作的被一次写入的最少数量的单元。数据的一个或多个逻辑页通常贮存在存储器单元的一行中。一页可以贮存一个或多个分区(sector)。分区包括用户数据和费用数据。
全部位、完全排序的(All-bit，Full-序列)MLC编程
图7A-7C示出了编程总体4个状态的存储器单元的示例。图7A示出了可编程为分别表示存储器状态“0”、“1”、“2”和“3”的阈值电压的四个明确的分布的总体的存储器单元。图7B示出了用于擦除的存储器的“擦除的”阈值电压的初始分布。图7C示出了在多个存储器单元已经被编程之后的存储器的示例。本质上，单元初始地具有“擦除的”阈值电压并且编程将使其移动到通过验证水平vV1、vV2和vV3划分的三个区域之一的更高的值。以此方式，每个存储器单元可以被编程到三个编程的状态“1”、“2”和“3”之一或者在“擦除的”状态中保持未编程的。由于存储器被更多地编程，如图7B所示的“擦除的”状态的初始分布将变得更窄并且擦除的状态由“0”状态表示。
2位编码具有可以被用于表示四个存储器状态的每一个的较低位和较高位。例如，“0”、“1”、“2”和“3”状态分别由“11”、“01”、“00”和“10”表示。2位数据可以通过在“完全排序”模式中感测而从存储器中被读取，在所述“完全排序”模式中所述2位通过分别相对于在三个子通道(sub-pass)中的读取划分阈值的值rV1、rV2和rV3感测而被一起感测。
3-DNAND结构
传统二维(2-D)NAND阵列的替换布置是三维(3-D)阵列。与沿着半导体晶片的平面表面形成的2-DNAND阵列相比，3-D阵列从晶片表面向上延伸并且通常包括从晶片表面向上延伸的存储器单元的堆栈或者列。各种3-D布置是可能的。在一个布置中，NAND串垂直地形成，其中一端(例如源极)在晶片表面处并且另一端(例如漏极)在顶部上。在另一布置中，NAND串以U-形状形成，使得NAND串的两端在顶部是可接近的，从而促进这种串之间的连接。
图8示出了沿着垂直的方向延伸的NAND串701的第一示例，即在z-方向上延伸，垂直于基板的x-y平面。存储器单元形成在垂直的位线(局部位线)703穿过字线(例如WL0、WL1等)的地方。局部位线和字线之间的电荷俘获层贮存电荷，这影响耦接到由其围绕的垂直的位线(沟道)的字线(栅极)形成的晶体管的阈值电压。这种存储器单元可以通过形成字线的堆栈并且然后蚀刻将形成存储器单元的存储器孔而形成。然后，存储器孔沿着电荷俘获层排列并且填充适当的局部位线/沟道材料(用合适的介电层以用于隔离)。
至于平面NAND串，选择栅极705、707，位于所述串的任一端处以允许NAND串被选择性地连接到外部元件709、711或者从外部元件709、711隔离。这种外部元件通常是导线，诸如服务大量NAND串的共同源极线或位线。垂直的NAND串可以以类似于平面NAND串的方式操作，并且SLC和MLC操作两者是可能的。尽管图8示出了具有32个单元(0-31)串联连接的NAND串的示例，NAND串中的单元的数量可以是任意合适的数量。为了清晰而未示出所有的单元。应理解的是，额外的单元被形成在字线3-29(未示出)与局部垂直的位线相交处。
不严格地说，3DNAND阵列可以将图5和6的各个结构50和210倾斜向上以垂直于x-y平面而形成。在该示例中，每个y-z平面对应于图6的页结构，其中具有m个这种平面在不同x位置处。(全局)位线、BL1-m的每一个穿过顶部排列到相关联的感测放大器A1-m。字线、WL1-n以及源极和选择线SSL1-n和DSL1-n然后被排列在x方向上，其中NAND串在底部连接到共同源极线CSL。
图9-12观察NAND型(更具体地“BiCS”型)的指定单片三维(3D)存储器阵列，其中更具体地，一个或多个存储器装置级形成在单个基板之上。图9是这种结构的一部分的斜投影，示出了对应于图5中的页结构的两个的部分，其中，取决于实施例，这些的每一个可以对应于分开的块或者是相同的块的不同“触指”。这里，替代于NAND串位于共同y-z平面中，它们在y方向上挤在一起，使得NAND串在x方向有些交错。在顶部上，NAND串沿着跨过在x方向上排列的阵列的多个这种分支的全局位线(BL)而连接。这里，全局共同源极线(SL)也在x方向上排列穿过多个这种结构，并且在NAND串的底部连接到源极，所述NAND串由作为单独的触指的局部共同源极线的局部互联(LI)连接。取决于实施例，全局源极线可以跨过整个或者仅部分的阵列结构。替代于使用局部互联(LI)，变化可以包括以U型结构形成的NAND串，其中所述串自身的一部分向上排列。
在图9的右边是来自左边的结构的垂直的NAND串的一个的元件的表示。多个存储器单元通过漏极选择栅极SGD在顶部处连接到相关联的位线BL，并且通过相关联的源极选择栅极SDS连接到相关联的局部源极线LI、到全局源极线SL。有具有比存储器单元的更长的长度的选择栅极通常是有益的，其中这可以通过具有串联的几个选择栅极而可替代地实现(如在于2013年6月24日提交的美国专利申请号13/925，662中所描述的)，有助于更加统一的层的处理。此外，选择栅极是可编程的以调节它们的阈值水平。该示例性实施例还包括在端部的不被用于贮存用户数据的几个伪单元，由于它们靠近选择栅极使得它们更加易于被干扰。
图10示出了示例性实施例中的两个块的结构的顶视图。示出了两个块(上面的BLK0、下面的BLK1)，每一个具有从左向右排列的四个触指。每一级的字线和选择栅极线也从左向右排列，其中相同的块的不同触指的字线被共同连接在“平台(terrace)”处，并且然后通过在WLTr处的字线选择栅极接收它们各个的电压电平。在块中的给定层的字线也可以共同地连接在离开平台的远侧上。选择的栅极线对于每一级可以是单独的，而不是共同的，允许所述触指被单独地选择。位线被示出为在页中上下排列并且连接到感测放大器电路上，其中，取决于实施例，每个感测放大器可以对应于单个位线或者被多工复用到几个位线。
图11示出了一个块的侧视图，也是具有四个触指。在该示例性实施例中，在NAND串的任一端部处的选择栅极SGD和SGS包括都形成在CPWELL之上的四层，其中字线WL在其间。通过将其选择栅极设置到电平(level)VSG来选择给定触指，并且根据操作来偏置字线，诸如用于选择的字线的读取电压(VCGRV)和用于未选择的字线的读取-通过电压(VREAD)。然后，未选择的触指可以通过相应地设置它们的选择栅极而被截止。
图12示出了单独的单元的一些细节。介电核排列在垂直的方向上并且由沟道硅层围绕，而所述沟道硅层依次被隧道介电(TNL)、并且然后电荷俘获介电层(CTL)围绕。单元的栅极在这里由钨形成，钨由金属阻挡层围绕并且通过阻隔氧化物和高K层与电荷俘获层隔离开。
用于存储器操作参数的快速适应性整理(trimming)
在非易失性存储器装置的操作中，以上所描述的以及更加一般地两者，涉及多个参数。例如，看上述的NAND存储器，在读取操作中存在施加到选择的字线的与不同数据状态相关联的电压电平；有时用在二进制读取操作中的不同读取水平；施加到NAND串的未选择的字线的偏置水平，其中这些可能取决于未选择的字线的位置而不同；在阱结构上的电平设置；等。在写入操作期间、在验证操作期间，存在于用于读取操作的相同类型的感测参数，以及与脉冲阶段相关联的参数：施加到选择的字线的脉冲的幅度以及沿着位线、阱和未选择的字线的偏置。写入操作也可以具有与脉冲的最大数量相关联的参数，在多少个脉冲之后开始(和停止)验证不同数据状态，允许多少损坏的位等。擦除参数可以类似地包括施加到阱的擦除电压、位线水平、允许的擦除循环的数量、其中跳过擦除-验证操作的循环的数量、以及被忽略擦除-验证(ignoredforerase-verify)的损坏的位的数量。
用于这些各种参数的最佳值通常取决于损耗的数量或操作条件，其中损耗通常依照一块所经历的编程-擦除周期的数量或与装置的在寿命终止(EOL)之前所剩余的时间有关的其它“健康”测量来特征化。随着NAND存储器的规模减小，控制器需要基于块所经历的损耗量使用用于不同块的这些参数的不同组的整理值，以便于满足耐受性和性能要求。需要被更新以用于读取/编程/擦除操作的参数/整理的数量根据NAND的每一代而增加。
存在用于处理此的几个技术。不同参数组可以被保持在控制器上，诸如在其ROM存储器中，并且控制器可以在每个编程/读取/擦除操作之前更新在NAND寄存器中的参数值；但是，这可能由于当参数被转移时操作可能被限制而导致性能损耗。替换的布置是使NAND芯片贮存需要由控制器适应性地改变的每个参数的多组，其中控制器然后指示这些参数组的哪个可以由NAND选择以用于指定编程/读取/擦除操作。该方法导致在NAND中的大面积的损失，并且从而需要限制将被改变的参数的数量。
为了改善该情况，在该章节的技术中，控制器发出序列(sequence)以在发出读取或擦除命令之前将数据输入到与位线相关联的转移数据锁存器中。这里的数据值是需要被更新以用于指定读取/擦除操作的固定数量的参数的值。当发出该前缀序列时，参数值被加载到NAND中的固定的数据锁存器组中。例如，如果存储器倾向于更新参数的10个字节，则10个字节的数据转移锁存器将被该序列写入。
在进一步讨论技术之前，关于图13可以描述数据锁存器结构的更多的细节，其描述了读取/写入堆栈的一个实施例的一些细节。每个读取/写入堆栈400并行操作在一组k位线上。如果一页具有p＝r*k位线，将存在r个读取/写入堆栈，400-1、…、400-r。实质上，架构是：k个感测模块的每个堆栈由共同处理器500服务以便于节省空间。共同处理器500基于在那些锁存器中的电流值和来自状态机412的控制来计算将贮存在感测模块480处的以及在数据锁存器430处的锁存器中的更新的数据，所述状态机412是芯片上控制器410的一部分。共同处理器的详细的说明已经在美国专利申请公布号US-2006-0140007-A1中公开。并行操作的整条的分区的读取/写入堆栈400允许沿着一行的p单元的一块(页)被并行读取或编程。因此，对于单元的整行将存在p个读取/写入模块。由于每个堆栈服务k个存储器单元，从而读取/写入堆栈在条中的总数量由r＝p/k给出。例如，如果r是在条中的堆栈的数量，则p＝r*k。一个示例存储器阵列可以具有p＝150000、k＝8，并且从而r＝18750。
每个读取/写入堆栈，诸如400-1，基本上包含并行服务k个存储器单元的分段的感测模块480-1到480-k的堆栈。页控制器410通过线411向读取/写入电路370提供控制和时间信号。页控制器自身通过线311取决于存储器控制器310。在每个读取/写入堆栈400之中的通信由互联堆栈总线431实现并且由页控制器410控制。控制线411提供从页控制器410到读取/写入堆栈400-1的组件的控制和时钟信号。在一个示例中，堆栈总线被分为用于共同处理器500和感测模块480的堆栈之间的通信的SABus422，以及用于处理器和数据锁存器430的堆栈之间的DBus423。
数据锁存器430的堆栈包括数据锁存器430-1到430-k，每一个用于与所述堆栈相关联的每个存储器单元。I/O模块440使得数据锁存器能够通过I/O总线231与外部交换数据。这些数据锁存器430每一个与页的位线相关联并且可连接到I/O总线，所述数据锁存器430用于在存储器单元和I/O总线之间转移数据，但是在这里被额外地用于转移操作参数组。当数据锁存器被用以此时，其在这里被称为“快速适应性整理”模式。
可以将开关增加到NAND装置以指示其处于快速适应性整理模式中。当该开关导通时，读取/擦除操作将在开始读取/擦除操作之前将参数值从数据转移锁存器转移到在NAND装置上的相应参数寄存器。从XDL数据锁存器向参数寄存器转移参数的操作可以与高电压斜升操作并行执行，所述高电压斜升操作由NAND在读取/编程/擦除操作的开始时执行。这样不存在用于转移的额外的时间损失。
可以设计该模式的独立的变化使得控制器可以发出一系列命令、地址和数据以将数据加载到转移数据锁存器中，并且然后NAND将忙于将这样值转移到参数锁存器中。一旦转移完成并且NAND返回到就绪状态，可以使用更新的整理进行编程几页数据的缓存编程序列。
可以设计该模式的另一变化使得控制器将参数值以及它们的补码加载到数据锁存器中，并且NAND装置在将其加载到寄存器中之前在每个参数值及其补码之间检查(使用XNOR操作)。
对于任何这些变化，可以更新操作参数的整理而没有任何额外的面积损失、同时相比于现有方法给出更好的性能。不同整理值可以被保持在控制器电路上，例如在其ROM存储器(122，图1)中，并且然后首先转移到数据锁存器430，并且然后到芯片上控制器410的寄存器(REG413)中，以由状态机412和其它芯片上控制逻辑在读取、写入和擦除操作期间使用。
图14A和14B是示出用于例如读取或擦除操作的在NAND中加载N个字节的参数值的流程图。图14A是用于没有上段的XNOR检查的情况。所述流程在701处以开始读取/擦除状态机开始。在703处，第一N个字节从数据锁存器的N个字节转移到参数寄存器，其中这可以与将高电压斜升到操作水平并行执行。在705处，使用参数的实际操作开始。
图14B是包括用于读取或擦除操作的XNOR检查的流程。所述流程在801处通过启动状态机而开始，并且在803处将循环计数K设置为1。接下来的转移和检查操作可以与高电压的斜升并行执行。在805处，取回第K个参数及其补码，并且在807处进行XNOR以在809处查看其是否损坏。如果参数及其补码损坏，所述状态被标记为坏的，并且该过程退出；如果通过了，在813处参数值被加载进寄存器。在815处，检查K的值，并且如果有更多的值，K在817处增加并且重复该循环；如果K处于最终值(N)，然后操作可以在815处开始。
一旦加载参数，可以开始命令。例如，在读取命令中，命令可以包括参数数据、区分常规读取和适应性整理的读取的前缀和将被读取的地址。参数被从锁存器转移到寄存器，并且数据的指定页被读出到感测放大器中。同时，可以接收第二这种读取命令，并且将其参数从锁存器转移到寄存器。然后，数据的第一页可以从内部数据锁存器被转移到XDL转移锁存器，在此之后当第二页被读取到感测放大器时，所述数据的第一页可以被送出到控制器，并且一旦第一页被转移出，可以接收第三这种读取命令。
在擦除的情况中，擦除命令序列将包括参数组，然后，所述参数组从锁存器转移到寄存器，在此之后使用参数开始在指定一个或多个块上的擦除操作。
对于写入操作，由于数据锁存器被用于发送页数据，控制器不连同用于写入页数据的命令序列一起发送所述操作参数组。相反，控制器可以首先发出命令的序列以将操作参数发送到锁存器中，并且以“独立”突发模式(“stand-alone”burstmode)将它们写入到NAND寄存器中。一旦完成此，控制器将发出命令的序列，并且相应的页数据将被编程到阵列中。由于通常在相同的块上顺序地并且背对背式(backtoback)地完成写入操作，控制器可以一次实现参数的突发写入，并且然后在缓存模式中发出几个背对背式编程操作命令。
就实现方式而言，增加的参数或前缀命令可被用于使存储器区分该模式与常规读取/擦除模式。使用该模式可以改变的参数可以被组合在一起以具有顺序的编址。如关于图14B所描述的，在该模式控制器的变化中将参数值及其补码加载进XDL，并且NAND在将参数值加载到寄存器中之前检查它们之间的XNOR，其中，在XNOR不通过(fail)的情况中，所述状态应该被标记为“损坏”(811，图14B)。对于写入，支持锁存器到参数功能的该模式的独立变化是有益的，而在另一变化中，替代于锁存器可以使用一组临时寄存器以用于接收参数值，其中该组的临时寄存器可以由不同NAND功能共享以实现更好的面积利用。在多平面(plane)操作的情况中，参数值可以被发送到指定平面的锁存器，所述指定平面诸如平面-0，而对于单个平面操作，参数值可以被发送进选择的平面锁存器中。
结论
在前述章节中描述的布置相对于之前的布置具有多个优点。因为它可以通过最少的时间损失而改变有关读取/擦除的参数，并且在高速运转中它允许更加频繁地改变这些整理值。此外，由于不需要在存储器电路上增加额外的寄存器，这可以节约面积。此外，相对于传统的参数写入，控制器可以发出更少的命令，使用更少的地址周期，并且这些由于被发送到数据锁存器中，所以参数值可以高速地加载到NAND存储器中。此外，当NAND存储器在多裸芯封装中的一个裸芯上更新整理时，控制器可以选择在相同封装中的另外的裸芯中执行另外的操作，从而提高并行性并且改善系统性能。
前述详细的描述已为了说明和描述的目的而被呈现。其并非意欲是穷举性的或者将上述限制到所公开的精确形式。鉴于上述教导，许多修改和变化时可能的。所述的实施例被选中以便于阐释所涉及的原理及其实际应用，从而使他人能够在最好地使用各种实施例以及具有合适于所计划的指定使用的各种修改。所意欲的是所述范围由所附权利要求定义。

Claims (31)

1.一种非易失性存储器电路，包括：
沿位线连接的非易失性存储器单元的阵列；
数据总线；
连接到所述阵列的读取/写入/擦除电路，包括可连接到所述位线的数据锁存器和用于在所述数据总线和所述阵列之间转移数据的数据总线；
用于贮存操作参数的寄存器；以及
连接到所述读取/写入/擦除电路的控制电路，其中，响应于接收包括操作参数组的指定命令序列，在由所述读取/写入/擦除电路使用所接收的操作参数组执行所述指定命令序列的后续部分之前，所述存储器电路将所接收的操作参数组加载到所述数据锁存器中并且之后将所接收的操作参数组从所述数据锁存器转移到所述寄存器。
2.如权利要求1所述的非易失性存储器电路，其中以数据/数据补码格式接收所述操作参数组，并且所述控制电路通过在将操作参数值转移到所述寄存器之前将所述操作参数值与各自的补码值比较来检查所述参数值。
3.如权利要求1所述的非易失性存储器电路，其中所述指定命令序列包括用于读取数据的指定页的命令，并且所述操作参数组包括用于将数据的所述指定页从所述阵列读取到所述数据锁存器的参数。
4.如权利要求3所述的非易失性存储器电路，其中数据的所述指定页对应于沿着所述存储器阵列的第一字线的存储器单元，并且所述操作参数组包括在读取数据的所述指定页期间施加到所述第一字线的电压电平。
5.如权利要求4所述的非易失性存储器电路，其中根据NAND型架构形成所述存储器阵列，并且所述操作参数组包括在读取数据的所述指定页期间施加到所述第一字线所属于的NAND块的其它字线的电压电平。
6.如权利要求3所述的非易失性存储器电路，其中所述存储器阵列被形成在阱结构之上，并且所述操作参数组包括在读取数据的所述指定页期间所述阱被设置到的电压电平。
7.如权利要求1所述的非易失性存储器电路，其中所述指定命令序列包括指定用于将由所述序列的一个或多个后续命令指定的一个或多个页的数据从所述数据锁存器写入到所述阵列的参数的命令。
8.如权利要求7所述的非易失性存储器电路，其中数据的所述指定页的每一个对应于沿着所述存储器阵列的相应字线的存储器单元，并且所述操作参数组包括在向相应字线写入期间施加到所述相应字线的编程脉冲的电压电平。
9.如权利要求8所述的非易失性存储器电路，其中根据NAND型架构形成所述存储器阵列，并且所述操作参数组包括施加到没有被施加所述编程脉冲的NAND块的字线的电压电平。
10.如权利要求7所述的非易失性存储器电路，其中数据的所述指定页的每一个对应于沿着所述存储器阵列的相应字线的存储器单元，并且所述操作参数组包括在向相应字线写入期间施加到所述相应字线的验证操作的电压电平。
11.如权利要求10所述的非易失性存储器电路，其中根据NAND型架构形成所述存储器阵列，并且所述操作参数组包括在所述验证操作期间施加到所述NAND块的未选择的字线的电压电平。
其中所述存储器阵列被形成在阱结构之上，并且所述操作参数组包括在所述写入一个或多个页的数据期间所述阱被设置到的电压电平。
12.如权利要求1所述的非易失性存储器电路，其中所述指定命令序列包括用于擦除所述存储器阵列的指定块的命令，并且所述操作参数组包括用于在擦除所述指定块时使用的参数。
13.如权利要求12所述的非易失性存储器电路，其中所述存储器阵列被形成在阱结构之上，并且所述操作参数组包括在所述擦除所述指定块期间所述阱被设置到的电压电平。
14.如权利要求12所述的非易失性存储器电路，其中所述操作参数组包括在所述擦除所述指定块期间所述位线被设置到的一个或多个电压电平。
15.如权利要求12所述的非易失性存储器电路，其中所述擦除指定块包括施加多个擦除电压脉冲，并且所述操作参数组包括允许的脉冲的最大数量。
16.如权利要求15所述的非易失性存储器电路，其中所述操作参数组包括了不包括后续的擦除验证操作的脉冲的数量。
17.如权利要求15所述的非易失性存储器电路，其中所述操作参数组包括用于擦除所述指定块的损坏的位的最大数量。
18.如权利要求1所述的非易失性存储器电路，其中根据NAND型架构形成所述阵列。
19.如权利要求18所述的非易失性存储器电路，其中所述存储器电路是单片二维半导体存储器装置，其中所述存储器单元被布置在硅基板之上的单个物理级中、并且包括电荷贮存介质。
20.如权利要求18所述的非易失性存储器电路，其中所述存储器电路是单片三维半导体存储器装置，其中所述存储器单元被布置在硅基板之上的多个物理级中、并且包括电荷贮存介质，并且所述位线相对于所述基板在水平方向上排列。
21.一种非易失性存储器系统，包括：
存储器电路，包括：
沿位线连接的非易失性存储器单元的阵列；
数据总线；
连接到所述阵列的读取/写入/擦除电路，包括可连接到所述位线的数据锁存器和用于在所述数据总线和所述阵列之间转移数据的数据总线；
用于贮存操作参数的寄存器；以及
连接到所述读取/写入/擦除电路的读取/写入/擦除控制逻辑，以及
存储器控制器电路，连接到所述存储器电路以控制所述存储器电路和连接到所述存储器系统的主机之间的数据转移并且管理在所述存储器电路上的数据的贮存，
其中，响应于存储器电路从所述存储器控制器电路接收包括操作参数组的指定命令序列，在由所述读取/写入/擦除电路使用所接收的操作参数组执行所述指定命令序列的后续部分之前，所述存储器电路将所接收的操作参数组加载到所述数据锁存器中并且之后将所接收的操作参数组从所述数据锁存器转移到所述寄存器。
22.如权利要求21所述的非易失性存储器系统，其中以数据/数据补码格式接收所述操作参数组，并且所述控制电路通过在将操作参数值转移到所述寄存器之前将所述操作参数值与各自的补码值比较来检查所述参数值。
23.如权利要求21所述的非易失性存储器系统，其中所述指定命令序列包括用于读取数据的指定页的命令，并且所述操作参数组包括用于将数据的所述指定页从所述阵列读取到所述数据锁存器的参数。
24.如权利要求21所述的非易失性存储器系统，其中所述指定命令序列包括指定用于将由所述序列的一个或多个后续命令指定的一个或多个页的数据从所述数据锁存器写入到所述阵列的参数的命令。
25.如权利要求21所述的非易失性存储器系统，其中所述指定命令序列包括用于擦除所述存储器阵列的指定块的命令，并且所述操作参数组包括用于擦除所述指定块的参数。
26.如权利要求21所述的非易失性存储器系统，其中根据NAND型架构形成所述阵列。
27.如权利要求26所述的非易失性存储器系统，其中所述存储器电路是单片二维半导体存储器装置，其中所述存储器单元被布置在硅基板之上的单个物理级中并且包括电荷贮存介质。
28.如权利要求26所述的非易失性存储器系统，其中所述存储器电路是单片三维半导体存储器装置，其中所述存储器单元被布置在硅基板之上的多个物理级中、并且包括电荷贮存介质，并且所述位线相对于所述基板在水平方向上排列。
29.如权利要求21所述的非易失性存储器系统，其中所述存储器控制器电路保持多个操作参数组，其中所述存储器控制器电路从所述多个操作参数组选择所接收的操作参数组。
30.如权利要求21所述的非易失性存储器系统，其中所述存储器控制器保持所述存储器阵列的物理地址经历的编程周期的数量的计数，并且基于由所述指定命令序列的后续部分指定的物理地址经历的编程周期的数量来选择所接收的操作参数组。
31.如权利要求21所述的非易失性存储器系统，其中所述存储器控制器保持所述存储器阵列的物理地址经历的编程周期的数量的计数，并且基于与由所述指定命令序列的后续部分指定的物理地址相关联的位误码率来选择所接收的操作参数组。
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