CN107871525B - 半导体存储装置及连续读出方法 - Google Patents

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Abstract

本发明提供了半导体存储装置及连续读出方法，本发明的闪存100具有存储单元阵列110，选择存储单元阵列110的页且将选择页的数据在页缓冲器/感测电路180读出的页读出单元，及控制页的连续读出的控制单元150。控制单元150，在相关于连续读出结束的命令被输入的场合中使连续读出结束，且在相关于连续读出结束的命令没有被输入的场合中使连续读出继续执行，在连续读出继续执行中时，即使芯片选择信号CS被触发，可以没有页数据读出命令的输入而进行连续读出。

Description

半导体存储装置及连续读出方法
技术领域
本发明是有关于闪存等的半导体存储装置，特别是有关于对半导体存储装置的一页或多页的连续读出。
背景技术
相较于NOR型闪存，NAND型闪存能实现高积集度的存储单元阵列，因此适合储存影像数据及音乐数据等的大容量数据。另一方面，由于必须进行从存储单元阵列到页缓冲器的数据读出，相较于NOR型闪存，读出所需要的时间变长。
近年的闪存，搭载以少量端子寻求输入出数据的高速化的串列接口的情形也增加了。串列接口中，例如有需要8位的命令码及24位的地址的标准串行外设接口(SPI)。专利文件1揭示不须变更SPI的协议而扩张地址能力的串列闪存。
先前技术文件
专利文件
专利文件1特开2015-8021号公报
发明内容
发明要解决的问题
NOR型闪存能使用像是所谓的爆发模式(burst mode)进行数据的连续读出。图1A是表示此种闪存的连续读出动作的时序图。芯片选择信号CS成为低位准时，闪存成为活化(active)，例如与串列时脉的上升缘同步而从输入端子被输入读出命令和地址。闪存将地址自动地增加，依序将读出的数据与串列时脉的下降缘同步而从输出端子输出。芯片选择信号CS成为高位准时，闪存成为非选择(待命状态)，数据的连续读出被停止。
另一方面，为谋取与NOR型串列闪存的互换性，而在NAND型闪存中搭载串列接口已经被实用化。NAND型闪存和NOR型闪存不同，必须从存储单元阵列的页将数据暂时读出于页缓冲器/感测电路，而需要有为此目的的特有命令或指令。以下，将此特有命令称为“页数据读出命令”。因此，在于NAND型闪存中进行连续读出的场合中，输入页数据读出命令和开始读出的页地址，在相当于从存储单元阵列的页的数据读出期间的延迟(latency)之后，一定要输入用以使页缓冲器/感测电路所保持的数据输出的读出命令。
为了连续地执行数据的串列输入/串列输出，NAND型闪存具有数据暂存器(或快取暂存器)，以保持从页缓冲器/感测电路被转送的数据，通过页缓冲器/感测电路和数据暂存器构成2段的管线。于连续读出中，页自动地被增加，依序页数据被转送至页缓冲器/感测电路，这期间被保持在数据暂存器的数据同步于串列时脉而被串列输出至外部。
图1B是显示NAND型闪存的连续读出动作的时序图。芯片选择信号CS成为低位准时，从主机装置，8位的页数据读出命令(例如“13h”)和16位的页地址PA(用以选择区块及页的列地址)被输入，在相当于存储单元阵列的选择页的数据被转送至页缓冲器/感测电路的时间的延迟之后，用以连续读出的8位的读出命令和16位的地址(这是连续读出场合中空的虚拟地址)被输入。NAND型闪存通过此一连串的命令和地址的输入而成为连续读出模式，被输入的页地址PA自动地被增加，依序被读出的页数据与串列时脉同步而被串列输出至外部。在芯片选择信号CS是低位准的期间中，亦即连续读出模式的期间，闪存不须要页数据读出命令及页地址PA的输入。
芯片选择信号CS成为高(H)位准时，结束连续读出动作。在连续读出再开始的场合，芯片选择信号CS设定为低(L)位准，再次输入页数据读出命令“13h”及页地址PA，在一定的延迟之后，输入用于连续读出的读出命令及地址。如此，芯片选择信号CS被触发(toggled)时连续读出模式结束。
又，在搭载串列接口的闪存的一般使用样态中，能一次读出的数据大小受限于主机装置侧的CPU的快取暂存器的大小。亦即，来自闪存的数据使CPU的快取暂存器充满时，主机装置将芯片选择信号CS设为H位准，使闪存的连续读出停止，在此期间，CPU处理被保持在快取暂存器的数据。CPU的数据处理结束时，主机装置将芯片选择信号设为L位准，再次存取闪存以开始连续读出。
图2显示CPU的快取暂存器是1K字节(Byte)时，将10K字节的数据从NOR型闪存读出时的关系。闪存被输入用于连续读出的命令及地址时，从闪存输出数据给主装置，数据大小成为1K字节时，主机装置将芯片选择信号CS设定为H位准，在此期间处理被保持在快取暂存器的1K字节的数据。接着，主机装置将芯片选择信号CS设定为L位准，再次输出用于连续读出的命令及地址，且接收来自闪存1K字节的数据。
在NAND型闪存中执行连续读出的场合中，合意的是得到与NOR型闪存的高互换性，且在芯片选择信号CS触发时，和NOR型相同的命令及地址的输入。
本发明的目的为提供解决此等已知问题、及谋求连续读出的高速化的半导体存储装置。
解决问题的手段
本发明的半导体存储装置具有存储单元阵列；页读出单元，选择前述存储单元阵列的页、且将选择页的数据读出于数据保持部；以及，控制单元，控制通过前述页读出单元进行的页的连续读出；其中，前述控制单元，当输入的命令是相关于连续读出结束的命令时，使连续读出结束。
相关于前述连续读出结束的命令，较佳的是相关于编程的命令、相关于擦除的命令、或预先决定的命令。前述控制单元较佳的是，继续连续读出模式直到相关于前述连续读出结束的命令被输入，在前述连续读出模式继续的期间，没有输入用以使前述页读出单元执行的页读出命令而可进行连续读出。前述控制单元较佳的是，在非连续读出模式的场合中，可回应外部控制信号被去能而使连续读出结束，并且在连续读出模式的场合中，前述外部控制信号被去能之后被使能时，可不需页数据读出命令的输入而进行连续读出。前述控制单元较佳的是，在连续读出模式的场合中，存储前述外部控制信号被去能时的页地址和行地址，且通过前述页读出单元使被读出数据的保持继续，在前述外部控制信号被使能时，基于所存储的页地址和行地址，使通过前述页读出单元而被保持的数据输出。较佳的是，连续读出时前述页读出单元最初选择的页，基于被输入的页地址而被指定。较佳的是，连续读出时前述页读出单元最初选择的页，基于预先决定的页地址而被指定。较佳的是，前述预先决定的页地址是在电源被供给时从存储单元阵列最初读出的页地址。
本发明的NAND型闪存中的页的连续读出方法，监视相关于连续读出结束的命令是否被输入；在相关于连续读出结束的命令被输入的场合中使连续读出结束，且在相关于连续读出结束的命令没有被输入的场合中使连续输出模式继续；于连续输出模式继续中，可不须页数据读出命令的输入而连续读出。
发明的效果
依据本发明，回应相关于连续读出结束的命令而使连续读出结束，所以能使连续读出模式继续，直到相关于连续读出结束的命令被输入，在此期间，即使连续读出被暂时中断，在其后没有页数据读出命令也能重新始连续读出。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1A是用以说明NOR型闪存的连续读出动作的概略的图；图1B是用以说明对应串列界面的NAND型闪存的连续读出动作的概略的图。
图2是用以说明具有串列界面功能的闪存的一般使用样态的图。
图3显示本发明实施例的系统结构。
图4显示对应本发明实施例的串列界面的NAND型闪存的结构。
图5显示NAND串的结构。
图6显示NAND型闪存动作时被施加的偏压电压的表。
图7A、图7B是用以说明本实施例的闪存在连续读出动作时的页缓冲器/感测电路的栓锁电路及数据暂存器的动作的图。
图8是用以说明本发明第1实施例的闪存的连续读出动作的流程图。
图9是用以说明有关于本发明第1实施例的连续读出结束的命令的输入的图。
图10A是用以说明依据本发明第1实施例的闪存的连续读出动作时的时序的图；图10B是用以说明依据本发明第2实施例的闪存的连续读出动作时的时序的图。
图11是用以说明本发明第2实施例的闪存的连续读出动作的流程图。
附图标号：
10 系统
20 主机装置
Ax 列地址信息
Ay 行地址信息
100 闪存
110 存储单元阵列
120 输入出缓冲器
130 数据暂存器
140 地址暂存器
150 控制单元
160 字线选择电路
170 页缓冲器/感测电路
180 行选择电路
MC1-MC64 存储单元
NU NAND串
TS 源极线侧选择晶体管
TD 位线侧选择晶体管
SL 源极线
GBL 位线
SGD-SGS 选择栅极线
具体实施方式
以下，关于本发明的实施样态，将参照图式作详细说明。本发明的半导体存储装置，是能够将NAND型闪存或此类闪存嵌入的半导体存储装置。在较佳的样态中，NAND型闪存具有串列接口。但是NAND型闪存可以不具有串列接口和并列接口的双方。串列接口，例如包括用以输入串列时脉SCK的端子、用以输入串列数据的端子、用以输出串列数据的端子、用以执行芯片选择的端子、用以执行写入保护的端子、电源Vdd及GND用的端子等。输入串列数据的端子与输出串列数据的端子的位宽度不限于×1，亦可以是×4、×8。于串列接口中，当芯片选择信号CS被断言为低位准时，与外部串列时脉SCK同步以执行数据的输入出、命令及地址的输入。
实施例
接着说明本发明的实施例。图3是相关于本发明实施例的系统的一例子。本实施例的系统10包括主机装置20、NAND型的闪存100。闪存100通过像是SPI的串列接口而连接主机装置20。主机装置20，例如为处理器、控制器、电脑。系统10可以是封装化的半导体装置、电脑装置、电脑系统、存储装置、存储系统的全部或一部分。
图4显示本实施例的NAND型闪存100的结构。闪存100包括存储单元阵列110、输入出缓冲器120、数据暂存器130、地址暂存器140、控制单元150、字线选择电路160、页缓冲器/感测电路170、行选择电路180。存储单元阵列110由配置成行列状的多个存储单元形成；输入出缓冲器120连接外部端子。数据暂存器130，从输入出缓冲器120接收数据或对输入出缓冲器120输出数据。地址暂存器140，接收来自输入出缓冲器120的地址数据。控制单元150，基于来自输入出缓冲器120的命令(指令)和外部控制信号(芯片选择信号CS、写入保护信号WP)控制读出、编程、擦除等。字线选择电路160，将来自地址暂存器140的列地址信息Ax解码，且基于解码结果执行存储单元阵列110的区块及页的选择等。页缓冲器/感测电路170，保持通过位线所读出的数据、保持通过位线所编程的数据等。行选择电路180，将来自地址暂存器140的行地址信息Ay解码，且基于该解码结果执行位线的选择等。又，在此虽未图示，但闪存100可包括内部电压产生电路，以产生用于数据的读出、编程(写入)及擦除等所必须的电压(编程电压Vpgm、通过电压Vpass、读出电压Vread、擦除电压Vers(包含擦除脉冲))。
存储单元阵列110包括多个区块(例如区块0～区块1023)，在1个区块中，如图5所示，将由多个存储单元串联连接成的NAND串NU，在列方向配置n+1个(例如2KB)。1个NAND串NU，包括串联连接的多个存储单元MCi(i＝1、2、3…、64)、连接于在一方的端部的存储单元MC64的漏极侧的位线侧选择晶体管TD、连接于存储单元MC1的源极侧的源极线侧选择晶体管TS。位线侧选择晶体管TD的漏极连接对应的1个位线GBL源极线侧选择晶体管TS的源极连接共同的源极线SL。
图6显示在闪存的各动作时间所施加的偏压电压的一例表。于读出动作，施加某正的电压至位线，施加某电压(例如0V)至所选择的字线，施加通过电压Vpass(例如4.5V)至非选择字线，施加正的电压(例如4.5V)至选择栅极线SGD、SGS，将位线侧选择晶体管TD及源极线侧选择晶体管TS导通，将共同源极线SL设为0V。于编程动作，施加高电压的编程电压Vprog(15～20V)至所选择的字线，施加中间电位(例如10V)至非选择的字线，使位线侧选择晶体管TD导通，使源极线侧选择晶体管TS关闭，对位线GBL供给对应于数据“0”或“1”的电位。于擦除动作，施加0V至区块内的所选择字线，施加高电压(例如20V)至P阱，通过将浮闸的电子拉引至基板，以区块为单位地擦除数据。
页缓冲器/感测电路170包括锁存电路，用以保持从存储单元阵列110读出的数据及用以保持要编程在存储单元阵列110的数据。此锁存电路可保持1页分的数据(例如，2KB)。
页缓冲器感测电路170的锁存电路，通过可双方向数据转送的转送电路而连接数据暂存器130。数据暂存器130和锁存电路130同相，可保持1页分的数据。锁存电路和数据暂存器130分别具有第1快取部分及第2快取部分，且能将第1快取部分和第2快取部分的数据独立地转送。例如，能将锁存电路的第1快取部分保持的数据转送至数据暂存器130的第1快取部分，将锁存电路的第2快取部分保持的数据转送至数据暂存器130的第2快取部分。
由页缓冲器/感测电路170的锁存电路和数据暂存器130构成2段的管线(pipeline)，藉此能高速化页的连续读出。例如，如图7A所示，在连续地读出区块(P)的页A、页B、…页M时，首先，页A的数据被转送至页缓冲器170的锁存电路LT，接着，此页A数据被转送至数据暂存器130。接着，在被保持于数据暂存器130的数据A被串列输出时，下一页B的数据被转送至锁存电路LT。
图7B显示锁存电路LT及数据存器130的第1快取部分Ca0及第2快取部分Ca1的详细动作。第1快取部分Ca0及第2快取部分Ca1分别停持1/2页的数据，又A0、A1、B0、B1、C0、C1分别是页A、B、C的1/2页。
在序列1，从数据暂存器130的第1快取部分Ca0输出页数据A0，在序列2，从数据暂存器130的第2快取部分Ca1输出页数据A1。此时，锁存电路LT的第1快取部分Ca0的页数据B0被转送至数据暂存器130的第1快取部分。在序列3，在数据暂存器130的第1快取部分Ca0的页数据B0被输出的期间，锁存电路LT的第2快取部分Ca1的页数据B1被转送至数据暂存器130的第2快取部分。在序列4，在数据暂存器130的第2快取部分Ca1的页数据B1被输出的期间，锁存电路LT的第1快取部分Ca0的页数据C0被转送至数据暂存器130的第1快取部分Ca0。从数据暂存器130读出的数据，同步于内部时脉CLK而转送至输入出缓冲器120，被转送的数据，同步于外部串列时脉SCK而从外部输出端子被串列输出。
本实施例的闪存100，可对应与连续读出的结束有关的命令，在连续读出的结束有关的命令被输出之前，仍继续连续读出模式，当连续读出的结束有关的命令被输出时，结束连续读出。在连续读出模式持续的期间，即使芯片选择信号CS被触发(toggled)，也不会将页数据读出命令及页地址PA输入而可以连续读出，且回应连续读出的结束的命令被输入而结束连续读出。另一方面，本实施例的主机装置20在将连续读出结束时，能在闪存100产生与连续读出的结束有关的命令。
接着说明本发明第1实施例的闪存的连续读出动作。图8是本实施例的连续读出的动作流程图。在芯片选择信号CS被断言为低位准时，主机装置20对闪存100，同步于外部串列时脉SCK将页读出命令(例如“13h”)及页地址PA输入(S100、S110)。图9是数据串列输入至闪存时的时序图。由主机装置20将芯片选择信号CS设为低位准以选选择闪存100；接着，8位的页数据读出命令(例如“13h”)和16位的页地址，则同步于外部串列时脉SCK而被带入闪存的内部。
控制单元150回应页数据读出命令，从存储单元阵列110选择页地址PA所指定的页，藉此所选择页的数据由页缓冲器/感测电路170读出。最初输入的页地址PA成为执行连续读出时的最初的页。
主机装置20，在相当于通过页数据读出命令的读出期间的延迟(latency)之后，发出用于连续读出的命令和地址至闪存100(S120)。此命令和地址又遵循如图9所示的串列输入序列而被带入闪存100的内部。又，在NAND型闪存的连续读出，是从页地址PA所指定的行地址(例如，前头行地址)开始读出，所以在使用连续读出功能的场合中，实际上并不需要行地址而输入虚拟(空)的地址。
控制单元150在输入一串的命令和地址时则转换至连续读出模式(S130)，从页地址PA所指定的页连续地读出页，将读出的数据同步于外部串列时脉SCK而输出至主机装置20。
图10A显示本实施例的连续读出动作的时序图。首先，在读出期间1，如上所述，主机装置20对闪存100输出页数据读出命令“13h”、页地址、连续读出的命令、地址，闪存100从页地址PA指定的页的前头行地址输出数据(在此，从数据Dout 0串列输出)。
主机装置20以快取暂存器接收从闪存100输出的数据(Dout 0～Dout m)，快取暂存器的空闲容量变少时，CPU处理快取暂存器内的数据的期间，将芯片选择信号CS设为H位准(待命期间1)。
芯片选择信号CS成为H位准时，闪存100成为非选择状态且暂时中断连续出，但仍持续连续读出模式(步骤S140)。闪存100，在非连续读出模式的场合，如图1B所示，芯片选择信号CS变成H位准时，页缓冲器/感测电路170所保持的数据为不稳定、或者页缓冲器/感测电路170所保持的数据被重置。亦即，芯片选择信号CS成为高位准时，由于不知在那个页的那个行已完成数据输出，所以作为不稳定或重置而处理，接着在芯片选择信号CS变成低位准时，再次需要页数据读出命令“13h”和页地址PA。
另一方面，在连续读出模式的场合中，控制单元150，在芯片选择信号CS为高位准时存储最后读出的页地址和行地址，此外在待命期间1，不会重置页缓冲器/感测电路170的数据和数据暂存器130的数据，而使其原封不动地保持。页地址例如可保持在字线选择电路160的地址计数器，行地址例如可保持在行选择电路180的地址计数器。控制单元150，在接着芯片选择信号CS转换为低位准、且从主机装置20输入用以连续读出的命令等时，参照所存储的页地址和行地址，从连续读出暂时中断的页的下一个行地址开始数据的输出。因此，主机装置20在连续读出模式继续的场合中，在使芯片选择信号CS触发成为低位准时，不需要使页数据读出命令“13h”和页地址PA输入闪存100。
如图10A的读出期间2所示，闪存100从下一个行地址的数据Dout m+1开始串列输出。如此，连续读出模式继续的期间，主机装置20每次触发芯片选择信号CS，只要让用以连续读出的命令和虚拟地址输入至闪存100，即能够从闪存100接收连续读出的数据。因此，主机装置20不用等待相当于闪存100的页数据的读出期间的延迟Lat，能够立即让用以连续读出的命令和虚拟地址输入。
以后相同地，主机装置20能够使连续读出模式继续，直到接收到所要求的数据。主机装置20在希望结束连续读出动作的场合中，在使芯片选择信号CS触发后，发出相关于连续读出结束的命令给闪存100(S150)。控制单元150，在相关于连续读出结束的命令被输入时，回应该命令以结束连续读出(S170)。相关于连续读出结束的命令，遵循如图9所示的串列输入序列而输入闪存100，在此场合中实际上也不需要地址，所以虚拟地址被串列输入。图10A是显示在接收到主机装置20所要求的一串数据Dout 0～Dout x之后且将芯片选择信号CS设为低位准而选择闪存100之后，输出相关于连续读出结束的命令TER给闪存100的一例子。
在此，相关于连续读出结束的命令，不限制于只用以结束连续读出的专用命令。亦即，相关于连续读出结束的命令，除了专用的命令之外，能够将既存的命令并用。在并用既存的命令的场合中，读出以外的命令，例如相关于编程和擦除的命令可利用在相关于连续读出结束的命令。在相关于编程和擦除的命令被执行时，页缓冲器/感测电路170和数据暂存器130所保持的数据全部被重置，所以此动作实际上等同于非连续读出模式场合的芯片选择信号转换至高位准时的动作。因此，能够将相关于编程和擦除的命令利用在相关于连续读出结束的命令。
控制单元150持续连续读出模式直到相关于连续读出结束的命令被输入，但在执行连续读出直到连续读出的页的最终行地址的期间、且在相关于连续读出结束的命令没有被输入的场合(S150、S160)，在到达装置的最终行地址的时点将连续读出结束(S180)。
如此，通过让闪存100对应相关于连续读出结束的命令，能够让连续读出模式持续直到相关于连续读出结束的命令被输入。连续读出模式持续的期间，芯片选择信号CS即使被触发，主机装置20不会输入页数据读出命令“13h”和页地址PA而能够执行连续读出，因此相较于已知技术能够缩短连续读出的时间，并且能够一方面将CPU的处理时间给予主机装置20一方面减轻主机装置20的负担。此外，通过免除NAND型闪存特有的页数据读出命令“13h”和页地址PA，主机装置20能够利用与NOR型串列闪存相同的命令和地址以执行连续读出，能够提高与NOR型闪存的互换性。
接着，说明关于本发明的第2实施例。闪存100具有在电源开启时，作为电源启动序列以将存储单元阵列110的预先决定的页的数据自动地在页缓冲器/感测电路170读出的功能。例如，在电源启动序列中，一开始存取配置暂存器且遵循其所储存的构成信息而开始动作，此构成数据中，在电源开启时从存储单元阵列最初读出的页地址被设定。第2实施例中，控制单元150于电源开启序列中，将从存储单元阵列最初读出的页地址(以下，方便起见称其为当初页地址)用于页地址PA。
图11显示第2实施例的连续读出动作的流程图。控制单元150监视电源的开启(S200)，当电源开启时取得电源开启序列时的当初页地址(S210)。接着，控制单元150将当初页地址自动地设为页地址PA(S220)，当来自主机装置20用以连续读出的命令和地址被输入时，开始连续读出并转换至连续读出模式(S230)。藉此，主机装置20，即便使芯片选择信号CS触发，不会将页数据读出命令“13h”和页地址PA输入闪存100，能够通过输入用以连续读出的命令(例如“13h”)及虚拟地址，而使连续读出在闪存100中开始(S240)。
以后的步骤S250至S270的动作与图8所示的步骤S150～S170的动作相同，控制单元150，当来自主机装置20的相关于连续读出结束的命令被输入时，结束连续读出(S270)，在相关于连续读出结束的命令没有被输入的场合中，当到达最后页的最终行地址时，继续连续读出模式(S280)。
图10B显示第2实施例的连续读出的时序图。在此应注意，于最初的读出期间1，其与第1实施例的场合不同的是不需要页数据读出命令“13h”和页地址PA的输入。
搭载已知串列接口的NAND型闪存的连续读出模式，当芯片选择信号CS被去能(disable)为高位准时结束。相对于此，搭载本实施例的串列接口的NAND型闪存，在转换至连续读出模式之后直到相关于连续读出结束的命令被输入，连续读出模式仍持续，即使是芯片选择信号CS被触发的场合中，由于没有页数据读出命令“13h”和页地址PA的输入，所以能够使暂时中断的连续读出立即再开始。藉此，缩短连续读出所需要的间，并且能够一方面减轻主机装置的负担一方面提高与NOR型串列闪存的互换性。
又，本发明可适用于存储单元储存2值数据的闪存、或存储单元储存多值数据的闪存的任一者。此外本发明可适用于存储体阵列的NAND串形成在基板表面的2维(2D)型闪存、或NAND串形成在基板表面上的导电层(例如，多晶硅层)的三维(3D)型闪存的任一者。
如上所述虽已详述本发明的较佳实施样态，但是本发明并非限定于特定的实施样态，在申请专利范围所记载的本发明的重点的范围内，是可有各种的变化和修改。

Claims (9)

1.一种半导体存储装置，其特征在于，包括：
存储单元阵列；
页读出单元，选择前述存储单元阵列的页、且将选择页的数据读出于数据保持部；以及
控制单元，基于自主机装置接收的主机读出命令控制通过前述页读出单元进行的多页的连续读出；
其中，前述主机读出命令包括第一部分以及第二部分，前述第一部分包括页数据读出命令以及页地址，前述第二部分包括前述连续读出的命令以及虚拟地址；
其中，在芯片选择信号为低位准的第一读出期间，回应前述主机读出命令触发用于前述连续读出的连续读出模式；
其中，在接续前述第一读出期间的待命期间，回应前述芯片选择信号被触发为高位准，前述连续读出停止；
其中，在接续前述待命期间的第二读出期间，回应前述芯片选择信号被去能为前述低位准，藉由使用前述主机读出命令的前述第二部分而不使用前述主机读出命令的前述第一部分以及不使用行地址，前述连续读出重新开始；以及
其中，前述连续读出模式继续，直到相关于连续读出结束的命令被输入。
2.如权利要求1所述的半导体存储装置，其特征在于，
相关于前述连续读出结束的命令是相关于编程的命令、是相关于擦除的命令、或是相关于预先决定的命令。
3.如权利要求1所述的半导体存储装置，其特征在于，
前述控制单元，在前述连续读出模式的场合中，存储前述芯片选择信号被去能时的前述页地址和前述行地址，且通过前述页读出单元使被读出数据的保持继续，在前述芯片选择信号被触发使能时，基于所存储的前述页地址和前述行地址，使通过前述页读出单元而被保持的数据输出。
4.如权利要求1所述的半导体存储装置，其特征在于，
连续读出时前述页读出单元最初选择的页，基于被输入的前述页地址而被指定。
5.如权利要求1所述的半导体存储装置，其特征在于，更包括
输出单元，回应外部串列时脉而将连续读出的数据串列输出，包括用以保持从前述数据保持部转送的数据的其他的保持单元，在数据从前述其他的保持单元被输出的期间，前述存储单元阵列的选择页的数据被保持在前述数据保持部。
6.如权利要求1所述的半导体存储装置，其特征在于，
前述半导体存储装置为NAND型闪存。
7.一种闪存，其特征在于，包括：
NAND型的存储单元阵列；
页缓冲器，保持从前述存储单元阵列被选择的页被转送的数据、或保持编程数据；
数据暂存器，可接收传送与前述页缓冲器之间双方向的数据；以及
连续读出单元，基于自主机装置接收的主机读出命令连读地读出前述存储单元阵列的多页，且通过前述数据暂存器以同步于串列时脉而串列输出；
其中，前述主机读出命令包括第一部分以及第二部分，前述第一部分包括页数据读出命令以及页地址，前述第二部分包括前述多页的连续读出的命令以及虚拟地址；
其中，在芯片选择信号为低位准的第一读出期间，回应前述主机读出命令触发用于前述连续读出的连续读出模式；
其中，在接续前述第一读出期间的待命期间，回应前述芯片选择信号被触发为高位准，前述连续读出停止；
其中，在接续前述待命期间的第二读出期间，回应前述芯片选择信号被去能为前述低位准，藉由使用前述主机读出命令的前述第二部分而不使用前述主机读出命令的前述第一部分以及不使用行地址，前述连续读出重新开始；以及
其中，前述连续读出模式继续，直到相关于连续读出结束的命令被输入。
8.一种连续读出方法，用于NAND型闪存的页的连续读出，其特征在于，包括：
自主机装置接收的主机读出命令，其中，前述主机读出命令包括第一部分以及第二部分，前述第一部分包括页数据读出命令以及页地址，前述第二部分包括多页的连续读出的命令以及虚拟地址；
在芯片选择信号为低位准的第一读出期间，触发用于前述连续读出的连续读出模式；
在接续前述第一读出期间的待命期间，回应前述芯片选择信号被触发为高位准，使前述连续读出停止；
在接续前述待命期间的第二读出期间，回应前述芯片选择信号被去能为低位准，藉由使用前述主机读出命令的前述第二部分而不使用前述主机读出命令的前述第一部分以及不使用行地址，重新开始前述连续读出；
监视相关于连续读出结束的命令是否被输入；以及
在前述相关于连续读出结束的命令被输入的场合中使前述连续读出模式结束，且在前述相关于连续读出结束的命令没有被输入的场合中使前述连续输出模式继续；
其中，前述连续读出模式继续，直到前述相关于连续读出结束的命令被输入。
9.如权利要求8所述的连续读出方法，更包括：
与外部串列时脉同步而串列输出页数据。
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