KR20220063648A - 메모리 장치, 저장 장치 및 메모리 컨트롤러의 동작 방법 - Google Patents

메모리 장치, 저장 장치 및 메모리 컨트롤러의 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로 메모리 장치, 저장 장치 및 메모리 컨트롤러의 동작 방법에 관한 것이다. 일 실시 예에 따른 메모리 장치는, 메모리 컨트롤러로부터 제공되는 리드 인에이블 신호에 응답하여 리드 데이터를 출력하는 메모리 장치에 있어서, 데이터를 저장하는 복수의 메모리 셀들, 복수의 비트 라인들을 통해 복수의 메모리 셀들에 저장된 데이터를 센싱하는 복수의 페이지 버퍼들, 및 리드 인에이블 신호가 입력되는 동안, 메모리 컨트롤러로부터 제공되는 페이지 버퍼 어드레스 제어 신호에 따라 복수의 페이지 버퍼들 중 데이터를 출력할 타겟 페이지 버퍼를 선택하고, 선택된 타겟 페이지 버퍼에 저장된 데이터를 리드 인에이블 신호에 따라 출력하도록 선택된 타겟 페이지 버퍼를 제어하는 데이터 출력 제어부를 포함한다.

Description

메모리 장치, 저장 장치 및 메모리 컨트롤러의 동작 방법{MEMORY DEVICE, STORAGE DEVICE AND OPERATING METHOD OF MEMORY CONTROLLER}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치, 저장 장치 및 메모리 컨트롤러의 동작 방법에 관한 것이다.
저장 장치는 호스트의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치(Volatile Memory)와 비휘발성 메모리 장치(Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원으로부터 전력을 공급받는 동안에만 데이터를 저장할 수 있다. 만약, 전력 공급이 차단되면 휘발성 메모리 장치에 저장된 데이터는 소멸될 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는, 전원의 전력이 차단되더라도 데이터가 소멸되지 않는 메모리 장치일 수 있다. 비휘발성 메모리 장치에는 롬(Read Only Memory; ROM), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 포함될 수 있다.
본 발명의 실시 예는 리드 동작의 성능이 개선된 메모리 장치, 저장 장치 및 메모리 컨트롤러의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 장치는, 메모리 컨트롤러로부터 제공되는 리드 인에이블 신호에 응답하여 리드 데이터를 출력하는 메모리 장치에 있어서, 데이터를 저장하는 복수의 메모리 셀들, 복수의 비트 라인들을 통해 복수의 메모리 셀들에 저장된 데이터를 센싱하는 복수의 페이지 버퍼들, 및 리드 인에이블 신호가 입력되는 동안, 메모리 컨트롤러로부터 제공되는 페이지 버퍼 어드레스 제어 신호에 따라 복수의 페이지 버퍼들 중 데이터를 출력할 타겟 페이지 버퍼를 선택하고, 선택된 타겟 페이지 버퍼에 저장된 데이터를 리드 인에이블 신호에 따라 출력하도록 선택된 타겟 페이지 버퍼를 제어하는 데이터 출력 제어부를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 저장 장치는, 입출력 포트, 리드 인에이블 포트 및 페이지 버퍼 어드레스 포트를 포함하는 메모리 장치, 및 호스트로부터 제공된 리드 요청에 응답하여 리드 인에이블 신호를 리드 인에이블 포트에 제공하고, 리드 인에이블 신호에 따라 리드 데이터를 입출력 포트로부터 수신하고, 입출력 포트로부터 수신된 리드 데이터를 미리 할당된 저장 공간에 임시 저장하고, 저장 공간에서 잔여 저장 용량이 존재하는지 여부에 따라 입출력 포트로부터 수신된 리드 데이터 다음으로 출력될 후속 리드 데이터의 출력을 제어하는 페이지 버퍼 어드레스 제어 신호를 페이지 버퍼 어드레스 포트에 제공하고, 메모리 장치의 리드 동작이 완료됨에 응답하여 저장 공간에 임시 저장된 리드 데이터를 호스트에 제공하는 메모리 컨트롤러를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 리드 동작을 수행하도록 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서, 메모리 장치가 리드 데이터를 출력할 타이밍을 지시하는 리드 인에이블 신호를 메모리 장치에 제공하는 단계, 메모리 장치가 리드 인에이블 신호에 따라 순차적으로 출력하는 리드 데이터를 수신하는 단계, 데이터 버퍼에 잔여 저장 용량이 존재하는지 여부를 모니터링한 결과에 따라 페이지 버퍼 어드레스 제어 신호를 출력하는 단계, 및 페이지 버퍼 어드레스 제어 신호의 전압 레벨이 제1 전압 레벨인 구간 동안, 메모리 장치로부터 순차적으로 수신되는 리드 데이터를 데이터 버퍼에 임시 저장하는 단계를 포함할 수 있다.
본 기술에 따르면, 리드 동작의 성능이 개선된 메모리 장치, 저장 장치 및 메모리 컨트롤러의 동작 방법이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 컨트롤러와 메모리 장치 사이에 전송되는 신호들을 설명하기 위한 도면이다.
도 3 및 도 4는 본 발명의 일 실시 예에 따른 데이터 버퍼와 동작 제어부를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 6은 비교 예에 따른 칩 인에이블 신호, 리드 인에이블 신호 및 데이터를 설명하기 위한 파형도이다.
도 7은 본 발명의 일 실시 예에 따른 칩 인에이블 신호, 리드 인에이블 신호 및 데이터를 설명하기 위한 파형도이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 시스템은 PC(personal computer), 데이터 센터(data center), 기업형 데이터 저장 시스템, DAS(direct attached storage)를 포함하는 데이터 처리 시스템, SAN(storage area network)을 포함하는 데이터 처리 시스템, NAS(network attached storage)를 포함하는 데이터 처리 시스템 등으로 구현될 수 있다.
스토리지 시스템은 저장 장치(1000)와 호스트(500)를 포함할 수 있다.
저장 장치(1000)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(500)의 요청에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(1000)는 호스트(500)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털 카드(secure digital card), USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(1000)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
저장 장치(1000)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀들(미도시) 중 어드레스에 의해 선택된 메모리 셀을 액세스할 수 있다. 메모리 장치(100)는 어드레스에 의해 선택된 메모리 셀에 대해 커맨드가 지시하는 동작을 수행할 수 있다.
커맨드는, 예를 들어 프로그램 커맨드, 리드 커맨드, 또는 이레이즈 커맨드일 수 있고, 커맨드가 지시하는 동작은 예를 들어, 프로그램 동작(또는 쓰기 동작), 리드 동작, 또는 소거 동작일 수 있다.
프로그램 동작은, 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 호스트(500)로부터 제공된 데이터를 저장하는 동작일 수 있다.
예를 들면, 메모리 장치(100)는 프로그램 커맨드, 어드레스 및 데이터를 수신하고, 어드레스에 의해 선택된 메모리 셀에 데이터를 프로그램할 수 있다. 여기서, 선택된 메모리 셀에 프로그램될 데이터는 쓰기 데이터로 정의될 수 있다. 쓰기 데이터는 호스트(500)로부터 제공된 데이터(또는 유저 데이터)와 그 데이터의 메타 데이터를 포함할 수 있다.
리드 동작은 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 메모리 장치(100)에 저장된 리드 데이터를 읽는 동작일 수 있다.
예를 들면, 메모리 장치(100)는 리드 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이(미도시) 중 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 수 있다. 메모리 장치(100)에 저장된 데이터 중 선택된 영역으로부터 리드될 데이터는 리드 데이터로 정의될 수 있다. 메모리 장치(100)는 리드 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.
소거 동작은 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 메모리 장치에 저장된 데이터를 소거하는 동작일 수 있다.
예를 들면, 메모리 장치(100)는 이레이즈 커맨드 및 어드레스를 수신하고, 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
메모리 장치(100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있다.
예를 들면, 휘발성 메모리 장치에는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory), 스핀주입 자화반전 메모리(spin transfer torque random access memory) 등이 포함될 수 있다.
예를 들면, 비휘발성 메모리 장치에는 플레시 메모리(flash memory)가 포함될 수 있다. 플레시 메모리에는, 예를 들어 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노어 플래시 메모리(NOR flash memory) 등이 포함될 수 있다.
본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)는 낸드 플래시 메모리인 것으로 가정한다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 쓰기 데이터를 저장하거나, 메모리 컨트롤러(200)의 제어에 따라 리드 데이터를 읽고 리드 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.
메모리 장치(100)는 복수의 다이들(미도시)을 포함할 수 있다. 하나의 다이는 적어도 하나의 플레인을 포함할 수 있다. 하나의 플레인은 쓰기 데이터를 저장하는 메모리 셀들을 포함하는 메모리 셀 어레이(101)를 포함할 수 있다.
메모리 셀 어레이(101)는 복수의 메모리 블록(미도시)들을 포함할 수 있다. 메모리 블록은 데이터를 지우는 소거 동작을 수행하는 단위일 수 있다.
메모리 블록은 복수의 페이지(미도시)들을 포함할 수 있다. 페이지는 쓰기 데이터를 저장하는 프로그램 동작 또는 저장된 리드 데이터를 읽는 리드 동작을 수행하는 단위일 수 있다.
메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 2 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell; MLC), 3 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC), 및 4 비트의 데이터를 저장하는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 중 어느 하나로 구성될 수 있다. 하지만, 이에 한정되는 것은 아니며, 메모리 셀은 5 비트 이상의 데이터를 저장할 수 있다.
메모리 장치(100)는 페이지 버퍼 그룹(102)을 포함할 수 있다.
페이지 버퍼 그룹(102)은 복수의 페이지 버퍼들을 포함하는 그룹일 수 있다. 페이지 버퍼 그룹(102)은 메모리 셀 어레이(101)와 전기적으로 연결될 수 있다. 페이지 버퍼 그룹(102)에 포함된 각 페이지 버퍼는 메모리 셀 어레이(101)에 저장된 데이터를 센싱할 수 있다. 페이지 버퍼 그룹(102)에 포함된 각 페이지 버퍼는 센싱된 데이터를 임시 저장할 수 있다.
메모리 장치(100)는 데이터 출력 제어부(103)를 포함할 수 있다.
데이터 출력 제어부(103)는 메모리 컨트롤러(200)의 제어에 따라 페이지 버퍼 그룹(102)에서 데이터를 출력할 타겟 페이지 버퍼를 선택할 수 있다. 타겟 페이지 버퍼는 복수의 페이지 버퍼들 중 선택된 페이지 버퍼일 수 있다. 데이터 출력 제어부(103)는 타겟 페이지 버퍼에 의해 센싱된 데이터를 메모리 컨트롤러(200)에 제공하도록 타겟 페이지 버퍼를 제어할 수 있다.
메모리 컨트롤러(200)는 저장 장치(1000)의 전반적인 동작을 제어할 수 있다.
저장 장치(1000)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어는 호스트 인터페이스 레이어(Host Interface Layer), 플래시 변환 레이어(Flash Translation Layer), 및 플래시 인터페이스 레이어(Flash Interface Layer)를 포함할 수 있다. 여기서, 전원은 예를 들면 외부로부터 공급되는 전원일 수 있다.
호스트 인터페이스 레이어는 호스트(500)와 메모리 컨트롤러(200) 간의 동작을 제어할 수 있다.
플래시 변환 레이어는 호스트(500)로부터 제공되는 논리 어드레스를 물리 어드레스로 변환할 수 있다.
플래시 인터페이스 레이어는 메모리 컨트롤러(200)와 메모리 장치(100) 간의 통신을 제어할 수 있다.
메모리 컨트롤러(200)는 호스트(500)의 쓰기 요청, 리드 요청, 및 소거 요청에 응답하여 프로그램 동작, 리드 동작 및 소거 동작을 각각 수행하도록 메모리 장치(100)를 제어할 수 있다.
프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스, 및 쓰기 데이터를 메모리 장치(100)에 제공할 수 있다.
리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다. 메모리 컨트롤러(200)는 메모리 장치(100)로부터 리드 데이터를 수신할 수 있다.
구체적으로, 메모리 컨트롤러(200)가 리드 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공한 이후, 메모리 컨트롤러(200)는 메모리 장치(100)로부터 리드 데이터를 수신할 수 있다. 메모리 컨트롤러(200)는 수신된 리드 데이터를 미리 할당된 저장 공간(미도시)에 임시 저장할 수 있다. 이 경우, 리드 데이터에 에러가 발생할 수 있다. 메모리 컨트롤러(200)는 리드 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. 에러 정정 디코딩에 의해, 리드 데이터의 에러 비트(error bit)가 정정될 수 있다. 이때, 에러 정정 디코딩에 따라 호스트(500)의 리드 요청에 대한 응답을 제공하는 시간이 지연(latency)될 수 있다.
이를 위하여, 메모리 컨트롤러(200)는 저장 공간에서 잔여 저장 용량이 존재하는지 여부에 따라 후속 리드 데이터를 출력하도록 메모리 장치(100)를 제어할 수 있다. 메모리 장치(100)의 리드 동작이 완료되면, 메모리 컨트롤러(200)는 리드 동작이 완료됨에 응답하여 저장 공간에 임시 저장된 리드 데이터를 호스트(500)에 제공할 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 데이터 버퍼(210) 및 동작 제어부(220)를 포함할 수 있다.
데이터 버퍼(210)는 데이터를 임시 저장할 수 있다. 구체적으로, 데이터 버퍼(210)는 외부 전원으로부터 전력을 공급받는 동안에만 데이터를 저장할 수 있다. 데이터 버퍼(210)는 일정한 저장 용량의 저장 공간을 구비할 수 있다.
예를 들면, 데이터 버퍼(210)는 버퍼 메모리일 수 있다. 예시적으로, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory), 스핀주입 자화반전 메모리(spin transfer torque random access memory) 중 어느 하나로 구현될 수 있다.
일 실시 예에서, 데이터 버퍼(210)는, 저장 용량이 데이터로 가득 찰 경우, 저장 공간이 부족함을 알리는 플래그 신호(미도시)를 동작 제어부(220)에 제공할 수 있다.
도 1에 도시된 데이터 버퍼(210)가 메모리 컨트롤러(200)에 포함될 수 있으나, 이에 한정되는 것은 아니고, 도 1에 도시된 데이터 버퍼(210)가 메모리 컨트롤러(200) 외부에 별도로 존재할 수도 있다.
동작 제어부(220)는 메모리 장치(100)로부터 수신된 리드 데이터를 데이터 버퍼(210)에 저장할 수 있다.
일 실시 예에서, 동작 제어부(220)는 데이터 버퍼(210)가 저장 공간이 부족함을 알리는 플래그 신호를 동작 제어부(220)에 제공하는 것과 무관하게 데이터 버퍼(210)의 저장 용량을 모니터링할 수 있다. 구체적으로, 동작 제어부(220)는 데이터 버퍼(210)의 저장 용량에서 잔여 저장 용량이 존재하는지 여부를 모니터링할 수 있다.
일 실시 예에서, 데이터 버퍼(210)가 저장 공간이 부족함을 알리는 플래그 신호를 동작 제어부(220)에 제공하는 경우, 동작 제어부(220)는, 플래그 신호의 수신 여부에 따라 데이터 버퍼(210)의 저장 용량에서 잔여 저장 용량이 존재하는지 여부를 모니터링할 수 있다.
동작 제어부(220)는, 모니터링 결과에 따라 이미 출력된 리드 데이터를 계속 일정하게 출력하거나 후속 리드 데이터를 출력하도록 메모리 장치(100)를 제어할 수 있다.
예를 들면, 데이터 버퍼(210)에서 잔여 저장 용량이 존재하는 경우, 동작 제어부(220)는 후속 리드 데이터를 출력하도록 메모리 장치(100)를 제어할 수 있다. 데이터 버퍼(210)의 저장 용량이 부족한 경우, 동작 제어부(220)는 이미 출력된 리드 데이터를 계속 일정하게 출력하도록 메모리 장치(100)를 제어할 수 있다.
동작 제어부(220)는, 메모리 장치(100)의 리드 동작이 완료됨에 응답하여 저장 공간에 임시 저장된 리드 데이터를 호스트(500)에 제공하도록 데이터 버퍼((210)를 제어할 수 있다.
소거 동작 시, 메모리 컨트롤러(200)는 이레이즈 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(500)로부터 제공된 요청과 무관하게 자체적으로 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 메모리 컨트롤러(200)는 자체적으로 생성한 커맨드, 어드레스, 및 데이터를 메모리 장치(100)에 전송할 수 있다.
예를 들면, 메모리 컨트롤러(200)는 배경 동작을 수행하기 위한 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 그리고, 메모리 컨트롤러(200)는 커맨드, 어드레스, 및 데이터를 메모리 장치(100)로 제공할 수 있다.
배경 동작은, 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim) 또는 가비지 컬렉션(garbage collection) 중 적어도 하나일 수 있다.
웨어 레벨링은 예를 들어, 스태틱 웨어 레벨링, 다이나믹 웨어 레벨링 등을 의미할 수 있다. 스태틱 웨어 레벨링은, 메모리 블록들의 소거 횟수를 저장하고, 소거 동작이나 쓰기 동작이 거의 일어나지 않는 콜드 데이터를 가장 많은 소거 횟수의 메모리 블록에 이동시키는 동작을 의미할 수 있다. 다이나믹 웨어 레벨링은, 메모리 블록들의 소거 횟수를 저장하고, 가장 적은 소거 횟수의 메모리 블록에 데이터를 프로그램하는 동작을 의미할 수 있다.
리드 리클레임은 메모리 블록에 저장된 데이터에서 정정 불가 에러(Uncorrectable Error)가 발생하기 전에 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작을 의미할 수 있다.
가비지 컬렉션은 메모리 블록들 중 배드 블록(bad block)에 포함된 유효 데이터를 프리 블록(free block)에 복사하고, 배드 블록에 포함된 무효 데이터를 소거하는 동작을 의미할 수 있다. 여기서, 배드 블록에 포함된 유효 데이터를 프리 블록에 복사한다는 것은 배드 블록에 포함된 유효 데이터를 프리 블록에 이동시키는 것을 의미할 수 있다.
메모리 컨트롤러(200)는 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해, 메모리 컨트롤러(200)는 메모리 장치(100)들을 인터리빙(interleaving) 방식에 따라 제어할 수 있다.
인터리빙 방식은 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
호스트(500)는 인터페이스(미도시)를 통하여 저장 장치(1000)와 통신할 수 있다.
인터페이스는 SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface) 인터페이스, PCIe(peripheral component interconnect express) 인터페이스, NVMe(non-volatile memory Express) 인터페이스, AHCI(advanced host controller interface) 인터페이스, 또는 멀티미디어 카드(multimedia card) 인터페이스로 구현될 수 있다. 하지만, 이에 한정되는 것은 아니다.
호스트(500)는 저장 장치(1000)에 데이터를 저장하거나, 저장 장치(1000)에 저장된 데이터를 획득하기 위해 저장 장치(1000)와 통신할 수 있다.
일 실시 예에서, 호스트(500)는 저장 장치(1000)에 데이터를 저장할 것을 요청하는 쓰기 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(500)는 쓰기 요청, 데이터, 및 데이터를 식별하기 위한 논리 어드레스를 저장 장치(1000)에 제공할 수 있다.
저장 장치(1000)는 호스트(500)로부터 제공된 쓰기 요청에 응답하여, 호스트(500)가 제공한 데이터 및 메타 데이터를 포함하는 쓰기 데이터를 메모리 장치(100)에 저장하고, 저장이 완료되었다는 응답을 호스트(500)에 제공할 수 있다.
일 실시 예에서, 호스트(500)는 저장 장치(1000)에 저장된 데이터를 호스트(500)에 제공할 것을 요청하는 리드 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(500)는 리드 요청 및 리드 어드레스를 저장 장치(1000)에 제공할 수 있다.
저장 장치(1000)는 호스트(500)로부터 제공된 리드 요청에 응답하여, 호스트(500)가 제공한 리드 어드레스에 대응되는 리드 데이터를 메모리 장치(100)로부터 리드하고, 리드 데이터를 리드 요청에 대한 응답(response)으로써 호스트(500)에 제공할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 컨트롤러와 메모리 장치 사이에 전송되는 신호들을 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 입출력 포트(DQ[7:0]), 칩 인에이블 포트(CE#), 리드 인에이블 포트(RE#), 어드레스 래치 인에이블 포트(ALE), 커맨드 래치 인에이블 포트(CLE), 라이트 인에이블 포트(WE#), 라이트 프로택트 포트(WP#), 페이지 버퍼 어드레스 포트(PBAC) 및 레디/비지 포트(R/B)를 포함할 수 있다.
입출력 포트(DQ[7:0])는 커맨드, 어드레스, 데이터가 전송되는 포트일 수 있다. 입출력 포트(DQ[7:0])는 8 비트의 양방향 포트일 수 있으나, 이에 한정되는 것은 아니다.
일 실시 예에서, 메모리 컨트롤러(200)는 입출력 포트(DQ[7:0])를 통해 커맨드, 어드레스, 및 쓰기 데이터를 메모리 장치(100)에 제공할 수 있다.
일 실시 예에서, 메모리 장치(100)는 입출력 포트(DQ[7:0])를 통해 리드 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.
칩 인에이블 포트(CE#)는 칩 인에이블 신호(CE_SIG)가 전송되는 포트일 수 있다. 칩 인에이블 신호(CE_SIG)는 타겟 메모리 장치를 선택하는 신호일 수 있다. 구체적으로, 칩 인에이블 신호(CE_SIG)는 메모리 장치(100)를 활성화하거나 비활성화하는 신호일 수 있다. 예를 들어, 칩 인에이블 신호(CE_SIG)의 전압 레벨이 제1 전압 레벨이면, 메모리 장치(100)가 활성화되고, 칩 인에이블 신호(CE_SIG)의 전압 레벨이 제1 전압 레벨보다 높은 제2 전압 레벨이면, 메모리 장치(100)가 비활성화될 수 있다. 여기서, 메모리 장치(100)가 비활성화된다는 것은 메모리 장치(100)가 레디 상태에 있고, 메모리 장치(100)가 저전력 대기 상태(low-power standby state)로 진입하는 것을 의미할 수 있다. 메모리 장치(100)가 활성화된다는 것은 메모리 장치(100)가 동작 가능한 상태에 있다는 것을 의미할 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 칩 인에이블 포트(CE#)를 통해 칩 인에이블 신호(CE_SIG)를 메모리 장치(100)에 제공할 수 있다.
일 실시 예에서, 칩 인에이블 신호(CE_SIG)의 전압 레벨이 제1 전압 레벨(예를 들어, 로직 로우 레벨(logic low level))이면, 메모리 장치(100)는 활성화될 수 있다. 칩 인에이블 신호(CE_SIG)의 전압 레벨이 제2 전압 레벨(예를 들어, 로직 하이 레벨(logic high level))이면, 메모리 장치(100)는 비활성화될 수 있다.
리드 인에이블 포트(RE#)는 리드 인에이블 신호(RE_SIG)가 전송되는 포트일 수 있다. 리드 인에이블 신호(RE_SIG)는 시리얼 데이터(serial data)를 출력하도록 하는 신호일 수 있다. 리드 인에이블 신호(RE_SIG)는 일정한 펄스 폭과 주기를 갖고 토글링(toggling)되는 클럭 신호일 수 있다. 데이터 전송 방식이 DDR(double data rate) 방식, DDR2 방식 또는 DDR3 방식인 경우, 시리얼 데이터(serial data)는 리드 인에이블 신호(RE_SIG)의 폴링 엣지(falling edge) 또는 라이징 엣지(rising edge)에 동기화되어 메모리 컨트롤러(200)에 제공될 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 호스트(500)로부터 제공된 리드 요청에 응답하여 리드 인에이블 신호(RE_SIG)를 리드 인에이블 포트(RE#)를 통해 메모리 장치(100)에 제공할 수 있다.
일 실시 예에서, 메모리 장치(100)는 리드 인에이블 신호(RE_SIG)의 폴링 엣지 또는 라이징 엣지에 응답하여 리드 데이터를 입출력 포트(DQ[7:0])를 통해 순차적으로 메모리 컨트롤러(200)에 제공할 수 있다. 메모리 컨트롤러(200)는 리드 인에이블 신호(RE_SIG)에 따라 리드 데이터를 입출력 포트(DQ[7:0])로부터 수신할 수 있다.
어드레스 래치 인에이블 포트(ALE)는 어드레스 래치 인에이블 신호(ALE_SIG)가 전송되는 포트일 수 있다. 어드레스 래치 인에이블 신호(ALE_SIG)는 입출력 포트(DQ[7:0])를 통해 전송되는 신호가 어드레스임을 나타내는 신호일 수 있다.
커맨드 래치 인에이블 포트(CLE)는 커맨드 래치 인에이블 신호(CLE_SIG)가 전송되는 포트일 수 있다. 커맨드 래치 인에이블 신호(CLE_SIG)는 입출력 포트(DQ[7:0])를 통해 전송되는 신호가 커맨드임을 나타내는 신호일 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 커맨드 래치 인에이블 포트(CLE)를 통해 커맨드 래치 인에이블 신호(CLE_SIG)를 메모리 장치(100)에 제공할 수 있다.
라이트 인에이블 포트(WE#)는 라이트 인에이블 신호(WE_SIG)가 전송되는 포트일 수 있다. 라이트 인에이블 신호(WE_SIG)는 입출력 포트(DQ[7:0])를 통해 전송되는 커맨드, 어드레스 및 데이터의 래칭(latching)을 제어하는 신호일 수 있다.
일 실시 예에서, 어드레스 래치 인에이블 신호(ALE_SIG) 및 라이트 인에이블 신호(WE_SIG) 각각의 전압 레벨이 제1 전압 레벨이고, 커맨드 래치 인에이블 신호(CLE_SIG) 및 리드 인에이블 신호(RE_SIG) 각각의 전압 레벨이 제1 전압 레벨보다 높은 제2 전압 레벨인 경우, 커맨드가 입출력 포트(DQ[7:0])를 통해 메모리 컨트롤러(200)에 제공될 수 있다.
일 실시 예에서, 커맨드 래치 인에이블 신호(CLE_SIG) 및 라이트 인에이블 신호(WE_SIG) 각각의 전압 레벨이 제1 전압 레벨이고, 어드레스 래치 인에이블 신호(ALE_SIG) 및 리드 인에이블 신호(RE_SIG) 각각의 전압 레벨이 제1 전압 레벨보다 높은 제2 전압 레벨인 경우, 어드레스가 입출력 포트(DQ[7:0])를 통해 메모리 컨트롤러(200)에 제공될 수 있다.
일 실시 예에서, 어드레스 래치 인에이블 신호(ALE_SIG), 커맨드 래치 인에이블 신호(CLE_SIG) 및 라이트 인에이블 신호(WE_SIG) 각각의 전압 레벨이 제1 전압 레벨이고, 리드 인에이블 신호(RE_SIG)의 전압 레벨이 제1 전압 레벨보다 높은 제2 전압 레벨인 경우, 쓰기 데이터가 입출력 포트(DQ[7:0])를 통해 메모리 장치(100)에 제공될 수 있다. 쓰기 데이터가 입출력 포트(DQ[7:0])를 통해 메모리 장치(100)에 제공될 수 있다.
일 실시 예에서, 어드레스 래치 인에이블 신호(ALE_SIG), 커맨드 래치 인에이블 신호(CLE_SIG) 및 리드 인에이블 신호(RE_SIG) 각각의 전압 레벨이 제1 전압 레벨이고, 라이트 인에이블 신호(WE_SIG)의 전압 레벨이 제1 전압 레벨보다 높은 제2 전압 레벨인 경우, 리드 데이터가 입출력 포트(DQ[7:0])를 통해 메모리 컨트롤러(200)에 제공될 수 있다.
라이트 프로택트 포트(WP#)는 라이트 프로택트 신호(WP_SIG)가 전송되는 포트일 수 있다. 라이트 프로택트 신호(WP_SIG)는 프로그램 동작과 소거 동작을 비활성화(disable)하는 신호일 수 있다.
페이지 버퍼 어드레스 포트(PBAC)는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 전송되는 포트일 수 있다. 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)는 메모리 컨트롤러(200)에 할당된 저장 공간에서 잔여 저장 용량이 존재하는지 여부에 따라 입출력 포트(DQ[7:0])로부터 수신된 리드 데이터 다음으로 출력될 후속 리드 데이터의 출력을 제어하는 신호일 수 있다. 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)는 메모리 컨트롤러(200)에 할당된 저장 공간에서 잔여 저장 용량이 존재하는지 여부에 따라 제1 전압 레벨 또는 제2 전압 레벨을 갖는 신호일 수 있다. 예를 들면, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)는 메모리 컨트롤러(200)에 포함된 데이터 버퍼(210)에서 잔여 저장 용량이 존재하는지 여부에 따라 로직 로우 레벨 또는 로직 하이 레벨을 갖는 신호일 수 있다. 여기서, 제1 전압 레벨이 로직 로우 레벨이면 제2 전압 레벨은 로직 하이 레벨일 수 있다. 하지만, 이에 한정되는 것은 아니다.
일 실시 예에서, 제1 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 페이지 버퍼 어드레스 포트(PBAC)를 통해 메모리 장치(100)에 제공되는 동안, 리드 데이터가 입출력 포트(DQ[7:0])를 통해 순차적으로 메모리 컨트롤러(200)에 제공될 수 있다.
구체적으로, 메모리 컨트롤러(200)는, 잔여 저장 용량이 존재하면, 제1 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)를 출력할 수 있다. 제1 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 메모리 장치(100)에 제공되는 동안, 메모리 컨트롤러(200)는 후속 리드 데이터를 수신할 수 있다.
일 실시 예에서, 제2 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 페이지 버퍼 어드레스 포트(PBAC)를 통해 메모리 장치(100)에 제공되는 동안, 동일한 리드 데이터가 입출력 포트(DQ[7:0])를 통해 계속 메모리 컨트롤러(200)에 제공될 수 있다.
구체적으로, 메모리 컨트롤러(200)는, 저장 공간의 저장 용량이 가득 차면(full), 제1 전압 레벨보다 높은 제2 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)를 출력할 수 있다. 제2 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 메모리 장치(100)에 제공되는 동안, 이전 리드 데이터를 메모리 장치(100)로부터 수신할 수 있다. 이전 리드 데이터는 저장 공간의 저장 용량이 가득 차기 직전에 메모리 장치(100)에서 출력된 리드 데이터일 수 있다.
레디/비지 포트(R/B)는 레디/비지 신호(R/B_SIG)가 전송되는 포트일 수 있다. 레디/비지 신호(R/B_SIG)는 메모리 장치(100)의 레디 상태 또는 비지 상태를 나타낼 수 있다. 레디 상태는 메모리 장치(100)가 동작을 수행하지 않고 커맨드를 수신할 수 있는 상태일 수 있다. 비지 상태는 메모리 장치(100)가 적어도 하나의 동작을 수행하는 상태일 수 있다.
전술한 실시 예에 의하면, 제1 전압 레벨인 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 제공되는 동안, 메모리 컨트롤러(200)는 후속 리드 데이터를 수신하고, 제2 전압 레벨인 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 제공되는 동안, 메모리 컨트롤러(200)는 이전 리드 데이터를 수신할 수 있으나, 이에 한정되는 것은 아니다. 설계 방법에 따라서, 제2 전압 레벨인 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 제공되는 동안, 메모리 컨트롤러(200)는 이전 리드 데이터를 수신하고, 제1 전압 레벨인 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 제공되는 동안, 메모리 컨트롤러(200)는 후속 리드 데이터를 수신할 수도 있다.
본 명세서에서 “포트”, “패드”, “노드” 등은 같은 의미일 수 있다.
메모리 장치(100)는 전술한 포트들(DQ[7:0], CE#, RE#, ALE, CLE, WE#, WP#, PBAC, RB) 이외에 다른 포트들을 더 포함할 수 있다.
도 3 및 도 4는 본 발명의 일 실시 예에 따른 데이터 버퍼와 동작 제어부를 설명하기 위한 도면이다.
도 3 및 도 4에 도시된 실시 예들을 설명함에 있어서, 제1 내지 제3 데이터(DATA 1, DATA 2, DATA 3)가 현재 호스트(500)의 리드 요청에 응답하여 제공될 리드 데이터이고, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 제1 전압 레벨은 로직 로우 레벨이고, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 제2 전압 레벨은 로직 하이 레벨인 것으로 가정한다.
도 3을 참조하면, 데이터 버퍼(210)는 저장 공간(211)을 구비할 수 있다. 데이터 버퍼(210)의 저장 공간(211)에 데이터(DATA)가 저장될 수 있다. 데이터(DATA)가 데이터 버퍼(210)에 구비된 저장 공간(211)에 저장되면, 데이터 버퍼(210)의 저장 공간(211)에서 데이터(DATA)의 크기를 제외한 잔여 저장 용량을 갖는 잔여 저장 공간(212)이 존재할 수 있다.
동작 제어부(220)는 데이터 버퍼(210)의 저장 용량에서 잔여 저장 용량이 존재하는지 여부를 모니터링할 수 있다. 그리고, 동작 제어부(220)는 모니터링 결과에 따라 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨을 로직 로우 레벨(logic low level)보다 높은 로직 하이 레벨(logic high level)로 변경할 수 있다.
잔여 저장 공간(212)이 존재하므로, 동작 제어부(220)는 로직 로우 레벨의 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)를 페이지 버퍼 어드레스 포트(PBAC)에 제공할 수 있다.
제1 데이터(DATA 1)가 입출력 포트(DQ[7:0])를 통해 동작 제어부(220)에 제공될 수 있다. 동작 제어부(220)는 제1 데이터(DATA 1)를 데이터 버퍼(210)에 임시 저장할 수 있다. 제1 데이터(DATA 1)가 데이터 버퍼(210)의 잔여 저장 공간(212)에 저장됨에 따라, 저장 공간(211)의 저장 용량이 가득 찰 수 있다. 이 경우, 제1 데이터(DATA 1) 이후에 출력될 제2 데이터(DATA 2)가 입출력 포트(DQ[7:0])를 통해 동작 제어부(220)에 제공되더라도, 제2 데이터(DATA 2)는 데이터 버퍼(210)에 저장될 수 없으므로, 리드 요청에 대한 응답을 제공하는 시간이 지연(latency)될 수도 있다.
저장 공간(211)의 저장 용량이 가득 차면, 동작 제어부(220)는 로직 하이 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)를 출력할 수 있다. 즉, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨은 로직 로우 레벨에서 로직 하이 레벨로 변경될 수 있다.
로직 하이 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 페이지 버퍼 어드레스 포트(PBAC)에 제공되는 동안, 동작 제어부(220)는 이전 리드 데이터를 입출력 포트(DQ[7:0])로부터 수신할 수 있다. 여기서, 이전 리드 데이터는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨이 로직 로우 레벨에서 로직 하이 레벨로 변경되기 전에 입출력 포트(DQ[7:0])에서 출력된 리드 데이터일 수 있다. 도 3을 참조하여 예를 들면, 이전 리드 데이터는 제1 데이터(DATA 1)일 수 있다. 제2 데이터(DATA 2)는, 로직 하이 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 페이지 버퍼 어드레스 포트(PBAC)에 제공되는 동안, 출력되지 않을 수 있다.
이전 리드 데이터는 이미 메모리 컨트롤러(200)에 할당된 저장 공간, 예를 들어 데이터 버퍼(210)의 저장 공간(211)에 저장되어 있을 수 있으므로, 동작 제어부(220)는, 로직 하이 레벨을 갖는 페이지 버퍼 어드레스 제어 신호가 메모리 장치(100)에 제공된 이후부터 수신되는 이전 리드 데이터를 폐기(discard)할 수 있다.
도 3 및 도 4를 참조하면, 저장 공간(211)의 저장 용량이 가득 차면, 동작 제어부(220)는 잔여 저장 용량을 발생시키도록 데이터 버퍼(210)를 플러시하는 데이터 버퍼 플러시 동작을 수행할 수 있다. 구체적으로, 동작 제어부(220)는 데이터 버퍼(210)에 저장된 데이터(DATA)를 플러시할 것을 명령하는 커맨드를 데이터 버퍼(210)에 제공할 수 있다. 플러시된 데이터(DATA)는 삭제되거나 호스트(500)에 제공될 수 있다. 하지만, 이에 한정되는 것은 아니다.
도 4를 참조하면, 데이터 버퍼 플러시 동작이 수행된 이후, 동작 제어부(220)는 로직 로우 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)를 페이지 버퍼 어드레스 포트(PBAC)에 제공할 수 있다. 즉, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨은 로직 하이 레벨에서 로직 로우 레벨로 변경될 수 있다.
로직 로우 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 페이지 버퍼 어드레스 포트(PBAC)에 제공되는 동안, 동작 제어부(220)는 후속 리드 데이터를 입출력 포트(DQ[7:0])로부터 수신할 수 있다. 여기서, 후속 리드 데이터는 도 4를 참조하여 예를 들면, 제2 데이터(DATA 2) 또는 제3 데이터(DATA 3)일 수 있다.
동작 제어부(220)는 후속 리드 데이터를 데이터 버퍼(210)에 임시 저장할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 도 1을 참조하여 설명된 메모리 셀 어레이(101)와 동일한 기능을 수행할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 여기서, 복수의 메모리 블록들(MB1~MBk)의 개수는 본 발명의 실시 예들을 설명하기 위한 예시일 뿐, 이에 한정되는 것은 아니다.
메모리 블록들(MB1~MBk) 각각은 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)에 연결될 수 있다.
로컬 라인들(LL)은 로우 디코더(122)에 연결될 수 있다.
로컬 라인들(LL)은 메모리 블록들(MB1~MBk) 각각에 연결될 수 있다.
도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 제1 셀렉트 라인, 및 제2 셀렉트 라인들 사이에 배열된 복수의 워드 라인들(word lines)을 포함할 수 있다.
도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들(dummy lines), 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들, 및 파이프 라인들(pipe lines)을 더 포함할 수 있다.
비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다.
메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다.
예를 들면, 2차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다.
예를 들면, 3차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로(120)는 전압 생성부(121), 로우 디코더(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지(discharge)할 수 있다. 예를 들면, 전압 생성부(121)는 제어 로직(130)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴-온 전압, 리드 전압, 소거 전압, 및 소스 라인 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(121)는 외부 전원 전압을 레귤레이팅(regulating)하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(121)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(121)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 생성부(121)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 로우 디코더(122)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
로우 디코더(122)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 로컬 라인들(LL)에 전달할 수 있다. 동작 전압들(Vop)은, 로컬 라인들(LL)을 통해, 선택된 메모리 블록(MB1~MBk)에 전달될 수 있다.
예를 들어, 프로그램 동작 시, 로우 디코더(122)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시, 로우 디코더(122)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
리드 동작 시, 로우 디코더(122)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
소거 동작 시, 로우 디코더(122)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(122)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
페이지 버퍼 그룹(123)은 도 1을 참조하여 설명된 페이지 버퍼 그룹(102)과 동일한 기능을 수행할 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 각각 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작할 수 있다.
구체적으로 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 동작 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
프로그램 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 컬럼 디코더(124) 및 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인에 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인에 연결된 메모리 셀의 문턱 전압은 유지될 것이다.
검증 동작 시에, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 저장된 데이터를 센싱할 수 있다.
리드 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 센싱하고, 센싱된 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력할 수 있다.
소거 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작 또는 검증 동작 시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 커맨드(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용비트(VRY_BIT<#>)를 출력하여 주변 회로(120)를 제어할 수 있다.
일 실시 예에서, 제어 로직(130)은 데이터 출력 제어부(131)를 포함할 수 있다.
데이터 출력 제어부(131)는 도 1을 참조하여 설명된 데이터 출력 제어부(103)와 동일한 기능을 수행할 수 있다.
리드 인에이블 신호(RE_SIG)가 입력되는 동안, 데이터 출력 제어부(131)는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)에 따라 제1 내지 제n 페이지 버퍼들(PB1~PBn) 중 데이터를 출력할 타겟 페이지 버퍼를 선택할 수 있다.
일 실시 예에서, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨이 제1 전압 레벨인 구간 동안, 데이터 출력 제어부(131)는 타겟 페이지 버퍼를 페이지 버퍼의 어드레스에 따라 순차적으로 선택할 수 있다. 예를 들면, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨이 로직 로우 레벨인 구간 동안, 데이터 출력 제어부(131)는 타겟 페이지 버퍼를 제1 페이지 버퍼(PB1)에서부터 제n 페이지 버퍼(PBn)까지 순차적으로 선택할 수 있다. 다른 예를 들면, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨이 로직 로우 레벨인 구간 동안, 데이터 출력 제어부(131)는 타겟 페이지 버퍼를 제n 페이지 버퍼(PBn)에서부터 제1 페이지 버퍼(PB1)까지 순차적으로 선택할 수 있다.
일 실시 예에서, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨이 제1 전압 레벨보다 높은 제2 전압 레벨인 구간 동안, 데이터 출력 제어부(131)는 타겟 페이지 버퍼를 유지할 수 있다. 예를 들면, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨이 로직 하이 레벨인 구간 동안, 데이터 출력 제어부(131)는 제1 내지 제n 페이지 버퍼들(PB1~PBn) 중 하나의 페이지 버퍼를 타겟 페이지 버퍼로 선택하고, 타겟 페이지 버퍼를 유지할 수 있다. 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨이 로직 하이 레벨인 구간 동안 선택된 타겟 페이지 버퍼는, 예를 들면, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨이 로직 로우에서 로직 하이 레벨로 변경되기 전에 선택된 페이지 버퍼일 수 있다.
데이터 출력 제어부(131)는 선택된 타겟 페이지 버퍼에 저장된 데이터를 리드 인에이블 신호(RE_SIG)에 따라 출력하도록 선택된 타겟 페이지 버퍼를 제어할 수 있다.
일 실시 예에서, 데이터 전송 방식이 DDR 방식, DDR2 방식 또는 DDR3 방식인 경우, 데이터 출력 제어부(131)는 리드 인에이블 신호(RE_SIG)의 폴링 엣지(falling edge) 또는 라이징 엣지(rising edge)에 동기화되어 선택된 타겟 페이지 버퍼에 저장된 데이터를 입출력 회로(125)로 출력할 수 있다.
도 6은 비교 예에 따른 칩 인에이블 신호, 리드 인에이블 신호 및 데이터를 설명하기 위한 파형도이고, 도 7은 본 발명의 일 실시 예에 따른 칩 인에이블 신호, 리드 인에이블 신호 및 데이터를 설명하기 위한 파형도이다.
도 6에 도시된 비교 예에 따른 파형도는, 메모리 장치가 페이지 버퍼 어드레스 포트(PBAC)를 포함하지 않는 경우에, 비교 예에 따른 메모리 컨트롤러에 할당된 저장 공간의 저장 용량이 가득 찰 때 발생하는 알림 신호(BF_SIG), 칩 인에이블 신호(CE_SIG), 리드 인에이블 신호(RE_SIG) 및 메모리 장치로부터 출력되는 데이터(DATA)를 나타낸 도면이다.
도 7에 도시된 본 발명의 실시 예에 따른 파형도는, 메모리 장치(100)가 페이지 버퍼 어드레스 포트(PBAC)를 포함하는 경우에, 메모리 컨트롤러(200)에 할당된 저장 공간의 저장 용량이 가득 찰 때 발생하는 알림 신호(BF_SIG), 칩 인에이블 신호(CE_SIG), 리드 인에이블 신호(RE_SIG), 페이지 버퍼 어드레스 제어 신호(PBAC_SIG) 및 메모리 장치(100)로부터 출력되는 데이터(DATA)를 나타낸 도면이다.
도 6에 도시된 비교 예 및 도 7에 도시된 본 발명의 실시 예를 설명함에 있어서, 로직 로우 레벨(Low)은 제1 전압 레벨이고, 로직 하이 레벨(High)은 제2 전압 레벨이며, 데이터 전송 방식은 DDR 방식, DDR2 방식 또는 DDR3 방식인 것으로 가정한다.
도 6을 참조하면, 제1 시점(t1)까지, 칩 인에이블 신호(CE_SIG)의 전압 레벨이 로직 로우 레벨(Low)일 수 있다. 그리고, 비교 예에 따른 메모리 컨트롤러에 할당된 저장 공간에서 잔여 저장 용량이 존재하면, 알림 신호(BF_SIG)의 전압 레벨은 로직 로우 레벨(Low)일 수 있다. 여기서, 알림 신호(BF_SIG)는 비교 예에 따른 메모리 컨트롤러 내부에서 생성될 수 있다. 리드 인에이블 신호(RE_SIG)는 로직 하이 레벨(High) 또는 로직 로우 레벨(Low)을 갖는 클럭 신호로 토글링될 수 있다.
제1 시점(t1)까지, 데이터(DATA)는 리드 인에이블 신호(RE_SIG)의 폴링 엣지 또는 라이징 엣지에 동기화되어 출력될 수 있다. 예를 들면, 리드 인에이블 신호(RE_SIG)의 폴링 엣지에 동기화되어 제1 리드 데이터(D1)가 출력될 수 있다. 리드 인에이블 신호(RE_SIG)의 라이징 엣지에 동기화되어 제2 리드 데이터(D2)가 출력될 수 있다. 이와 같은 방식으로, 제3 내지 제7 리드 데이터(D3, D4, D5, D6, D7)가 리드 인에이블 신호(RE_SIG)의 폴링 엣지 또는 라이징 엣지에 동기화되어 순차적으로 출력될 수 있다.
제1 시점(t1)에서, 비교 예에 따른 메모리 컨트롤러에 할당된 저장 공간의 저장 용량이 가득 차면, 알림 신호(BF_SIG)의 전압 레벨은 로직 하이 레벨(High)일 수 있다. 이 경우, 비교 예에 따른 메모리 장치의 리드 동작이 중단될 수 있다. 이는 리드 동작이 종료되는 상태와 동일할 수 있다. 이때, 리드 동작이 종료되고 필수적으로 수반되는 딜레이 시간인 리드 포스트엠블 시간(TRPST)과 추가적으로 발생하는 리드 포스트엠블 홀드 시간(TRPSTH)이 발생할 수 있다. 리드 포스트엠블 시간(TRPST)과 리드 포스트엠블 홀드 시간(TRPSTH)의 합은 제1 시점(t1)부터 제4 시점(t4)까지 해당되는 기간일 수 있다. 칩 인에이블 신호(CE_SIG)의 전압 레벨은 리드 포스트엠블 시간(TRPST)과 리드 포스트엠블 홀드 시간(TRPSTH)에 따라 제1 시점(t1) 이후에 로직 로우 레벨(Low)에서 로직 하이 레벨(High)로 변경될 수 있다.
리드 인에이블 신호(RE_SIG)는 제1 시점(t1)부터 토글링되지 않을 수 있다. 즉, 리드 인에이블 신호(RE_SIG)의 전압 레벨은 로직 로우 레벨(Low)일 수 있다. 리드 인에이블 신호(RE_SIG)는 토글링되지 않으므로, 데이터(DATA)는 제1 시점(t1)부터 출력되지 않을 수 있다.
제2 시점(t2)에서, 비교 예에 따른 메모리 컨트롤러에 할당된 저장 공간에서 잔여 저장 용량이 존재하면, 알림 신호(BF_SIG)의 전압 레벨은 로직 로우 레벨(Low)일 수 있다.
제3 시점(t3)에서, 칩 인에이블 신호(CE_SIG)의 전압 레벨은 로직 로우 레벨(Low)에서 로직 하이 레벨(High)로 변경될 수 있다.
제5 시점(t5)에서, 리드 동작이 재개될 수 있다. 리드 동작이 시작되고 필수적으로 수반되는 딜레이 시간인 리드 프리엠블 시간(TRPREST)이 발생할 수 있다. 리드 프리엠블 시간(TRPREST)은 제5 시점(t5)에서 제7 시점(t7)까지 해당되는 기간일 수 있다. 칩 인에이블 신호(CE_SIG)의 전압 레벨은 리드 프리엠블 시간(TRPREST)에 따라 제5 시점(t5) 이후에 로직 하이 레벨(High)에서 로직 로우 레벨(Low)로 변경될 수 있다.
제6 시점(t6)에서, 칩 인에이블 신호(CE_SIG)의 전압 레벨은 로직 하이 레벨(High)에서 로직 로우 레벨(Low)로 변경될 수 있다.
리드 인에이블 신호(RE_SIG)는 제7 시점(t7)부터 다시 토글링될 수 있다. 이 경우, 데이터(DATA)는 리드 인에이블 신호(RE_SIG)의 폴링 엣지 또는 라이징 엣지에 동기화되어 출력이 중단된 데이터(예를 들어, 제7 리드 데이터(D7))에 이어서 출력될 수 있다. 예를 들면, 리드 인에이블 신호(RE_SIG)의 라이징 엣지에 동기화되어 제8 리드 데이터(D8)가 출력될 수 있다. 리드 인에이블 신호(RE_SIG)의 폴링 엣지에 동기화되어 제9 리드 데이터(D9)가 출력될 수 있다. 이와 같은 방식으로, 제10 내지 제13 리드 데이터(D10, D11, D12, D13)가 리드 인에이블 신호(RE_SIG)의 폴링 엣지 또는 라이징 엣지에 동기화되어 출력될 수 있다.
도 6을 참조하여 전술한 바와 같이, 메모리 장치가 페이지 버퍼 어드레스 포트(PBAC)를 포함하지 않는 경우, 리드 포스트엠블 시간(TRPST)과 리드 포스트엠블 홀드 시간(TRPSTH) 및 리드 프리엠블 시간(TRPREST)에 의해 리드 동작이 중단됨에 따른 레이턴시(latency)가 발생할 수 있다. 따라서, 비교 예에 따른 저장 장치의 리드 동작 성능이 레이턴시(latency)에 의해 감소될 수 있다.
반면에, 본 발명의 일 실시 예에 의하면, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)에 의해 데이터(DATA)가 순차적으로 출력되거나 출력되는 데이터(DATA)가 변경되지 않고 유지되므로, 리드 동작이 중단되지 않을 수 있다. 이에 따라 리드 동작이 중단됨에 따른 레이턴시(latency)가 크게 감소되거나 발생하지 않을 수 있다.
도 7을 참조하면, 제1 시점(t1)까지, 칩 인에이블 신호(CE_SIG)의 전압 레벨이 로직 로우 레벨(Low)일 수 있다. 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)에 할당된 저장 공간에서 잔여 저장 용량이 존재하면, 알림 신호(BF_SIG)의 전압 레벨은 로직 로우 레벨(Low)일 수 있다. 메모리 컨트롤러(200)에 할당된 저장 공간은, 예를 들면, 데이터 버퍼(210)의 저장 공간일 수 있다. 한편, 리드 인에이블 신호(RE_SIG)는 토글링될 수 있다.
제1 시점(t1)까지, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨은 로직 로우 레벨(Low)일 수 있다. 이 경우, 제1 내지 제7 리드 데이터(D1, D2, D3, D4, D5, D6, D7)는 리드 인에이블 신호(RE_SIG)의 폴링 엣지 또는 라이징 엣지에 동기화되어 순차적으로 출력될 수 있다.
도 1, 2 및 7을 참조하여 예를 들면, 메모리 컨트롤러(200)는, 잔여 저장 용량이 존재하면, 로직 로우 레벨(Low)을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)를 메모리 장치(100)에 출력할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)에 의해 제공된 리드 인에이블 신호(RE_SIG)의 폴링 엣지 또는 라이징 엣지에 응답하여 제1 내지 제7 리드 데이터(D1, D2, D3, D4, D5, D6, D7)를 입출력 포트(DQ[7:0])를 통해 순차적으로 메모리 컨트롤러(200)에 제공할 수 있다. 메모리 컨트롤러(200)는 제1 내지 제7 리드 데이터(D1, D2, D3, D4, D5, D6, D7)를 입출력 포트(DQ[7:0])로부터 순차적으로 수신할 수 있다. 그리고, 메모리 컨트롤러(200)는 순차적으로 수신된 제1 내지 제7 리드 데이터(D1, D2, D3, D4, D5, D6, D7)를 임시 저장할 수 있다.
도 3, 4, 5, 및 7을 참조하여 구체적으로 예를 들면, 제1 시점(t1)까지 해당되는 구간 동안, 데이터 출력 제어부(131)는 페이지 버퍼의 어드레스의 오름차순으로 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 타겟 페이지 버퍼로 선택할 수 있다. 이때, 제1 페이지 버퍼(PB1) 내지 제7 페이지 버퍼(미도시)가 제1 내지 제7 리드 데이터(D1, D2, D3, D4, D5, D6, D7)를 각각 출력하는 경우, 데이터 출력 제어부(131)는 제1 페이지 버퍼(PB1) 내지 제7 페이지 버퍼(미도시)를 타겟 페이지 버퍼로 순차적으로 선택할 수 있다. 데이터 출력 제어부(131)는 리드 인에이블 신호(RE_SIG)의 폴링 엣지 또는 라이징 엣지에 따라 제1 내지 제7 리드 데이터(D1, D2, D3, D4, D5, D6, D7)를 출력하도록 선택된 타겟 페이지 버퍼를 제어할 수 있다. 동작 제어부(220)는, 제1 내지 제7 리드 데이터(D1, D2, D3, D4, D5, D6, D7)를 순차적으로 수신하고, 제1 내지 제7 리드 데이터(D1, D2, D3, D4, D5, D6, D7)를 데이터 버퍼(210)에 저장할 수 있다.
제1 시점(t1)에서, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)에 할당된 저장 공간의 저장 용량이 가득 차면, 알림 신호(BF_SIG)의 전압 레벨은 로직 하이 레벨(High)일 수 있다. 이 경우, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨은 로직 로우 레벨(Low)에서 로직 하이 레벨(High)로 변경될 수 있다. 이 경우, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨이 로직 로우 레벨(Low)에서 로직 하이 레벨(High)로 변경되기 전에 출력된 리드 데이터인 제7 리드 데이터(D7)가 리드 인에이블 신호(RE_SIG)의 폴링 엣지 또는 라이징 엣지에 동기화되어 출력될 수 있다.
도 1, 2 및 7을 참조하여 예를 들면, 메모리 컨트롤러(200)는, 저장 공간의 저장 용량이 가득 차면, 로직 하이 레벨(High)을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)를 메모리 장치(100)에 출력할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)에 의해 제공된 리드 인에이블 신호(RE_SIG)의 폴링 엣지 또는 라이징 엣지에 응답하여 이전 리드 데이터인 제7 리드 데이터(D7)를 입출력 포트(DQ[7:0])를 통해 메모리 컨트롤러(200)에 제공할 수 있다. 메모리 컨트롤러(200)는 제7 리드 데이터(D7)를 입출력 포트(DQ[7:0])로부터 수신할 수 있다. 메모리 컨트롤러(200)는 제1 시점(t1) 이후에 계속 수신되는 제7 리드 데이터(D7)를 폐기할 수 있다.
도 3, 4, 5, 및 7을 참조하여 구체적으로 예를 들면, 제7 페이지 버퍼가 제7 리드 데이터(D7)를 출력하는 경우, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 로직 로우 레벨(Low)에서 로직 하이 레벨(High)로 변경되기 전에 제7 리드 데이터(D7)를 출력한 제7 페이지 버퍼가 타겟 페이지 버퍼로 유지될 수 있다. 데이터 출력 제어부(131)는, 제1 시점(t1)부터 제3 시점(t3)까지 해당되는 구간 동안, 제7 페이지 버퍼를 타겟 페이지 버퍼로 계속 유지할 수 있다. 동작 제어부(220)는, 제7 리드 데이터(D7)를 수신할 수 있다.
제2 시점(t2)에서, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)에 할당된 저장 공간에서 잔여 저장 용량이 존재하면, 알림 신호(BF_SIG)의 전압 레벨은 로직 로우 레벨(Low)일 수 있다.
제3 시점(t3)에서, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 로직 하이 레벨(High)에서 로직 로우 레벨(Low)로 변경될 수 있다. 제8 내지 제13 리드 데이터(D8, D9, D10, D11, D12, D13)가 리드 인에이블 신호(RE_SIG)의 폴링 엣지 또는 라이징 엣지에 응답하여 순차적으로 출력될 수 있다.
도 3, 4, 5, 및 7을 참조하여 구체적으로 예를 들면, 제3 시점(t3) 이후에, 동작 제어부(220)는 후속 리드 데이터인 제8 내지 제13 리드 데이터(D8, D9, D10, D11, D12, D13)를 순차적으로 수신할 수 있다. 그리고, 동작 제어부(220)는 제8 내지 제13 리드 데이터(D8, D9, D10, D11, D12, D13)를 데이터 버퍼(210)에 저장할 수 있다.
도 7에 도시된 리드 인에이블 신호(RE_SIG)는, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)가 제공되는 동안, 토글링될 수 있다.
전술한 바에 의하면, 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)에 의해 리드 동작이 유지됨으로써 리드 동작이 중단됨에 따른 레이턴시(latency)가 크게 감소되는 효과가 있다.
도 8은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 1, 2 및 8을 참조하면, 메모리 컨트롤러(200)는 호스트(500)로부터 리드 요청 및 논리 어드레스를 수신한다(S110).
메모리 컨트롤러(200)는 호스트(500)로부터 리드 요청에 응답하여 리드 커맨드를 생성하고, 호스트(500)로부터 제공된 논리 어드레스에 대응되는 물리 어드레스를 생성하며, 리드 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공한다(S120).
메모리 컨트롤러(200)는, 리드 인에이블 신호를 메모리 장치(100)에 제공한다(S130). 여기서, 리드 인에이블 신호(RE_SIG)는 메모리 장치(100)가 리드 데이터를 출력할 타이밍을 지시하는 신호일 수 있다.
메모리 컨트롤러(200)는, 메모리 장치(100)가 리드 인에이블 신호(RE_SIG)에 따라 순차적으로 출력하는 리드 데이터를 수신한다(S140). 이 경우, 리드 데이터 및 후속 리드 데이터가 순차적으로 출력될 수 있다. 또는 동일한 리드 데이터가 계속 출력될 수 있다.
메모리 컨트롤러(200)는 데이터 버퍼(210)에 잔여 저장 용량이 존재하는지 여부를 모니터링한다(S150).
데이터 버퍼(210)에 잔여 저장 용량이 존재하면(S150, 예), 메모리 컨트롤러(200)는 제1 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)를 메모리 장치(100)에 제공한다(S160). 제1 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)는 리드 데이터를 순차적으로 출력할 것을 지시하는 신호일 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)로부터 순차적으로 수신되는 리드 데이터를 데이터 버퍼(210)에 저장할 수 있다(S170).
메모리 컨트롤러(200)는 메모리 장치(100)의 리드 동작이 완료되는지 여부를 확인한다(S180).
리드 동작이 완료되면(S180, 예), 메모리 컨트롤러(200)는 데이터 버퍼(210)에 저장된 리드 데이터를 호스트(500)에 제공한다(S190).
리드 동작이 완료되지 않으면(S180, 아니오), 단계 S140이 수행된다.
데이터 버퍼(210)에 저장 용량이 가득 차면(S150, 아니오), 메모리 컨트롤러(200)는 제2 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)를 메모리 장치(100)에 제공한다(S200). 제2 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)는 동일한 리드 데이터 또는 이전 리드 데이터를 계속 출력할 것을 지시하는 신호일 수 있다. 이전 리드 데이터는 페이지 버퍼 어드레스 제어 신호(PBAC_SIG)의 전압 레벨이 제1 전압 레벨(예를 들어, 로직 로우 레벨)에서 제2 전압 레벨(예를 들어, 로직 하이 레벨)로 변경되기 전에 메모리 장치(100)에서 출력된 리드 데이터일 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)로부터 수신되는 리드 데이터를 폐기한다(S210).
메모리 컨트롤러(200)는 데이터 버퍼 플러시 동작을 수행하고(S220), 단계 S140이 수행된다. 데이터 버퍼 플러시 동작은 메모리 컨트롤러(200)가 잔여 저장 용량을 발생시키도록 데이터 버퍼(210)를 플러시하는 동작일 수 있다.
도 9는 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 컨트롤러(200)는 프로세서(201), RAM(202), 에러 정정 회로(203), 호스트 인터페이스(204), ROM(205), 및 플래시 인터페이스(206)를 포함할 수 있다.
프로세서(201)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다.
RAM(202)은 메모리 컨트롤러(200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 예시적으로, RAM(202)은 버퍼 메모리일 수 있다.
에러 정정 회로(203)는 메모리 장치(100)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성할 수 있다.
에러 정정 회로(203)는, 메모리 장치(100)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트(미도시)는 메모리 장치(100)에 저장될 수 있다.
에러 정정 회로(203)는, 메모리 장치(100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 에러 정정 회로(203)는 패리티(parity)를 사용하여 에러를 정정할 수 있다.
예를 들면, 에러 정정 회로(203)는 LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
에러 정정 회로(203)는 프로그램 동작에서 메모리 장치(100)로 프로그램될 데이터의 에러 정정 코드 값을 계산할 수 있다.
에러 정정 회로(203)는 리드 동작에서 메모리 장치(100)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행할 수 있다.
에러 정정 회로(203)는 페일된 데이터의 복원 동작에서 메모리 장치(100)로부터 복원된 데이터의 에러 정정 동작을 수행할 수 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(204)를 통해 외부 장치(예를 들어, 호스트(500), 애플리케이션 프로세서 등)와 통신할 수 있다.
ROM(205)은, 메모리 컨트롤러(200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(200)는 플래시 인터페이스(206)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(200)는 플래시 인터페이스(206)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터를 수신할 수도 있다.
플래시 인터페이스(206)는, 예를 들어 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 10을 참조하면, 메모리 카드 시스템(2000)은 메모리 장치(2100), 메모리 컨트롤러(2200), 및 커넥터(2300)를 포함한다.
예시적으로, 메모리 장치(2100)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Transfer Torque Magnetoresistive RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2200)는 메모리 장치(2100)와 연결된다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2200)는 메모리 장치(2100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2200)는 메모리 장치(2100) 및 호스트(500) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 제어하기 위한 펌웨어를 구동하도록 구성된다. 메모리 컨트롤러(2200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2200)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트(500))와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2200)는 USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer system interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
메모리 장치(2100) 및 메모리 컨트롤러(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드, 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 11은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 11을 참조하면, SSD 시스템은 호스트(500) 및 SSD(3000)를 포함한다.
SSD(3000)는 신호 커넥터(3001)를 통해 호스트(500)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3000)는 SSD 컨트롤러(3200), 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n), 보조 전원 장치(3300), 및 버퍼 메모리(3400)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3200)는 호스트(500)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(500) 및 SSD(3000)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer system interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3300)는 전원 커넥터(3002)를 통해 호스트(500)와 연결된다. 보조 전원 장치(3300)는 호스트(500)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3300)는 호스트(500)로부터의 전원 공급이 원활하지 않을 경우, SSD(3000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3300)는 SSD(3000) 내에 위치할 수도 있고, SSD(3000) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3300)는 메인 보드에 위치하며, SSD(3000)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3400)는 데이터를 임시 저장할 수 있다. 예를 들어, 버퍼 메모리(3400)는 호스트(500)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 맵핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3400)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 12는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 12를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(1000)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
100: 메모리 장치
101, 110: 메모리 셀 어레이
102, 123: 페이지 버퍼 그룹
103, 131: 데이터 출력 제어부
200: 메모리 컨트롤러
210: 데이터 버퍼
220: 동작 제어부
500: 호스트
1000: 저장 장치

Claims (20)

  1. 메모리 컨트롤러로부터 제공되는 리드 인에이블 신호에 응답하여 리드 데이터를 출력하는 메모리 장치에 있어서,
    데이터를 저장하는 복수의 메모리 셀들;
    복수의 비트 라인들을 통해 상기 복수의 메모리 셀들에 저장된 데이터를 센싱하는 복수의 페이지 버퍼들; 및
    상기 리드 인에이블 신호가 입력되는 동안, 상기 메모리 컨트롤러로부터 제공되는 페이지 버퍼 어드레스 제어 신호에 따라 상기 복수의 페이지 버퍼들 중 데이터를 출력할 타겟 페이지 버퍼를 선택하고, 선택된 타겟 페이지 버퍼에 저장된 데이터를 상기 리드 인에이블 신호에 따라 출력하도록 상기 선택된 타겟 페이지 버퍼를 제어하는 데이터 출력 제어부를 포함하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 데이터 출력 제어부는,
    상기 페이지 버퍼 어드레스 제어 신호의 전압 레벨이 제1 전압 레벨인 구간 동안, 상기 타겟 페이지 버퍼를 페이지 버퍼의 어드레스에 따라 순차적으로 선택하고,
    상기 페이지 버퍼 어드레스 제어 신호의 전압 레벨이 상기 제1 전압 레벨보다 높은 제2 전압 레벨인 구간 동안, 상기 타겟 페이지 버퍼를 유지하는 메모리 장치.
  3. 제2 항에 있어서,
    상기 데이터 출력 제어부는,
    상기 복수의 페이지 버퍼들 중 상기 페이지 버퍼 어드레스 제어 신호의 전압 레벨이 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 변경되기 전에 데이터를 출력한 페이지 버퍼를 상기 타겟 페이지 버퍼로 유지하는 메모리 장치.
  4. 제3 항에 있어서,
    상기 페이지 버퍼 어드레스 제어 신호는,
    상기 메모리 컨트롤러에 할당된 저장 공간에서 잔여 저장 용량이 존재하는지 여부에 따라 상기 제1 전압 레벨 또는 상기 제2 전압 레벨을 갖는 신호인, 메모리 장치.
  5. 제4 항에 있어서,
    상기 페이지 버퍼 어드레스 제어 신호는,
    상기 잔여 저장 용량이 존재하면, 상기 제1 전압 레벨을 갖고,
    상기 저장 공간의 저장 용량이 가득 차면, 상기 제2 전압 레벨을 갖는 메모리 장치.
  6. 제1 항에 있어서,
    상기 리드 인에이블 신호는,
    상기 페이지 버퍼 어드레스 제어 신호가 제공되는 동안, 토글링되는 클럭 신호인, 메모리 장치.
  7. 입출력 포트, 리드 인에이블 포트 및 페이지 버퍼 어드레스 포트를 포함하는 메모리 장치; 및
    호스트로부터 제공된 리드 요청에 응답하여 리드 인에이블 신호를 상기 리드 인에이블 포트에 제공하고, 상기 리드 인에이블 신호에 따라 리드 데이터를 상기 입출력 포트로부터 수신하고, 상기 입출력 포트로부터 수신된 리드 데이터를 미리 할당된 저장 공간에 임시 저장하고, 상기 저장 공간에서 잔여 저장 용량이 존재하는지 여부에 따라 상기 입출력 포트로부터 수신된 리드 데이터 다음으로 출력될 후속 리드 데이터의 출력을 제어하는 페이지 버퍼 어드레스 제어 신호를 상기 페이지 버퍼 어드레스 포트에 제공하고, 상기 메모리 장치의 리드 동작이 완료됨에 응답하여 상기 저장 공간에 임시 저장된 리드 데이터를 상기 호스트에 제공하는 메모리 컨트롤러를 포함하는 저장 장치.
  8. 제7 항에 있어서,
    상기 메모리 컨트롤러는,
    상기 잔여 저장 용량이 존재하면, 제1 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호를 출력하고,
    상기 제1 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호가 상기 페이지 버퍼 어드레스 포트에 제공되는 동안, 상기 후속 리드 데이터를 상기 입출력 포트로부터 수신하는 저장 장치.
  9. 제7 항에 있어서,
    상기 메모리 컨트롤러는,
    상기 저장 공간의 저장 용량이 가득 차면, 제1 전압 레벨보다 높은 제2 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호를 출력하고,
    상기 제2 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호가 상기 페이지 버퍼 어드레스 포트에 제공되는 동안, 이전 리드 데이터를 상기 입출력 포트로부터 수신하는 저장 장치.
  10. 제9 항에 있어서,
    상기 이전 리드 데이터는,
    상기 페이지 버퍼 어드레스 제어 신호의 전압 레벨이 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 변경되기 전에 상기 입출력 포트에서 출력된 리드 데이터인, 저장 장치.
  11. 제10 항에 있어서,
    상기 메모리 컨트롤러는,
    상기 이전 리드 데이터를 폐기하는 저장 장치.
  12. 제10 항에 있어서,
    상기 메모리 컨트롤러는,
    상기 잔여 저장 용량을 발생시키도록 상기 저장 공간을 플러시하는 데이터 버퍼 플러시 동작을 수행하고,
    상기 제1 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호를 상기 페이지 버퍼 어드레스 포트에 제공하고,
    상기 제1 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호가 상기 페이지 버퍼 어드레스 포트에 제공되는 동안, 상기 후속 리드 데이터를 상기 입출력 포트로부터 수신하는 저장 장치.
  13. 제7 항에 있어서,
    상기 메모리 컨트롤러는,
    상기 저장 공간을 구비하는 데이터 버퍼; 및
    상기 입출력 포트로부터 수신된 리드 데이터를 상기 데이터 버퍼에 저장하고, 상기 데이터 버퍼의 저장 용량에서 잔여 저장 용량이 존재하는지 여부를 모니터링하고, 모니터링 결과에 따라 상기 페이지 버퍼 어드레스 제어 신호의 전압 레벨을 제1 전압 레벨보다 높은 제2 전압 레벨로 변경하는 동작 제어부를 포함하는 저장 장치.
  14. 제13 항에 있어서,
    상기 동작 제어부는,
    상기 페이지 버퍼 어드레스 제어 신호의 전압 레벨이 상기 제1 전압 레벨인 구간 동안, 상기 후속 리드 데이터를 상기 데이터 버퍼에 저장하는 저장 장치.
  15. 제13 항에 있어서,
    상기 동작 제어부는,
    상기 페이지 버퍼 어드레스 제어 신호의 전압 레벨이 상기 제2 전압 레벨인 구간 동안, 상기 페이지 버퍼 어드레스 제어 신호의 전압 레벨이 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 변경되기 전에 상기 입출력 포트에서 출력된 리드 데이터를 수신하는 저장 장치.
  16. 제7 항에 있어서,
    상기 리드 인에이블 신호는,
    상기 페이지 버퍼 어드레스 제어 신호가 제공되는 동안, 토글링되는 클럭 신호인, 저장 장치.
  17. 리드 동작을 수행하도록 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    상기 메모리 장치가 리드 데이터를 출력할 타이밍을 지시하는 리드 인에이블 신호를 상기 메모리 장치에 제공하는 단계;
    상기 메모리 장치가 상기 리드 인에이블 신호에 따라 순차적으로 출력하는 리드 데이터를 수신하는 단계;
    데이터 버퍼에 잔여 저장 용량이 존재하는지 여부를 모니터링한 결과에 따라 페이지 버퍼 어드레스 제어 신호를 출력하는 단계; 및
    상기 페이지 버퍼 어드레스 제어 신호의 전압 레벨이 제1 전압 레벨인 구간 동안, 상기 메모리 장치로부터 순차적으로 수신되는 리드 데이터를 상기 데이터 버퍼에 임시 저장하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.
  18. 제17 항에 있어서,
    상기 페이지 버퍼 어드레스 제어 신호를 출력하는 단계는,
    상기 잔여 저장 용량이 존재하는 것으로 모니터링된 결과에 응답하여, 상기 제1 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호를 출력하고,
    상기 데이터 버퍼의 저장 용량이 가득 찬 것으로 모니터링된 결과에 응답하여, 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 갖는 페이지 버퍼 어드레스 제어 신호를 출력하는 메모리 컨트롤러의 동작 방법.
  19. 제18 항에 있어서,
    상기 페이지 버퍼 어드레스 제어 신호의 전압 레벨이 상기 제2 전압 레벨인 구간 동안, 상기 메모리 장치로부터 수신되는 리드 데이터를 폐기하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
  20. 제19 항에 있어서,
    상기 리드 동작이 완료됨에 응답하여 상기 데이터 버퍼에 저장된 리드 데이터를 호스트에 제공하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
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