KR20220169397A

KR20220169397A - 컴퓨팅 시스템 및 그 동작 방법

Info

Publication number: KR20220169397A
Application number: KR1020220065009A
Authority: KR
Inventors: 양순열
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2021-06-18
Filing date: 2022-05-26
Publication date: 2022-12-27

Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 컴퓨팅 시스템은 저장 장치 및 호스트를 포함할 수 있다. 저장 장치는 복수의 존들을 포함할 수 있다. 호스트는 복수의 존들 중 오픈 존의 최적 쓰기 사이즈를 포함하는 저장 영역 정보를 저장 장치로부터 수신하고, 최적 쓰기 사이즈, 저장 장치에 이전에 플러시된 데이터의 사이즈인 히스토리 사이즈 및 호스트의 버퍼 데이터의 사이즈를 기초로 저장 장치로 플러시할 데이터의 타겟 사이즈를 결정하고, 버퍼 데이터 중 타겟 사이즈에 대응되는 데이터를 저장 장치로 플러시할 수 있다.

Description

컴퓨팅 시스템 및 그 동작 방법{COMPUTING SYSTEM AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 컴퓨팅 시스템 및 그 동작 방법에 관한 것이다.

저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.

휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.

비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.

호스트는 저장 장치로부터 시퀀셜 쓰기가 수행되는 존의 최적 쓰기 사이즈 정보를 수신할 수 있고, 저장 장치에서 최적 쓰기 사이즈에 대응되는 데이터의 쓰기 동작이 수행되도록, 사이즈를 조절하여 쓰기 데이터를 저장 장치로 플러시할 수 있다. 저장 장치는 호스트로부터 존의 최적 쓰기 사이즈에 대응되는 쓰기 데이터를 수신하고 바로 프로그램함으로써 쓰기 버퍼 관리로 인한 비용을 절감할 수 있다.

본 발명의 실시 예는, 저장 장치가 존의 최적 쓰기 사이즈에 대응되는 쓰기 동작을 수행하도록 호스트가 쓰기 데이터의 사이즈를 조절하여 쓰기 데이터를 플러시함으로써 쓰기 성능을 높이는 컴퓨팅 시스템 및 그 동작 방법을 제공한다.

본 발명의 실시 예에 따른 컴퓨팅 시스템은 저장 장치 및 호스트를 포함할 수 있다. 저장 장치는 복수의 존들을 포함할 수 있다. 호스트는 복수의 존들 중 오픈 존의 최적 쓰기 사이즈를 포함하는 저장 영역 정보를 저장 장치로부터 수신하고, 최적 쓰기 사이즈, 저장 장치에 이전에 플러시된 데이터의 사이즈인 히스토리 사이즈 및 호스트의 버퍼 데이터의 사이즈를 기초로 저장 장치로 플러시할 데이터의 타겟 사이즈를 결정하고, 버퍼 데이터 중 타겟 사이즈에 대응되는 데이터를 저장 장치로 플러시할 수 있다.

본 발명의 실시 예에 따른 복수의 존들을 포함하는 저장 장치를 제어하는 호스트의 동작 방법은, 복수의 존들 중 오픈 존의 최적 쓰기 사이즈를 포함하는 저장 영역 정보를 저장 장치로부터 수신하는 단계; 최적 쓰기 사이즈, 저장 장치에 이전에 플러시된 데이터의 사이즈인 히스토리 사이즈 및 호스트의 버퍼 데이터의 사이즈를 기초로 저장 장치로 플러시할 데이터의 타겟 사이즈를 결정하는 단계; 및 버퍼 데이터 중 타겟 사이즈에 대응되는 데이터를 저장 장치로 플러시하는 단계;를 포함할 수 있다.

본 기술에 따르면, 저장 장치가 존의 최적 쓰기 사이즈에 대응되는 쓰기 동작을 수행하도록 호스트가 쓰기 데이터의 사이즈를 조절하여 쓰기 데이터를 플러시함으로써 쓰기 성능을 높이는 컴퓨팅 시스템 및 그 동작 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 1의 메모리 장치의 구성 및 동작을 설명하기 위한 도면이다.
도 4는 최적 쓰기 사이즈에 대응되는 쓰기 동작을 지원하기 위해, 호스트 및 저장 장치가 관리하는 정보들을 설명하기 위한 도면이다.
도 5는 일 실시 예에 따른 존에 대한 프로그램 동작을 설명하기 위한 도면이다.
도 6a는 일 실시 예에 따른 존 버퍼에 대한 프로그램 동작을 설명하기 위한 도면이다.
도 6b는 일 실시 예에 따른 존 버퍼에 저장된 데이터를 존으로 프로그램하는 동작을 설명하기 위한 도면이다.
도 7은 일 실시 예에 따른 호스트의 동작 방법을 설명하기 위한 순서도이다.
도 8은 일 실시 예에 따른 호스트의 동작 방법을 설명하기 위한 순서도이다.
도 9는 일 실시 예에 따른 저장 장치의 동작 방법을 설명하기 위한 순서도이다.
도 10은 일 실시 예에 따른 저장 장치의 동작 방법을 설명하기 위한 순서도이다.
도 11은 일 실시 예에 따른 저장 장치의 동작 방법을 설명하기 위한 순서도이다.
도 12는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

도 1은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 설명하기 위한 도면이다.

도 1을 참조하면, 컴퓨팅 시스템은 저장 장치(50)와 호스트(300)를 포함할 수 있다.

저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치이다.

저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.

저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.

메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.

메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.

메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.

메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.

실시 예에서, 메모리 장치(100)는 제1 저장 영역(150a) 및 제2 저장 영역(150b)을 포함할 수 있다. 제1 저장 영역(150a)은 시퀀셜 쓰기 동작이 수행되는 복수의 존들을 포함할 수 있다. 각 존은 연속적인 논리 어드레스에 대응되는 데이터가 저장되기 때문에 가비지 컬렉션이 수행되지 않을 수 있다. 존은 각 존 별로 최적 쓰기 사이즈가 설정될 수 있다. 최적 쓰기 사이즈란 1회의 프로그램 동작으로 쓰여지는 데이터의 최대 크기일 수 있다. 호스트(300)에서 저장 장치(50)로 오픈 존의 최적 쓰기 사이즈에 대응되는 데이터가 플러시되면, 저장 장치(50)는 쓰기 버퍼(210)에서 플러시된 데이터를 장시간 유지할 필요 없이 오픈 존으로 바로 프로그램 함으로써, 쓰기 버퍼(210)의 유지 및 관리 비용을 절감할 수 있다.

제2 저장 영역(150b)은 복수의 존들 각각에 대응되는 복수의 존 버퍼들을 포함할 수 있다. 존 버퍼는 존에 포함된 메모리 셀보다 더 적은 개수의 데이터 비트를 저장하는 메모리 셀을 포함할 수 있다. 예를 들어, 존은 3개의 데이터 비트를 저장하는 트리플 레벨 셀을 포함할 수 있다. 존 버퍼는 1개의 데이터 비트를 저장하는 싱글 레벨 셀을 포함할 수 있다. 존 버퍼는 존 보다 각 메모리 셀이 저장하는 데이터 비트의 개수가 적기 때문에, 용량은 적지만 읽기 및 쓰기 속도가 빠르고 신뢰성이 높을 수 있다.

존 버퍼는 쓰기 버퍼(210)에서 존으로 저장할 데이터가 미리 설정된 쓰기 사이즈보다 작은 경우, 임시로 데이터를 저장하기 위해 사용될 수 있다. 미리 설정된 쓰기 사이즈는 최적 쓰기 사이즈를 포함할 수 있다.

메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.

저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.

메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.

메모리 컨트롤러(200)는 적어도 하나 이상의 채널들을 통해 연결된 복수의 메모리 장치들(100)을 제어할 수 있다. 각 메모리 장치(100)는 적어도 하나 이상의 플레인을 포함할 수 있다. 각 플레인은 복수의 메모리 블록들을 포함할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 쓰기 버퍼(210) 및 메모리 동작 제어부(220)를 포함할 수 있다.

쓰기 버퍼(210)는 호스트(300)로부터 플러시된 데이터를 저장할 수 있다. 쓰기 버퍼(210)에 저장된 데이터는 제1 저장 영역(150a)의 존 또는 제2 저장 영역(150b)의 존 버퍼에 프로그램될 수 있다.

메모리 동작 제어부(220)는 제1 저장 영역(150a)에 포함된 오픈 존의 최적 쓰기 사이즈 정보를 포함하는 저장 영역 정보를 호스트(300)에 제공할 수 있다. 오픈 존은 복수의 존들 중 데이터 쓰기를 위해 활성화된 존일 수 있다.

메모리 동작 제어부(220)는 호스트(300)로부터 플러시된 데이터를 쓰기 버퍼(210)에 저장하고, 쓰기 버퍼(210)에 저장된 데이터를 제1 저장 영역(150a)의 오픈 존 또는 제2 저장 영역(150b)의 오픈 존에 대응되는 존 버퍼에 프로그램할 수 있다. 구체적으로, 메모리 동작 제어부(220)는 최적 쓰기 사이즈와 쓰기 버퍼(210)에 저장된 데이터의 사이즈의 비교 결과를 기초로 쓰기 버퍼(210)에 저장된 데이터를 오픈 존 또는 오픈 존에 대응되는 존 버퍼에 프로그램할 수 있다.

메모리 동작 제어부(220)는 호스트(300)로부터 수신한 쓰기 요청에 응답하여, 쓰기 버퍼(210)에 저장된 데이터의 사이즈와 최적 쓰기 사이즈를 비교할 수 있다. 메모리 동작 제어부(220)는 쓰기 버퍼(210)에 저장된 데이터의 사이즈가 최적 쓰기 사이즈보다 크거나 같으면, 쓰기 버퍼(210)에 저장된 데이터 중 최적 쓰기 사이즈에 대응되는 데이터를 오픈 존에 프로그램할 수 있다. 메모리 동작 제어부(220)는 쓰기 버퍼(210)에 저장된 데이터의 사이즈가 최적 쓰기 사이즈보다 작으면, 호스트(300)로부터 쓰기 버퍼(210)로 새롭게 플러시된 데이터로 인해, 쓰기 버퍼(210)에 저장된 데이터의 사이즈가 최적 쓰기 사이즈보다 크거나 같아질 때까지 쓰기 버퍼(210)에 저장된 데이터를 오픈 존에 프로그램하지 않고 대기할 수 있다.

메모리 동작 제어부(220)는 호스트(300)로부터 수신한 싱크 업 요청에 응답하여, 쓰기 버퍼(210)에 저장된 데이터를 오픈 존에 대응되는 존 버퍼에 프로그램할 수 있다. 싱크 업 요청은 저장 장치(50)와 호스트(300)를 동기화시키는 요청이므로, 메모리 동작 제어부(220)는 쓰기 버퍼(210)에 저장된 데이터 사이즈가 최적 쓰기 사이즈보다 작더라도 존 버퍼에 프로그램할 수 있다.

메모리 동작 제어부(220)는 싱크 업 요청에 따른 동작을 수행한 이후, 존 버퍼에 저장된 데이터를 쓰기 버퍼(210)로 다시 로드할 수 있다. 메모리 동작 제어부(220)는 쓰기 버퍼(210)로 로드된 데이터와 호스트(300)로부터 쓰기 버퍼(210)로 새롭게 플러시된 데이터를 포함하는 데이터에서, 최적 쓰기 사이즈에 대응되는 데이터를 오픈 존에 프로그램할 수 있다.

호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.

실시 예에서, 호스트(300)는 호스트 버퍼(310) 및 플러시 제어부(320)를 포함할 수 있다.

호스트 버퍼(310)는 저장 장치(50)로 플러시할 버퍼 데이터를 저장할 수 있다.

플러시 제어부(320)는 제1 저장 영역(150a)에 포함된 오픈 존의 최적 쓰기 사이즈를 포함하는 저장 영역 정보를 저장 장치(50)로부터 수신할 수 있다. 플러시 제어부(320)는 저장 장치(50)에 이전에 플러시된 데이터의 사이즈인 히스토리 사이즈, 호스트 버퍼(310)에 저장된 버퍼 데이터의 사이즈 및 최적 쓰기 사이즈를 기초로 저장 장치(50)로 플러시할 데이터의 타겟 사이즈를 결정할 수 있다.

예를 들어, 플러시 제어부(320)는 히스토리 사이즈 및 최적 쓰기 사이즈를 기초로 타겟 사이즈를 설정할 수 있다. 플러시 제어부(320)는 최적 쓰기 사이즈에서 히스토리 사이즈를 공제한 값을 타겟 사이즈의 초기 값으로 설정할 수 있다.

플러시 제어부(320)는 타겟 사이즈와 버퍼 데이터의 사이즈의 비교 결과를 기초로 타겟 사이즈를 조절할 수 있다. 플러시 제어부(320)는 버퍼 데이터의 사이즈가 타겟 사이즈보다 작으면 타겟 사이즈의 값을 초기화할 수 있다. 플러시 제어부(320)는 버퍼 데이터의 사이즈가 타겟 사이즈와 같으면 타겟 사이즈의 값을 유지할 수 있다. 플러시 제어부(320)는 버퍼 데이터의 사이즈가 타겟 사이즈보다 크면, 버퍼 데이터의 사이즈 내에서, 최적 쓰기 사이즈의 정수배 한 값과 타겟 사이즈의 초기 값을 더한 값으로 타겟 사이즈의 값을 조절할 수 있다.

플러시 제어부(320)는 쓰기 요청과 함께 호스트 버퍼(310)에 저장된 버퍼 데이터 중 타겟 사이즈에 대응되는 데이터를 저장 장치(50)로 플러시할 수 있다. 플러시 제어부(320)는 플러시 이후 히스토리 사이즈를 업데이트할 수 있다.

플러시 제어부(320)는 호스트(300)와 저장 장치(50)를 동기화시키는 싱크 업 이벤트에 응답하여 싱크 업 요청을 저장 장치(50)에 제공할 수 있다. 플러시 제어부(320)는 싱크 업 요청과 함께 호스트 버퍼(310)에 저장된 버퍼 데이터를 저장 장치(50)로 플러시할 수 있다.

실시 예에서, 호스트(300)에서 처리되는 데이터는 파일 시스템을 통해 관리될 수 있다. 파일 시스템은 로그 구조 파일 시스템을 포함할 수 있다. 플러시 제어부(320)는 로그 구조 파일 시스템에 의해 제어될 수 있다.

도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.

메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.

주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.

어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.

어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.

어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(121)는 선택된 워드라인에 전압 생성부(122)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.

프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.

리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.

본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.

본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.

전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압들(Vop)을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.

실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.

실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압들(Vop)을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.

전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압들(Vop)을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압들(Vop)을 생성할 것이다. 생성된 복수의 동작 전압들(Vop)은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.

읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.

제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.

프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.

리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.

소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.

데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.

데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.

센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.

제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.

제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.

도 3은 도 1의 메모리 장치의 구성 및 동작을 설명하기 위한 도면이다.

도 3을 참조하면, 메모리 장치는 제1 저장 영역(150a) 및 제2 저장 영역(150b)을 포함할 수 있다. 제1 저장 영역(150a)은 시퀀셜 쓰기 동작이 수행되는 제1 내지 제4 존(Zone_1~Zone_4)을 포함할 수 있다. 각 존은 연속적인 논리 어드레스에 대응되는 데이터가 저장될 수 있다. 존은 각 존 별로 최적 쓰기 사이즈(Optimal Write Size, OWS)가 설정될 수 있다. 최적 쓰기 사이즈(OWS)란 1회의 프로그램 동작으로 존에 프로그램되는 데이터의 최대 크기일 수 있다.

제2 저장 영역(150b)은 제1 내지 제4 존(Zone_1~Zone_4)에 각각 대응되는 제1 내지 제4 존 버퍼(Zone Buffer_1~ Zone Buffer_4)를 포함할 수 있다. 존 버퍼에 포함되는 메모리 셀은 존에 포함되는 메모리 셀보다 메모리 셀당 저장하는 데이터 비트의 개수가 적을 수 있다. 존 버퍼는 존 보다 각 메모리 셀이 저장하는 데이터 비트의 개수가 적기 때문에, 용량은 적지만 읽기 및 쓰기 속도가 빠르고 신뢰성이 높을 수 있다.

실시 예에서, 쓰기 버퍼(210)에 저장된 데이터 중 최적 쓰기 사이즈(OWS)에 대응되는 데이터는 제1 저장 영역(150a) 포함된 복수의 존들 중 오픈 존에 프로그램될 수 있다. 오픈 존은 복수의 존들 중 데이터 쓰기를 위해 활성화된 존일 수 있다.

쓰기 버퍼(210)에 저장된 제2데이터의 사이즈가 최적 쓰기 사이즈(OWS)보다 작으면, 쓰기 버퍼(210)에 저장된 데이터가 최적 쓰기 사이즈(OWS)보다 크거나 같아질 때까지 쓰기 버퍼(210)에 저장된 데이터는 제1 저장 영역(150a)나 제2 저장 영역(150b)에 프로그램되지 않고 쓰기 버퍼(210)에 홀딩될 수 있다. 다만, 쓰기 버퍼(210)에 저장된 데이터의 사이즈가 최적 쓰기 사이즈(OWS)보다 작더라도, 저장 장치와 호스트를 동기화시키는 싱크 업 요청을 수신한 경우, 쓰기 버퍼(210)에 저장된 데이터는 오픈 존에 대응되는 존 버퍼에 프로그램될 수 있다.

즉, 최적 쓰기 사이즈(OWS)보다 작은 사이즈의 데이터는 존 버퍼에 임시로 프로그램될 수 있다. 이후 존 버퍼에 프로그램된 데이터는 다시 쓰기 버퍼(210)로 로드되고, 호스트로부터 쓰기 버퍼(210)로 새롭게 플러시된 데이터와 함께, 최적 쓰기 사이즈(OWS)에 대응되는 데이터로서 오픈 존에 프로그램될 수 있다.

도 4는 최적 쓰기 사이즈에 대응되는 쓰기 동작을 지원하기 위해, 호스트 및 저장 장치가 관리하는 정보들을 설명하기 위한 도면이다.

도 4를 참조하면, 호스트가 관리하는 정보는 OWS_PER_ZONE, Flushed_CNT, Buffered_CNT 및 Target_Flush를 포함할 수 있다.

OWS_PER_ZONE는 오픈 존의 최적 쓰기 사이즈일 수 있다. 최적 쓰기 사이즈는 오픈 존에 대한 1회의 프로그램 동작으로 쓰여지는 데이터의 최대 크기일 수 있다. 호스트는 저장 장치로부터 수신하는 저장 영역 정보로부터 OWS_PER_ZONE를 획득할 수 있다.

Flushed_CNT는 저장 장치에 이전에 플러시된 미리 설정된 크기를 갖는 데이터의 개수로서, 저장 장치에 이전에 플러시된 데이터의 사이즈인 히스토리 사이즈를 나타낼 수 있다. Flushed_CNT는 0부터 (OWS_PER_ZONE-1)까지의 값을 가질 수 있다.

Buffered_CNT는 호스트 버퍼에 저장된 미리 설정된 크기를 갖는 데이터의 개수로서, 버퍼 데이터의 사이즈를 나타낸다.

Target_Flush는 저장 장치에 플러시할 미리 설정된 크기를 갖는 데이터의 개수로서, 저장 장치에 플러시할 데이터의 타겟 사이즈를 나타낸다.

저장 장치가 관리하는 정보는 OWS_PER_ZONE 및 WB_CNT를 포함할 수 있다.

WB_CNT는 쓰기 버퍼에 저장된 미리 설정된 크기를 갖는 데이터의 개수로서, 쓰기 버퍼에 저장된 데이터의 사이즈를 나타낸다.

도 4의 실시 예에 따르면, 플러시가 수행되기 전에 Target_Flush가 결정될 수 있다. Target_Flush의 초기 값은 OWS_PER_ZONE과 Flushed_CNT를 기초로 설정될 수 있다. 이후 Target_Flush의 값은 Buffered_CNT 및 Target_Flush의 초기 값의 비교 결과에 따라 조절될 수 있다. Target_Flush의 값이 결정되고 나서, 호스트는 Target_Flush의 값이 0보다 크거나 싱크 업 이벤트가 발생하면, 호스트 버퍼에 저장된 데이터를 저장 장치로 플러시할 수 있다. 호스트는 플러시를 한 이후 Flushed_CNT를 업데이트할 수 있다.

저장 장치는 WB_CNT와 OWS_PER_ZONE의 비교 결과에 따라 쓰기 버퍼에 저장된 데이터를 오픈 존에 프로그램하거나 존에 대응되는 존 버퍼에 프로그램할 수 있다. 예를 들어, 저장 장치는 WB_CNT가 OWS_PER_ZONE보다 크거나 같으면, 쓰기 버퍼에 저장된 데이터를 오픈 존에 프로그램할 수 있다. 저장 장치는 WB_CNT가 OWS_PER_ZONE보다 작고, 싱크 업 이벤트 조건이면, 쓰기 버퍼에 저장된 데이터를 존 버퍼에 프로그램할 수 있다.

도 5는 일 실시 예에 따른 존에 대한 프로그램 동작을 설명하기 위한 도면이다.

도 5를 참조하면, Flushed_CNT는 0으로 초기 설정될 수 있다. Flushed_CNT의 범위는 0부터 (OWS_PER_ZONE-1)까지 일 수 있다. 호스트 버퍼에는 4Kbyte의 단위 사이즈를 갖는 제1 내지 제3 데이터가 저장될 수 있다. 따라서, Buffered_CNT는 3일 수 있다. 도 5에서, OWS_PER_ZONE은 12일 수 있다. 데이터의 단위 사이즈, 호스트 버퍼에 저장된 데이터의 개수, 오픈 존의 최적 쓰기 사이즈는 본 실시 예에 제한되지 않는다.

호스트 버퍼에 제4 내지 제13 데이터가 새롭게 저장될 수 있다. Buffered_CNT는 3에서 13으로 업데이트될 수 있다.

Target_Flush는 OWS_PER_ZONE 및 Flushed_CNT에 의해 12로 초기 설정될 수 있다. Buffered_CNT 및 Buffered_CNT의 초기 값의 비교 결과에 따라, Target_Flush는 12로 결정될 수 있다. Target_Flush가 0보다 크므로 플러시 조건이 충족될 수 있다. Target_Flush에 대응되는 제1 내지 제12 데이터가 호스트에서 저장 장치의 쓰기 버퍼로 플러시될 수 있다. 플러시 이후, Flushed_CNT는 0에서 0으로 업데이트될 수 있다. WB_CNT가 OWS_PER_ZONE와 같으므로 쓰기 버퍼로 플러시된 제1 내지 제12 데이터는 오픈 존에 프로그램될 수 있다.

도 5는 일반적인 상황에서 호스트의 플러시 동작과 저장 장치의 프로그램 동작을 도시한다. 호스트는 저장 장치에 이전에 플러시된 데이터의 사이즈를 고려하여, 플러시할 데이터의 사이즈를 조절할 수 있다. 저장 장치는 호스트로부터 최적 쓰기 사이즈에 대응되는 데이터를 수신함으로써, 호스트로부터 플러시된 데이터를 쓰기 버퍼에서 홀딩할 필요 없이 오픈 존에 바로 프로그램 동작을 수행할 수 있다. 이로써 쓰기 버퍼의 유지 및 관리 비용이 절감되고, 저장 장치의 쓰기 성능이 향샹될 수 있다.

도 6a는 일 실시 예에 따른 존 버퍼에 대한 프로그램 동작을 설명하기 위한 도면이다.

도 6a를 참조하면, Flushed_CNT는 0으로 초기 설정될 수 있다. Flushed_CNT의 범위는 0부터 (OWS_PER_ZONE-1)까지 일 수 있다. 호스트 버퍼에는 4Kbyte의 단위 사이즈를 갖는 제1 내지 제3 데이터가 저장될 수 있다. 따라서, Buffered_CNT는 3일 수 있다. 도 6a에서, OWS_PER_ZONE은 12일 수 있다. 데이터의 단위 사이즈, 호스트 버퍼에 저장된 데이터의 개수, 오픈 존의 최적 쓰기 사이즈는 본 실시 예에 제한되지 않는다.

Target_Flush는 OWS_PER_ZONE 및 Flushed_CNT에 의해 12로 초기 설정될 수 있다. Buffered_CNT 및 Target_Flush의 초기 값의 비교 결과에 따라, Target_Flush는 0으로 결정될 수 있다. Target_Flush가 0보다 크지 않으나 저장 장치와 호스트를 동기화 시키는 싱크 업 이벤트가 발생하였으므로, 플러시 조건이 충족될 수 있다. Buffered_CNT에 대응되는 제1 내지 제3 데이터가 호스트에서 저장 장치의 쓰기 버퍼로 플러시될 수 있다. 플러시 이후, Flushed_CNT는 0에서 3으로 업데이트될 수 있다. WB_CNT가 OWS_PER_ZONE보다 작으므로 쓰기 버퍼로 플러시된 제1 내지 제3 데이터는 오픈 존에 대응되는 존 버퍼에 프로그램될 수 있다. Buffered_CNT는 3에서 0으로 업데이트될 수 있다.

도 6a는 싱크 업 이벤트 상황에서 호스트의 플러시 동작과 저장 장치의 프로그램 동작을 도시한다. 싱크 업 이벤트 발생시, Target_Flush의 값과 무관하게 호스트에 저장된 데이터는 저장 장치에 프로그램되어야 한다. 따라서, 호스트로부터 플러시된 데이터의 사이즈가 최적 쓰기 사이즈보다 적더라도 프로그램되어야 하고, 쓰기 버퍼에 저장된 데이터는 존 버퍼에 임시로 프로그램될 수 있다. 이는 최적 쓰기 사이즈에 미달하는 데이터가 오픈 존에 프로그램되면 시퀀셜 쓰기 동작의 연속성이 깨질 수 있기 때문이다. 나아가, 존 버퍼는 존보다 각 메모리 셀당 저장하는 데이터 비트의 개수가 적으므로, 더 빠르게 읽기 및 쓰기 동작이 가능하고, 싱크 업 이벤트에 더 빠르게 응답할 수 있다.

도 6b는 일 실시 예에 따른 존 버퍼에 저장된 데이터를 존으로 프로그램하는 동작을 설명하기 위한 도면이다.

도 6a 및 도 6b를 참조하면, 싱크 업 이벤트 이후, 존 버퍼에 저장된 제1 내지 제3 데이터는 쓰기 버퍼로 다시 로드될 수 있다.

호스트 버퍼에 제4 내지 제13 데이터가 새롭게 저장될 수 있다. Buffered_CNT는 0에서 10으로 업데이트될 수 있다.

Target_Flush는 OWS_PER_ZONE 및 Flushed_CNT에 의해 9로 초기 설정될 수 있다. Buffered_CNT 및 Target_Flush의 초기 값의 비교 결과에 따라, Target_Flush는 9로 결정될 수 있다. Target_Flush가 0보다 크므로 플러시 조건이 충족될 수 있다. Target_Flush에 대응되는 제4 내지 제12 데이터가 호스트에서 저장 장치의 쓰기 버퍼로 플러시될 수 있다. 이후, Flushed_CNT는 3에서 0으로 업데이트될 수 있다.

WB_CNT가 OWS_PER_ZONE와 같으므로, 쓰기 버퍼에 로드된 제1 내지 제3 데이터와 쓰기 버퍼로 플러시된 제4 내지 제12 데이터는 오픈 존에 프로그램될 수 있다.

도 6a 및 도 6b를 참조하여 설명된 실시 예를 통해, 싱크 업 이벤트가 발생하여도, 오픈 존에 최적 쓰기 사이즈에 대응되는 데이터를 프로그램하는 시퀀셜 쓰기 동작이 유지될 수 있다.

도 7은 일 실시 예에 따른 호스트의 동작 방법을 설명하기 위한 순서도이다.

도 7을 참조하면, S701단계에서, 호스트는 저장 장치로부터 오픈 존의 최적 쓰기 사이즈를 포함하는 저장 영역 정보 수신할 수 있다.

S703단계에서, 호스트는 최적 쓰기 사이즈, 저장 장치에 플러시된 데이터 사이즈 및 호스트 버퍼에 저장된 데이터 사이즈를 기초로 플러시할 데이터의 타겟 사이즈를 결정할 수 있다.

S705단계에서, 호스트는 호스트 버퍼에 저장된 데이터 중 타겟 사이즈에 대응되는 데이터를 저장 장치로 플러시할 수 있다.

S707단계에서, 호스트는 저장 장치에 이전에 플러시된 데이터의 사이즈인 히스토리 사이즈를 업데이트할 수 있다.

도 8은 일 실시 예에 따른 호스트의 동작 방법을 설명하기 위한 순서도이다.

도 8을 참조하면, S801단계에서, 호스트는 호스트와 저장 장치를 동기화시키는 싱크 업 이벤트의 발생을 감지할 수 있다.

S803단계에서, 호스트는 호스트 버퍼에 저장된 데이터를 저장 장치로 플러시할 수 있다.

S805단계에서, 호스트는 저장 장치에 이전에 플러시된 데이터의 사이즈인 히스토리 사이즈를 업데이트할 수 있다.

도 9는 일 실시 예에 따른 저장 장치의 동작 방법을 설명하기 위한 순서도이다.

도 9를 참조하면, S901단계에서, 저장 장치는 호스트에 오픈 존의 최적 쓰기 사이즈를 포함하는 저장 영역 정보 제공할 수 있다.

S903단계에서, 저장 장치는 호스트로부터 플러시된 데이터를 쓰기 버퍼에 저장할 수 있다.

S905단계에서, 저장 장치는 쓰기 버퍼에 저장된 데이터 사이즈와 최적 쓰기 사이즈의 비교 결과 및 싱크 업 요청 수신 여부를 기초로 쓰기 버퍼에 저장된 데이터를 오픈 존 또는 존 버퍼에 프로그램할 수 있다.

도 10은 일 실시 예에 따른 저장 장치의 동작 방법을 설명하기 위한 순서도이다.

도 10을 참조하면, S1001단계에서, 저장 장치는 호스트에 오픈 존의 최적 쓰기 사이즈를 포함하는 저장 영역 정보 제공할 수 있다.

S1003단계에서, 저장 장치는 호스트로부터 플러시된 데이터를 쓰기 버퍼에 저장할 수 있다.

S1005단계에서, 저장 장치는 쓰기 버퍼에 저장된 데이터의 사이즈가 최적 쓰기 사이즈보다 크거나 같은지 판단할 수 있다. 판단 결과 쓰기 버퍼에 저장된 데이터의 사이즈가 최적 쓰기 사이즈보다 크거나 같으면 S1007단계로 진행하고, 쓰기 버퍼에 저장된 데이터의 사이즈가 최적 쓰기 사이즈보다 작으면 S1009단계로 진행한다.

S1007단계에서, 저장 장치는 쓰기 버퍼에 저장된 데이터 중 최적 쓰기 사이즈에 대응되는 데이터를 오픈 존에 프로그램할 수 있다.

S1009단계에서, 저장 장치는 호스트로부터 싱크 업 요청을 수신하였는지 판단할 수 있다. 판단 결과 호스트로부터 싱크 업 요청을 수신하였으면, S1011단계로 진행하고, 호스트로부터 싱크 업 요청을 수신하지 않았으면 동작을 종료한다.

S1011단계에서, 저장 장치는 쓰기 버퍼에 저장된 데이터를 오픈 존에 대응되는 존 버퍼에 프로그램할 수 있다.

도 11은 일 실시 예에 따른 저장 장치의 동작 방법을 설명하기 위한 순서도이다.

도 11을 참조하면, S1101단계에서, 저장 장치는 존 버퍼에 저장된 데이터를 쓰기 버퍼에 로드할 수 있다.

S1103단계에서, 저장 장치는 호스트로부터 플러시된 데이터를 쓰기 버퍼에 저장할 수 있다.

S1105단계에서, 저장 장치는 쓰기 버퍼에 저장된 데이터 중 최적 쓰기 사이즈에 대응되는 데이터를 오픈 존에 프로그램할 수 있다. 쓰기 버퍼에 저장된 데이터는 존 버퍼로부터 로드된 데이터 및 호스트로부터 새롭게 플러시된 데이터를 포함할 수 있다.

도 12는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.

도 12를 참조하면, 메모리 컨트롤러(1000)는 호스트 및 메모리 장치에 연결된다. 호스트로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.

버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.

프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.

프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.

프로세서부(1010)는 호스트로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.

프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트로 출력될 것이다.

실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.

메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.

에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.

호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.

버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.

메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.

예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.

예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 비휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.

예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.

도 13은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.

도 13을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.

메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.

예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.

예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque-Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.

메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 저장 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.

도 14를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.

본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.

SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.

보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.

도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

도 15를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.

애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.

메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.

스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.

예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.

사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

50: 저장 장치
100: 메모리 장치
150a: 제1 저장 영역
150b: 제2 저장 영역
200: 메모리 컨트롤러
210: 쓰기 버퍼
220: 메모리 동작 제어부
300: 호스트
310: 호스트 버퍼
320: 플러시 제어부

Claims

복수의 존들을 포함하는 저장 장치; 및
상기 복수의 존들 중 오픈 존의 최적 쓰기 사이즈를 포함하는 저장 영역 정보를 상기 저장 장치로부터 수신하고, 상기 최적 쓰기 사이즈, 상기 저장 장치에 이전에 플러시된 데이터의 사이즈인 히스토리 사이즈 및 호스트의 버퍼 데이터의 사이즈를 기초로 상기 저장 장치로 플러시할 데이터의 타겟 사이즈를 결정하고, 상기 버퍼 데이터 중 상기 타겟 사이즈에 대응되는 데이터를 상기 저장 장치로 플러시하는 호스트;를 포함하는 컴퓨팅 시스템.
제 1항에 있어서, 상기 호스트는,
상기 버퍼 데이터를 저장하는 호스트 버퍼; 및
상기 최적 쓰기 사이즈, 상기 히스토리 사이즈 및 상기 버퍼 데이터의 사이즈를 기초로 상기 타겟 사이즈를 결정하고, 상기 버퍼 데이터 중 상기 타겟 사이즈에 대응되는 데이터를 상기 저장 장치로 플러시하고, 상기 히스토리 사이즈를 업데이트하는 플러시 제어부;를 포함하는 컴퓨팅 시스템.
제 2항에 있어서, 상기 플러시 제어부는,
상기 히스토리 사이즈 및 상기 최적 쓰기 사이즈를 기초로 상기 타겟 사이즈를 설정하고, 상기 타겟 사이즈와 상기 버퍼 데이터의 사이즈의 비교 결과를 기초로 상기 타겟 사이즈를 조절하는 컴퓨팅 시스템.
제 3항에 있어서, 상기 플러시 제어부는,
상기 최적 쓰기 사이즈에서 상기 히스토리 사이즈를 공제한 값을 상기 타겟 사이즈의 초기 값으로 설정하는 컴퓨팅 시스템.
제 4항에 있어서, 상기 플러시 제어부는,
상기 버퍼 데이터의 사이즈가 상기 타겟 사이즈보다 작으면, 상기 타겟 사이즈의 값을 초기화하고, 상기 버퍼 데이터의 사이즈가 상기 타겟 사이즈와 같으면, 상기 타겟 사이즈의 값을 유지하고, 상기 버퍼 데이터의 사이즈가 상기 타겟 사이즈보다 크면, 상기 버퍼 데이터의 사이즈 내에서, 상기 최적 쓰기 사이즈의 정수배 한 값과 상기 타겟 사이즈의 초기 값을 더한 값으로 상기 타겟 사이즈의 값을 조절하는 컴퓨팅 시스템.
제 2항에 있어서, 상기 플러시 제어부는,
상기 호스트와 상기 저장 장치를 동기화시키는 싱크 업 이벤트에 응답하여 싱크 업 요청을 상기 저장 장치에 제공하고, 상기 버퍼 데이터를 상기 저장 장치로 플러시하는 컴퓨팅 시스템.
제 2항에 있어서, 상기 플러시 제어부는,
로그 구조 파일 시스템에 의해 제어되는 컴퓨팅 시스템.
제 1항에 있어서, 상기 저장 장치는,
상기 복수의 존들을 포함하는 메모리 장치; 및
상기 호스트로부터 플러시된 데이터를 저장하고, 상기 오픈 존에 프로그램하는 메모리 컨트롤러;를 포함하는 컴퓨팅 시스템.
제 8항에 있어서, 상기 메모리 장치는,
상기 복수의 존들에 각각 대응되는 복수의 존 버퍼들을 포함하고,
상기 복수의 존 버퍼들은,
상기 복수의 존들에 포함된 메모리 셀보다 메모리 셀당 더 적은 데이터 비트를 저장하는 메모리 셀을 포함하는 컴퓨팅 시스템.
제 9항에 있어서, 상기 메모리 컨트롤러는,
상기 호스트로부터 플러시된 데이터를 저장하는 쓰기 버퍼; 및
상기 쓰기 버퍼에 저장된 데이터를 상기 오픈 존 또는 상기 오픈 존에 대응되는 존 버퍼에 프로그램하는 메모리 동작 제어부;를 포함하는 컴퓨팅 시스템.
제 10항에 있어서, 상기 메모리 동작 제어부는,
상기 최적 쓰기 사이즈와 상기 쓰기 버퍼에 저장된 데이터의 사이즈의 비교 결과를 기초로 상기 쓰기 버퍼에 저장된 데이터를 상기 오픈 존 또는 상기 존 버퍼에 프로그램하는 컴퓨팅 시스템.
제 11항에 있어서, 상기 메모리 동작 제어부는,
상기 쓰기 버퍼에 저장된 데이터가 상기 최적 쓰기 사이즈보다 크거나 같으면, 상기 쓰기 버퍼에 저장된 데이터 중 상기 최적 쓰기 사이즈에 대응되는 데이터를 상기 오픈 존에 프로그램하는 컴퓨팅 시스템.
제 11항에 있어서, 상기 메모리 동작 제어부는,
상기 호스트로부터 싱크 업 요청을 수신하고, 상기 쓰기 버퍼에 저장된 데이터가 상기 최적 쓰기 사이즈보다 작으면, 상기 쓰기 버퍼에 저장된 데이터를 상기 존 버퍼에 프로그램하는 컴퓨팅 시스템.
제 13항에 있어서, 상기 메모리 동작 제어부는,
상기 존 버퍼에 저장된 데이터를 상기 쓰기 버퍼로 로드하고, 쓰기 버퍼 데이터 중 상기 최적 쓰기 사이즈에 대응되는 데이터를 상기 오픈 존에 프로그램하고,
상기 쓰기 버퍼 데이터는,
상기 존 버퍼에서 상기 쓰기 버퍼로 로드된 데이터 및 상기 호스트로부터 새롭게 플러시된 데이터를 포함하는 컴퓨팅 시스템.
복수의 존들을 포함하는 저장 장치를 제어하는 호스트의 동작 방법에 있어서,
상기 복수의 존들 중 오픈 존의 최적 쓰기 사이즈를 포함하는 저장 영역 정보를 상기 저장 장치로부터 수신하는 단계;
상기 최적 쓰기 사이즈, 상기 저장 장치에 이전에 플러시된 데이터의 사이즈인 히스토리 사이즈 및 호스트의 버퍼 데이터의 사이즈를 기초로 상기 저장 장치로 플러시할 데이터의 타겟 사이즈를 결정하는 단계; 및
상기 버퍼 데이터 중 상기 타겟 사이즈에 대응되는 데이터를 상기 저장 장치로 플러시하는 단계;를 포함하는 호스트의 동작 방법.
제 15항에 있어서, 상기 타겟 사이즈를 결정하는 단계는,
상기 최적 쓰기 사이즈 및 상기 히스토리 사이즈를 기초로 상기 타겟 사이즈를 설정하는 단계; 및
상기 타겟 사이즈와 상기 버퍼 데이터의 사이즈의 비교 결과를 기초로 상기 타겟 사이즈를 조절하는 단계;를 포함하는 호스트의 동작 방법.
제 16항에 있어서, 상기 타겟 사이즈를 설정하는 단계는,
상기 최적 쓰기 사이즈에서 상기 히스토리 사이즈를 공제한 값을 상기 타겟 사이즈의 초기 값으로 설정하는 호스트의 동작 방법.
제 17항에 있어서, 상기 타겟 사이즈를 조절하는 단계는,
상기 버퍼 데이터의 사이즈가 상기 타겟 사이즈보다 작으면, 상기 타겟 사이즈의 값을 초기화하고, 상기 버퍼 데이터의 사이즈가 상기 타겟 사이즈와 같으면, 상기 타겟 사이즈의 값을 유지하고, 상기 버퍼 데이터의 사이즈가 상기 타겟 사이즈보다 크면, 상기 버퍼 데이터의 사이즈 내에서, 상기 최적 쓰기 사이즈의 정수배 한 값과 상기 타겟 사이즈의 초기 값을 더한 값으로 상기 타겟 사이즈의 값을 조절하는 호스트의 동적 방법.
제 15항에 있어서,
상기 호스트와 상기 저장 장치를 동기화시키는 싱크 업 이벤트에 응답하여 싱크 업 요청을 상기 저장 장치에 제공하는 단계; 및
상기 버퍼 데이터를 상기 저장 장치로 플러시하는 단계;를 더 포함하는 호스트의 동작 방법.