KR20210123884A - 스토리지 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 향상된 원본 데이터 복구 능력을 가진 스토리지 장치는, 복수의 메모리 셀들을 포함하고, 미리 저장된 리드 모드 정보에 따라 상기 복수의 메모리 셀들에 저장된 데이터를 센싱하는 리드 동작을 수행하고, 상기 리드 동작에 의해 센싱된 리드 데이터를 출력하는 메모리 장치 및 상기 리드 데이터를 수신하고, 상기 리드 데이터에 대한 에러 정정 디코딩이 페일되면, 상기 리드 모드 정보를 변경하고, 상기 리드 동작을 재수행하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 리드 모드 정보는, 상기 메모리 장치와 상기 메모리 컨트롤러 간의 데이터 인터페이스에 관한 정보를 포함할 수 있다.

Description

스토리지 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 스토리지 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 원본 데이터 복구 능력을 가진 스토리지 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 스토리지 장치는, 복수의 메모리 셀들을 포함하고, 미리 저장된 리드 모드 정보에 따라 상기 복수의 메모리 셀들에 저장된 데이터를 센싱하는 리드 동작을 수행하고, 상기 리드 동작에 의해 센싱된 리드 데이터를 출력하는 메모리 장치 및 상기 리드 데이터를 수신하고, 상기 리드 데이터에 대한 에러 정정 디코딩이 페일되면, 상기 리드 모드 정보를 변경하고, 상기 리드 동작을 재수행하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 리드 모드 정보는, 상기 메모리 장치와 상기 메모리 컨트롤러 간의 데이터 인터페이스에 관한 정보를 포함할 수 있다.
본 발명의 실시 예에 따른 하는 스토리지 장치는, 복수의 페이지들을 포함하는 메모리 블록을 포함하고, 미리 저장된 리드 모드 정보에 따라 상기 복수의 페이지들 중 선택된 페이지에 대한 리드 동작을 수행하고, 상기 리드 동작에 의해 센싱된 리드 데이터를 출력하는 메모리 장치 및 상기 리드 데이터를 수신하고, 상기 리드 데이터에 대한 에러 정정 디코딩이 페일되면, 상기 선택된 페이지에 저장된 데이터를 복구하는 복수의 복구 알고리즘들을 미리 설정된 순서에 따라 순차적으로 수행하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 상기 복수의 복구 알고리즘들 중 적어도 하나의 복수 알고리즘이 수행되는 동안 상기 리드 모드 정보를 변경하도록 상기 메모리 장치를 제어할 수 있다.
본 기술에 따르면 향상된 원본 데이터 복구 능력을 가진 스토리지 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러의 일 실시 예를 나타낸 도면이다.
도 3은 도 1의 리드 컨트롤러의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 리드 모드 정보 저장부를 설명하기 위한 도면이다.
도 5는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 6은 도 5의 리드 모드 레지스터를 설명하기 위한 도면이다.
도 7은 도 5의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 설명하는 순서도이다.
도 9는 본 발명의 다른 실시 예에 따른 스토리지 장치의 동작 방법을 설명하는 순서도이다.
도 10은 도 1의 리드 컨트롤러의 다른 실시 예를 나타낸 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 스토리지 장치의 동작 방법을 설명하는 순서도이다.
도 12는 도 3 또는 도 10의 리드 모드 정보 저장부의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 대해 커맨드(CMD)가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 리드 컨트롤러(210) 및 에러 정정 회로(220)를 포함할 수 있다.
리드 컨트롤러(210)는 메모리 장치(100)에 저장된 데이터를 리드 하는 리드 동작을 전반적으로 제어할 수 있다. 리드 컨트롤러(210)는 메모리 장치(100)에 리드 커맨드, 리드할 물리 블록 어드레스를 제공할 수 있다.
메모리 장치(100)는 리드 커맨드에 응답하여, 리드할 물리 블록 어드레스가 나타내는 페이지에 저장된 데이터를 센싱하는 리드 동작을 수행할 수 있다.
이후, 리드 컨트롤러(210)는 리드된 데이터의 출력을 요청하는 데이터 출력 커맨드를 메모리 장치(100)에 제공할 수 있다. 리드 컨트롤러(210)는 메모리 장치(100)가 데이터 출력 커맨드에 응답하여 출력한 리드 데이터를 수신하고, 수신된 리드 데이터를 에러 정정 회로(220)에 제공할 수 있다.
에러 정정 회로(220)는 리드 데이터에 포함된 에러를 감지하고, 감지된 에러를 정정할 수 있다. 에러 정정 회로(220)가 리드 데이터에 포함된 에러를 감지하고, 정정하는 동작을 에러 정정 디코딩 동작이라고 한다. 에러 정정 회로(220)는 사용하는 에러 정정 코드의 종류와 크기에 따라 미리 정해진 에러 정정 능력을 갖는다. 리드 데이터에 대한 에러 정정 디코딩이 패스되면, 리드 데이터에 포함된 에러가 정정되고, 원본 데이터가 복구될 수 있다. 에러 정정 디코딩이 페일되면, 리드 데이터에 포함된 에러의 양이 에러 정정 회로(220)의 에러 정정 능력을 초과하는 경우일 수 있다.
리드 컨트롤러(210)는 리드 동작에 의해 획득된 리드 데이터에 대한 에러 정정 디코딩이 페일되면, 원본 데이터를 복구하기 위한 다양한 복구 알고리즘 동작들을 수행하도록 메모리 장치(100)를 제어할 수 있다.
복수의 복구 알고리즘들은 미리 설정된 순서에 따라 수행될 수 있다. 복잡도가 높은 복구 알고리즘이 수행될수록 원본 데이터가 획득될 가능성은 증가되지만, 그만큼 메모리 컨트롤러(200)가 수행할 동작 또는 연산들의 양이 증가하므로, 오버헤드 또한 증가될 수 있다. 실시 예에서, 리드 컨트롤러(210)는 복잡도가 낮은 복구 알고리즘에서 복잡도가 높은 복구 알고리즘 순으로 수행할 수 있다. 어느 하나의 복구 알고리즘에 의해 원본 데이터가 획득되는 경우, 나머지 복구 알고리즘들은 수행되지 않을 수 있다.
실시 예에서, 복수의 복구 알고리즘들은 리드 리트라이, 최적리드전압 리트라이, 소프트 디코딩, 칩킬 복구 동작 등을 포함할 수 있다.
리드 리트라이는 디폴트 리드 전압과 다른 리드 전압을 이용하여 리드 동작을 재시도 하는 동작일 수 있다. 리드 리트라이에 사용되는 리드 전압은 사전에 메모리 장치(100) 또는 메모리 컨트롤러(200)에 저장되어 있을 수 있다.
최적리드전압 리트라이는 최적리드전압을 계산하고, 계산된 최적리드전압을 이용하여 리드 동작을 수행하는 동작일 수 있다. 여기서 최적리드전압은 다양한 방법에 의해 계산될 수 있다. 실시 예에서, 최적리드전압은 가우시안 모델링을 이용하여 계산될 수 있다. 또는 최적리드전압은 복수의 리드 전압들을 이용하여 리드된 데이터에 포함된 ‘0’ 또는 ‘1’의 개수에 따라 계산될 수 있다.
소트프 디코딩은 복수의 소프트 리드 전압들을 이용하여 리드 동작들을 수행하는 동작일 수 있다. 여기서 복수의 소프트 리드 전압들은 디폴트 리드 전압을 기준으로 결정되거나 최적리드 전압을 기준으로 결정될 수 있다. 예를 들어 복수의 소프트 리드 전압들은 디폴트 리드 전압 또는 최적리드전압을 기준으로 일정한 간격만큼 증가되거나 감소된 크기를 갖는 전압들일 수 있다.
칩킬 복구 동작은 리드 동작이 페일된 페이지에 저장된 데이터를 다른 페이지들의 데이터를 이용하여 복구하는 동작일 수 있다.
상술한 복구 알고리즘들은 대체로 리드 전압을 변경해가면서 반복적으로 리드 동작을 수행하거나, 리드 동작이 페일된 페이지와 다른 페이지들을 리드하도록 메모리 장치(100)를 제어하는 동작들을 포함한다.
그러나, 리드 전압의 변경이나, 리드할 대상을 변경하여 원본 데이터를 복구하려는 복구 알고리즘들과 달리, 본 발명의 스토리지 장치(50)는 리드 동작이 수행될 때의 스토리지 장치(50)의 설정 정보인 리드 모드 정보를 변경하고, 변경된 리드 모드 정보에 따라 리드 동작을 재수행할 수 있다. 리드 모드 정보는 복구 알고리즘들이 수행될 때마다 변경될 수도 있고, 특정 복구 알고리즘이 수행될 때만 변경될 수도 있다.
실시 예에서, 리드 모드 정보는, 메모리 장치(100)와 메모리 컨트롤러(200) 간의 데이터 인터페이스에 관한 정보를 포함할 수 있다. 다양한 실시 예에서, 리드 모드 정보는 메모리 장치에 입력되는 외부 전압의 크기에 관한 정보인 외부 전원 정보 또는 메모리 장치(100)가 생성할 내부 전압의 크기에 관한 정보인 내부 전원 정보를 포함할 수 있다. 그 밖에도, 리드 모드 정보는, 리드 전압의 변경을 제외한 리드 동작이 수행될 때의 스토리지 장치(50)의 다양한 설정 정보를 모두 포함할 수 있다.
리드 모드 정보를 변경하는 구체적인 방법에 대해서는 후술하는 도 3 내지 12를 통해 보다 상세하게 설명한다.
본 개시에 따르면, 메모리 장치(100)의 메모리 셀들의 문턱전압이 변화된 경우가 아닌, 리드 동작을 수행할 때의 스토리지 장치(50)의 설정된 정보들에 의해 리드가 페일된 경우에 원본 데이터를 보다 쉽게 복구할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 컨트롤러의 일 실시 예를 나타낸 도면이다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(200)는 에러 정정 회로(220), 프로세서(240), RAM(250), ROM(260), 호스트 인터페이스(270), 및 플래시 인터페이스(280)를 포함할 수 있다.
프로세서(240)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다. RAM(250)은 메모리 컨트롤러(200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 예시적으로, 도 1을 참조하여 설명된 리드 컨트롤러(210)는 소프트웨어 형태로 제공될 수 있다. 리드 컨트롤러(210)는 RAM(250)에 저장되고, 프로세서(240)에 의해 구동될 수 있다.
ROM(260)은 메모리 컨트롤러(200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다. 예시적으로, 리드 컨트롤러(210)는 펌웨어 형태로 제공되며, ROM(260)에 저장되고, 프로세서(240)에 의해 구동될 수 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(270)를 통해 외부 장치(예를 들어, 호스트(300), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터(DATA)를 수신할 수 있다. 예시적으로, 플래시 인터페이스(280)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 3은 도 1의 리드 컨트롤러의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 리드 컨트롤러(210)는 리드 페일 관리부(211), 리드 모드 선택부(212) 및 리드 모드 정보 저장부(213)를 포함할 수 있다.
리드 페일 관리부(211)는 리드 동작의 페일을 감지할 수 있다. 구체적으로 리드 페일 관리부(211)는 메모리 장치(100)로부터 수신한 리드 데이터를 에러 정정 회로(220)에 제공하고, 에러 정정 회로(220)로부터 에러 정정 디코딩의 패스여부를 수신할 수 있다. 리드 페일 관리부(211)는 리드 데이터에 대한 에러 정정 디코딩이 페일되면, 리드 모드 정보를 변경하도록 리드 모드 선택부(212)를 제어할 수 있다.
리드 모드 정보는 리드 동작이 수행될 때의 스토리지 장치(50)의 설정 정보일 수 있다. 예를 들어, 리드 모드 정보는 복수의 리드 모드 항목들에 각각 대응되는 리드 모드 정보를 포함할 수 있다. 복수의 리드 항목들은, 메모리 장치(100)와 메모리 컨트롤러(200)간의 데이터 인터페이스에 관한 정보를 포함할 수 있다. 여기서 데이터 인터페이스에 관한 정보는 싱글 데이터 레이트 방식(Single Date Rate; SDR) 또는 더블 데이터 레이트 방식(Double Data Rate; DDR)일 수 있다. 다양한 실시 예에서, 데이터 인터페이스에 관한 정보는 더블 데이터 레이트2 방식(Double Data Rate2; DDR2) 또는 더블 데이터 레이트3 방식(Double Data Rate3; DDR)을 포함할 수 있다.
실시 예에서, 복수의 리드 모드 항목들은, 메모리 장치(100)에 입력되는 외부 전압의 크기에 관한 정보인 외부 전원 정보 또는 메모리 장치(100)가 생성할 내부 전압의 크기에 관한 정보인 내부 전원 정보를 포함할 수 있다.
리드 모드 항목들과 그에 대응되는 리드 모드 정보들의 예를 나타낸 것은 다음의 [표 1]과 같다.
Data Interface Information Power Information (External) Power Information (Internal)
SDR mode External Power 1 Internal Power 1
DDR mode External Power 2 Internal Power 1
DDR2 mode External Power 3 Internal Power 2
DDR3 mode External Power 4 Internal Power 2
.
.
.		 .
.
.		 .
.
.
[표 1]에 따르면, 데이터 인터페이스에 관한 정보(Data Interface Information)는 SDR mode, DDR mode, DDR2 mode 또는 DDR3 mode 중 어느 하나를 리드 모드 정보로 가질 수 있다.
외부 전원 정보(Power Information(External))는 제1 외부 전원(External Power 1) 내지 제4 외부 전원(External Power 4) 중 어느 하나를 리드 모드 정보로 가질 수 있다.
내부 전원 정보(Power Information(Internal))는 제1 내부 전원(Internal Power 1) 또는 제2 내부 전원(Internal Power 2) 중 어느 하나를 리드 모드 정보로 가질 수 있다.
[표 1]에 기재된 내용은 리드 모드 정보의 일 예를 나타낸 것이고, 이외에도 입출력 임피던스 정보, 드라이빙 스트렝스 등과 같은 설정 정보도 리드 모드 정보에 포함될 수 있다.
리드 모드 선택부(212)는 리드 페일 관리부(211)의 제어에 따라 변경된 리드 모드 정보를 메모리 장치(100)에 제공할 수 있다. 실시 예에서, 리드 모드 선택부(212)는 낸드 플래시 인터페이스에서 정의한 셋 피쳐(Set Feature) 커맨드를 이용하여 리드 모드 정보를 메모리 장치(100)에 제공할 수 있다.
다양한 실시 예에서, 리드 모드 선택부(212)는 변경된 리드 모드 정보를 메모리 장치(100)에 제공하기 전에 메모리 장치(100)에 리셋 커맨드를 먼저 제공할 수도 있다. 이 경우, 메모리 장치(100)는 리드 동작을 재수행해야하므로, 리드 페일 관리부(211)는 리드 커맨드(READ)를 메모리 장치(100)에 재전송할 수 있다.
리드 모드 정보를 변경하기 전에 리셋 커맨드를 메모리 장치(100)에 제공하지 않는 경우, 메모리 장치(100)에 이전 리드 동작에 따른 데이터라 유지되어 있을 수 있으므로, 리드 페일 관리부(211)는 데이터 출력 커맨드(DATA OUT)를 메모리 장치(100)에 제공할 수 있다.
리드 모드 선택부(212)가 메모리 장치(100)에 리셋 커맨드를 제공할 지 여부는 변경할 리드 모드 정보의 종류에 따라 결정될 수 있다.
리드 모드 정보 저장부(213)는 리드 모드 정보를 저장할 수 있다. 리드 모드 선택부(212)는 변경된 리드 모드 정보를 메모리 장치(100)에 제공하고, 변경된 리드 모드 정보를 리드 모드 정보 저장부(213)에 저장하도록 리드 모드 정보 저장부(213)를 제어할 수 있다.
도 4는 도 3의 리드 모드 정보 저장부를 설명하기 위한 도면이다.
도 4를 참조하면, 스토리지 장치(50)에 전원이 공급되면, 도 2를 참조하여 설명된 리드 페일 관리부(211)는 메모리 장치(100)에 미리 저장된 리드 모드 정보를 로드하여 리드 모드 정보 저장부(213)에 저장할 수 있다.
제1 리드 모드 정보(213-1)는 디폴트 리드 모드 정보일 수 있다. 실시 예에서, 리드 모드 정보가 갱신될 때마다 메모리 장치(100)에 저장될 수 있다. 따라서, 제1 리드 모드 정보(213-1)는 는 전원이 오프(off)되기 전 마지막으로 갱신된 리드 모드 정보일 수 있다.
제1 리드 모드 정보(213-1)에 따르면, 스토리지 장치(50)는 DDR모드를 사용하여 메모리 장치(100)와 메모리 컨트롤러(200)간에 통신하고, 메모리 장치(100)의 외부 전원은 제2 외부전원을 사용하며, 내부전원은 제2 내부 전원에 대응되는 전압 레벨을 사용하는 상태에서 리드 동작을 수행한다.
제1 리드 모드 정보(213-1)에 따라 리드 동작을 수행한 결과, 에러 정정 디코딩이 페일된 경우, 도 3을 통해 설명된 바와 같이 리드 모드 선택부(212)는 리드 모드 정보를 변경하고, 변경된 리드 모드 정보인 제2 리드 모드 정보(213-2)를 리드 모드 정보 저장부에 저장할 수 있다.
제2 리드 모드 정보(213-2)는 제1 리드 모드 정보(213-1)와 비교하여, 메모리 장치(100)와 메모리 컨트롤러(200)간에 DDR모드 보다 느린 SDR모드로 통신하고, 제2 외부전원보다 높은 전압레벨을 갖는 제1외부 전원을 사용하며, 제2 내부 전원보다 높은 전압레벨을 갖는 제1 내부 전원을 사용할 수 있다.
스토리지 장치가 고속(high speed) / 저전력(low power) 환경에서 리드 동작을 수행한 경과가 에러 정정 디코딩에 페일된 경우, 상대적으로 저속(low speed) / 고전압(high power)으로 동작하는 것 만으로, 원본 데이터의 복구가 가능해질 수 있다. 이는 메모리 셀의 문턱전압 변화와 무관한 환경 요소들에 의해 리드가 페일 되는 경우, 손쉽게 원본 데이터를 복구하는 방법일 수 있다.
도 5는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성부(120), 어드레스 디코더(130), 입출력 회로(140) 및 제어 로직(150)을 포함할 수 있다. 제어 로직(150)은 리드 모드 레지스터(151)를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKi)을 포함한다. 복수의 메모리 블록들(BLK1~BLKi)은 행 라인들(RL)을 통해 어드레스 디코더(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKi)은 열 라인들(CL)을 통해 입출력 회로(140)에 연결될 수 있다. 실시 예에서, 행 라인들(RL)은 워드라인들, 소스 선택 라인들, 드레인 선택 라인들을 포함할 수 있다. 실시 예에서, 열 라인들(CL)은 비트라인들을 포함할 수 있다.
복수의 메모리 블록들(BLK1~BLKi) 각각은 복수의 메모리 셀들을 포함한다. 실시 예에서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들을 포함할 수 있다. 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
실시 예에서, 전압 생성부(120), 어드레스 디코더(130) 및 입출력 회로(140)는 주변 회로(peripheral circuit)로 통칭될 수 있다. 주변 회로는 제어 로직(150)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 주변 회로는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
전압 생성부(120)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(120)는 제어 로직(150)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(120)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압들을 생성할 수 있다. 전압 생성부(120)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(120)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(120)는 다양한 전압 레벨들을 갖는 복수의 동작 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(150)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압들을 생성할 것이다.
생성된 복수의 동작 전압들은 어드레스 디코더(130)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
어드레스 디코더(130)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(130)는 제어 로직(150)으로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKi) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 실시 예에서, 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 컬럼 어드레스에 따라 입출력 회로(140)와 메모리 셀 어레이(110)를 연결할 수 있다.
본 발명의 실시 예에 따르면, 리드 동작 시에, 어드레스 디코더(130)는 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인들에 리드 전압보다 높은 레벨의 리드 패스 전압을 인가할 수 있다.
예시적으로, 어드레스 디코더(130)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
입출력 회로(140)는 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들은 비트 라인들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 프로그램 동작 시, 복수의 페이지 버퍼들에 저장된 데이터에 따라 선택된 메모리 셀들에 데이터가 저장될 수 있다.
리드 동작 시, 선택된 메모리 셀들에 저장된 데이터가 비트라인들을 통해서 센싱되고, 센싱된 데이터는 페이지 버퍼들에 저장될 수 있다.
제어 로직(150)은 어드레스 디코더(130), 전압 생성부(120) 및 입출력 회로(140)를 제어할 수 있다. 제어 로직(150)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다. 제어 로직(150)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로들을 제어할 수 있다.
본 발명의 실시 예에서, 제어 로직(150)은 리드 모드 레지스터(151)를 더 포함할 수 있다. 제어 로직(150)은 메모리 컨트롤러로부터 입력되는 셋 피쳐 커맨드에 응답하여 리드 모드 레지스터(151)의 값을 변경할 수 있다. 예를 들어, 제어 로직(150)은 셋 피쳐 커맨드와 함께 입력되는 리드 동작 모드 정보에 대응되는 데이터를 리드 모드 레지스터(151)에 저장할 수 있다. 메모리 장치(100)의 다양한 설정들은 리드 모드 레지스터(151)에 저장된 값에 따라 설정될 수 있다.
도 6은 도 5의 리드 모드 레지스터를 설명하기 위한 도면이다.
도 6을 참조하면, 리드 모드 레지스터(151)는 데이터 인터페이스 정보, 메모리 장치(100)에 입력되는 외부 전압의 크기에 관한 정보인 외부 전원 정보 및 메모리 장치(100)가 생성할 내부 전압의 크기에 관한 정보인 내부 전원 정보를 포함할 수 있다. 도 6에서는 리드 모드 레지스터에 데이터 인터페이스 정보, 외부 전원 정보 및 내부 전원 정보만이 포함되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것이고, 본 발명의 실시 예에 따른 리드 모드 레지스터에 저장된 리드 모드 정보가 도 6의 실시 예에 제한되는 것은 아니다.
여기서 데이터 인터페이스에 관한 정보는 싱글 데이터 레이트 방식(Single Date Rate; SDR) 또는 더블 데이터 레이트 방식(Double Data Rate; DDR)일 수 있다. 다양한 실시 예에서, 데이터 인터페이스에 관한 정보는 더블 데이터 레이트2 방식(Double Data Rate2; DDR2) 또는 더블 데이터 레이트3 방식(Double Data Rate3; DDR)을 포함할 수 있다.
외부 전압 정보 및 내부 전압 정보와 관련하여, 메모리 장치(100)는 둘 이상의 입력 전압에 응답하여, 동작할 수 있도록 제조될 수 있다. 따라서, 입력되는 외부 전압의 전압에 따라 내부 전압 생성 회로의 구성이 변경될 수 있다.
도 7은 도 5의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKi)은 도 5의 메모리 블록들(BLK1~BLKi)중 어느 하나의 메모리 블록(BLKi)을 나타낸 도면이다.
도 7을 참조하면, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 8은 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 설명하는 순서도이다.
도 8을 참조하면, 스토리지 장치는 S801단계에서, 리드 동작을 수행할 수 있다.
S803단계에서, 스토리지 장치는, 리드 동작에 의해 센싱된 데이터에 대해서 에러 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 판단 결과 에러 정정 디코딩이 페일되면, S805단계로 진행한다.
S805단계에서, 스토리지 장치는, 리드 모드 정보를 변경할 수 있다. 예를 들어, 스토리지 장치는 메모리 컨트롤러와 메모리 장치가 DDR모드로 통신하지 않고 보다 느린 SDR모드로 통신하도록 리드 모드 정보를 변경할 수 있다. 또는 스토리지 장치는, 메모리 장치에 입력되는 외부 전압의 레벨을 상승시키도록 리드 모드 정보를 변경할 수 있다. 또는 스토리지 장치는, 메모리 장치가 생성할 내부 전압의 레벨을 상승시키도록 리드 모드 정보를 변경할 수 있다. 스토리지 장치는 리드 모드 정보를 변경한 뒤, S803 단계로 진행하여, 리드 동작을 재수행 할 수 있다.
S807단계에서, 스토리지 장치는, 에러 정정 디코딩이 패스된 경우의 리드 모드 정보를 저장할 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 스토리지 장치의 동작 방법을 설명하는 순서도이다.
도 9를 참조하면, 스토리지 장치는 S901단계에서, 리드 동작을 수행할 수 있다.
S903단계에서, 스토리지 장치는, 리드 동작에 의해 센싱된 데이터에 대해서 에러 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 판단 결과 에러 정정 디코딩이 페일되면, S905단계로 진행한다.
S905단계에서, 스토리지 장치는, 제1 복구 알고리즘을 이용하여 리드 동작을 수행할 수 있다. 실시 예에서, 제1 복구 알고리즘은 리드 리트라이일 수 있다. 리드 리트라이는 디폴트 리드 전압과 다른 리드 전압을 이용하여 리드 동작을 재시도 하는 동작일 수 있다. 리드 리트라이에 사용되는 리드 전압은 사전에 메모리 장치(100) 또는 메모리 컨트롤러(200)에 저장되어 있을 수 있다.
S907단계에서, 스토리지 장치는, 리드 리트라이에 따라 리드된 데이터에 대해서 에러 정정 디코딩 동작이 패스되는지 여부를 판단할 수 있다. 판단결과, 판단 결과 에러 정정 디코딩이 페일되면, S909단계로 진행한다.
S909단계에서, 스토리지 장치는, 리드 모드 정보를 변경할 수 있다. 예를 들어, 스토리지 장치는 메모리 컨트롤러와 메모리 장치가 DDR모드로 통신하지 않고 보다 느린 SDR모드로 통신하도록 리드 모드 정보를 변경할 수 있다. 또는 스토리지 장치는, 메모리 장치에 입력되는 외부 전압의 레벨을 상승시키도록 리드 모드 정보를 변경할 수 있다. 또는 스토리지 장치는, 메모리 장치가 생성할 내부 전압의 레벨을 상승시키도록 리드 모드 정보를 변경할 수 있다. 스토리지 장치는 리드 모드 정보를 변경한 뒤, S905 단계로 진행하여, 리드 리트라이 동작을 재수행 할 수 있다.
S911단계에서, 스토리지 장치는, 에러 정정 디코딩이 패스된 경우의 리드 모드 정보를 저장할 수 있다.
도 9의 실시 예에 따르면, 스토리지 장치는 리드 페일이 발생한 S903단계에서, 도 8의 실시 예와 달리 리드 모드 정보를 변경하지 않고, 복구 알고리즘을 수행할 수 있다. 즉, 리드 모드 정보의 변경은 리드동작에 따른 에러 정정 디코딩이 페일되거나, 복구 알고리즘에 따른 에러 정정 디코딩이 페일되었을 때 모두 적용될 수도 있고, 선택적으로 적용될 수도 있다.
도 10은 도 1의 리드 컨트롤러의 다른 실시 예를 나타낸 도면이다.
도 10을 참조하면, 리드 컨트롤러(210-2)는 리드 페일 관리부(211-2), 리드 모드 선택부(212-2) 및 리드 모드 정보 저장부(212-2)를 포함할 수 있다. 도 10의 실시 예와 도 3의 실시 예의 차이는 리드 페일 관리부(211-2)가 리드 동작에 의해 획득된 데이터에 대한 에러 정정 디코딩이 페일 되었을 때, 복구 알고리즘들을 순차적으로 수행하는지 여부이다. 리드 페일 관리부(211-2)는 미리 저장된 복수의 복구 알고리즘들(Recovery Algorithm 1~Recovery Algorithm N)을 순차적으로 수행할 수 있다.
도 10의 실시 예에서, 리드 페일 관리부(211-2)는 복수의 복구 알고리즘들이 수행되는 동안 적어도 하나 이상의 복구 알고리즘의 수행시에 리드 모드 정보를 변경하면서 수행할 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 스토리지 장치의 동작 방법을 설명하는 순서도이다.
도 11를 참조하면, 스토리지 장치는 S1101단계에서, 리드 동작을 수행할 수 있다.
S1103단계에서, 스토리지 장치는, 리드 동작에 의해 센싱된 데이터에 대해서 에러 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 판단 결과 에러 정정 디코딩이 페일되면, S1105단계로 진행한다.
S1105단계에서, 스토리지 장치는 도 8의 실시 예와 같이 리드 모드 정보를 변경하여 리드 동작을 재시도할 수 있다. 예를 들어, 스토리지 장치는 메모리 컨트롤러와 메모리 장치가 DDR모드로 통신하지 않고 보다 느린 SDR모드로 통신하도록 리드 모드 정보를 변경할 수 있다. 또는 스토리지 장치는, 메모리 장치에 입력되는 외부 전압의 레벨을 상승시키도록 리드 모드 정보를 변경할 수 있다. 또는 스토리지 장치는, 메모리 장치가 생성할 내부 전압의 레벨을 상승시키도록 리드 모드 정보를 변경할 수 있다.
또는 스토리지 장치는 S1109단계로 진행하여 리드 동작을 재시도 하지 않고, 바로 제1 복구 알고리즘을 수행할 수도 있다.
S1109 단계에서, 스토리지 장치는, 제1 복구 알고리즘을 이용하여 리드 동작을 수행할 수 있다. 실시 예에서, 제1 복구 알고리즘은 리드 리트라이일 수 있다. 리드 리트라이는 디폴트 리드 전압과 다른 리드 전압을 이용하여 리드 동작을 재시도 하는 동작일 수 있다. 리드 리트라이에 사용되는 리드 전압은 사전에 메모리 장치(100) 또는 메모리 컨트롤러(200)에 저장되어 있을 수 있다.
S1111단계에서, 스토리지 장치는, 리드 리트라이에 따라 리드된 데이터에 대해서 에러 정정 디코딩 동작이 패스되는지 여부를 판단할 수 있다. 판단결과, 판단 결과 에러 정정 디코딩이 페일되면, S1113단계로 진행한다.
S1113단계에서, 스토리지 장치는, 리드 모드 정보를 변경할 수 있다. 예를 들어, 스토리지 장치는 S1105단계에서 변경한 리드 모드 정보와 다른 리드 모드 정보를 기초로 리드 동작이 수행될 수 있도록 리드 모드 정보를 변경할 수 있다.
또는 스토리지 장치는 S1117단계로 진행하여 리드 동작을 재시도 하지 않고, 바로 제2 복구 알고리즘을 수행할 수도 있다.
실시 예에서, 제2 복구 알고리즘은 최적리드전압 리트라이 동작일 수 있다.
최적리드전압 리트라이 동작은 최적리드전압을 계산하고, 계산된 최적리드전압을 이용하여 리드 동작을 수행하는 동작일 수 있다. 여기서 최적리드전압은 다양한 방법에 의해 계산될 수 있다. 실시 예에서, 최적리드전압은 가우시안 모델링을 이용하여 계산될 수 있다. 또는 최적리드전압은 복수의 리드 전압들을 이용하여 리드된 데이터에 포함된 ‘0’ 또는 ‘1’의 개수에 따라 계산될 수 있다.
S1119단계에서, 스토리지 장치는, 최적리드전압 리트라이 동작에 따라 리드된 데이터에 대해서 에러 정정 디코딩 동작이 패스되는지 여부를 판단할 수 있다. 판단결과, 판단 결과 에러 정정 디코딩이 페일되면, S1121단계로 진행한다.
실시 예에서, S1107 단계는 S1105 단계가 진행된 경우에만 수행될 수 있고, S1115단계는 S1113단계가 진행된 경우에만 수행될 수 있다.
도 11의 실시 예에 따르면, 스토리지 장치는 복수의 복구 알고리즘들 중 적어도 하나의 복수 알고리즘이 수행되는 동안 리드 모드 정보를 변경할 수 있다.
도 12는 도 3 또는 도 10의 리드 모드 정보 저장부의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 제3 리드 모드 정보(213-3)는 메모리 장치에 포함된 메모리 영역들의 물리 어드레스에 각각 대응되는 리드 모드 정보를 포함할 수 있다.
실시 예에서, 메모리 영역들의 물리 어드레스들은 페이지 단위 또는 블록 단위 또는 플레인 단위일 수 있다.
또한, 제3 리드 모드 정보(213-3)는 복수의 복구 알고리즘들 중 수행된 복구 알고리즘에 대응되는 리드 모드 정보를 포함할 수 있다. 예를 들어, 제1 물리 어드레스(PA1)에 대해서, 제2 복구 알고리듬 동작이 수행되었을 때의 리드 모드 정보가 저장될 수 있다.
제3 리드 모드 정보(213-3)와 같이 리드 모드 정보가 관리되는 경우, 스토리지 장치(50)는이전에 에러 정정 디코딩이 패스되었던 리드 모드 정보에 따라 복구 알고리즘을 선택적으로 수행할 수도 있고, 물리 어드레스에 따라 최적의 리드 모드 정보로 리드 동작을 수행할 수 있다.
도 13은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 13을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 14를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 15를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 리드 컨트롤러
220: 에러 정정 회로

Claims (20)

  1. 복수의 메모리 셀들을 포함하고, 미리 저장된 리드 모드 정보에 따라 상기 복수의 메모리 셀들에 저장된 데이터를 센싱하는 리드 동작을 수행하고, 상기 리드 동작에 의해 센싱된 리드 데이터를 출력하는 메모리 장치; 및
    상기 리드 데이터를 수신하고, 상기 리드 데이터에 대한 에러 정정 디코딩이 페일되면, 상기 리드 모드 정보를 변경하고, 상기 리드 동작을 재수행하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 리드 모드 정보는,
    상기 메모리 장치와 상기 메모리 컨트롤러 간의 데이터 인터페이스에 관한 정보를 포함하는 스토리지 장치.
  2. 제 1항에 있어서, 상기 데이터 인터페이스에 관한 정보는,
    싱글 데이터 레이트 방식 또는 더블 데이터 레이트 방식 중 어느 하나를 나타내는 정보를 포함하는 스토리지 장치.
  3. 제 1항이 있어서, 상기 리드 모드 정보는,
    상기 메모리 장치에 입력되는 외부 전압의 크기에 관한 정보인 외부 전원 정보를 포함하는 스토리지 장치.
  4. 제 1항에 있어서, 상기 리드 모드 정보는,
    상기 메모리 장치가 생성할 내부 전압의 크기에 관한 정보인 내부 전원 정보를 포함하는 스토리지 장치.
  5. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 에러 정정 디코딩을 수행하는 에러 정정 회로;
    복수의 리드 모드 항목들에 각각 대응되는 리드 모드 정보를 포함하는 리드 모드 정보 저장부; 및
    상기 에러 정정 디코딩의 페일에 응답하여, 상기 복수의 리드 모드 항목들 중 변경할 리드 모드 항목에 대응되는 변경된 리드 모드 정보를 상기 메모리 장치에 제공하는 리드 모드 선택부;를 포함하는 스토리지 장치.
  6. 제 5항에 있어서, 상기 리드 모드 선택부는,
    상기 변경된 리드 모드 정보를 저장하도록 상기 리드 모드 정보 저장부를 제어하는 스토리지 장치.
  7. 제 5항에 있어서, 상기 메모리 장치는,
    상기 변경된 리드 모드 정보를 저장하는 리드 모드 레지스터를 포함하고,
    상기 메모리 컨트롤러는,
    변경된 리드 모드 정보에 따라 상기 리드 데이터를 재전송하도록 상기 메모리 장치를 제어하는 리드 페일 관리부를 더 포함하는 스토리지 장치.
  8. 제 5항에 있어서, 상기 메모리 장치는,
    상기 변경된 리드 모드 정보를 저장하는 리드 모드 레지스터를 포함하고,
    상기 메모리 컨트롤러는,
    변경된 리드 모드 정보에 따라 상기 리드 동작을 재수행하고, 재수행된 리드 동작에 의해 센싱된 재리드 데이터를 출력하도록 상기 메모리 장치를 제어하는 리드 페일 관리부를 더 포함하는 스토리지 장치.
  9. 제 5항에 있어서, 리드 모드 선택부는,
    상기 변경된 리드 모드 정보를 상기 메모리 장치에 제공하기 전에 상기 메모리 장치를 리셋 시키는 스토리지 장치.
  10. 복수의 페이지들을 포함하는 메모리 블록을 포함하고, 미리 저장된 리드 모드 정보에 따라 상기 복수의 페이지들 중 선택된 페이지에 대한 리드 동작을 수행하고, 상기 리드 동작에 의해 센싱된 리드 데이터를 출력하는 메모리 장치; 및
    상기 리드 데이터를 수신하고, 상기 리드 데이터에 대한 에러 정정 디코딩이 페일되면, 상기 선택된 페이지에 저장된 데이터를 복구하는 복수의 복구 알고리즘들을 미리 설정된 순서에 따라 순차적으로 수행하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    상기 복수의 복구 알고리즘들 중 적어도 하나의 복수 알고리즘이 수행되는 동안 상기 리드 모드 정보를 변경하도록 상기 메모리 장치를 제어하는 스토리지 장치.
  11. 제 10항에 있어서, 리드 모드 정보는,
    상기 메모리 장치와 상기 메모리 컨트롤러 간의 데이터 인터페이스에 관한 정보를 포함하는 스토리지 장치.
  12. 제 11항에 있어서, 상기 데이터 인터페이스에 관한 정보는,
    싱글 데이터 레이트 방식 또는 더블 데이터 레이트 방식 중 어느 하나를 나타내는 정보를 포함하는 스토리지 장치.
  13. 제 10항에 있어서, 상기 리드 모드 정보는,
    상기 메모리 장치에 입력되는 외부 전압의 크기에 관한 정보인 외부 전원 정보를 포함하는 스토리지 장치.
  14. 제 10항에 있어서, 상기 리드 모드 정보는,
    상기 메모리 장치가 생성할 내부 전압의 크기에 관한 정보인 내부 전원 정보를 포함하는 스토리지 장치.
  15. 제 10항에 있어서, 상기 리드 모드 정보는,
    상기 리드 동작이 수행되는 동안 상기 선택된 페이지를 센싱하는데 사용되는 리드 전압을 제외한 상기 메모리 장치에 관한 설정 정보들을 포함하는 스토리지 장치.
  16. 제 10항에 있어서, 상기 복수의 복구 알고리즘들은,
    처리할 연산들의 양이 상대적으로 적은 복구 알고리즘에서 상대적으로 많은 복구 알고리즘 순으로 수행되는 스토리지 장치.
  17. 제 10항에 있어서, 상기 메모리 컨트롤러는,
    상기 에러 정정 디코딩을 수행하는 에러 정정 회로;
    복수의 리드 모드 항목들에 각각 대응되는 리드 모드 정보를 포함하는 리드 모드 정보 저장부;
    상기 에러 정정 디코딩의 페일에 응답하여, 상기 복수의 리드 모드 항목들 중 변경할 리드 모드 항목에 대응되는 변경된 리드 모드 정보를 상기 메모리 장치에 제공하는 리드 모드 선택부; 및
    변경된 리드 모드 정보에 따라 상기 복수의 복구 알고리즘들을 미리 설정된 순서에 따라 순차적으로 수행하도록 상기 메모리 장치를 제어하는 리드 페일 관리부를 포함하는 스토리지 장치.
  18. 제 10항에 있어서, 상기 복수의 복구 알고리즘들은,
    디폴트 리드 전압과 다른 리드 전압을 이용하여 리드 동작을 재시도 하는 리드 리트라이, 최적리드전압을 계산하고, 계산된 최적리드전압을 이용하여 리드 동작을 수행하는 최적리드전압 리트라이, 복수의 소프트 리드 전압들을 이용하여 리드 동작들을 수행하는 소프트 디코딩 및 리드 동작이 페일된 페이지에 저장된 데이터를 다른 페이지들의 데이터를 이용하여 복구하는 칩킬 복구 동작 중 적어도 하나 이상을 포함하는 스토리지 장치.
  19. 제 17항에 있어서, 상기 리드 모드 정보 저장부는,
    상기 메모리 장치의 물리 어드레스에 각각 대응되는 리드 모드 정보를 포함하는 스토리지 장치.
  20. 제 17항에 있어서, 상기 리드 모드 정보 저장부는,
    상기 복수의 복구 알고리즘들 중 수행된 복구 알고리즘에 대응되는 리드 모드 정보를 포함하는 스토리지 장치.
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