CN114373498A - 页缓冲器、包括该页缓冲器的存储器装置及其操作方法 - Google Patents

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CN114373498A CN202110656098.6A CN202110656098A CN114373498A CN 114373498 A CN114373498 A CN 114373498A CN 202110656098 A CN202110656098 A CN 202110656098A CN 114373498 A CN114373498 A CN 114373498A
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Abstract

本申请涉及页缓冲器、包括该页缓冲器的存储器装置及其操作方法。一种存储器装置包括页缓冲器、电压发生器和测试控制器。页缓冲器通过位线连接至存储器单元，并且被配置为通过电连接至位线的感测节点的电位来感测存储器单元的阈值电压。电压发生器被配置为生成要施加到感测节点的测试电压。测试控制器被配置为控制电压发生器向感测节点施加测试电压，并且基于感测节点的泄漏电流值检测页缓冲器的缺陷。

Description

页缓冲器、包括该页缓冲器的存储器装置及其操作方法
技术领域
本公开总体上涉及电子装置，并且更具体地，涉及存储器装置及该存储器装置的操作方法。
背景技术
储存装置是在诸如计算机或智能电话之类的主机装置的控制下存储数据的装置。储存装置可以包括用于存储数据的存储器装置和用于控制该存储器装置的存储器控制器。存储器装置被分类为易失性存储器装置和非易失性存储器装置。
易失性存储器装置是仅在供电时存储数据并且在供电中断时所存储的数据消失的存储器装置。易失性存储器装置可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置是即使供电中断数据也不会消失的存储器装置。非易失性存储器装置可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存等。
发明内容
根据本公开的一个方面，可以提供一种存储器装置，其包括：页缓冲器，其通过位线连接至存储器单元，该页缓冲器被配置为通过电连接至位线的感测节点的电位来感测存储器单元的阈值电压；电压发生器，其被配置为生成要施加到感测节点的测试电压；以及测试控制器，其被配置为控制电压发生器向感测节点施加测试电压，并且基于感测节点的泄漏电流值检测页缓冲器的缺陷。
根据本公开的另一方面，可以提供一种用于操作存储器装置的方法，该存储器装置包括通过位线连接至存储器单元的页缓冲器，该方法包括：生成测试电压；在页缓冲器中，向电连接至位线的感测节点施加测试电压以感测存储器单元的阈值电压；以及基于感测节点的泄漏电流值，检测页缓冲器的缺陷。
根据本公开的又一方面，可以提供一种页缓冲器，其包括：第一开关，其连接在位线和公共感测节点之间；第二开关和第三开关，其串联连接在电源节点和感测节点之间；第四开关，其连接在公共感测节点和感测节点之间；以及第五开关和第六开关，其串联连接在接地电压节点和感测节点之间，其中，页缓冲器通过断开第一开关和第六开关并接通第二开关和第三开关，来通过电源节点向感测节点施加测试电压，并且根据第四开关是否接通来向公共感测节点施加测试电压。
附图说明
现在将在下文中参照附图更全面地描述实施方式的示例。然而，它们可以以不同的形式体现，并且不应被解释为限于这里阐述的实施方式。
在附图中，为了图示清楚，可以夸大尺寸。将理解的是，当一个元件被称为在两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。贯穿全文，相似的附图标记表示相似的元件。
图1是例示了根据本公开的实施方式的储存装置的图。
图2是例示了图1所示的存储器装置的结构的图。
图3是例示了图2所示的存储器单元阵列的图。
图4是例示了根据本公开的实施方式的图2所示的页缓冲器的图。
图5A是例示了根据本公开的实施方式的页缓冲器的操作的时序图。
图5B是例示了根据本公开的实施方式的页缓冲器的操作的时序图。
图6是例示了根据本公开的实施方式的存储器装置的操作的流程图。
图7是例示了根据本公开的实施方式的应用了储存装置的存储卡系统的框图。
图8是例示了根据本公开的实施方式的应用了储存装置的固态驱动器(SSD)的框图。
图9是例示了根据本公开的实施方式的应用了储存装置的用户系统的框图。
具体实施方式
在本文中所公开的特定结构或功能描述仅是为了描述根据本公开的概念的实施方式而例示的。根据本公开的概念的实施方式可以以各种形式实现，并且不应解释为限于在本文中所提出的实施方式。
实施方式可以提供具有改善的页缓冲器测试性能的存储器装置以及该储存装置的操作方法。
图1是例示了根据本公开的实施方式的储存装置的图。
参照图1，储存装置50可以包括存储器装置100和配置为控制存储器装置100的操作的存储器控制器200。储存装置50可以是用于在诸如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统之类的主机的控制下存储数据的装置。
根据作为与主机的通信方案的主机接口，储存装置50可以被制造为各种类型的储存装置中的任何一种。例如，可以用诸如以下各种类型的储存装置中的任何一种来实现储存装置50：固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)、微型MMC(micro-MMC)、安全数字(SD)卡、迷你SD卡、微型SD卡、通用串行总线(USB)储存装置、通用闪存(UFS)装置、紧凑型闪存(CF)卡、智能媒体卡(SMC)、记忆棒等。
储存装置50可以被制造为各种封装类型中的任何一种。例如，储存装置50可以被制造为诸如以下各种封装类型中的任何一种：封装体叠层(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)。
存储器装置100可以存储数据。存储器装置100在存储器控制器200的控制下操作。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括用于存储数据的多个存储器单元。
存储器单元中的每一个可以配置为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)或存储四个数据位的四级单元(QLC)。
存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元。一个存储块可以包括多个页。在实施方式中，页可以是用于将数据存储在存储器装置100中或读取存储器装置100中所存储的数据的单位。
存储块可以是用于擦除数据的单位。在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，假设并描述了存储器装置100是NAND闪存的情况。
存储器装置100从存储器控制器200接收命令和地址，并且访问存储器单元阵列中由地址所选择的区域。即，存储器装置100可以对由地址所选择的区域执行由命令所指示的操作。例如，存储器装置100可以执行写入(编程)操作、读取操作和擦除操作。在编程操作中，存储器装置100可以将数据编程在由地址所选择的区域中。在读取操作中，存储器装置100可以从由地址所选择的区域中读取数据。在擦除操作中，存储器装置100可以擦除在由地址所选择的区域中所存储的数据。
存储器控制器200可以控制储存装置50的整体操作。
当电源被施加到储存装置50时，存储器控制器200可以执行固件(FW)。当存储器装置100是闪存装置时，存储器控制器200可以执行用于控制主机与存储器装置100之间的通信的诸如闪存转换层(FTL)之类的FW。
在实施方式中，存储器控制器200可以从主机接收数据和逻辑块地址(LBA)，并且将LBA转换为物理块地址(PBA)，该PBA表示存储器装置100中所包括的将要在其中存储数据的存储器单元的地址。
存储器控制器200可以响应于来自主机的请求而控制存储器装置100执行编程操作、读取操作、擦除操作等。在编程操作中，存储器控制器200可以向存储器装置100提供编程命令、PBA和数据。在读取操作中，存储器控制器200可以向存储器装置100提供读取命令和PBA。在擦除操作中，存储器控制器200可以向存储器装置100提供擦除命令和PBA。
在实施方式中，存储器控制器200可以与来自主机的请求无关地，自主地生成命令、地址和数据，并且将该命令、地址和数据发送到存储器装置100。例如，存储器控制器200可以向存储器装置100提供命令、地址和数据，以执行诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作之类的后台操作。
在实施方式中，存储器控制器200可以控制至少两个存储器装置100。存储器控制器200可以根据交织方案来控制存储器装置以提高操作性能。交织方案可以是允许至少两个存储器装置100的操作时段彼此交叠的操作方案。
主机可以使用诸如以下各种通信方式中的至少一种与储存装置50通信：通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、Firewire(火线)、外围组件互连(PCI)、PCI快速(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和减载DIMM(LRDIMM)。
图2是例示了图1中所示的存储器装置的结构的图。
参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。控制逻辑130可以被实现为硬件、软件、或硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL连接至地址解码器121。多个存储块BLK1至BLKz通过位线BL1至BLm连接至读/写电路123。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。在多个存储器单元当中连接至相同字线的存储器单元可以被定义为一个物理页。即，存储器单元阵列110可以配置有多个物理页。根据本公开的实施方式，包括在存储器单元阵列110中的多个存储块BLK1至BLKz中的每一个可以包括多个虚设单元。一个或更多个虚设单元可以串联连接在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。
存储器装置的每个存储器单元可以被配置为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)或存储四个数据位的四级单元(QLC)。
外围电路120可以包括地址解码器121、电压发生器122、读/写电路123、数据输入/输出电路124和感测电路125。
外围电路120驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL连接至存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施方式，字线可以包括正常字线和虚设字线。根据本公开的实施方式，行线RL可以进一步包括管式选择线。
地址解码器121可以在控制逻辑130的控制下操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121对接收的地址ADDR中的块地址进行解码。地址解码器121根据经解码的块地址来选择存储块BLK1至BLKz当中的至少一个存储块。地址解码器121可以对接收的地址ADDR中的行地址进行解码。地址解码器121可以根据经解码的行地址来选择被选存储块的字线当中的至少一条字线。地址解码器121可以向被选字线施加从电压发生器122提供的操作电压Vop。
在编程操作中，地址解码器121可以向被选字线施加编程电压，并且向未选字线施加电平低于编程电压的电平的通过电压。在编程验证操作中，地址解码器121可以向被选字线施加验证电压，并且向未选字线施加电平高于验证电压的电平的验证通过电压。
在读取操作中，地址解码器121可以向被选字线施加读取电压，并且向未选字线施加电平高于读取电压的电平的读取通过电压。
根据本公开的实施方式，存储器装置100的擦除操作以存储块为单位执行。在擦除操作中，输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以对块地址进行解码并且根据经解码的块地址选择至少一个存储块。在擦除操作中，地址解码器121可以向连接至被选存储块的字线施加接地电压。
根据本公开的实施方式，地址解码器121可以对发送给它的地址ADDR中的列地址进行解码。经解码的列地址可以被发送给读/写电路123。在示例中，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器之类的组件。
电压发生器122可以使用提供给存储器装置100的外部电源电压来生成多个操作电压Vop。电压发生器122可以在控制逻辑130的控制下操作。
在实施方式中，电压发生器122可以通过调整外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压被用作存储器装置100的操作电压。
在实施方式中，电压发生器122可以通过使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压发生器122可以生成存储器装置100所需的各种电压。例如，电压发生器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压和多个未选读取电压。
为了生成具有各种电压电平的多个操作电压Vop，电压发生器122可以包括用于接收内部电源电压的多个泵浦电容器，并且在控制逻辑130的控制下通过选择性地激活多个泵浦电容器来生成多个操作电压Vop。
所生成的多个电压Vop可以由地址解码器121供应给存储器单元阵列110。
读/写电路123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm通过相应的第一位线BL1至第m位线BLm连接至存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm在控制逻辑130的控制下操作。
第一页缓冲器PB1至第m页缓冲器PBm与数据输入/输出电路124通信数据DATA。在编程操作中，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。
在编程操作中，当编程脉冲被施加到被选字线时，第一页缓冲器PB1至第m页缓冲器PBm可以通过位线BL1至BLm向被选存储器单元传送通过数据输入/输出电路124接收到的数据DATA。被选存储器单元的存储器单元根据所传送的数据DATA来编程。与被施加编程允许电压(例如，接地电压)的位线连接的存储器单元可以具有增加的阈值电压。与被施加编程禁止电压(例如，电源电压)的位线连接的存储器单元的阈值电压可以被保持。在编程验证操作中，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm从被选存储器单元读取被选存储器单元中所存储的数据DATA。
在读取操作中，读/写电路123通过位线BL从被选页的存储器单元读取数据DATA，并且将所读取的数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。
在擦除操作中，读/写电路123可以使位线BL浮置。在实施方式中，读/写电路123可以包括列选择电路。
数据输入/输出电路124通过数据线DL连接至第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124在控制逻辑130的控制下操作。
数据输入/输出电路124可以包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作中，数据输入/输出电路124可以从外部控制器(未示出)接收要存储的数据DATA。在读取操作中，数据输入/输出电路124向外部控制器输出从读/写电路123中所包括的第一页缓冲器PB1至第m页缓冲器PBm发送的数据。
在读取操作或验证操作中，感测电路125可以响应于由控制逻辑130生成的允许位VRYBIT信号而生成参考电流，并且通过将从读/写电路123接收的感测电压VPB和由参考电流生成的参考电压进行比较，向控制逻辑130输出通过信号或失败信号。
控制逻辑130可以连接至地址解码器121、电压发生器122、读/写电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以控制存储器装置100的整体操作。控制逻辑130可以响应于从外部装置传送的命令CMD而操作。
控制逻辑130可以通过响应于命令CMD和地址ADDR而生成数个信号来控制外围电路120。例如，控制逻辑130可以响应于命令CMD和地址ADDR而生成操作信号OPSIG、行地址RADD、读/写电路控制信号PBSIGNALS以及允许位VRYBIT。控制逻辑130可以将操作信号OPSIG输出到电压发生器122，将行地址RADD输出到地址解码器121，将读/写电路控制信号PBSIGNALS输出到读/写电路123，并且将允许位VRYBIT输出到感测电路125。另外，控制逻辑130可以响应于感测电路125输出的通过信号PASS或失败信号FAIL而确定验证操作已经通过还是失败。
在实施方式中，控制逻辑130可以包括测试控制器131和测试信息储存器132。
测试控制器131可以检测读/写电路123中所包括的页缓冲器的缺陷。测试控制器131可以控制电压发生器122生成要施加到页缓冲器的感测节点的测试电压。在实施方式中，电压发生器122可以基于外部电压生成电源电压。电压发生器122可以基于外部电压或电源电压而生成测试电压。
测试控制器131可以在测试电压被施加到感测节点之后基于感测节点的电位变化来确定感测节点的泄漏电流值。测试控制器131可以基于通过将泄漏电流值与参考值进行比较而获得的结果，来检测页缓冲器的缺陷。例如，当泄漏电流值超过参考值时，测试控制器131可以确定页缓冲器中存在缺陷。
在实施方式中，可以在晶圆测试过程中执行其中测试控制器131通过将测试电压施加到感测节点来检测页缓冲器的缺陷的操作。然而，执行检测页缓冲器的缺陷的操作的时间不限于该实施方式。
当检测到页缓冲器的缺陷时，测试信息储存器132可以存储关于包括连接至该页缓冲器的存储器单元的存储块的信息。相应的存储块可以被设置为坏块。
图3是例示了图2所示的存储器单元阵列的图。
参照图3，第一存储块BLK1至第z存储块BLKz共同连接至第一位线BL1至第m位线BLm。在图3中，为了便于描述，例示了多个存储块BLK1至BLKz当中的第一存储块BLK1中所包括的组件，并且省略了其它存储块BLK2至BLKz中的每一个中所包括的组件。将理解的是，其它存储块BLK2至BLKz中的每一个与第一存储块BLK1相同地配置。
存储块BLK1可以包括多个单元串CS1_1至CS1_m(m是正整数)。第一单元串CS1_1至第m单元串CS1_m分别连接至第一位线BL1至第m位线BLm。第一单元串CS1_1至第m单元串CS1_m中的每一个包括漏极选择晶体管DST、串联连接的多个存储器单元MC1至MCn(n是正整数)、以及源极选择晶体管SST。
第一单元串CS1_1至第m单元串CS1_m中的每一个中所包括的漏极选择晶体管DST的栅极端子连接至漏极选择线DSL1。第一单元串CS1_1至第m单元串CS1_m中的每一个中所包括的第一存储器单元MC1至第n存储器单元MCn的栅极端子分别连接至第一字线WL1至第n字线WLn。第一单元串CS1_1至第m单元串CS1_m中的每一个中所包括的源极选择晶体管SST的栅极端子连接至源极选择线SSL1。
为了便于描述，将基于多个单元串CS1_1至CS1_m当中的第一单元串CS1_1来描述单元串的结构。然而，将理解的是，其它单元串CS1_2至CS1_m中的每一个与第一单元串CS1_1相同地配置。
第一单元串CS1_1中所包括的漏极选择晶体管DST的漏极端子连接至第一位线BL1。第一单元串CS1_1中所包括的漏极选择晶体管DST的源极连接至第一单元串CS1_1中所包括的第一存储器单元MC1的漏极端子。第一存储器单元MC1至第n存储器单元MCn彼此串联连接。第一单元串CS1_1中所包括的源极选择晶体管SST的漏极端子连接至第一单元串CS1_1中所包括的第n存储器单元MCn的源极端子。第一单元串CS1_1中所包括的源极选择晶体管SST的源极端子连接至公共源极线CSL。在实施方式中，公共源极线CSL可以共同地连接至第一存储块BLK1至第z存储块BLKz。
漏极选择线DSL1、第一字线WL1至第n字线WLn、以及源极选择线SSL1被包括在图2所示的行线RL中。漏极选择线DSL1、第一字线WL1至第n字线WLn以及源极选择线SSL1由图2所示的地址解码器121控制。公共源极线CSL可以由图2所示的控制逻辑130控制。第一位线BL1至第m位线BLm由图2所示的读/写电路123控制。
图4是例示了根据本公开的实施方式的图2所示的页缓冲器的图。
参照图4，页缓冲器可以通过位线BL连接至存储器单元。页缓冲器可以包括第一开关S1至第六开关S6以及锁存器。页缓冲器可以附加地包括第七开关S7和第八开关S8。
在图4中，第一开关S1可以连接在位线BL和公共感测节点CSO之间，并且根据页缓冲器信号PB_SENSE来控制第一开关S1。
第二开关S2和第三开关S3可以串联连接在电源节点和感测节点SO之间。可以根据锁存器中所存储的数据信号QS来控制第二开关S2。可以根据预充电信号SA_PRECH_N来控制第三开关S3。
第四开关S4可以连接在公共感测节点CSO和感测节点SO之间，并且根据感测传输信号SA_SENSE来控制第四开关S4。
第五开关S5和第六开关S6可以串联连接在接地电压节点和感测节点SO之间。可以根据放电信号SA_DISCH来控制第五开关S5。可以根据锁存器中所存储的数据信号QS来控制第六开关S6。
第七开关S7可以连接在公共感测节点CSO与第二开关S2和第三开关S3的连接部分之间。可以根据预充电传输信号SA_CSOC来控制第七开关S7。
第八开关S8可以连接在锁存器和接地电压节点之间，并且可以根据感测节点SO的电位值来控制第八开关S8。
在实施方式中，基于外部电压生成的电源电压VCORE可以被施加到电源节点。在另一实施方式中，可以将外部电压施加到电源节点。施加到电源节点的电压不限于该实施方式。
在图4中，页缓冲器可以通过电源节点向感测节点SO施加测试电压达预定时间。例如，页缓冲器可以关断第一开关S1、第四开关S4、第五开关S5和第六开关S6达预定时间，并且接通第二开关S2和第三开关S3达预定时间。如本文中针对参数所使用的词语“预定”(诸如预定时间)是指在过程或算法中使用该参数之前确定该参数的值。对于一些实施方式，在过程或算法开始之前确定该参数的值。在其它实施方式中，在过程或算法期间但在过程或算法中使用参数之前确定该参数的值。
在另一实施方式中，页缓冲器可以通过电源节点向感测节点SO和公共感测节点CSO施加测试电压达预定时间。例如，页缓冲器可以关断第一开关S1、第五开关S5和第六开关S6并且接通第二开关S2、第三开关S3和第四开关S4达预定时间。
页缓冲器可以向第一开关S1施加低电平的页缓冲器信号PB_SENSE达预定时间。页缓冲器可以向第三开关S3施加低电平的预充电信号SA_PRECH_N。页缓冲器可以向第四开关S4施加低电平的感测传输信号SA_SENSE。页缓冲器可以向第五开关S5施加低电平或高电平的放电信号SA_DISCH。页缓冲器可以向第二开关S2和第六开关S6施加低电平的数据信号QS。测试电压可以仅施加到感测节点SO。在测试电压被施加到感测节点SO之前存储在锁存器中的数据信号QS可以被设置为低电平。
在实施方式中，页缓冲器可以向第一开关S1施加低电平的页缓冲器信号PB_SENSE达预定时间。页缓冲器可以向第三开关S3施加低电平的预充电信号SA_PRECH_N。页缓冲器可以向第四开关S4施加高电平的感测传输信号SA_SENSE。页缓冲器可以向第五开关S5施加低电平或高电平的放电信号SA_DISCH。页缓冲器可以向第二开关S2和第六开关S6施加低电平的数据信号QS。在实施方式中，在测试电压被施加到感测节点SO之前存储在锁存器中的数据信号QS可以被设置为低电平。测试电压可以被施加到感测节点SO和公共感测节点CSO。在测试电压被施加到感测节点SO和公共感测节点CSO之前存储在锁存器中的数据信号QS可以被设置为低电平。
在实施方式中，第一开关S1以及第四开关S4至第八开关S8可以包括NMOS晶体管。第二开关S2和第三开关S3可以包括PMOS(即，正金属氧化物半导体)晶体管。然而，每个开关中所包括的晶体管不限于该实施方式。可以用PMOS晶体管代替NMOS(即，负金属氧化物半导体)晶体管。相反，可以用NMOS晶体管代替PMOS晶体管。
图5A是例示了根据本公开的实施方式的页缓冲器的操作的时序图。
参照图5A，页缓冲器可以根据来自存储器装置的外部的请求而进入测试模式。页缓冲器可以在晶圆测试过程中进入测试模式。在页缓冲器进入测试模式之后的预定时间之后，页缓冲器可以退出测试模式。
参照图4和图5A，从页缓冲器进入测试模式之前开始，页缓冲器信号PB_SENSE可以设置为低电平。预充电传输信号SA_CSOC可以设置为低电平。放电信号SA_DISCH可以设置为低电平。感测传输信号SA_SENSE可以设置为低电平。存储在锁存器中的数据信号QS可以设置为低电平。在页缓冲器进入测试模式时，预充电信号SA_PRECH_N可以设置为低电平。
在预定时间期间，可以向感测节点SO施加通过电源节点传送的测试电压Vtest。测试电压Vtest可以是外部电压或基于外部电压生成的电源电压。
可以在页缓冲器从测试模式退出之后，根据感测节点SO的电位的变化来确定泄漏电流值。可以基于由泄漏电流值与参考值获得的结果来检测页缓冲器的缺陷。
例如，当感测节点SO的电位降低了恒定宽度或更大时，可以确定在感测节点SO和接地电压节点之间存在电桥。即，由于电桥而发生了感测节点SO的泄漏电流，并且当泄漏电流的值超过参考值时，感测节点SO的数据值是不可靠的。因此，可以确定相应页缓冲器具有缺陷。
图5B是例示了根据本公开的实施方式的页缓冲器的操作的时序图。
参照图5B，与图5A相比，在页缓冲器进入测试模式时的感测传输信号SA_SENSE可以设置为高电平。其它信号可以像在图5A中所示的那样设置。
在预定时间期间，可以向感测节点SO和公共感测节点CSO施加通过电源节点传送的测试电压Vtest。测试电压Vtest可以是外部电压或基于外部电压生成的电源电压。
可以在页缓冲器从测试模式退出之后，根据感测节点SO的电位的变化和公共感测节点CSO的电位的变化，来确定泄漏电流值。可以基于由泄漏电流值与参考值获得的结果来检测页缓冲器的缺陷。可以如图5A中所描述地来确定页缓冲器的缺陷。
图6是例示了根据本公开的实施方式的存储器装置的操作的流程图。
参照图6，在步骤S601中，存储器装置可以生成测试电压。存储器装置可以基于从存储器装置的外部输入的外部电压来生成电源电压。存储器装置可以基于外部电压或电源电压来生成测试电压。
在步骤S603中，存储器装置可以向页缓冲器的感测节点施加测试电压。存储器装置可以在晶圆测试过程中向页缓冲器的感测节点施加测试电压。然而，执行测试操作的时间不限于此。存储器装置可以在其内自主地执行测试操作。在各种实施方式中，可以向感测节点和公共感测节点施加测试电压。
在步骤S605中，存储器装置可以基于感测节点的泄漏电流值来检测页缓冲器的缺陷。
在步骤S607中，存储器装置可以将与其中检测到缺陷的页缓冲器相对应的存储块作为坏块进行管理。与页缓冲器相对应的存储块可以是包括与页缓冲器连接的存储器单元的存储块。
图7是例示了根据本公开的实施方式的应用储存装置的存储卡系统的框图。
参照图7，存储卡系统2000包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100连接至存储器装置2200。存储器控制器2100被配置为访问存储器装置2200。例如，存储器控制器2100被配置为控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100被配置为提供存储器装置2200和主机之间的接口。存储器控制器2100被配置为驱动用于控制存储器装置2200的固件。存储器控制器2100可以与参照图1描述的存储器控制器200相同地实现。
例如，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理单元、主机接口、存储器接口和纠错器之类的组件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以根据特定通信协议与外部装置(例如，主机)通信。例如，存储器控制器2100可以通过诸如以下各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、PCI快速(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子器件(IDE)、FireWire(火线)、通用闪存(UFS)、Wi-Fi、Bluetooth(蓝牙)和NVMe。
例如，存储器装置2200可以由诸如以下各种非易失性存储器装置实现：电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋转移力矩磁RAM(STT-MRAM)。
存储器控制器2100和存储器装置2200可以集成到单个半导体装置中，以构成存储卡。例如，存储器控制器2100和存储器装置2200可以构成诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)。
图8是例示了根据本公开的实施方式的应用了储存装置的固态驱动器(SSD)的框图。
参照图8，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并通过电源连接器3002接收电源PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电源3230和缓冲器存储器3240。
根据本公开的实施方式，SSD控制器3210可以用作参照图1描述的存储器控制器200。
SSD控制器3210可以响应于从主机3100接收到的信号SIG而控制多个闪存3221至322n。例如，信号SIG可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如以下接口中的至少一种而定义的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、PCI快速(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子器件(IDE)、firewire(火线)、通用闪存(UFS)、WI-FI、Bluetooth(蓝牙)和NVMe。
辅助电源3230通过电源连接器3002连接至主机3100。当来自主机3100的电源供应不平稳时，辅助电源3230可以为SSD 3200提供电源。例如，辅助电源3230可以位于SSD 3200中或者位于SSD 3200的外部。例如，辅助电源3230可以位于主板上并且向SSD 3200提供辅助电源。
缓冲器存储器3240作为SSD 3200的缓冲器存储器而操作。例如，缓冲器存储器3240可以临时存储从主机3100接收的数据或从多个闪存3221至322n接收到的数据，或者临时存储闪存3221至322n的元数据(例如，映射表)。缓冲器存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM之类的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM之类的非易失性存储器。
图9是例示了根据本公开的实施方式的应用了储存装置的用户系统的框图。
参照图9，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、储存模块4400和用户接口4500。
应用处理器4100可以驱动用户系统4000中所包括的组件、操作系统(OS)、用户程序等。例如，应用处理器4100可以包括用于控制用户系统4000中所包括的组件的控制器、接口、图形引擎等。应用处理器4100可以被提供为片上系统(SoC)。
存储器模块4200可以作为用户系统4000的主存储器、工作存储器、缓冲器存储器或高速缓冲存储器操作。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM之类的易失性随机存取存储器，或者诸如PRAM、ReRAM、MRAM和FRAM之类的非易失性随机存取存储器。例如，应用处理器4100和存储器模块4200可以通过基于封装体叠层(POP)来封装而被提供为一个半导体封装件。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如以下的无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、Bluetooth(蓝牙)和Wi-Fi。例如，网络模块4300可以被包括在应用处理器4100中。
储存模块4400可以存储数据。例如，储存模块4400可以存储从应用处理器4100接收的数据。另选地，储存模块4400可以向应用处理器4100发送储存模块4400中所存储的数据。例如，储存模块4400可以用诸如相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存或具有三维结构的NAND闪存之类的非易失性半导体存储器装置来实现。例如，储存模块4400可以被提供为用户系统4000的诸如存储卡之类的可移除驱动器或外部驱动器。
例如，储存模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置可以与参照图1描述的存储器装置100相同地操作。储存模块4400可以与参照图1描述的储存装置50相同地操作。
用户接口4500可以包括用于向应用处理器4100输入数据或命令的接口或者用于向外部装置输出数据的接口。例如，用户接口4500可以包括诸如以下的用户输入接口：键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括诸如以下的用户输出接口：液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。
根据本公开，可以提供具有改善的页缓冲器测试性能的存储器装置以及该储存装置的操作方法。
尽管已经参照本公开的实施方式的某些示例示出和描述了本公开，但是本领域技术人员将理解，在不脱离如所附权利要求书及其等同物所定义的本公开的精神和范围的情况下，可以在形式和细节上进行各种变型。因此，本公开的范围不应该限于实施方式的上述示例，而是应不仅由所附权利要求书而且由其等同物来确定。
在以上描述的实施方式中，可以选择性地执行全部步骤或可以省略部分步骤。在每个实施方式中，步骤不一定必须按照所描述的次序执行而是可以重新排列。在本说明书和附图中公开的实施方式仅是示例，以促进对本公开的理解，并且本公开不限于此。即，对于本领域技术人员显而易见的是，可以基于本公开的技术范围进行各种修改。
此外，已经在附图和说明书中描述了本公开的实施方式的示例。尽管这里使用特定术语，但是这些术语仅是为了解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内可以有许多变型。对于本领域技术人员显而易见的是，除了本文公开的实施方式之外，还可以基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求于2020年10月16日在韩国知识产权局提交的韩国专利申请No.10-2020-0134650的优先权，其全部公开内容通过引用合并于此。

Claims (15)

1.一种存储器装置，该存储器装置包括：
页缓冲器，该页缓冲器通过位线连接至存储器单元，该页缓冲器通过电连接至所述位线的感测节点的电位来感测所述存储器单元的阈值电压；
电压发生器，该电压发生器生成要施加到所述感测节点的测试电压；以及
测试控制器，该测试控制器控制所述电压发生器向所述感测节点施加所述测试电压，并且基于所述感测节点的泄漏电流值来检测所述页缓冲器的缺陷。
2.根据权利要求1所述的存储器装置，其中，所述测试控制器在所述测试电压被施加到所述感测节点之后基于所述感测节点的电位的变化来确定所述感测节点的所述泄漏电流值。
3.根据权利要求2所述的存储器装置，其中，所述测试控制器基于通过将所述感测节点的所述泄漏电流值与参考值进行比较而获得的结果来检测所述页缓冲器的缺陷。
4.根据权利要求1所述的存储器装置，该存储器装置还包括测试信息储存器，该测试信息储存器在检测到所述页缓冲器的缺陷时存储关于包括连接至所述页缓冲器的所述存储器单元的存储块的信息。
5.根据权利要求1所述的存储器装置，其中，所述电压发生器基于外部电压生成电源电压，并且基于所述外部电压和所述电源电压中的至少一个来生成所述测试电压。
6.一种用于操作存储器装置的方法，该存储器装置包括通过位线连接至存储器单元的页缓冲器，该方法包括以下步骤：
生成测试电压；
在所述页缓冲器中，向电连接至所述位线的感测节点施加所述测试电压以感测所述存储器单元的阈值电压；以及
基于所述感测节点的泄漏电流值来检测所述页缓冲器的缺陷。
7.根据权利要求6所述的方法，其中，检测所述页缓冲器的缺陷的步骤包括以下步骤：
在所述测试电压被施加到所述感测节点之后，基于所述感测节点的电位的变化来确定所述感测节点的所述泄漏电流值；以及
基于通过将所述感测节点的所述泄漏电流值与参考值进行比较而获得的结果来检测所述页缓冲器的缺陷。
8.根据权利要求6所述的方法，其中，生成所述测试电压的步骤包括以下步骤：
基于外部电压生成电源电压；以及
基于所述外部电压和所述电源电压中的至少一个来生成所述测试电压。
9.根据权利要求6所述的方法，该方法还包括以下步骤：当检测到所述页缓冲器的缺陷时，存储关于包括连接至所述页缓冲器的所述存储器单元的存储块的信息。
10.一种页缓冲器，该页缓冲器包括：
第一开关，该第一开关连接在位线和公共感测节点之间；
第二开关和第三开关，该第二开关和该第三开关串联连接在电源节点和感测节点之间；
第四开关，该第四开关连接在所述公共感测节点和所述感测节点之间；以及
第五开关和第六开关，该第五开关和该第六开关串联连接在接地电压节点和所述感测节点之间，
其中，所述页缓冲器通过断开所述第一开关和所述第六开关并接通所述第二开关和所述第三开关来通过所述电源节点向所述感测节点施加测试电压，并且根据所述第四开关是否接通来向所述公共感测节点施加所述测试电压。
11.根据权利要求10所述的页缓冲器，其中，所述页缓冲器通过所述电源节点向所述感测节点施加外部电压和基于外部电压生成的电源电压中的至少一个作为所述测试电压。
12.根据权利要求10所述的页缓冲器，其中，所述页缓冲器：
通过页缓冲器信号控制所述第一开关；
通过预充电信号控制所述第三开关；
通过感测传输信号控制所述第四开关；
通过放电信号控制所述第五开关；以及
通过存储在锁存器中的数据信号控制所述第二开关和所述第六开关。
13.根据权利要求12所述的页缓冲器，其中，所述页缓冲器：
在预定时间内向所述感测节点施加所述测试电压；以及
在所述预定时间内，向所述第三开关施加低电平的所述预充电信号，向所述第四开关施加低电平的所述感测传输信号，并且向所述第二开关和所述第六开关施加低电平的所述数据信号。
14.根据权利要求12所述的页缓冲器，其中，所述页缓冲器：
在预定时间内向所述感测节点和所述公共感测节点施加所述测试电压；以及
在所述预定时间内，向所述第三开关施加低电平的所述预充电信号，向所述第四开关施加高电平的所述感测传输信号，并且向所述第二开关和所述第六开关施加低电平的所述数据信号。
15.根据权利要求10所述的页缓冲器，其中，所述第一开关以及所述第四开关至所述第六开关包括NMOS晶体管，并且
所述第二开关和所述第三开关包括PMOS晶体管。
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