CN114464237A - 存储器装置、存储装置以及操作存储器控制器的方法 - Google Patents

存储器装置、存储装置以及操作存储器控制器的方法 Download PDF

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Abstract

本技术涉及一种电子装置。更特别地，本技术涉及存储器装置、存储装置以及操作存储器控制器的方法。根据实施例，一种存储器装置，响应于从存储器控制器提供的读取使能信号而输出读取数据，该存储器装置包括：多个存储器单元，被配置成存储数据；多个页面缓冲器，被配置成通过多个位线感测多个存储器单元中存储的数据；以及数据输出控制器，被配置成在输入读取使能信号时，根据从存储器控制器提供的页面缓冲器地址控制信号从多个页面缓冲器之中选择输出数据的目标页面缓冲器，并且根据读取使能信号控制所选择的目标页面缓冲器以输出所选择的目标页面缓冲器中存储的数据。

Description

存储器装置、存储装置以及操作存储器控制器的方法
相关申请的交叉引用
本申请要求于2020年11月10日提交的申请号为10-2020-0149734的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。
技术领域
本公开涉及一种电子装置，并且更特别地，涉及一种存储器装置、存储装置以及操作存储器控制器的方法。
背景技术
存储装置是在主机装置的控制下存储数据的装置。存储装置可以包括存储数据的存储器装置和控制该存储器装置的存储器控制器。存储器装置可以被分类为易失性存储器装置和非易失性存储器装置。
易失性存储器装置可以仅在从电源接收电力时存储数据。当电力供应中断时，易失性存储器装置中存储的数据可能丢失。易失性存储器装置可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置可以是即使电源的电力中断也不丢失数据的装置。非易失性存储器装置可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器等。
发明内容
本公开的实施例提供了一种提高读取操作的性能的存储器装置、存储装置以及操作存储器控制器的方法。
根据本公开的实施例，一种存储器装置，响应于从存储器控制器提供的读取使能信号而输出读取数据，该存储器装置可以包括：多个存储器单元，被配置成存储数据；多个页面缓冲器，被配置成通过多个位线感测多个存储器单元中存储的数据；以及数据输出控制器，被配置成在输入读取使能信号时，根据从存储器控制器提供的页面缓冲器地址控制信号从多个页面缓冲器之中选择输出数据的目标页面缓冲器，并且根据读取使能信号控制选择的目标页面缓冲器以输出选择的目标页面缓冲器中存储的数据。
根据本公开的另一实施例，一种存储装置可以包括：存储器装置，包括输入/输出端口、读取使能端口和页面缓冲器地址端口；以及存储器控制器，被配置成响应于从主机提供的读取请求而将读取使能信号提供到读取使能端口，根据读取使能信号从输入/输出端口接收读取数据，将从输入/输出端口接收的读取数据临时存储在预先分配的存储空间中，根据存储空间中是否存在可用存储容量来将页面缓冲器地址控制信号提供到页面缓冲器地址端口，页面缓冲器地址控制信号用于控制紧接着从输入/输出端口接收的读取数据待被输出的后续读取数据的输出，并且响应于存储器装置的读取操作的完成而向主机提供存储空间中临时存储的读取数据。
根据本公开的又一实施例，一种操作存储器控制器的方法，存储器控制器控制存储器装置以执行读取操作，该方法可以包括：将读取使能信号提供到存储器装置，读取使能信号指示存储器装置输出读取数据的定时；根据读取使能信号接收从存储器装置顺序地输出的读取数据；根据监控数据缓冲器中是否存在可用存储容量的结果，输出页面缓冲器地址控制信号；以及在页面缓冲器地址控制信号的电压电平为第一电压电平的时段期间，将从存储器装置顺序地接收的读取数据临时存储在数据缓冲器中。
根据本技术，提供了一种提高读取操作的性能的存储器装置、存储装置以及操作存储器控制器的方法。
附图说明
图1是示出根据本公开的实施例的存储系统的示图。
图2是示出根据本公开的实施例的在存储器控制器与存储器装置之间传输的信号的示图。
图3和图4是示出根据本公开的实施例的数据缓冲器和操作控制器的示图。
图5是示出根据本公开的实施例的存储器装置的示图。
图6是示出根据比较性示例的芯片使能信号、读取使能信号和数据的波形图。
图7是示出根据本公开的实施例的芯片使能信号、读取使能信号和数据的波形图。
图8是示出根据本公开的实施例的操作存储器控制器的方法的流程图。
图9是示出根据本公开的实施例的存储器控制器的示图。
图10是示出应用了根据本公开的实施例的存储装置的存储卡系统的框图。
图11是示出应用了根据本公开的实施例的存储装置的固态驱动器(SSD)系统的框图。
图12是示出应用了根据本公开的实施例的存储装置的用户系统的框图。
具体实施方式
仅示出根据本说明书或本申请中公开的构思的实施例的特定结构或功能描述以描述根据本公开的构思的实施例。根据本公开的构思的实施例可以以各种形式实施，并且不限于本说明书或本申请中的实施例。
图1是示出根据本公开的实施例的存储系统的示图。
参照图1，存储系统可以被实施为个人计算机(PC)、数据中心、企业数据存储系统、包括直连式存储(DAS)的数据处理系统、包括存储区域网络(SAN)的数据处理系统和包括网络连接存储(NAS)的数据处理系统等。
存储系统可以包括存储装置1000和主机500。
存储装置1000可以是根据诸如以下的主机500的请求来存储数据的装置：移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载式信息娱乐系统。
根据作为与主机500的通信方法的主机接口，存储装置1000可以被制造为各种类型的存储装置中的一种。例如，存储装置1000可以被配置为诸如以下的各种类型的存储装置中的任意一种：SSD，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型存储装置，外围组件互连(PCI)卡型存储装置，高速PCI(PCI-E)卡型存储装置，紧凑型闪存(CF)卡，智能媒体卡和记忆棒。
存储装置1000可以被制造为各种类型的封装中的任意一种。例如，存储装置1000可以被制造为诸如以下的各种封装类型中的任意一种：堆叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)。
存储装置1000可以包括存储器装置100和存储器控制器200。
存储器装置100可以响应于存储器控制器200的控制而操作。具体地，存储器装置100可以从存储器控制器200接收命令和地址，并且访问存储器单元(未示出)之中的由该地址选择的存储器单元。存储器装置100可以对由该地址选择的存储器单元执行由该命令指示的操作。
例如，命令可以是编程命令、读取命令或擦除命令，并且例如，由命令指示的操作可以是编程操作(或写入操作)、读取操作或擦除操作。
编程操作可以是存储器装置100响应于存储器控制器200的控制而存储从主机500提供的数据的操作。
例如，存储器装置100可以接收编程命令、地址和数据，并且将数据编程在由地址选择的存储器单元中。此处，可以将待编程在所选择的存储器单元中的数据定义为写入数据。写入数据可以包括从主机500提供的数据(或用户数据)和该数据的元数据。
读取操作可以是存储器装置100响应于存储器控制器200的控制而读取存储器装置100中存储的读取数据的操作。
例如，存储器装置100可以接收读取命令和地址，并且从存储器单元阵列(未示出)中的由该地址选择的区域读取数据。可以将存储器装置100中存储的数据之中的从所选择的区域中待被读取的数据定义为读取数据。存储器装置100可以将读取数据提供到存储器控制器200。
擦除操作可以是存储器装置100响应于存储器控制器200的控制而擦除存储器装置中存储的数据的操作。
例如，存储器装置100可以接收擦除命令和地址，并且擦除由地址选择的区域中存储的数据。
存储器装置100可以利用易失性存储器装置或非易失性存储器装置来实施。
例如，易失性存储器装置可以包括：双倍数据速率同步动态随机存取存储器(DDRSDRAM)、第四代低功率双倍数据速率(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)。非易失性存储器装置可以包括：电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器、自旋转移扭矩随机存取存储器等。
例如，非易失性存储器装置可以包括闪速存储器。例如，闪速存储器可以包括NAND闪速存储器、垂直NAND闪速存储器(垂直NAND)、NOR闪速存储器等。
在本说明书中，为了便于描述，存储器装置100是NAND闪速存储器。
存储器装置100可以在存储器控制器200的控制下存储写入数据，或者在存储器控制器200的控制下读取所存储的数据并且将读取数据提供到存储器控制器200。
存储器装置100可以包括多个管芯(未示出)。一个管芯可以包括至少一个平面。一个平面可以包括存储器单元阵列101，存储器单元阵列101包括存储数据的存储器单元。
存储器单元阵列101可以包括多个存储块(未示出)。存储块可以是执行擦除数据的擦除操作的单位。
存储块可以包括多个页面(未示出)。页面可以是执行存储写入数据的编程操作或读取所存储的数据的读取操作的单位。
存储器单元可以被配置为以下的任意一个：存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)和存储四个数据位的四层单元(QLC)。然而，本公开不限于此，并且存储器单元可以存储五个或更多个数据位。
存储器装置100可以包括页面缓冲器组102。
页面缓冲器组102可以是包括多个页面缓冲器的组。页面缓冲器组102可以电连接到存储器单元阵列101。页面缓冲器组102中包括的每个页面缓冲器可以感测存储器单元阵列101中存储的数据。页面缓冲器组102中包括的每个页面缓冲器可以临时存储感测到的数据。
存储器装置100可以包括数据输出控制器103。
数据输出控制器103可以在存储器控制器200的控制下从页面缓冲器组102选择输出数据的目标页面缓冲器。目标页面缓冲器可以是从多个页面缓冲器之中选择的页面缓冲器。数据输出控制器103可以控制目标页面缓冲器将来自该目标页面缓冲器的数据提供到存储器控制器200。
存储器控制器200可以控制存储装置1000的全部操作。
当电力被供应到存储装置1000时，存储器控制器200可以运行固件。当存储器装置100是闪速存储器装置时，固件可以包括主机接口层、闪存转换层和闪存接口层。此处，电力可以是例如从外部供应的电力。
主机接口层可以控制主机500与存储器控制器200之间的操作。
闪存转换层可以将从主机500提供的逻辑地址转换成物理地址。
闪存接口层可以控制存储器控制器200与存储器装置100之间的通信。
存储器控制器200可以响应于主机500的写入请求、读取请求和擦除请求而控制存储器装置100以分别执行编程操作、读取操作和擦除操作。
在编程操作期间，存储器控制器200可以将编程命令、物理地址和写入数据提供到存储器装置100。
在读取操作期间，存储器控制器200可以将读取命令和物理地址提供到存储器装置100。存储器控制器200可以从存储器控制器100接收读取数据。
具体地，在存储器控制器200将读取命令和物理地址提供到存储器装置100之后，存储器控制器200可以从存储器装置100接收读取数据。存储器控制器200可以将接收到的读取数据临时存储在预分配的存储空间(未示出)中。在这种情况下，读取数据中可能发生错误。存储器控制器200可以对读取数据执行错误校正解码。可以通过错误校正解码来校正读取数据的错误位。此时，根据错误校正解码，可以使提供对主机500的读取请求的响应的时间延迟(延时)。
为此，存储器控制器200可以根据存储空间中是否存在可用存储容量来控制存储器装置100以输出后续读取数据。当存储器装置100的读取操作完成时，存储器控制器200可以响应于读取操作的完成而将存储空间中临时存储的读取数据提供到主机500。
在实施例中，存储器控制器200可以包括数据缓冲器210和操作控制器220。
数据缓冲器210可以临时存储数据。例如，数据缓冲器210可以仅在从外部电源接收电力时存储数据。数据缓冲器210可以具有一定存储容量的存储空间。
例如，数据缓冲器210可以是缓冲存储器。例如，缓冲存储器210可以被实施为以下的任意一种：双倍数据速率同步动态随机存取存储器(DDR SDRAM)、第四代低功率双倍数据速率(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器和自旋转移扭矩随机存取存储器。
在实施例中，当存储容量充满数据时，数据缓冲器210可以将指示存储空间不足的标志信号(未示出)提供到操作控制器220。
虽然图1所示的数据缓冲器210可以包括在存储器控制器200中，但是不限于此，并且图1所示的数据缓冲器210可以单独存在于存储器控制器200外部。
操作控制器220可以将从存储器装置100接收的读取数据存储在数据缓冲器210中。
在实施例中，操作控制器220可以监控数据缓冲器210的存储容量，而与将指示存储空间不足的标志信号从数据缓冲器210提供到操作控制器220无关。具体地，操作控制器220可以监控数据缓冲器210的存储容量中是否存在可用存储容量。操作控制器220仍可以将从存储器装置100接收的读取数据存储在具有可用存储容量的数据缓冲器210中。当数据缓冲器210的存储容量中不存在可用存储容量时，即当数据缓冲器210的存储容量变得充满读取数据时，操作控制器220可以不将从存储器装置100接收的任意更多的读取数据存储在数据缓冲器210中，直到数据缓冲器210再次确保可用存储容量为止。
在实施例中，当数据缓冲器210将指示存储空间不足的标志信号提供到操作控制器220时，操作控制器220可以根据是否接收到标志信号来监控数据缓冲器210的存储容量中是否存在可用存储容量。
操作控制器220可以根据监控结果控制存储器装置100是输出已输出的相同读取数据还是输出后续读取数据。
例如，当数据缓冲器210中存在可用存储容量时，操作控制器220可以控制存储器装置100输出后续读取数据。当数据缓冲器210的存储容量不足时，操作控制器220可以控制存储器装置100输出已输出的相同读取数据。
操作控制器220可以响应于存储器装置100的读取操作的完成而控制数据缓冲器210以将存储空间中临时存储的读取数据提供到主机500。
在擦除操作期间，存储器控制器200可以将擦除命令和物理地址提供到存储器装置100。
存储器控制器200可以自主地生成命令、地址和数据，而不管从主机500提供的请求。存储器控制器200可以将自主地生成的命令、地址和数据传输到存储器装置100。
例如，存储器控制器200可以生成用于执行后台操作的命令、地址和数据。另外，存储器控制器200可以将命令、地址和数据提供到存储器装置100。
后台操作可以是损耗均衡、读取回收或垃圾收集中的至少一种。
例如，损耗均衡可以指静态损耗均衡、动态损耗均衡等。静态损耗均衡可以指存储擦除存储块的次数并且将几乎不发生擦除操作或写入操作的冷数据移动到具有最大擦除次数的存储块的操作。动态损耗均衡可以指存储擦除存储块的次数并且将数据编程在具有最小擦除次数的存储块中的操作。
读取回收可以指在存储块中存储的数据中出现不可校正的错误之前将存储块中存储的数据移动到另一存储块的操作。
垃圾收集可以指将存储块之中的坏块中包括的有效数据复制到空闲块并且擦除坏块中包括的无效数据的操作。此处，将坏块中包括的有效数据复制到空闲块可以指将坏块中包括的有效数据移动到空闲块。
存储器控制器200可以控制两个或更多个存储器装置100。在这种情况下，存储器控制器200可以根据交错方法来控制存储器装置100，以提高操作性能。
交错方法可以是控制两个或更多个存储器装置100的操作重叠的方法。
主机500可以通过接口(未示出)与存储装置1000通信。
接口可以利用串行高级技术附件(SATA)接口、高速SATA接口、串列小型计算机系统接口(SAS)接口、高速外围组件互连(PCIe)接口、高速非易失性存储器(NVMe)接口、高级主机控制器接口(AHCI)或多媒体卡接口来实施。然而，接口不限于此。
主机500可以将数据存储在存储装置1000中，或者与存储装置1000通信以获取存储装置1000中存储的数据。
在实施例中，主机500可以向存储装置1000提供写入请求，该写入请求用于请求将数据存储在存储装置1000中。另外，主机500可以将写入请求、数据以及用于标识数据的逻辑地址提供到存储装置1000。
响应于由主机500提供的写入请求，存储装置1000可以将从主机500提供的、包括元数据和数据的写入数据存储在存储器装置100中，并且将完成存储的响应提供到主机500。
在实施例中，主机500可以向存储装置1000提供读取请求，该读取请求用于请求将存储装置1000中存储的数据提供到主机500。另外，主机500可以将读取请求和读取地址提供到存储装置1000。
响应于从主机500提供的读取请求，存储装置1000可以从存储器装置100读取与由主机500提供的读取地址相对应的读取数据，并且可以将读取数据提供到主机500作为对读取请求的响应。
图2是示出根据本公开的实施例的在存储器控制器与存储器装置之间传输的信号的示图。
参照图2，存储器装置100可以包括：输入/输出端口DQ[7：0]、芯片使能端口CE#、读取使能端口RE#、地址锁存使能端口ALE、命令锁存使能端口CLE、写入使能端口WE#、写入保护端口WP#、页面缓冲器地址端口PBAC和就绪/忙碌端口R/B。
输入/输出端口DQ[7：0]可以是传输命令、地址和数据的端口。输入/输出端口DQ[7：0]可以是八位双向端口，但不限于此。
在实施例中，存储器控制器200可以通过输入/输出端口DQ[7：0]将命令、地址和写入数据提供到存储器装置100。
在实施例中，存储器装置100可以通过输入/输出端口DQ[7：0]将读取数据提供到存储器控制器200。
芯片使能端口CE#可以是传输芯片使能信号CE_SIG的端口。芯片使能信号CE_SIG可以是用于选择目标存储器装置的信号。具体地，芯片使能信号CE_SIG可以是启用或停用存储器装置100的信号。例如，当芯片使能信号CE_SIG的电压电平为第一电压电平时，可以启用存储器装置100，并且当芯片使能信号CE_SIG的电压电平是不同于第一电压电平的第二电压电平时，可以停用存储器装置100。此处，存储器装置100的停用可以指存储器装置100处于就绪状态，并且存储器装置100进入低功率等待状态。存储器装置100的启用可以指存储器装置100处于可操作状态。
在实施例中，存储器控制器200可以通过芯片使能端口CE#将芯片使能信号CE_SIG提供到存储器装置100。
在实施例中，当芯片使能信号CE_SIG的电压电平是第一电压电平(例如，逻辑低电平)时，可以启用存储器装置100。当芯片使能信号CE_SIG的电压电平是第二电压电平(例如，逻辑高电平)时，可以停用存储器装置100。
读取使能端口RE#可以是传输读取使能信号RE_SIG的端口。读取使能信号RE_SIG可以是用于输出串行数据的信号。读取使能信号RE_SIG可以是以恒定的脉冲宽度和周期切换(toggling)的时钟信号。当数据传输方法是双倍数据速率(DDR)方法、DDR2方法或DDR3方法时，可以与读取使能信号RE_SIG的下降沿或上升沿同步地将串行数据提供到存储器控制器200。
在实施例中，响应于从主机500提供的读取请求，存储器控制器200可以通过读取使能端口RE#将读取使能信号RE_SIG提供到存储器装置100。
在实施例中，响应于读取使能信号RE_SIG的下降沿或上升沿，存储器装置100可以通过输入/输出端口DQ[7：0]将读取数据顺序地传输到存储器控制器200。存储器控制器200可以根据读取使能信号RE_SIG从输入/输出端口DQ[7：0]接收读取数据。
地址锁存使能端口ALE可以是传输地址锁存使能信号ALE_SIG的端口。地址锁存使能信号ALE_SIG可以是指示通过输入/输出端口DQ[7：0]传输的信号是地址的信号。
命令锁存使能端口CLE可以是传输命令锁存使能信号CLE_SIG的端口。命令锁存使能信号CLE_SIG可以是指示通过输入/输出端口DQ[7：0]传输的信号是命令的信号。
在实施例中，存储器控制器200可以通过命令锁存使能端口CLE将命令锁存使能信号CLE_SIG提供到存储器装置100。
写入使能端口WE#可以是传输写入使能信号WE_SIG的端口。写入使能信号WE_SIG可以是用于控制对通过输入/输出端口DQ[7：0]传输的命令、地址和数据进行锁存的信号。
在实施例中，当地址锁存使能信号ALE_SIG和写入使能信号WE_SIG中的每一个的电压电平是第一电压电平并且命令锁存使能信号CLE_SIG和读取使能信号RE_SIG中的每一个的电压电平是不同于第一电压电平的第二电压电平时，可以通过输入/输出端口DQ[7：0]将命令提供到存储器控制器200。
在实施例中，当命令锁存使能信号CLE_SIG和写入使能信号WE_SIG中的每一个的电压电平是第一电压电平并且地址锁存使能信号ALE_SIG和读取使能信号RE_SIG中的每一个的电压电平是不同于第一电压电平的第二电压电平时，可以通过输入/输出端口DQ[7：0]将地址提供到存储器控制器200。
在实施例中，当地址锁存使能信号ALE_SIG、命令锁存使能信号CLE_SIG和写入使能信号WE_SIG中的每一个的电压电平是第一电压电平并且读取使能信号RE_SIG的电压电平是不同于第一电压电平的第二电压电平时，可以通过输入/输出端口DQ[7：0]将读取数据提供到存储器控制器200。
在实施例中，当地址锁存使能信号ALE_SIG、命令锁存使能信号CLE_SIG和读取使能信号RE_SIG中的每一个的电压电平为第一电压电平并且写入使能信号WE_SIG的电压电平是不同于第一电压电平的第二电压电平时，可以通过输入/输出端口DQ[7：0]将写入数据提供到存储器装置100。
写入保护端口WP#可以是传输写入保护信号WP_SIG的端口。写入保护信号WP_SIG可以是用于停用编程操作和擦除操作的信号。
页面缓冲器地址端口PBAC可以是传输页面缓冲器地址控制信号PBAC_SIG的端口。页面缓冲器地址控制信号PBAC_SIG可以是用于根据分配给存储器控制器200的存储空间中是否存在可用存储容量来控制紧接着从输入/输出端口DQ[7：0]接收的读取数据待被输出的后续读取数据的输出的信号。页面缓冲器地址控制信号PBAC_SIG可以是根据分配给存储器控制器200的存储空间中是否存在可用存储容量而具有第一电压电平或第二电压电平的信号。例如，页面缓冲器地址控制信号PBAC_SIG可以是根据存储器控制器200中包括的数据缓冲器210中是否存在可用存储容量而具有逻辑低电平或逻辑高电平的信号。此处，当第一电压电平是逻辑低电平时，第二电压电平可以是逻辑高电平。然而，本公开并不限于此。
在实施例中，当具有第一电压电平的页面缓冲器地址控制信号PBAC_SIG通过页面缓冲器地址端口PBAC被提供到存储器装置100时，可以通过输入/输出端口DQ[7：0]将读取数据顺序地提供到存储器控制器200。
具体地，当存在可用存储容量时，存储器控制器200可以输出具有第一电压电平的页面缓冲器地址控制信号PBAC_SIG。当具有第一电压电平的页面缓冲器地址控制信号PBAC_SIG被提供到存储器装置100时，存储器控制器200可以接收后续读取数据。
在实施例中，当具有第二电压电平的页面缓冲器地址控制信号PBAC_SIG通过页面缓冲器地址端口PBAC被提供到存储器装置100时，可以通过输入/输出端口DQ[7：0]将已提供的相同读取数据再次提供到存储器控制器200。
具体地，当存储空间的存储容量已满时，存储器控制器200可以输出具有第二电压电平的页面缓冲器地址控制信号PBAC_SIG，第二电压电平与第一电压电平不同。当具有第二电压电平的页面缓冲器地址控制信号PBAC_SIG被提供到存储器装置100时，可以从存储器装置100接收先前读取数据。先前读取数据可以是在存储空间的存储容量已满之前立即从存储器装置100输出的读取数据。
就绪/忙碌端口R/B可以是传输就绪/忙碌信号R/B_SIG的端口。就绪/忙碌信号R/B_SIG可以指示存储器装置100的就绪状态或忙碌状态。就绪状态可以是存储器装置100可以在不执行操作的情况下接收命令的状态。忙碌状态可以是存储器装置100执行至少一个操作的状态。
根据上述实施例，在提供具有第一电压电平的页面缓冲器地址控制信号PBAC_SIG时，存储器控制器200可以接收后续读取数据，而在提供具有第二电压电平的页面缓冲器地址控制信号PBAC_SIG时，存储器控制器200可以接收先前读取数据。然而，本公开并不限于此。根据设计方法，在提供具有第二电压电平的页面缓冲器地址控制信号PBAC_SIG时，存储器控制器200可以接收后续读取数据，而在提供具有第一电压电平的页面缓冲器地址控制信号PBAC_SIG时，存储器控制器200可以接收先前读取数据。
在本说明书中，“端口”、“焊盘(pad)”、“节点”等可以具有相同的含义。
除了上述端口DQ[7：0]、CE#、RE#、ALE、CLE、WE#、WP#、PBAC和RB之外，存储器装置100可以进一步包括其它端口。
图3和图4是示出根据本公开的实施例的数据缓冲器和操作控制器的示图。
在描述图3和图4所示的实施例时，第一至第三数据DATA1、DATA2和DATA3是响应于当前主机500的读取请求而提供的读取数据，页面缓冲器地址控制信号PBAC_SIG的第一电压电平为逻辑低电平，而页面缓冲器地址控制信号PBAC_SIG的第二电压电平为逻辑高电平。
参照图3，数据缓冲器210可以包括存储空间211。数据DATA可以存储在数据缓冲器210的存储空间211中。当数据DATA存储在数据缓冲器210中设置的存储空间211中时，在数据缓冲器210的存储空间211中可能存在具有除了数据DATA的大小之外的可用存储容量的可用存储空间212。
操作控制器220可以监控数据缓冲器210的存储容量中是否存在可用存储容量。另外，操作控制器220可以根据监控结果，将页面缓冲器地址控制信号PBAC_SIG的电压电平改变为与逻辑低电平不同的逻辑高电平。
因为存在可用存储空间212，所以操作控制器220可以将具有逻辑低电平的页面缓冲器地址控制信号PBAC_SIG提供到页面缓冲器地址端口PBAC。
可以通过输入/输出端口DQ[7：0]将第一数据DATA1提供到操作控制器220。操作控制器220可以将第一数据DATA1临时存储在数据缓冲器210中。由于第一数据DATA1存储在数据缓冲器210的可用存储空间212中，所以存储空间211的存储容量可能已满。在这种情况下，即使通过输入/输出端口DQ[7：0]将在第一数据DATA1之后待输出的第二数据DATA2提供到操作控制器220，但是因为第二数据DATA2无法存储在数据缓冲器210中，所以可能使用于提供对读取请求的响应的时间延迟(延时)。
当存储空间211的存储容量已满时，操作控制器220可以输出具有逻辑高电平的页面缓冲器地址控制信号PBAC_SIG。也就是说，可以将页面缓冲器地址控制信号PBAC_SIG的电压电平从逻辑低电平改变为逻辑高电平。
在具有逻辑高电平的页面缓冲器地址控制信号PBAC_SIG被提供到页面缓冲器地址端口PBAC时，操作控制器220可以从输入/输出端口DQ[7：0]接收先前读取数据。此处，先前读取数据可以是在页面缓冲器地址控制信号PBAC_SIG的电压电平从逻辑低电平改变为逻辑高电平之前从输入/输出端口DQ[7：0]输出的读取数据。参照图3，例如，先前读取数据可以是第一数据DATA 1。在具有逻辑高电平的页面缓冲器地址控制信号PBAC_SIG被提供到页面缓冲器地址端口PBAC时，可以不输出第二数据DATA2。
因为先前读取数据可能已经存储在分配给存储器控制器200的存储空间，例如，数据缓冲器210的存储空间211中，所以操作控制器220可以丢弃在将页面缓冲器地址控制信号提供到存储器装置100之后接收的先前读取数据。
参照图3和图4，当存储空间211的存储容量已满时，操作控制器220可以执行清除数据缓冲器210的数据缓冲器清除操作以生成可用存储容量。具体地，操作控制器220可以将用于指示清除数据缓冲器210中存储的数据DATA的命令提供到数据缓冲器210。可以将清除的数据DATA删除或将清除的数据DATA提供到主机500。然而，本公开并不限于此。
参照图4，在执行数据缓冲器清除操作之后，操作控制器220可以将具有逻辑低电平的页面缓冲器地址控制信号PBAC_SIG提供到页面缓冲器地址端口PBAC。也就是说，页面缓冲器地址控制信号PBAC_SIG的电压电平可以从逻辑高电平改变为逻辑低电平。
在具有逻辑低电平的页面缓冲器地址控制信号PBAC_SIG被提供到页面缓冲器地址端口PBAC时，操作控制器220可以从输入/输出端口DQ[7：0]接收后续读取数据。此处，参照图4，后续读取数据例如可以是第二数据DATA2或第三数据DATA3。
操作控制器220可以将后续读取数据临时存储在数据缓冲器210中。
图5是示出根据本公开的实施例的存储器装置的示图。
参照图5，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可以执行与参照图1描述的存储器单元阵列101相同的功能。
存储器单元阵列110可以包括多个存储块MB1至MBk(k为正整数)。此处，多个存储块MB1至MBk的数量仅为用于描述本公开的实施例的示例，但是不限于此。
存储块MB1至MBk中的每一个可以连接到局部线LL和位线BL1至BLn(n为正整数)。
局部线LL可以连接到行解码器122。
局部线LL可以连接到存储块MB1至MBk中的每一个。
虽然未示出，但是局部线LL可以包括第一选择线、第二选择线以及布置在第一选择线与第二选择线之间的多个字线。
虽然未示出，但是局部线LL可以进一步包括布置在第一选择线与字线之间的虚设线、布置在第二选择线与字线之间的虚设线、以及管线。
位线BL1至BLn可以共同连接到存储块MB1至MBk。
存储块MB1至MBk可以实施为二维结构或三维结构。
例如，在二维结构的存储块MB1至MBk中，存储器单元可以沿与衬底平行的方向布置。
例如，在三维结构的存储块MB1至MBk中，存储器单元可以沿垂直方向堆叠在衬底上。
外围电路120可以包括电压生成器121、行解码器122、页面缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
电压生成器121可以响应于操作命令OP_CMD而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。另外，电压生成器121可以响应于操作命令OP_CMD而选择性地使局部线LL放电。例如，电压生成器121可以在控制逻辑130的控制下，生成编程电压、验证电压、通过电压、导通电压、读取电压、擦除电压、源极线电压等。
在实施例中，电压生成器121可以通过调节外部电源电压来生成内部电源电压。由电压生成器121生成的内部电源电压被用作存储器装置100的操作电压。
在实施例中，电压生成器121可以使用外部电源电压或内部电源电压来生成多个电压。例如，电压生成器121可以包括接收内部电源电压的多个泵浦电容器，并且响应于控制逻辑130的控制而通过选择性地启用多个泵浦电容器来生成多个电压。所生成的电压可以通过行解码器122被供应到存储器单元阵列110。
行解码器122可以响应于行地址RADD而将操作电压Vop传送到局部线LL。可以通过局部线LL将操作电压Vop传送到所选择的存储块MB1至MBk。
例如，在编程操作期间，行解码器122可以将编程电压施加到所选择的字线，并且将编程通过电压施加到未选择字线，该编程通过电压的电平低于编程电压的电平。在编程验证操作期间，行解码器122可以将验证电压施加到所选择的字线，并且将验证通过电压施加到未选择字线，验证通过电压高于验证电压。
在读取操作期间，行解码器122可以将读取电压施加到所选择的字线，并且将读取通过电压施加到未选择字线，读取通过电压高于读取电压。
在擦除操作期间，行解码器122可以根据经解码的地址选择一个存储块。在擦除操作期间，行解码器122可以将接地电压施加到连接到所选择的存储块的字线。
页面缓冲器组123可以执行与参照图1描述的页面缓冲器组102相同的功能。
页面缓冲器组123可以包括第一至第n页面缓冲器PB1至PBn。第一至第n页面缓冲器PB1至PBn可以分别通过第一至第n位线BL1至BLn连接到存储器单元阵列110。第一至第n页面缓冲器PB1至PBn可以响应于控制逻辑130的控制而操作。
具体地，第一至第n页面缓冲器PB1至PBn可以响应于页面缓冲器控制信号PBSIGNALS而操作。例如，在读取操作或验证操作期间，第一至第n页面缓冲器PB1至PBn可以临时存储通过第一至第n位线BL1至BLn接收的数据，或者可以感测位线BL1至BLn的电压或电流。
在编程操作期间，当编程电压被施加到所选择的字线时，第一至第n页面缓冲器PB1至PBn可以通过第一至第n位线BL1至BLn将通过列解码器124和输入/输出电路125接收的数据DATA传送到所选择的存储器单元。根据所传送的数据DATA，对所选择的页面的存储器单元进行编程。与施加有编程允许电压(例如，接地电压)的位线连接的存储器单元可以具有增加的阈值电压。可以维持与施加有编程禁止电压(例如，电源电压)的位线连接的存储器单元的阈值电压。
在验证操作期间，第一至第n页面缓冲器PB1至PBn可以通过第一至第n位线BL1至BLn从所选择的存储器单元感测所选择的存储器单元中存储的数据。
在读取操作期间，第一至第n页面缓冲器PB1至PBn可以在列解码器124的控制下，通过第一至第n位线BL1至BLn从所选择的页面的存储器单元感测数据DATA，并且将所感测的数据DATA输出到输入/输出电路125。
在擦除操作期间，第一至第n页面缓冲器PB1至PBn可以使第一至第n位线BL1至BLn浮置。
列解码器124可以响应于列地址CADD而在输入/输出电路125与页面缓冲器组123之间传送数据。例如，列解码器124可以通过数据线DL与第一至第n页面缓冲器PB1至PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以将从存储器控制器200接收的命令CMD和地址ADD传送到控制逻辑130，或者可以与列解码器124交换数据DATA。
在读取操作或验证操作期间，感测电路126可以响应于允许位信号VRY_BIT<#>生成参考电流，并且将从页面缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较以输出通过信号PASS或失败信号FAIL。
控制逻辑130可以响应于命令CMD和地址ADD而输出操作命令OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和允许位信号VRY_BIT<#>来控制外围电路120。
在实施例中，存储逻辑130可以包括数据输出控制器131。
数据输出控制器131可以执行与参照图1描述的数据输出控制器103相同的功能。
在输入读取使能信号RE_SIG时，数据输出控制器131可以根据页面缓冲器地址控制信号PBAC_SIG来从第一至第n页面缓冲器PB1至PBn选择输出数据的目标页面缓冲器。
在实施例中，在页面缓冲器地址控制信号PBAC_SIG的电压电平是第一电压电平的时段期间，数据输出控制器131可以根据页面缓冲器的地址顺序地选择目标页面缓冲器。例如，在页面缓冲器地址控制信号PBAC_SIG的电压电平为逻辑低电平的时段期间，数据输出控制器131可以从第一页面缓冲器PB1至第n页面缓冲器PBn顺序地选择目标页面缓冲器。作为另一示例，在页面缓冲器地址控制信号PBAC_SIG的电压电平为逻辑低电平的时段期间，数据输出控制器131可以从第n页面缓冲器PBn至第一页面缓冲器PB1顺序地选择目标页面缓冲器。
在实施例中，在页面缓冲器地址控制信号PBAC_SIG的电压电平是不同于第一电压电平的第二电压电平的时段期间，数据输出控制器131可以维持目标页面缓冲器。例如，在页面缓冲器地址控制信号PBAC_SIG的电压电平为逻辑高电平的时段期间，数据输出控制器131可以选择第一至第n页面缓冲器PB1至PBn中的一个作为目标页面缓冲器并且维持目标页面缓冲器。例如，在页面缓冲器地址控制信号PBAC_SIG的电压电平为逻辑高电平的时段期间所选择的目标页面缓冲器可以是在页面缓冲器地址控制信号PBAC_SIG的电压电平从逻辑低电平改变为逻辑高电平之前所选择的页面缓冲器。
数据输出控制器131可以根据读取使能信号RE_SIG控制所选择的目标页面缓冲器以输出所选择的目标页面缓冲器中存储的数据。
在实施例中，当数据传输方法为DDR方法、DDR2方法或DDR3方法时，数据输出控制器131可以将所选择的目标页面缓冲器中存储的数据与读取使能信号RE_SIG的下降沿或上升沿同步地输出到输入/输出电路125。
图6是示出根据比较性示例的芯片使能信号、读取使能信号和数据的波形图，并且图7是示出根据本公开的实施例的芯片使能信号、读取使能信号和数据的波形图。
根据图6中所示的比较性示例的波形图是示出在存储器装置不包括页面缓冲器地址端口PBAC的情况下，当分配给根据比较性示例的存储器控制器的存储空间的存储容量已满时的通知信号BF_SIG、芯片使能信号CE_SIG、读取使能信号RE_SIG和从存储器装置输出的数据DATA的示图。
根据图7中所示的本实施例的波形图是示出在存储器装置100包括页面缓冲器地址端口PBAC的情况下，当分配给存储器控制器的存储空间的存储容量已满时的通知信号BF_SIG、芯片使能信号CE_SIG、读取使能信号RE_SIG、页面缓冲器地址控制信号PBAC_SIG和从存储器装置100输出的数据DATA的示图。
在描述图6所示的比较性示例和图7所示的本公开的实施例时，逻辑低电平Low是第一电压电平，逻辑高电平High是第二电压电平，并且数据传输方法是DDR方法、DDR2方法或DDR3方法。
参照图6，在第一时间点t1之前，芯片使能信号CE_SIG的电压电平可以是逻辑低电平Low。另外，当分配给根据比较性示例的存储器控制器的存储空间中存在可用存储容量时，通知信号BF_SIG的电压电平可以是逻辑低电平Low。此处，可以在根据比较性示例的存储器控制器的内部生成通知信号BF_SIG。读取使能信号RE_SIG可以被切换为具有逻辑高电平High或逻辑低电平Low的时钟信号。
在第一时间点t1之前，可以与读取使能信号RE_SIG的下降沿或上升沿同步地输出数据DATA。例如，可以与读取使能信号RE_SIG的下降沿同步地输出第一读取数据D1。可以与读取使能信号RE_SIG的上升沿同步地输出第二读取数据D2。通过这种方法，可以与读取使能信号RE_SIG的下降沿或上升沿同步地顺序输出第三至第七读取数据D3、D4、D5、D6和D7。
在第一时间点t1，当分配给根据比较性示例的存储器控制器的存储空间的存储容量已满时，通知信号BF_SIG的电压电平可以是逻辑高电平High。在这种情况下，可以停止根据比较性示例的存储器装置的读取操作。这可能与读取操作结束的状态相同。此时，可能发生作为在读取操作结束之后基本伴随的延迟时间的读取后同步(postamble)时间TRPST和附加生成的读取后同步保持时间TRPSTH。读取后同步时间TRPST和读取后同步保持时间TRPSTH的总和可以是对应于从第一时间点t1至第四时间点t4的时段。在第一时间点t1之后，根据读取后同步时间TRPST和读取后同步保持时间TRPSTH，芯片使能信号CE_SIG的电压电平可以从逻辑低电平Low改变为逻辑高电平High。
从第一时间点t1起可能不切换读取使能信号RE_SIG。也就是说，读取使能信号RE_SIG的电压电平可以是逻辑低电平Low。因为没有切换读取使能信号RE_SIG，所以从第一时间点t1起可能不输出数据DATA。
在第二时间点t2，当分配给根据比较性示例的存储器控制器的存储空间中存在可用存储容量时，通知信号BF_SIG的电压电平可以是逻辑低电平Low。
在第三时间点t3，芯片使能信号CE_SIG的电压电平可以从逻辑低电平Low改变为逻辑高电平High。
在第五时间点t5，可以恢复读取操作。可能发生作为在读取操作开始之后基本伴随的延迟时间的读取前同步(preamble)时间TRPREST。读取前同步时间TRPREST可以是从第五时间点t5至第七时间点t7的时段。在第五时间点t5之后，根据读取前同步时间TRPREST，芯片使能信号CE_SIG的电压电平可以从逻辑高电平High改变为逻辑低电平Low。
在第六时间点t6，芯片使能信号CE_SIG的电压电平可以从逻辑高电平High改变为逻辑低电平Low。
从第七时间点t7起可能再次切换读取使能信号RE_SIG。在这种情况下，可以与读取使能信号RE_SIG的下降沿或上升沿同步地输出与输出被停止的数据(例如，读取数据D7)连续的数据DATA。例如，可以与读取使能信号RE_SIG的上升沿同步地输出第八读取数据D8。可以与读取使能信号RE_SIG的下降沿同步地输出第九读取数据D9。以这种方法，可以与读取使能信号RE_SIG的下降沿或上升沿同步地输出第十至第十三读取数据D10、D11、D12和D13。
如上面参照图6所述，当存储器装置不包括页面缓冲器地址端口PBAC时，由于读取后同步时间TRPST、读取后同步保持时间TRPSTH和读取前同步时间TRPREST导致读取操作停止，因此可能发生延时。因此，由于延时，可能降低根据比较性示例的存储装置的读取操作性能。
另一方面，根据本公开的实施例，因为数据DATA被顺序地输出或者输出数据DATA没有被改变并且由页面缓冲器地址控制信号PBAC_SIG维持，所以可以不停止读取操作。因此，可以显著减少或者可能不发生由于读取操作的停止而导致的延时。
参照图7，在第一时间点t1之前，芯片使能信号CE_SIG的电压电平可以是逻辑低电平Low。当分配给根据本公开的实施例的存储器控制器200的存储空间中存在可用存储容量时，通知信号BF_SIG的电压电平可以是逻辑低电平Low。例如，分配给存储器控制器200的存储空间可以是数据缓冲器210的存储空间。同时，可能切换读取使能信号RE_SIG。
在第一时间点t1之前，页面缓冲器地址控制信号PBAC_SIG的电压电平可以是逻辑低电平Low。在这种情况下，可以与读取使能信号RE_SIG的下降沿或上升沿同步地顺序输出第一至第七读取数据D1、D2、D3、D4、D5、D6和D7。
参照图1、图2和图7，例如，当存在可用存储容量时，存储器控制器200可以将具有逻辑低电平Low的页面缓冲器地址控制信号PBAC_SIG输出到存储器装置100。存储器装置100可以响应于由存储器控制器200提供的读取使能信号RE_SIG的下降沿或上升沿而通过输入/输出端口DQ[7：0]将第一至第七读取数据D1、D2、D3、D4、D5、D6和D7顺序地提供到存储器控制器200。存储器控制器200可以从输入/输出端口DQ[7：0]顺序地接收第一至第七读取数据D1、D2、D3、D4、D5、D6和D7。另外，存储器控制器200可以临时存储顺序地接收的第一至第七读取数据D1、D2、D3、D4、D5、D6和D7。
参照图3、图4、图5和图7，具体地，例如，在第一时间点t1之前的时段期间，数据输出控制器131可以按照页面缓冲器的地址的升序来选择第一至第n页面缓冲器PB1至PBn作为目标页面缓冲器。此时，当第一页面缓冲器PB1至第七页面缓冲器(未示出)分别输出第一至第七读取数据D1、D2、D3、D4、D5、D6和D7时，数据输出控制器131可以顺序地选择第一页面缓冲器PB1至第七页面缓冲器(未示出)作为目标页面缓冲器。数据输出控制器131可以根据读取使能信号RE_SIG的下降沿或上升沿来控制所选择的目标页面缓冲器以输出第一至第七读取数据D1、D2、D3、D4、D5、D6和D7。操作控制器220可以顺序地接收第一至第七读取数据D1、D2、D3、D4、D5、D6和D7，并且将第一至第七读取数据D1、D2、D3、D4、D5、D6和D7存储在数据缓冲器210中。
在第一时间点t1，当分配给根据本公开的实施例的存储器控制器200的存储空间的存储容量已满时，通知信号BF_SIG的电压电平可以是逻辑高电平High。在这种情况下，页面缓冲器地址控制信号PBAC_SIG的电压电平可以从逻辑低电平Low改变为逻辑高电平High。在这种情况下，作为在页面缓冲器地址控制信号PBAC_SIG的电压电平从逻辑低电平Low改变为逻辑高电平High之前输出的读取数据的第七读取数据D7可以与读取使能信号RE_SIG的下降沿或上升沿同步地输出。
参照图1、图2和图7，例如，当存储空间的存储容量已满时，存储器控制器200可以将具有逻辑高电平High的页面缓冲器地址控制信号PBAC_SIG输出到存储器装置100。响应于存储器控制器200提供的读取使能信号RE_SIG的下降沿或上升沿，存储器装置100可以通过输入/输出端口DQ[7：0]将作为先前读取数据的第七读取数据D7提供到存储器控制器200。存储器控制器200可以从输入/输出端口DQ[7：0]接收第七读取数据D7。存储器控制器200可以丢弃在第一时间点t1之后接收的第七读取数据D7。
参照图3、图4、图5和图7，具体地，例如，当第七页面缓冲器输出第七读取数据D7时，可以将在页面缓冲器地址控制信号PBAC_SIG从逻辑低电平Low改变为逻辑高电平High之前输出第七读取数据D7的第七页面缓冲器维持为目标页面缓冲器。在从第一时间点t1至第三时间点t3的时段期间，数据输出控制器131可以将第七页面缓冲器维持为目标页面缓冲器。操作控制器220可以接收第七读取数据D7。
在第二时间点t2，当分配给根据本公开的实施例的存储器控制器200的存储空间中存在可用存储容量时，通知信号BF_SIG的电压电平可以是逻辑低电平Low。
在第三时间点t3，页面缓冲器地址控制信号PBAC_SIG可以从逻辑高电平High改变为逻辑低电平Low。响应于读取使能信号RE_SIG的下降沿或上升沿，可以顺序地输出第八至第十三读取数据D8、D9、D10、D11、D12和D13。
参照图3、图4、图5和图7，具体地，例如，在第三时间点t3之后，操作控制器220可以顺序地接收第八至第十三读取数据D8、D9、D10、D11、D12和D13。另外，操作控制器220可以将第八至第十三读取数据D8、D9、D10、D11、D12和D13存储在数据缓冲器210中。
在提供页面缓冲器地址控制信号PBAC_SIG时，可能切换图7所示的读取使能信号RE_SIG。
如上所述，因为通过页面缓冲器地址控制信号PBAC_SIG来维持读取操作，所以存在以下效果：由于读取操作的停止而导致的延时被显著减少。
图8是示出根据本公开的实施例的操作存储器控制器的方法的流程图。
参照图1、图2和图8，存储器控制器200从主机500接收读取请求和逻辑地址(S110)。
存储器控制器200响应于来自主机500的读取请求而生成读取命令，生成与从主机500提供的逻辑地址相对应的物理地址，并且将读取命令和物理地址提供到存储器装置100(S120)。
存储器控制器200将读取使能信号提供到存储器装置100(S130)。此处，读取使能信号RE_SIG可以是指示存储器装置100输出读取数据的定时的信号。
存储器控制器200根据读取使能信号RE_SIG接收从存储器装置100顺序地输出的读取数据(S140)。在这种情况下，可以顺序地输出读取数据和后续读取数据。可选地，可以输出先前提供的相同读取数据。
存储器控制器200监控数据缓冲器210中是否存在可用存储容量(S150)。
当数据缓冲器210中存在可用存储容量(S150，是)时，存储器控制器200将具有第一电压电平的页面缓冲器地址控制信号PBAC_SIG提供到存储器装置100(S160)。具有第一电压电平的页面缓冲器地址控制信号PBAC_SIG可以是指示顺序地输出读取数据的信号。
存储器控制器200可以将从存储器装置100顺序地接收的读取数据存储在数据缓冲器210中(S170)。
存储器控制器200检查存储器装置100的读取操作是否完成(S180)。
当读取操作完成(S180，是)时，存储器控制器200将数据缓冲器210中存储的读取数据提供到主机500(S190)。
当读取操作没有完成(S180，否)时，执行步骤S140。
当数据缓冲器210的存储容量已满(S150，否)时，存储器控制器200将具有第二电压电平的页面缓冲器地址控制信号PBAC_SIG提供到存储器装置100(S200)。具有第二电压电平的页面缓冲器地址控制信号PBAC_SIG可以是指示输出相同的读取数据或先前读取数据的信号。先前读取数据可以是在页面缓冲器地址控制信号PBAC_SIG的电压电平从第一电压电平(例如，逻辑低电平)改变为第二电压电平(例如，逻辑高电平)之前从存储器装置100输出的读取数据。
存储器控制器200在将具有第二电压电平的页面缓冲器地址控制信号PBAC_SIG提供到存储器装置100的同时丢弃从存储器装置100接收的读取数据(S210)。
存储器控制器200执行数据缓冲器清除操作(S220)，并且执行操作S140。数据缓冲器清除操作可以是存储器控制器200清除数据缓冲器210以生成可用存储容量的操作。然后，进程可以返回到操作S140。
图9是示出根据本公开的实施例的存储器控制器的示图。
参照图9，存储器控制器200可以包括处理器201、RAM 202、错误校正电路203、主机接口204、ROM 205和闪存接口206。
处理器201可以控制存储器控制器200的全部操作。
RAM 202可以用作存储器控制器200的缓冲存储器、高速缓存存储器、操作存储器等。例如，RAM 202可以是缓冲存储器。
错误校正电路203可以生成用于校正从存储器装置100接收的数据的失败位或错误位的错误校正码(ECC)。
错误校正电路203可以对提供到存储器装置100的数据执行错误校正编码，以生成添加奇偶校验位的数据。奇偶校验位(未示出)可以存储在存储器装置100中。
错误校正电路203可以对从存储器装置100输出的数据执行错误校正解码，并且此时，错误校正电路203可以使用奇偶校验来校正错误。
例如，错误校正电路203可以使用诸如以下的各种编码调制来校正错误：LDPC码、BCH码、涡轮码、Reed-Solomon(里德-所罗门)码、卷积码、RSC、TCM和BCM。
在编程操作中，错误校正电路203可以计算待编程到存储器装置100的数据的错误校正码值。
在读取操作中，错误校正电路203可以基于错误校正码值对从存储器装置100读取的数据执行错误校正操作。
在失败数据的恢复操作中，错误校正电路203可以对从存储器装置100恢复的数据执行错误校正操作。
存储器控制器200可以通过主机接口204与外部装置(例如，主机500、应用处理器等)通信。
ROM 205可以以固件形式存储操作存储器控制器200所需的各条信息。
存储器控制器200可以通过闪存接口206与存储器装置100通信。存储器控制器200可以通过闪存接口206将命令CMD、地址ADDR、控制信号CTRL等传输到存储器装置100并且接收数据。
例如，闪存接口206可以包括NAND接口。
图10是示出应用了根据本公开的实施例的存储装置的存储卡系统的框图。
参照图10，存储卡系统2000包括存储器装置2100、存储器控制器2200和连接器2300。
例如，存储器装置2100可以由诸如以下的各种非易失性存储器元件来配置：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋转移扭矩磁阻RAM(STT-MRAM)。
存储器控制器2200连接到存储器装置2100。存储器控制器2200被配置成访问存储器装置2100。例如，存储器控制器2200可以被配置成控制存储器装置2100的读取操作、写入操作、擦除操作和后台操作。存储器控制器2200被配置成提供存储器装置2100与主机500之间的接口。存储器控制器2200被配置成驱动用于控制存储器装置2100的固件。存储器控制器2200可以与参照图1描述的存储器控制器200相同地实施。
例如，存储器控制器2200可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和错误校正电路的组件。
存储器控制器2200可以通过连接器2300与外部装置通信。存储器控制器2200可以根据特定的通信标准与外部装置(例如，主机500)通信。例如，存储器控制器2200被配置成通过诸如以下的各种通信标准中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。例如，连接器2300可以由上述各种通信标准中的至少一种来定义。
存储器装置2100和存储器控制器2200可以被集成到一个半导体装置中以配置存储卡。例如，存储器控制器2200和存储器装置2100可以被集成到一个半导体装置中以配置诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)。
图11是示出应用了根据本公开的实施例的存储装置的固态驱动器(SSD)系统的框图。
参照图11，SSD系统包括主机500和SSD 3000。
SSD 3000通过信号连接器3001与主机500交换信号SIG，并且通过电源连接器3002接收电力PWR。SSD 3000包括SSD控制器3200，多个闪速存储器3100_1、3100_2和3100_n，辅助电源装置3300以及缓冲存储器3400。
根据本公开的实施例，SSD控制器3200可以执行参照图1描述的存储器控制器200的功能。
SSD控制器3200可以响应于从主机500接收的信号SIG而控制多个闪速存储器3100_1、3100_2和3100_n。例如，信号SIG可以是基于主机500和SSD 3000之间的接口的信号。例如，信号SIG可以是通过诸如以下的接口中的至少一种来定义的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。
辅助电源装置3300通过电源连接器3002连接到主机500。辅助电源装置3300可以从主机500接收电力PWR并且可以利用电力PWR充电。当来自主机500的电力供应不平稳时，辅助电源装置3300可以将电力提供到SSD 3000。例如，辅助电源装置3300可以位于SSD3200中或可以位于SSD 3000外部。例如，辅助电源装置3300可以位于主板上，并且可以将辅助电力提供到SSD 3000。
缓冲存储器3400可以临时存储数据。例如，缓冲存储器3400可以临时存储从主机500接收的数据或从多个闪速存储器3100_1、3100_2和3100_n接收的数据，或者可以临时存储闪速存储器3100_1、3100_2和3100_n的元数据(例如，映射表)。缓冲存储器3400可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图12是示出应用了根据本公开的实施例的存储装置的用户系统的框图。
参照图12，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以驱动用户系统4000中包括的组件、操作系统(OS)、用户程序等。例如，应用处理器4100可以包括控制用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可以被设置为片上系统(SoC)。
存储器模块4200可以作为用户系统4000的主存储器、操作存储器、缓冲存储器或高速缓存存储器而操作。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性随机存取存储器或者诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。例如，应用处理器4100和存储器模块4200可以基于堆叠封装(POP)来进行封装，并且被设置为一个半导体封装。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如以下的无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和Wi-Fi。例如，网络模块4300可以包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可选地，存储模块4400可以将该存储模块4400中存储的数据传输到应用处理器4100。例如，存储模块4400可以利用诸如以下的非易失性半导体存储器元件来实施：相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存。例如，存储模块4400可以被设置为诸如存储卡和用户系统4000的外部驱动器的可移动存储装置(可移动驱动器)。
例如，存储模块4400可以与参照图8描述的存储装置1000相同地操作。存储模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置可以与参照图1描述的存储器装置100相同地操作。
用户接口4500可以包括用于向应用处理器4100输入数据或指令或者用于向外部装置输出数据的接口。例如，用户接口4500可以包括诸如以下的用户输入接口：键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括诸如以下的用户输出接口：液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。
虽然上面已经描述了特定实施例，但是本领域技术人员将理解的是，描述的实施例仅仅作为示例。因此，存储器系统不应基于所描述的实施例而受到限制。相反，当结合以上描述和附图时，仅应根据所附权利要求书来限制本文描述的存储器系统。

Claims (20)

1.一种存储器装置，响应于从存储器控制器提供的读取使能信号而输出读取数据，所述存储器装置包括：
多个存储器单元，存储数据；
多个页面缓冲器，通过多个位线感测所述多个存储器单元中存储的所述数据；以及
数据输出控制器：
在输入所述读取使能信号时，根据从所述存储器控制器提供的页面缓冲器地址控制信号从所述多个页面缓冲器之中选择输出数据的目标页面缓冲器，并且
根据所述读取使能信号控制选择的目标页面缓冲器以输出所述选择的目标页面缓冲器中存储的数据。
2.根据权利要求1所述的存储器装置，其中所述数据输出控制器在所述页面缓冲器地址控制信号的电压电平为第一电压电平的时段期间，根据页面缓冲器的地址从所述多个页面缓冲器之中顺序地选择所述目标页面缓冲器，并且所述数据输出控制器在所述页面缓冲器地址控制信号的电压电平是第二电压电平的时段期间维持所述目标页面缓冲器，所述第二电压电平与所述第一电压电平不同。
3.根据权利要求2所述的存储器装置，其中所述数据输出控制器将所述多个页面缓冲器之中的、在所述页面缓冲器地址控制信号的电压电平从所述第一电压电平改变为所述第二电压电平之前输出数据的页面缓冲器作为所述目标页面缓冲器来维持。
4.根据权利要求3所述的存储器装置，其中根据分配给所述存储器控制器的存储空间中是否存在可用存储容量，所述页面缓冲器地址控制信号是具有所述第一电压电平的信号或是具有所述第二电压电平的信号。
5.根据权利要求4所述的存储器装置，其中所述页面缓冲器地址控制信号在存在所述可用存储容量时具有所述第一电压电平，并且在所述存储空间的存储容量已满时具有所述第二电压电平。
6.根据权利要求1所述的存储器装置，其中所述读取使能信号是在提供所述页面缓冲器地址控制信号时被切换的时钟信号。
7.一种存储装置，包括：
存储器装置，包括输入/输出端口、读取使能端口和页面缓冲器地址端口；以及
存储器控制器：
响应于从主机提供的读取请求而将读取使能信号提供到所述读取使能端口，
根据所述读取使能信号从所述输入/输出端口接收读取数据，
将从所述输入/输出端口接收的所述读取数据临时存储在预先分配的存储空间中，
根据所述存储空间中是否存在可用存储容量来将页面缓冲器地址控制信号提供到所述页面缓冲器地址端口，所述页面缓冲器地址控制信号用于控制后续读取数据的输出，所述后续读取数据紧接着从所述输入/输出端口接收的所述读取数据而待被输出，并且
响应于所述存储器装置的读取操作的完成，向所述主机提供所述存储空间中临时存储的所述读取数据。
8.根据权利要求7所述的存储装置，
其中当存在所述可用存储容量时，所述存储器控制器提供具有第一电压电平的页面缓冲器地址控制信号，并且
其中在所述具有第一电压电平的页面缓冲器地址控制信号被提供到所述页面缓冲器地址端口时，所述存储器控制器进一步从所述输入/输出端口接收所述后续读取数据。
9.根据权利要求8所述的存储装置，
其中当所述存储空间的存储容量已满时，所述存储器控制器提供具有第二电压电平的页面缓冲器地址控制信号，所述第二电压电平与所述第一电压电平不同，并且
其中在所述具有第二电压电平的页面缓冲器地址控制信号被提供到所述页面缓冲器地址端口时，所述存储器控制器进一步从所述输入/输出端口接收先前读取数据。
10.根据权利要求9所述的存储装置，其中所述先前读取数据是在所述页面缓冲器地址控制信号的电压电平从所述第一电压电平改变为所述第二电压电平之前从所述输入/输出端口输出的读取数据。
11.根据权利要求10所述的存储装置，其中在所述具有第二电压电平的页面缓冲器地址控制信号被提供到所述页面缓冲器地址端口时，所述存储器控制器进一步丢弃从所述输入/输出端口提供的所述先前读取数据。
12.根据权利要求10所述的存储装置，其中当所述存储空间的存储容量已满时，所述存储器控制器进一步执行数据缓冲器清除操作，所述数据缓冲器清除操作清除所述存储空间以生成所述可用存储容量。
13.根据权利要求7所述的存储装置，其中所述存储器控制器包括：
数据缓冲器，具有所述存储空间；以及
操作控制器：
将从所述输入/输出端口接收的所述读取数据存储在所述数据缓冲器中，
监控所述数据缓冲器的存储容量中是否存在所述可用存储容量，以及
根据监控结果，将所述页面缓冲器地址控制信号的电压电平改变为第二电压电平，所述第二电压电平与第一电压电平不同。
14.根据权利要求13所述的存储装置，其中在所述页面缓冲器地址控制信号的电压电平为所述第一电压电平的时段期间，所述操作控制器进一步将所述后续读取数据存储在所述数据缓冲器中。
15.根据权利要求13所述的存储装置，其中在所述页面缓冲器地址控制信号的电压电平为所述第二电压电平的时段期间，所述操作控制器接收在所述页面缓冲器地址控制信号的电压电平从所述第一电压电平改变为所述第二电压电平之前从所述输入/输出端口输出的所述读取数据。
16.根据权利要求7所述的存储装置，其中所述读取使能信号是在提供所述页面缓冲器地址控制信号时被切换的时钟信号。
17.一种操作存储器控制器的方法，所述存储器控制器控制存储器装置以执行读取操作，所述方法包括：
将读取使能信号提供到所述存储器装置，所述读取使能信号指示所述存储器装置输出读取数据的定时；
根据所述读取使能信号接收从所述存储器装置顺序地输出的所述读取数据；
根据监控数据缓冲器中是否存在可用存储容量的结果，输出页面缓冲器地址控制信号；以及
在所述页面缓冲器地址控制信号的电压电平为第一电压电平的时段期间，将从所述存储器装置顺序地接收的所述读取数据临时存储在所述数据缓冲器中。
18.根据权利要求17所述的方法，其中输出所述页面缓冲器地址控制信号包括：
响应于监控存在所述可用存储容量的结果，输出具有所述第一电压电平的页面缓冲器地址控制信号；以及
响应于监控所述数据缓冲器的存储容量已满的结果，输出具有第二电压电平的页面缓冲器地址控制信号，所述第二电压电平与所述第一电压电平不同。
19.根据权利要求18所述的方法，进一步包括：在所述页面缓冲器地址控制信号的电压电平为所述第二电压电平时，丢弃从所述存储器装置接收的所述读取数据。
20.根据权利要求19所述的方法，进一步包括：响应于所述读取操作的完成而将所述数据缓冲器中存储的所述读取数据提供到主机。
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