JP2005332441A - 半導体記憶装置および信号処理システム - Google Patents

Abstract

【課題】高速かつ連続的にデータを読み出すことが可能な半導体記憶装置および信号処理システムを提供する。
【解決手段】複数のバンク２０１，２０２の各々に対応して設けられた、セルアレイから読み出されたデータを保持する第１のデータラッチ回路２２５と、所定のタイミングで第１のデータラッチ回路２２５の保持データが転送され、転送されたデータを保持する第２のデータラッチ回路２２６と、を含み、上記第２のデータラッチ回路２２６にデータが保持されると読み出したデータを外部に転送可能となるデータ保持部と、セルアレイから読み出されたデータが第２のデータラッチ回路２２６の保持されて外部に転送可能となると、セルアレイからデータの読み出しを行わせて第１のデータラッチ回路２２５に保持させるコントロール回路２１１とを有する。
【選択図】 図３

Description

本発明は、たとえばメモリストリングが選択用スイッチを介してビット線およびソース線に接続されるＮＡＮＤ型フラッシュメモリ等の半導体記憶装置およびその半導体記憶装置を備えた信号処理システムに係り、特に、半導体記憶装置の読み出し動作の高速化に関するものである。

ＮＡＮＤ型フラッシュメモリでは、複数個のメモリトランジスタを直列に接続してメモリストリングを構成し、２個のメモリストリングで１個のビットコンタクトおよびソース線を共有することにより、高集積化が実現されている。

一般的なＮＡＮＤ型フラッシュメモリにおいて、消去動作は、たとえば選択されたメモリストリングが接続された全ワード線に０Ｖ、非選択のメモリストリングが接続された全ワード線をフローティングとして、メモリアレイの基板に高電圧（２０Ｖ）を印加する。
その結果、選択メモリストリングのメモリトランジスタのみフローティングゲートから基板に電子が引き抜かれる。その結果、メモリトランジスタのしきい値電圧は負方向にシフトして、たとえば−３Ｖになる。

また、データの書き込み動作は、選択するワード線に接続されたメモリトランジスタ一括に、数百〜数千バイトのいわゆるページ単位で行われる。
具体的には、たとえば選択するワード線に高電圧（たとえば１８Ｖ）を、書き込むべき（０データ）メモリトランジスタが接続されたビット線に０Ｖ、書き込みを禁止すべき（１データ）メモリトランジスタが接続されたビット線にハイレベル（たとえば３．３Ｖ）を印加する。
その結果、書き込むべき選択メモリトランジスタのみ、フローティングゲート中に電子が注入されて、選択メモリトランジスタのしきい値電圧は正方向にシフトして、たとえば２Ｖ程度になる。

このようなＮＡＮＤ型フラッシュメモリにおいては、データの書き込みおよび消去ともＦＮ(Fowler Nordheim) トンネル電流により行うため、動作電流をチップ内昇圧回路から供給することが比較的容易であり、単一電源で動作させやすいという利点がある。
さらに、ページ単位で、つまり選択するワード線に接続されたメモリトランジスタ一括にデータの書き込みが行われるため、ＮＯＲ型フラッシュメモリに比較して書き込み速度の点で優位である。

また、ＮＡＮＤ型フラッシュメモリにおけるデータの読み出しは、ランダムアクセスされたページ単位で、メモリセルに格納されたデータをセンスアンプを通して確定させてデータレジスタに格納し、その後、ページデータを１あるいは２バイト単位ずつ、シリアルに外部転送することにより行われる。
具体的には、たとえば選択されたワード線に０Ｖを、非選択の全ワード線に４Ｖ程度の電圧を印加する。
ＮＡＮＤ型フラッシュメモリの場合、複数のメモリセルが直列に接続されていることから、ＮＯＲ型フラッシュメモリに比較して、メモリセルの読み出し電流が少ないため、メモリセルに格納されたデータをセンスアンプを通して確定させる、いわゆるランダムアクセス時間が長い。

上述したように、ＮＡＮＤ型フラッシュメモリは、書き込み、消去時間である程度高速に行うことが可能である。
ところが、従来のＮＡＮＤ型フラッシュメモリは、ランダムアクセス時間が長いことに加えて、以下の点で、読み出し転送速度が遅いという不利益がある。

従来のＮＡＮＤ型フラッシュメモリは、フラッシュメモリ内部のバンク分割の物理構成にかかわらず、外部からは一度に１アドレスに対応したページしか、読み出しの指示ができない。
あるアドレスに対応したページの内部読み出しが終了した場合、確定したデータはデータレジスタに格納されているが、このデータが外部に転送されるまで、次のページを自動的に内部読み出しすることができない。そのため、データの外部転送の後に、外部から次のページ読み出しの指示をしても、再び、長いランダムアクセス時間を持つ必要が生じる。

また、コマンド／アドレス入力とデータ入出力のインタフェース（Ｉ／Ｆ）ピンを共用しているため、データ入出力の期間は、他のアクセスができない。

本発明は、かかる事情に鑑みてなされたものであり、その目的は、高速かつ連続的にデータを読み出すことが可能な半導体記憶装置および信号処理システムを提供することにある。

上記目的を達成するため、本発明の第１の観点の半導体記憶装置は、メモリセルがマトリクス状に配列され、指定されたアドレスに応じてデータの読み出しを行うセルアレイと、上記セルアレイから読み出されたデータを保持する第１のデータラッチ回路と、所定のタイミングで上記第１のデータラッチ回路の保持データが転送され、当該転送されたデータを保持する第２のデータラッチ回路と、を含み、上記第２のデータラッチ回路にデータが保持されると読み出したデータを外部に転送可能となるデータ保持手段と、上記データ保持手段において、上記セルアレイから読み出されたデータが上記第２のデータラッチ回路の保持されて外部に転送可能となると、上記セルアレイからデータの読み出しを行わせて上記データ保持手段の第１のデータラッチ回路に保持させるコントロール回路とを有する。

好適には、上記セルアレイは、各カラム毎に配線されたビット線を通してデータが読み出され、上記データ保持手段の第１のデータラッチ回路と上記第２のデータラッチ回路が、互いに隣接するビット線による読み出し経路において共用されている。

好適には、上記第１のデータラッチ回路と上記第２のデータラッチ回路は、少なくともデータ出力部がトランジスタを含み、上記第２のデータラッチ回路の駆動能力にかかるトランジスタのサイズが上記第１のデータラッチ回路のトランジスタのサイズより大きく設定されている。

好適には、上記コントロール回路は、上記セルアレイによりデータの読み出しが行われ、上記データ保持手段の第２のデータラッチ回路にデータが保持されて外部に転送可能となるまでは、外部に対して、読み出しデータの転送準備ができていないビジー状態を示すビジー信号を出力する。

好適には、上記コントロール回路は、上記セルアレイによりデータの読み出しが行われ、上記データ保持手段の第２のデータラッチ回路にデータが保持されて外部に転送可能となる、外部に対して、読み出しデータの転送準備ができたレディー状態を示すレディ信号を出力する。

好適には、上記コントロール回路は、読み出しデータが上記第２のデータラッチ回路に保持されて外部に転送可能になると、上記レディー信号を外部に出力し、外部によるデータの外部転送を指示するコマンドを受けると、コントロール信号により上記第２のデータラッチ回路の保持データを外部に転送させる。

本発明の第２の観点の半導体記憶装置は、メモリセルがマトリクス状に配列され、アドレスに応じてデータの読み出しを行うセルアレイと、上記セルアレイから読み出されたデータを保持する第１のデータラッチ回路と、所定のタイミングで上記第１のデータラッチ回路の保持データが転送され、当該転送されたデータを保持する第２のデータラッチ回路と、を含み、上記第２のデータラッチ回路にデータが保持されると読み出したデータを外部に転送可能となるデータ保持手段と、上記データ保持手段において、上記セルアレイから読み出されたデータが上記第２のデータラッチ回路の保持されて外部に転送可能となると、上記セルアレイからデータの読み出しを行わせて上記データ保持手段の第１のデータラッチ回路に保持させるコントロール回路と、を含む複数のバンクを有する。

好適には、上記各バンクの上記第１のデータラッチ回路と上記第２のデータラッチ回路は、少なくともデータ出力部がトランジスタを含み、上記第２のデータラッチ回路の駆動能力にかかるトランジスタのサイズが上記第１のデータラッチ回路のトランジスタのサイズより大きく設定されている。

好適には、上記各バンクのセルアレイは、各カラム毎に配線されたビット線を通してデータが読み出され、上記データ保持手段の第１のデータラッチ回路と上記第２のデータラッチ回路が、互いに隣接するビット線による読み出し経路において共用されている。

好適には、上記各コントロール回路は、上記データ保持手段の第２のデータラッチ回路に読み出したデータが保持されて外部に転送可能となると、他のバンクから外部へのデータ転送を行っていない期間に、コントロール信号により上記第２のデータラッチ回路から保持データを外部に転送させる。

好適には、上記各コントロール回路は、上記セルアレイによりデータの読み出しが行われ、上記データ保持手段の第２のデータラッチ回路にデータが保持されて外部に転送可能となるまでは、外部に対して、読み出しデータの転送準備ができていないビジー状態を示すビジー信号を出力する。

好適には、上記各コントロール回路は、上記セルアレイによりデータの読み出しが行われ、上記データ保持手段の第２のデータラッチ回路にデータが保持されて外部に転送可能となる、外部に対して、読み出しデータの転送準備ができたレディー状態を示すレディ信号を出力する。

好適には、上記各コントロール回路は、読み出しデータが上記第２のデータラッチ回路に保持されて外部に転送可能になると、上記レディー信号を外部に出力し、外部によるデータの外部転送を指示するコマンドを受けると、コントロール信号により上記第２のデータラッチ回路の保持データを外部に転送させる。

本発明の第３の観点の信号処理システムは、第１の半導体記憶装置と、上記第１の半導体記憶装置の格納データが読み出される第２の半導体記憶装置と、上記第１および第２の半導体記憶装置のアクセスのコントロールおよび上記第２の半導体記憶装置に格納されたデータに従って所定の信号処理を行うホスト装置と、上記ホスト装置から上記第１の半導体記憶装置へのアクセス要求をコントロールするコントローラと、を有し、上記第１の半導体記憶装置は、メモリセルがマトリクス状に配列され、指定されたアドレスに応じてデータの読み出しを行うセルアレイと、上記セルアレイから読み出されたデータを保持する第１のデータラッチ回路と、所定のタイミングで上記第１のデータラッチ回路の保持データが転送され、当該転送されたデータを保持する第２のデータラッチ回路と、を含み、上記第２のデータラッチ回路にデータが保持されると読み出したデータを外部に転送可能となるデータ保持手段と、上記データ保持手段において、上記セルアレイから読み出されたデータが上記第２のデータラッチ回路の保持されて外部に転送可能となると、上記セルアレイからデータの読み出しを行わせて上記データ保持手段の第１のデータラッチ回路に保持させるコントロール回路と、を有する。

本発明の第４の観点の信号処理システムは、第１の半導体記憶装置と、上記第１の半導体記憶装置の格納データが読み出される第２の半導体記憶装置と、上記第１および第２の半導体記憶装置のアクセスのコントロールおよび上記第２の半導体記憶装置に格納されたデータに従って所定の信号処理を行うホスト装置と、上記ホスト装置から上記第１の半導体記憶装置へのアクセス要求をコントロールするコントローラと、を有し、上記第１の半導体記憶装置は、メモリセルがマトリクス状に配列され、アドレスに応じてデータの読み出しを行うセルアレイと、上記セルアレイから読み出されたデータを保持する第１のデータラッチ回路と、所定のタイミングで上記第１のデータラッチ回路の保持データが転送され、当該転送されたデータを保持する第２のデータラッチ回路と、を含み、上記第２のデータラッチ回路にデータが保持されると読み出したデータを外部に転送可能となるデータ保持手段と、上記データ保持手段において、上記セルアレイから読み出されたデータが上記第２のデータラッチ回路の保持されて外部に転送可能となると、上記セルアレイからデータの読み出しを行わせて上記データ保持手段の第１のデータラッチ回路に保持させるコントロール回路と、を含む複数のバンクを有する。

本発明によれば、たとえば、指定されたアドレスに従ってセルアレイからデータ読み出され、データ保持手段の第１のデータラッチ回路に転送され保持される。
そして、所定のタイミングで、読み出しデータが第１のデータラッチ回路から第２のデータラッチ回路に転送されて保持され、外部に転送可能となる。
第２のデータラッチ回路に読み出しデータがラッチされ、外部に転送可能となると、コントロール回路は、セルアレイから次のデータを読み出させて第１のデータラッチ回路に転送させ、かつ、この次のデータの読み出し動作と並行して、第２のデータラッチ回路に保持された先に読み出したデータが外部に転送させる。

本発明によれば、データ保持手段を複数段持つことにより、現在の読み出し中に、次のアドレスに対応するデータを取り込むことが可能となる。
また、複数のバンクを持つことににより、読み出しのランダムアクセス時間を見かけ上見えなくすることによって高速読み出しが可能となる。
また、読み出しコマンドと読み出しデータ出力コマンドを分離することができ、複数バンクへのコマンド発行が可能となる。

以下、本発明の実施形態を、図面に関連付けて説明する。

図１は、本発明に係る半導体記憶装置を採用した信号処理システムの全体構成を示すブロック図である。
本実施形態においては、半導体記憶装置として、複数のメモリセルを直列に接続したメモリストリングが選択用スイッチを介してビット線およびソース線に接続されるＮＡＮＤ型フラッシュメモリを採用している。

本信号処理システム１は、図１に示すように、第１の半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ２、コントローラ３、ホスト装置としてのＣＰＵ４、ブリッジ回路５、および第２の半導体記憶装置としてのたとえばＤＲＡＭ６を有している。

本信号処理システム１においては、ホスト側であるＣＰＵ４とＮＡＮＤ型フラッシュメモリ２は、コントローラ３を介して接続されている。
ＣＰＵ４からのフラッシュメモリ２に対する読み出し（以降、リード）および書き込み（以降、ライト）のアクセス要求は、一旦、コントローラ３が受け付ける。
コントローラ３は、アドレス変換処理（ＣＰＵ４の指定する論理アドレスをフラッシュメモリ上の物理アドレスに変換するマッピング処理。論理・物理アドレス変換処理）、フラッシュメモリ２からのリードデータに対するエラー検出・訂正処理、およびフラッシュメモリ２へのライトデータに対するエラー検出・訂正符号の付加等を行う。

この信号処理システム１は、たとえばＮＡＮＤ型フラッシュメモリ２の特性を活かして、ＮＡＮＤ型フラッシュメモリ２は、システムのＯＳプログラムやアプリケーションプログラムの格納、または画像や音声データのストレージとして適用する。
そして、信号処理システム１においては、電源オン時、強制的なリセット時、あるいはシステムリセット時等に、ＮＡＮＤ型フラッシュメモリ２に記憶されているデータを高速、たとえば１ＧＢ／ｓ程度の高速で読み出して、コントローラ３、ブリッジ回路５を通してＤＲＡＭ６に高速に転送する。
以後、ＣＰＵ３は、ＤＲＡＭ６をアクセスすることによりシステムを高速に起動させることができ、さらに、画像処理、音声処理、あるいはこれらに伴う表示処理や音声出力処理等の、アプリケーションに応じた各種信号処理を行うことができる。

本実施形態に係るフラッシュメモリ２は、基本的に複数バンクを有し、独自のコマンドを発行することによって、複数のバンクを並列にアクセスすることで高速データ転送を可能にしている。
各バンク毎に対応したアドレスレジスタを複数（本実施形態では２個）持つことで、時系列で連続的にアクセスすることを実現している。
また、各バンクを並列に動作させるため、バンク毎に自バンクの動作の進捗状況を通知する信号であるレディー（ＲＹ）／ビジー（ＢＹ）信号をコントローラ３に対して発行し、コントローラ３と各バンクとの間でハンドシェイクを行うことによって、各バンクを効率よくアクセスさせることを実現している。
また、セルアレイからリード済みのデータを格納しておくデータレジスタを多段（本実施形態では２段）で有している。
また、現在の動作状況をステータスレジスタに格納することで、各バンクの動作状況を把握できるシステムを実現している。

以下に、本実施形態に係るＮＡＮＤ型フラッシュメモリ２、コントローラ３のより具体的な構成および機能を中心に説明する。

図２は、図１のＮＡＮＤ型フラッシュメモリの構成例を示すブロック図である。
また、図３は、図２におけるバンクの具体的な構成例を示すブロック図である。

図２のフラッシュメモリ２は、セルアレイを含む２つのバンク２０１（Ａ），２０２（Ｂ）、バンク（Ａ）２０１に対応して設けられたアドレス保持手段としての２つのアドレスレジスタ２０３（Ａ−ＡＤ１），２０４（Ａ−ＡＤ２）、バンク（Ｂ）２０２に対応して設けられたアドレス保持手段としての２つのアドレスレジスタ２０５（Ｂ−ＡＤ１），２０６（Ｂ−ＡＤ２）、コントロール系信号入出力部２０７、データ入出力部２０８、コマンドレジスタ２０９、２つのバンク２０１，２０２へのアクセスをコントロールするコントロール回路２１０、バンク（Ａ）２０１をコントロールする第１のバンクコントロール回路２１１、バンク（Ｂ）２０２をコントロールする第２のバンクコントロール回路２１２、ステータスレジスタ２１３、および昇圧回路２１４を、主構成要素として有している。
そして、２段構成で設けられたアドレスレジスタのうち、後段のアドレスレジスタ２０４，２０６が本発明の現アドレス保持手段を構成し、前段のアドレスレジスタ２０３，２０５が本発明の予約アドレス保持手段を構成している。

また、図３に示すように、バンク（Ａ，Ｂ）２２０（２０１，２０２）は、メモリセルがマトリクス状に配列されたセルアレイ２２１、ロー（行、ページ）デコーダ２２２、ブロックアドレスデコーダ２２３、ワード線デコーダ２２４、セルアレイ２２１のデータ入出力側に２段構成で配置されたセンスアンプ（Ｓ／Ａ）およびデータレジスタを含む第１のデータラッチ回路（ＤＴ１）２２５並びにデータレジスタを含む第２のデータラッチ回路（ＤＴ２）２２６、カラムセレクタ（Ｙセレクタ）２２７、およびカラム（列）デコーダ２２８を有している。
なお、第１のデータラッチ回路２２５と第２のデータラッチ回路２２６により本発明のデータ保持手段を構成している。

セルアレイ２２１は、図４に示すように、直列に接続された複数、たとえば１６個のメモリトランジスタＭ０〜Ｍ１５およびその両端に直列に接続された２個の選択トランジスタＳＴ０，ＳＴ１により構成されたメモリストリングＳＴＲＧ００，ＳＴＲＧ０１，ＳＴＲＧ０４２２３がマトリクス状に配置されている。
なお、図４では、図面の簡単化にため、１行４２２４列の４２２４個のメモリストリングＳＴＲＧ００〜ＳＴＲＧ０４２２３が配列された１行のブロックＢＬＫ０のみについて示しているが、実際には、各バンク２２０にブロックＢＬＫ０と同様の構成を有する複数（ｍ個）のブロックＢＬＫ１〜ＢＬＫｍがさらに配列される。
また、図４の例では、ビット線本数は、通常５１２バイトに予備の１６バイトを加えた５２８バイト、つまり４２２４本としている。

メモリストリングＳＴＲＧ００のメモリトランジスタＭ０のドレインに接続された選択トランジスタＳＴ０がビット線ＢＬ０に接続され、メモリストリングＳＴＲＧ０１のメモリトランジスタＭ０のドレインがビット線ＢＬ１に接続され、同様にして、メモリストリングＳＴＲＧ０４２２３のメモリトランジスタＭ０のドレインがビット線ＢＬ４２２３に接続されている。
また、各メモリストリングＳＴＲＧ００〜０４２２３のメモリトランジスタＭ１５のソースが接続された選択トランジスタＳＴ１が共通のソース線ＳＲＬに接続されている。

また、同一行に配置されたメモリストリングＳＴＲＧ００，ＳＴＲＧ０１〜ＳＴＲＧ０４２２３のメモリトランジスタのゲート電極が共通のワード線ＷＬ０〜ＷＬ１５に接続され、選択トランジスタＳＴ０のゲート電極が共通の選択ゲート線ＤＳＧに接続され、選択トランジスタＳＴ１のゲート電極が共通の選択ゲート線ＳＳＧに接続されている。

ローデコーダ２２２は、ブロックアドレスデコーダ２２３により導通状態が制御される転送ゲート群２２２１、ワード線デコーダ２２４から供給されるワード線および選択ゲート線用駆動電圧供給線ＶＣＧ０〜ＶＣＧ１５，ＶＤＳＧ，ＶＳＳＧを有している。
なお、図４では、図面の簡単化にため、ブロックＢＬＫ０に対応するブロックアドレスデコーダ部分並びに転送ゲート群を示しているが、実際には、複数配列される図示しないブロックに対応してブロックアドレスデコーダ部分並びに転送ゲート群が設けられる。

転送ゲート群２２２１は、転送ゲートＴＷ０〜ＴＷ１５，ＴＤ０およびＴＳ０により構成されている。
転送ゲート群２２２１は、ブロックアドレスデコーダ２２３でデコードされたブロックアドレスに応答して生成され、対応するブロックの選択ゲート線およびワード線を駆動するための信号ＢＳＥＬによって導通状態に保持させる。
具体的には、ブロックＢＬＫ０がアドレス指定されていた場合、各転送ゲートＴＷ０〜ＴＷ１５は、それぞれブロックアドレスデコーダ２２３の出力信号ＢＳＥＬ０に応じてワード線ＷＬ０〜ＷＬ１５と駆動電圧供給線ＶＣＧ０〜ＶＣＧ１５とを作動的に接続し、転送ゲートＴＤ０，ＴＳ０は同じくブロックアドレスデコーダ２２３の出力信号ＢＳＥＬ０に応じて選択ゲート線ＤＳＧ，ＳＳＧと駆動電圧供給線ＶＤＳＧ，ＶＳＳＧとを作動的に接続する。

ブロックアドレスデコーダ２２３は、バンクコントロール回路２１１，２１２のコントロール信号に応じて、２段接続されたアドレスレジスタ２０３，２０４、アドレスレジスタ２０５，２０６のうちの後段のアドレスレジスタ２０４，２０６に保持されたアドレスからブロックアドレスをデコードし、デコードしたブロックアドレスに応答して、ローデコーダ２２２の対応するブロックの選択ゲート線およびワード線を駆動するための転送ゲート群２２２１を信号ＢＳＥＬによって導通状態に保持させる。

ワード線デコーダ２２４は、バンクコントロール回路２１１，２１２のリード、ライト、あるいは消去の動作を示すコントロール信号に応じて、アドレスレジスタ２０４，２０６に保持されたアドレスから動作に応じて昇圧回路２１４により昇圧された駆動電圧を駆動電圧供給線ＶＣＧ０〜ＶＣＧ１５，ＶＤＳＧ，ＶＳＳＧに発生して、ローデコーダ２２２に供給する。

バンク２２０（２０１，２０２）には、上述したように２段の第１のデータラッチ回路２２５と第２のデータラッチ回路２２６がセルアレイ２２１とカラムセレクタ２２７との間に配置されている。
第１のデータラッチ回路２２５と第２のデータラッチ回路２２６は、バンク毎に対応して設けられたバンクコントロール回路２１１，２１２によりデータ保持およびデータ転送がコントロールされる。
具体的には、セルアレイ２２１からのデータのリードは、リード時に前段となる第１のデータラッチ回路２２５を使って実行される。リードが終了したデータは一旦、前段の第１のデータラッチ回路２２５に入力されて保持されている。まもなく（所定のタイミングで）、バンクコントロール回路２１１，２１２のコントロールにより、後段の第２のデータラッチ回路２２６に転送されて保持される。
そして、外部（コントローラ３）へのデータ出力転送は、第２のデータラッチ回路２２６にデータが保持されるとバンクコントロール回路２１１，２１２が自バンクのリードデータを転送可能になったことを示すレディー信号をコントローラ３に転送し、その応答としてコントローラ３により発行される外部転送するコマンドを受けたときに、バンクコントロール回路２１１，２１２の指示に従って（コントロール信号に従って）、第２のデータラッチ回路２２６からカラムデコーダ２２８による選択的にコントロールされるカラムセレクタ２２７を通して、図２のデータ入出力部２０８のバンク切り替え経路（マルイプレクサ／デマルチプレクサ）を通して外部へ転送される。
したがって、この第２のデータラッチ回路２２６の保持データの転送期間中に、前段の第１のデータラッチ回路２２５を使って、セルアレイ２２１から次のリードが実行されるようにコントロールされる。

また、データライト時には、第２のデータラッチ回路２２６が前段、第１のデータラッチ回路２２５が後段のラッチ回路として機能し、第２のデータラッチ回路２２６のデータを後段の第１のデータラッチ回路２２５の転送して保持されたデータをセルアレイ２２１に書き込んでいる期間中に、次のデータを第２のデータラッチ回路２２６にラッチするという動作を連続的に行うように、カラムコントロール回路２１１，２１２により自カラムのデータライトが制御される。

図５は、バンクにおけるセルアレイ２２１のビット線とカラムセレクタ２２７間のデータ転送経路の構成例を示す図である。
バンク２２０（２０１，２０２）において、図５に示すように、各ビット線ＢＬ（０〜４２２３）と第１のデータラッチ回路（ＤＴ１）２２５間、第１のデータラッチ回路２２５と第２のデータラッチ回路２２６間、並びに第２のデータラッチ回路２２６とカラムセレクタ２２７間に、コントロール信号によりオンオフされるＭＯＳトランジスタ等から構成されるスイッチＳＷ１，ＳＷ２，ＳＷ３が配置されている。
これらのスイッチＳＷ１，ＳＷ２，ＳＷ３のオンオフのコントロールをカラムコントロール回路２１１，２１２で所定のタイミングで行うことにより、上述したリード時およびライト時のデータ転送が行われる。

図５は回路では、ビット線ＢＬとスイッチＳＷ１との間にｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）ＮＴ１のソース・ドレインが接続されており、その接続ノードＮＤ１と電源電位Ｖｃｃとの間にｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１のドレイン・ソースが接続され、ＮＭＯＳトランジスタＮＴ１のゲートにはハイレベルでアクティブの信号ＲＤＣが供給され、ＰＭＯＳトランジスタＰＴ１のゲートには、ローレベルでアクティブの信号／ＰＲＥ（／はレベルの反転を示す）が供給される。
また、スイッチＳＷ１〜ＳＷ３は、たとえばＰＭＯＳトランジスタにより構成され、所定のタイミングで供給されるローレベルでアクティブの信号／ＳＥＮ１〜／ＳＥＮ３によりオンオフされる。

図６（Ａ）〜（Ｄ）は、リード時の図５の回路のタイミングチャートである。
図５の回路において、データリード時は、まず、図６（Ａ）に示すように、プリチャージ信号／ＰＲＥがローレベルで所定期間ＰＭＯＳトランジスタＰＴ１のゲートに供給される。その結果、ＰＭＯＳトランジスタＰＴ１が導通状態となり、ノードＮＤ１が電源電位Ｖｃｃにプリチャージされる。
そして、図６（Ｂ），（Ｃ）に示すように、リードコントロール信号ＲＤＣが所定期間ハイレベルでＮＭＯＳトランジスタＮＴ１のゲートに供給され、第１のスイッチコントロール信号／ＳＥＮ１が所定期間アクティブのローレベルでスイッチＳＷ１に供給される。これにより、ＮＭＯＳトランジスタＮＴ１が導通状態となり、かつ、スイッチＳＷ１がオン状態となり、ビット線ＢＬのリードデータが第１のデータラッチ回路２２５に転送される。その後、リードコントロール信号ＲＤＣがローレベル、第１のスイッチコントロール信号／ＳＥＮ１がハイレベルに切り替えられ、ＮＭＯＳトランジスタＮＴ１，スイッチＳＷ１がオフする。
このようにして、第１のデータラッチ回路２２５にリードデータを転送した後、図６（Ｄ）に示すように、第２のスイッチコントロール信号／ＳＥＮ２が所定期間ローレベルでスイッチＳＷ２に供給される。これにより、スイッチＳＷ２がオンし、第１のデータラッチ回路２２５に保持されていたリードデータが第２のデータラッチ回路２２６に転送される。
そして、上述したように、第２のデータラッチ回路２２６にデータが保持されるとバンクコントロール回路２１１，２１２が自バンクのリードデータを転送可能になったことを示すレディー信号をコントローラ３に転送し、その応答としてコントローラ３により発行される外部転送するコマンドを受けたときに、図６（Ｅ）に示すように、第３のスイッチコントロール信号／ＳＥＮ３が所定期間ローレベルのスイッチＳＷ３に供給され、第２のデータラッチ回路２２６から第２のデータラッチ回路２２６からカラムデコーダ２２８による選択的にコントロールされるカラムセレクタ２２７を通して、図２のデータ入出力部２０８のバンク切り替え経路（マルイプレクサ／デマルチプレクサ）を通してコントローラ３へ転送される。
この第２のデータラッチ回路２２６の保持データの転送期間中に、図６（Ａ）に示すように、プリチャージ信号／ＰＲＥがローレベルで所定期間ＰＭＯＳトランジスタＰＴ１のゲートに供給される。その結果、ＰＭＯＳトランジスタＰＴ１が導通状態となり、ノードＮＤ１が電源電位Ｖｃｃにプリチャージされる。
そして、図６（Ｂ），（Ｃ）に示すように、リードコントロール信号ＲＤＣが所定期間ハイレベルでＮＭＯＳトランジスタＮＴ１のゲートに供給され、第１のスイッチコントロール信号／ＳＥＮ１が所定期間アクティブのローレベルでスイッチＳＷ１に供給される。 すなわち、第２のデータラッチ回路２２６から外部にデータ転送をしている期間に、前段の第１のデータラッチ回路２２５を使って、セルアレイ２２１から次のリードが実行されるようにコントロールされる。

図７は、バンクにおけるセルアレイ２２１のビット線とカラムセレクタ２２７間のデータ転送経路の他の構成例を示す図である。
図５の例がビット線毎にラッチ回路を設けるように構成したのに対して、図７のデータ転送経路系は、ビット線毎に２種類のラッチを共有するように構成している。
第１のデータラッチ回路２２５Ａは、センスアンプＳ／Ａを含み、第２のデータラッチ回路２２６Ａはライトバッファおよびリードバッファとして機能する。
そして、偶数のビット線ＢＬ０，ＢＬ２，・・の一端との間にＭＯＳトランジスタからなるスイッチＳＷ１１，ＳＷ１２を直列に接続し、奇数のビット線ＢＬ１，ＢＬ３，・・の一端との間にＭＯＳトランジスタからスイッチＳＷ１３，ＳＷ１４を直列に接続し、かつ、偶数カラムのスイッチＳＷ１１とスイッチＳＷ１２との接続点と奇数カラムのスイッチＳＷ１３とスイッチＳＷ１４との接続点同士を直接接続している。スイッチＳＷ１４と第２のデータラッチ回路２２６Ａの入出力端子との接続点とカラムセレクタ２２７側の転送ラインとの間にスイッチＳＷ１５が配置されている。

図７の回路においては、たとえば偶数カラムのデータリードは、スイッチＳＷ１１，ＳＷ１２をオンさせて第１のデータラッチ回路２２５Ａに転送して保持させ、スイッチＳＷ１１をオフし、スイッチＳＷ１２，ＳＷ１４をオン状態として第１のデータラッチ回路２２５Ａから第２のデータラッチ回路２２６Ａにデータ転送させる。
そして、スイッチＳＷ１４をオフし、スイッチＳＷ１３，ＳＷ１２をオン、かつスイッチ１５をオンさせて、奇数カラムのデータを第１のデータラッチ回路２２５Ａに転送して保持させ、第２のデータラッチ回路２２６Ａの先に転送されてきた偶数カラムのリードデータをカラムセレクタ２２７側に転送（出力）させる。
以上のようにコントロールすることにより、データラッチ回路の数を削減でき、ページ切り替え時のタイムラグを最小化することが可能となる。

このような構成を有するバンク２２０において、たとえば１行目のブロックＢＬＫ０のメモリストリングＳＴＲＧ００（〜ＴＲＧ０４２２３）のメモリトランジスタＭ１４のデータの読み出し、およびメモリトランジスタＭ１４へのデータの書き込みは以下のように行われる。

読み出し時には、図８に示すように、ワード線デコーダ２２４により駆動電圧供給線ＶＣＧ１４に接地電圧ＧＮＤ（０Ｖ）が供給され、駆動電圧供給線ＶＣＧ０〜ＶＣＧ１３，ＶＣＧ１５および駆動電圧供給線ＶＤＳＧ，ＶＳＳＧにたとえば４．５Ｖが供給され、ソース線ＳＲＬに接地電圧０Ｖが供給される。
そして、ブロックアドレスデコーダ２２３において、ブロックＢＬＫ０に対応する部分にのみアクティブのアドレス信号が入力されて、ブロックアドレスデコーダ２２３の出力信号ＢＳＥＬ０が４．５Ｖ＋αのレベルで出力され、他のブロックＢＬＫ１〜ＢＬＫｍに対応するブロックアドレスデコーダの出力信号ＢＳＥＬ１〜ＢＳＥＬｍは接地電圧ＧＮＤレベルに保持される。
これにより、ブロックＢＬＫ０に対応する転送ゲート群２２２１の転送ゲートＴＷ０〜ＴＷ１５，ＴＤ０およびＴＳ０が導通状態となり、他のブロックＢＬＫ１〜ＢＬＫｍに対応する転送ゲート群の転送ゲートが非導通状態に保持される。
その結果、メモリストリングＳＴＲＧ００の選択トランジスタＳＴ０，ＳＴ１が導通状態になり、ビット線ＢＬ０にデータが読み出される。

書き込み時には、図９に示すように、ワード線デコーダ２２４により選択された駆動電圧供給線ＶＣＧ１４に高電圧、たとえば２０Ｖが供給され、駆動電圧供給線ＶＣＧ０〜ＶＣＧ１３，ＶＣＧ１５に中間電圧（たとえば１０Ｖ）、駆動電圧供給線ＶＤＳＧの電源電圧Ｖ_CC（たとえば３．３Ｖ）、駆動電圧供給線ＶＳＳＧに接地電圧ＧＮＤ（０Ｖ）が供給される。
また、書き込みを行うべきメモリトランジスタＭ１４を有するメモリストリングＳＴＲＧ００が接続されたビット線ＢＬ０に接地電圧ＧＮＤ、書き込みを禁止すべきメモリトランジスタＭ１４を有するメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０４２２３が接続されたビット線ＢＬ１ＢＬ０４２２３に電源電圧Ｖ_CCが印加される。
そして、ローデコーダ２２２のブロックＢＬＫ０に対応する部分にのみ、ブロックアドレスデコーダ２２３の出力信号ＢＳＥＬ０が２０Ｖ＋αのレベルで出力され、他のブロックＢＬＫ１〜ＢＬＫｍに対応するブロックアドレスデコーダの出力信号ＢＳＥＬ１〜ＢＳＥＬｍは接地電圧ＧＮＤレベルで出力される。
これにより、ブロックＢＬＫ０に対応する転送ゲート群２２２１の転送ゲートＴＷ０〜ＴＷ１５，ＴＤ０およびＴＳ０が導通状態となり、他のブロックＢＬＫ１〜ＢＬＫｍに対応する転送ゲート群の転送ゲートが非導通状態に保持される。
その結果、選択ワード線ＷＬ１４に書き込み電圧２０Ｖが、非選択のワード線ＷＬ０〜ＷＬ１３，ＷＬ１５にパス電圧（中間電圧）Ｖｐａｓｓ（たとえば１０Ｖ）が印加される。

これにより、メモリストリングＳＴＲＧ０１〜ＳＴＲＧ０４２２３の選択トランジスタＳＴ０がカットオフ状態となり、書き込みを禁止すべきメモリトランジスタが接続されたメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０４２２３のチャネル部はフローティング状態となる。その結果、これらのチャネル部の電位は、主として非選択ワード線に印加されるパス電圧Ｖｐａｓｓとのキャパシタカップリングによりブーストされ、書き込み禁止電圧まで上昇し、メモリストリングＳＴＲＧ０１〜ＳＴＲＧ０４２２３のメモリトランジスタＭ１４へのデータ書き込みが禁止される。
一方、書き込みをすべきメモリトランジスタが接続されたメモリストリングＳＴＲＧ００のチャネル部は接地電圧ＧＮＤ（０Ｖ）に設定され、選択ワード線ＷＬ１４に印加された書き込み電圧２０Ｖとの電位差により、メモリトランジスタＭ１４へのデータの書き込みがなされ、しきい値電圧が正方向にシフトして、たとえば消去状態の−３Ｖから２Ｖ程度になる。

以上の動作にように、本実施形態のＮＡＮＤ型フラッシュメモリ２は、２段に接続されたアドレスレジスタのうち後段のアドレスレジスタ２０４、または、アドレスレジスタ２０６に保持されたアドレスに応じて、対応するバンク２０１，２０２のセルアレイ２２１から行（ページ）単位でデータがリードされる。

すなわち、各バンク２０１，２０２に対応して１組のアドレスレジスタ２０３，２０４、並びに１組のアドレスレジスタ２０５，２０６が配置されている。
そして、コントロール系信号入出力部２０７を通して入力された外部のコントローラ３によるアドレス値は、まず、前段のアドレスレジスタ２０３，２０５に保持された後、後段のアドレスレジスタ２０４，２０６に転送・格納されたものがデコードされてセルアレイのリードに用いられる。
すなわち、本実施形態のフラッシュメモリ２は、現在のリードのためのアドレスに加えて、次回のリードのためのアドレスをあらかじめ外部から受け付けて、保持していられるように構成されている。
なお、ライト時も、後段のアドレスレジスタ２０４，２０６に転送・格納されたものがデコードされてセルアレイのライトに用いられる。ただし、本実施形態においては、リード系の処理について説明し、ライト系の処理についての具体的な説明については省略する。

コントロール系信号入出力部２０７は、図２に示すように、バンク（Ａ）２０１側のレディー（ＲＹ）／ビジー（ＢＹ）信号の出力部２０７１、バンク（Ｂ）２０２側のレディー（ＲＹ）／ビジー（ＢＹ）信号の出力部２０７２、コマンド／アドレスを入力するためのコマンド／アドレスコントロール（ＣＭＤ／ＡＤＲ）部２０７３、コントロール信号を入力するための動作ロジックコントロール部２０７４を有している。

本実施形態のフラッシュメモリ２は、複数（例として２個）のバンク２０１，２０２が存在し、それぞれのバンク２０１，２０２に１対１にアサインされた出力部２０７１，２０７２に、レディー（ＲＹ）／ビジー（ＢＹ）信号の出力ピン（端子）Ｐ２０７１、Ｐ２０７２が接続されている。
各バンク２０１，２０２に対応するＲＹ／ＢＹピンＰ２０７１，２０７２は、自らのバンクに対して要求されたコマンドの進捗状態を反映して、自らのバンクの状態をレディーあるいはビジーとして、外部のコントローラ３に示している。
たとえば、レディーはハイ電位（電源電位Ｖｃｃ）、ビジーはロー電位（接地電位）と定義される。
特に、本実施形態のフラッシュメモリ２は、リード動作においては、リード要求のあったデータの準備が完了し、そのデータを出力するための転送命令が受け付けられる状態になったら、ＲＹ／ＢＹピンＰ２０７１，Ｐ２０７２をハイレベルにして、外部のコントローラ３に対してレディー信号ＲＹを転送する。
リード動作において、リード要求のあったデータの準備が完了せず、そのデータを出力するための転送命令が受け付けられる状態になっていない間は、ＲＹ／ＢＹピンＰ２０７１，Ｐ２０７２をローレベルにして、外部のコントローラ３に対して、ビジー信号ＢＹを転送する。

コマンド／アドレスを入力するためのコマンド／アドレスコントロール（ＣＭＤ／ＡＤＲ）部２０７３は、リードコマンドＲＤ、ライトコマンドＷＲ等のコマンドとリードあるいはライトするアドレスを入力して、コマンドをコマンドレジスタ２０９およびコントロール回路２１０に出力し、アドレスを前段のアドレスレジスタ２０３，２０５およびコントロール回路２１０にそれぞれ供給する。
コマンド／アドレスコントロール部２０７３には、コントローラ３から転送されるコマンドＣＭＤとアドレスを入力するための入力ピンＰＣＡ２０７３が複数接続されている。
このように、コマンド／アドレスコントロール部２０７３には、入力ピンのみ接続されれている。

コントロール信号を入力するための動作ロジックコントロール部２０７４は、チップイネーブル信号／ＣＥ、リードイネーブル信号／ＲＤ、あるいはライトイネーブル信号／ＷＥ等のコントロール系信号をコントロール回路２１０およびコマンド／アドレスコントロール部２０７３に供給する。
動作ロジックコントロール部２０７４には、コントローラ３から転送されるコントロール系信号を入力するための複数の入力ピンＰＬ２０７４が接続されている。
このように、動作ロジックコントロール部２０７４には、入力ピンのみ接続されている。

本実施形態のコントロール系信号入出力部２０７は、データの入出力系は配置されておらず、出力系も１ビットのレディー（ＲＹ）／ビジー（ＢＹ）信号の出力ピン（端子）Ｐ２０７１、Ｐ２０７２のみである。

データ入出力部２０８は、マルチプレクサ（ＭＰＸ）／デマルチプレクサ（ＤｅＭＰＸ）２０８１、および入出力（Ｉ／Ｏ）バッファ２０８２を有している。
そして、Ｉ／Ｏバッファ２０８２には、リードデータをコントローラ３に出力し、コントローラ３からのライトデータを入力するための複数のデータピンＰＤ２０８２が接続されている。
複数のデータピンＰＤ２０８２は、コントローラ３との間で、複数のバンク、本実施形態では、バンク（Ａ）２０１とバンク（Ｂ）２０２とで共有するデータ線に接続される。
マルチプレクサ／デマルチプレクサ２０８１は、リード時には、バンク（Ａ）２０１の第２のデータラッチ回路２２６からカラムセレクタ２２７を通して転送されたリードデータと、バンク（Ｂ）２０２の第２のデータラッチ回路２２６からカラムセレクタ２２７を通して転送されたリードデータとを、たとえばコントロール回路２１０、あるいはカラムコントロール回路２１１，２１２のコントロールの下、所定のタイミングで切り替えて選択的にＩ／Ｏバッファ２０８２に入力させる。

このように、コントローラ３とのイタンフェース（Ｉ／Ｆ）であるコントロール系信号入出力部２０７とデータ入出力部２０８においては、データ線とそれ以外の信号線（コマンド／アドレスおよび制御系の信号など）を分けている。
これにより、データ送受信の期間中にも、次回のコマンド／アドレスのやり取り等を可能にする。また、高速な物理特性を持つＩ／Ｆを、データ線のみに採用することも可能となる。

コマンドレジスタ２０９は、コマンド／アドレスコントロール部２０７３により供給されたコマンドを保持してコントロール回路２１０に供給する。

コントロール回路２１０は、動作ロジックコントロール部２０７３から供給されたコントロール信号およびコマンドレジスタ２０９から供給されたコマンドを解読して、フラッシュメモリ２の全体をイネーブルにする等の処理を行い、コマンドによる指示されたアクセス（たとえばリード）が、バンク（Ａ）２０１とバンク（Ｂ）２０２のいずれへのアクセスであるかを判定して、担当するバンクコントロール回路２１１または２１２に指示する。
また、コントロール回路２１０は、コマンドに応じて、具体的には、上述したように、リードやライト時に駆動線に供給する電圧が異なることから、コマンドに応じた電圧となるように昇圧すべき電圧を昇圧回路２１４に指示する。

バンクコントロール回路２１１は、コントロール回路２１０によりバンク（Ａ）２０１へのたとえばリードである旨が報知されると、バンク２０１のブロックアドレスデコーダ２２３、ワード線デコーダ２２４、カラムデコーダ２２８の所定のコントロール、並びに、第１のデータラッチ回路２２５、第２のデータラッチ回路２２６のデータ転送のタイミングのコントロールを行う。
また、バンクコントロール回路２１１は、バンク２０１のコマンド進捗状態を反映させたレディー（ＲＹ）／ビジー（ＢＹ）信号を生成して、外部のコントローラ３に通知している。

バンクコントロール回路２１２は、コントロール回路２１０によりバンク（Ｂ）２０２へのたとえばリードである旨が報知されると、バンク２０２のブロックアドレスデコーダ２２３、ワード線デコーダ２２４、カラムデコーダ２２８の所定のコントロール、並びに、第１のデータラッチ回路２２５、第２のデータラッチ回路２２６のデータ転送のタイミングのコントロールを行う。
また、バンクコントロール回路２１２は、バンク２０２のコマンド進捗状態を反映させたレディー（ＲＹ）／ビジー（ＢＹ）信号を生成して、外部のコントローラ３に通知している。

このように、本実施形態のフラッシュメモリ２の内部には、各バンク２０１，２０２の制御を行なうコントロール回路２１０、２１１，２１２が存在する。
そして、コントロール回路２１０、２１１，２１２のコントロールにより外部のコントローラ３から指定されたコマンドおよびバンクアドレス，ブロックアドレス，ページアドレスをデコードして、各バンクそれぞれを同時並行に動作させることがができる。また、各バンク２０１，２０２のコマンド進捗状態を反映させたレディー（ＲＹ）／ビジー（ＢＹ）信号を生成して、外部に通知することができる。

また、バンクコントロール回路２１１，２１２は、各バンク２０１，２０２の動作状況を統合的に反映した情報をステータスレジスタ２１３に格納する。
たとえばコントローラ３がこのステータスレジスタ２１３をアクセスすれば、フラッシュメモリ２のチップ全体の状況が把握できる。

昇圧回路２１４は、コントロール回路２１０の指示に従って、たとえばリード等のコマンドに応じて電圧を電源電圧ＶCCを昇圧して生成し、バンク２０１または２０２のローデコーダ２２２やワード線デコーダ２２４等の供給する。
たとえばリード時には、前述したように、４．５Ｖの電圧が必要なことから３．３Ｖから４．５Ｖへの昇圧を行う。
また、ライト時には、前述したように、２０Ｖと中間電圧１０Ｖが必要なことから、２０Ｖ，１０Ｖへの昇圧を行う。

次に、コントローラ３のより具体的な構成および機能を中心に説明する。
図１０は、本実施形態に係るコントローラ３の具体的な構成例を示すブロック図である。

コントローラ３は、フラッシュメモリ２側の通信プロトコルに準拠したＩ／Ｆ部３０１、ホスト（ブリッジ）側の通信プロトコルに準拠したＩ／Ｆ部３０２、メモリアクセス・コントロール回路３０３、エラー検出・訂正回路３０４、フラッシュＩ／Ｆ側ＦＩＦＯ３０５、およびホスト（ブリッジ）側ＦＩＦＯ３０６を主構成要素として有している。

フラッシュ側Ｉ／Ｆ部３０１は、データを入出力するためのＩ／Ｏバッファ３０１１、フラッシュメモリ２にコントロール信号およびコマンド／アドレスを出力するための出力バッファ３０１２、およびフラッシュメモリ２によるＲＹ（レディー）信号／ＢＹ（ビジー）信号を入力するための入力バッファ３０１３を有している。

Ｉ／Ｏバッファ３０１１には、フラッシュメモリ２から転送されたリードデータを入力し、コントローラ３からのライトデータを出力するための複数のデータピンＰＤ３０１１が接続されている。
複数のデータピンＰＤ３０１１はバンク（Ａ）２０１とバンク（Ｂ）２０２とで共有するデータ線を介して、フラッシュメモリ２のデータ入出力部２０８の複数のデータピンＰＤ２０８２に接続されている。
Ｉ／Ｏバッファ３０１１は、コントローラ３内では、フラッシュＩ／Ｆ側ＦＩＦＯ３０５との間でデータの授受を行う。

出力バッファ３０１２は、メモリアクセス、コントロール回路３０３によるコントロール信号およびコマンド／アドレスを出力し、これらコントロール信号およびコマンド／アドレスを出力するための複数のコントロールピンＰＬ３０１２、並びに、コマンド／アドレスピンＰＣＡ３０１２が接続されている。
そして、複数のコントロールピンＰＬ３０１２はフラッシュメモリ２のコントロール系信号入出力部２０７における動作ロジックコントロール部２０７４の複数のコントロールピンＰＬ２０７４に接続されている。
また、複数のコマンド／アドレスピンＰＣＡ３０１２はフラッシュメモリ２のコントロール系信号入出力部２０７におけるコマンド／アドレスロジックコントロール部２０７３のコマンド／アドレスピンＰＣＡ２０７３に接続されている。

入力バッファ３０１３は、フラッシュメモリ２によるレディー（ＲＹ）／ビジー（ＢＹ）信号をメモリアクセス・コントロール回路３０３に入力し、入力バッファ３０１３には、レディー（ＲＹ）／ビジー（ＢＹ）信号の入力ピン（端子）Ｐ３０１３Ａ、Ｐ３０１３Ｂが接続されている。
これらのレディー（ＲＹ）／ビジー（ＢＹ）信号の入力ピン（端子）Ｐ３０１３Ａ、Ｐ３０１３Ｂは、フラッシュメモリ２のコントロール系信号入出力部２０７における出力部２０７のレディー（ＲＹ）／ビジー（ＢＹ）信号の出力ピン（端子）Ｐ２０７１、Ｐ２０７２に接続されている。

Ｉ／Ｏバッファ３０２は、ＣＰＵ側、すなわちホスト（ブリッジ）側に対応した高速Ｉ／Ｆを含み、ブリッジ回路５とのデータの入出力を行うための複数のデータ入出力ピンＰＤ３０２、コマンド／アドレスを入力するための入力ピンＰＣＡ３０２、コントロール信号を入出力するための入出力ピンＰＬ３０２が接続されている。

メモリアクセス・コントロール回路３０３は、インタリーブ制御・コマンド制御・アドレス指定（バンク・ブロック・ページ）を行い、コントロール信号、コマンドおよびアドレスを出力バッファ３０１２によりフラッシュメモリ２に出力し、フラッシュＩ／Ｆ側ＦＩＦＯのデータ入出力を制御を行うフラッシュＩ／側コントローラ３０３１と、ホスト側とのリクエスト処理を行い、ホストＩ／Ｆ側ＦＩＦＯのデータ入出力を制御を行うホストＩ／Ｆ側コントローラ３０３２と、アドレス変換処理（ホストの指定する論理アドレスをフラッシュメモリ上の物理アドレスに変換するマッピング処理。論理・物理アドレス変換処理）を行うためのアドレス変換テーブル３０３３を有する。

エラー検出・訂正回路３０４は、フラッシュメモリ２からのリードデータに対するエラー検出・訂正処理、およびフラッシュメモリ２へのライトデータに対するエラー検出・訂正符号の付加を行う。

フラッシュＩ／Ｆ側ＦＩＦＯ３０５およびホスト（ブリッジ）Ｉ／Ｆ側ＦＩＦＯ３０６は、データフローのタイミングの整合性を確保するために、フラッシュメモリ側Ｉ／Ｆとホスト（ブリッジ）側１／Ｆのそれぞれに配置している。
フラッシュＩ／Ｆ側ＦＩＦＯ３０５およびホスト（ブリッジ）Ｉ／Ｆ側ＦＩＦＯ３０６は、たとえばＳＲＡＭ等から構成される。

ここで、本実施形態に係るフラッシュメモリ２のリード動作シーケスンについて、図１１（Ａ）〜（Ｌ）に関連付けて説明する。
なお、ここでは、コントローラ３とフラッシュメモリ２との間の動作シーケンスについて説明する。

＜フラッシュメモリのリード動作シーケンス＞
図１１（Ａ）に示すように、コントローラ３から、コントロール系のピンＰＬ３０１２を通して、バンク（Ａ）２０１，アドレス０の内部リードを行うコマンドが発行される。
このアドレス値は、図１１（Ｅ），（Ｆ）に示すように、入力ピンＰＣＡ２０７３をアドレスレジスタ（Ａ−ＡＤ１）２０３を経由して、アドレスレジスタ（Ａ−ＡＤ２）２０４に格納される。
アドレスレジスタ（Ａ−ＡＤ２）２０４に格納されたアドレス値がデコードされ、バンク（Ａ）２０１のセルアレイ２２１のアドレス０の内部リードが開始される。
これと並行して、図１１（Ｃ）に示すように、ＲＹ／ＢＹ−Ａ信号は、バンクコントローラ２１１によりビジー状態に変化する。

この「ビジー」は、セルアレイ：バンク（Ａ）２０１、アドレス０に記憶されているデータ０を外部に転送する準備が、まだできてない状態を示している。
ここで、図１１（Ａ）に示すように、上記のバンクＡの内部リードが実行中であっても、次の内部リードの場所であるバンク（Ａ）、アドレス２を予約するコマンドが、コントローラ３から発行できる。
これが発行されると、図１１（Ｅ）に示すように、そのアドレス値は当面、アドレスレジスタ（Ａ−ＡＤ１）２０３に格納される。
ここで、バンク（Ａ）２０１とバンク（Ｂ）２０２の内部リードは、同時並行に動作できるため、さらに、引き続き、バンク（Ｂ）２０２、アドレス１の内部リードを行うコマンドが発行される。
異なるバンク間で、インターリーブ動作が可能である。

このアドレス値は、図１１（Ｉ），（Ｊ）に示すようにアドレスレジスタ（Ｂ−ＡＤ１）２０５を経由して、アドレスレジスタ（Ｂ−ＡＤ２）２０６に格納される。
アドレスレジスタ（Ｂ−ＡＤ２）２０６に格納されたアドレス値がデコードされ、バンク（Ｂ）２０２のセルアレイ２２１のアドレス１の内部リードが開始される。
これと並行して、図１１（Ｄ）に示すように、ＲＹ／ＢＹ−Ｂ信号は、バンクコントローラ２１２によりビジー状態に変化する。
この「ビジー」は、セルアレイ：バンクＢ，アドレス１に記憶されているデータ１を外部に転送する準備が、まだできてない状態を示している。
ここで同様に、図１１（Ａ）に示すように、上記のバンク（Ｂ）２０２の内部リードが実行中であっても、次の内部リードの場所であるバンク（Ｂ）２０２、アドレス３を予約するコマンドが、コントローラ３から発行できる。
これが発行されると、そのアドレス値は当面、アドレスレジスタＢ−ＡＤ１に格納される。

バンク（Ａ）２０１、アドレス０の内部リードは、センスアンプ（Ｓ／Ａ）の動作によってデータが確定されれば、図１１（Ｇ）に示すように、そのデータ（今回はデータ０）が第１のデータラッチ回路（Ａ−ＤＴ１）２２５に格納されて、終了する。

この後、程無く、図１１（Ｇ），（Ｈ）に示すように、第１のデータラッチ回路（Ａ−ＤＴ１）２２５に格納されたデータは、第２のデータラッチ回路（Ａ−ＤＴ２）２２６に転送される。
そして、図１１（Ｃ）に示すように、ＲＹ／ＢＹ−Ａ信号は、バンクコントローラ２１１によりレディー状態に変化する。
この「レディー」は、セルアレイ：バンク（Ａ）２０１、アドレス０に記憶されていたデータ０が第２のデータラッチ回路（Ａ−ＤＴ２）２２６に格納されたことで、外部に転送する準備ができた状態になったことを示している。

これと並行して、アドレスレジスタ（Ａ−ＡＤ１）２０３に格納されているアドレス値：アドレス２（バンクＡの次期リード用に予約されていた値）が、アドレスレジスタ（Ａ−ＡＤ２）２０４に転送され、この値がデコードされ、再び、バンク（Ａ）２０１のセルアレイ２２１のアドレス２の内部リードが開始される。
同一のバンク内で、インターリーブ動作が可能である。

また、コントローラ３は、ＲＹ／ＢＹ−Ａ信号がレディー状態になったことを受けて、バンク（Ａ）２０１、第２のデータラッチ回路（Ａ−ＤＴ２）２２６に格納されたデータの外部転送を行うコマンドを発行する。

このコマンドを受けて、フラッシュメモリ２は、一定の短い遅延時間（レイテンシ）の後、バンク（Ａ）２０１、第２のデータラッチ回路（Ａ−ＤＴ２）２２６の格納データ：データ０を、バンク切り替え経路およびデータ線を通して、コントローラ３に転送する。

このデータ線を通したデータ転送中においても、アドレスレジスタ（Ａ−ＡＤ１）２０３は「空き」の状態であり、また、制御系のピンも「空き」の状態であるので、図１１（Ａ）に示すように、次の内部リードの場所であるバンク（Ａ）２０１，アドレス４を予約するコマンドが、コントローラ３からフラッシュメモリ２に対して発行できる。

また、この最中に動作しているバンク（Ｂ）２０２，アドレス１の内部リードが終了（データ１が確定し、データレジスタ（Ｂ−ＤＴ１）２０５に格納されること）すれば、バンク（Ｂ）２０２に関しても、バンク（Ａ）２０１の場合と同様な内部動作およびコントローラ３からのアクセスが実行される。

以下同様に、バンク間のインターリーブ動作およびバンク内のインターリーブ動作を組み合わせて、セルアレイに記憶されているデータを間断なく連続的に外部に引き出すことができる。

図１２（Ａ）はアドレスレジスタを２個設けた本発明のフラッシュメモリの転送シーケンスを示し、図１２（Ｂ）はアドレスレジスタを１個のみ設けたフラッシュメモリの転送シーケンスを示す図である。

アドレスレジスタを１個のみ設けたフラッシュメモリでは、ホスト側がレディー信号を受けてその判定を行い次にアドレスを発行し、フラッシュメモリはそれに応じて内部リードを行うといったシーケンスとなることから、換言すれば、アドレス入力を伴うユーザコマンドをイベントとして内部動作を開始することから、ホスト側判定とレイテンシとコマンドの送出サイクルが転送サイクルを長くすることを強いている。
これに対して、本発明のフラッシュメモリは、内部信号をイベントとし、アドレス予約レジスタ２０３，２０５からアドレスデータをフェッチすることで、内部動作を開始する機能を有することから、図１２（Ａ）に示すように、セルアレイに記憶されているデータを間断なく連続的に外部に引き出すことができる。

また、一連の内部リード・外部転送の終了のさせ方に関しては、以下のものが採用できる。
・次期リード予約のアドレスを入力する代わりに、終了コードあるいは終了コマンドを入力する。
・次期リード予約のアドレスを入力しなければ、データを外部転送した後に、自動的に終了する。
・次期リード予約のアドレスがセットされていても、リセットのコマンドを入力する等により、強制的に初期状態に戻す。

以上説明したように、本実施形態によれば、複数のバンク２０１，２０２の各々に対応して設けられた、セルアレイのデータを読み出すためのアドレスを保持する現アドレスレジスタ２０４，２０６と、次回の読み出しのための予約アドレスをあらかじめ外部から受け付けて、保持可能な予約アドレスレジスタ２０３，２０５と、現アドレスレジスタ２０４，２０６に保持されたアドレスによりバンクのセルアレイから読み出され、データラッチ回路に保持されたデータが外部に転送可能となると、予約アドレスレジスタ２０３，２０５に保持された予約アドレスを現アドレスレジスタ２０４，２０６に保持させてデータの読み出しを行わせてデータラッチ回路に保持させるバンクコントロール回路２１１，２１２とを有することから、以下の効果を得ることができる。

複数のバンクを持つことににより、読み出しのランダムアクセス時間を見かけ上見えなくすることによって高速読み出しが可能となる。
また、バンク毎のＲＹ／ＢＹ信号を制御することによって、各バンクを並列に制御が可能となる。
また。各バンク毎にアドレスレジスタを複数段持つことによって、次のリードに必要となるアドレスを予め取り込むことできる。
また、データラッチを複数段持つことにより、現在の読み出し中に、次のアドレスに対応するデータを取り込むことが可能となる。
また、リードコマンドとリードデータ出力コマンドを分離することにより、複数バンクへのコマンド発行が可能となる。

また、コントローラ３はエラー検出、訂正処理回路有することから、フラッシュメモリからのリードデータのエラー検出、訂正処理を行うことによりホスト側の処理を軽減することが可能となる。
また、コントローラ３内部にＦＩＦＯを持つことにより、フラッシュメモリ側とホスト側とのデータフローのタイミングの整合性を保つことが可能となる。

なお、本実施形態においては、バンクが２つの場合を例に説明したが、さらに多くのバンク、たとえば４個、や８個等のバンクを備える半導体記憶装置に本発明を適用できることはいうまでもない。
この場合、一般的には、４個、や８個等のバンクでデータ線を共用するように構成されるが、以下に説明するように、複数、たとえば８個のバンクを有する場合に、２個ずつ（あるいは４個ずつ）でデータ線を共用するにようにすることで、読み出し時のデータ転送の高速化を図ることができる。

図１３は、本実施形態に係る８個のバンクを有するＮＡＮＤ型フラッシュメモリ２Ａを示す構成図である。
また、図１４は、図１３のＮＡＮＤ型フラッシュメモリ２Ａにおいて、２つのバンク間毎に、データ転送線を共用する場合の配線例を示す図である。

このフラッシュメモリ２Ａは、図１３に示すように、８個のバンクＢＮＫ０〜ＢＮＫ７を有する。各バンクＢＮＫ０〜ＢＮＫ７の構成は、図３〜図９に関連付けて説明した構成と等価な構成を有する。
なお、図１３においては、図３のバンク構成の第１のデータラッチ回路２２５、第２のデータラッチ回路２２６、およびカラムセレクタ２２７を、ページバッファＰＢＦ０〜ＰＢＦ７として表している。
また、図１４においては、図３の対応関係を考慮して、各バンクＢＮＫ０〜ＢＮＫ７のロー（行）デコーダを、符号２２２−０〜２２２−７として示している。なお、図１４の各ローデコーダ２２２−０〜２２２−７には、たとえば図３のブロックアドレスデコーダ２２３（−０〜−７）も含む。

図１３のフラッシュメモリ２Ａにおいては、８個のバンクＢＮＫ０〜ＢＮＫ７（２０１−０〜２０１−３、２０２−０〜２０２−３）を４個ずつ、すなわち、ＢＮＫ０〜ＢＮＫ３，ＢＮＫ４〜ＢＮＫ７の２つの第１のバンクグループＧＲＰ１と第２のバクグループＧＲＰ２に分けている。
そして、第１のバンクグループＧＲＰ１の配置領域ＡＲＧ１と第２のバンクグループ２の配置領域ＡＲＧ２との間に、データ転送線の配置領域ＡＲＤＬが形成されている。

第１のバンクグループＧＲＰ１は、４つのバンクＢＮＫ０，ＢＮＫ１，ＢＮＫ２，ＢＮＫ３を、並列に、かつ、各バンクＢＮＫ０〜ＢＮＫ３のカラムセレクタ２２７（図３）の入出力部が同一方向、具体的には、データ転送線の配置領域ＡＲＤＬ（第２のバンクグループＧＲＰ２が配置されている方向）に向くように配置されている。
第１のバンクグループＧＲＰ１は、たとえば図２においては、第１のバンクコントロール回路２１１（−０〜−３）によりコントロールされるＡ側のバンクに相当する。第１のバンクコントロール回路２１１は、たとえば前述したように、各バンクＢＮＫ０〜ＢＮＫ３毎に対応して設けられる。

第２のバンクグループＧＲＰ２は、４つのバンクＢＮＫ４，ＢＮＫ５，ＢＮＫ６，ＢＮＫ７を、並列に、かつ、各バンクＢＮＫ４〜ＢＮＫ７のカラムセレクタ２２７（図３）の入出力部が同一方向、具体的には、データ転送線の配置領域ＡＲＤＬ（第１のバンクグループＧＲＰ１が配置されている方向）に向くように配置されている。
第２のバンクグループＧＲＰ２は、たとえば図２においては、第２のバンクコントロール回路２１２（−０〜−３）によりコントロールされるＡ側のバンクに相当する。第２のバンクコントロール回路２１２は、たとえば前述したように、各バンクＢＮＫ４〜ＢＮＫ７毎に対応して設けられる。

さらに具体的には、第１のバンクグループＧＲＰ１のバンクＢＮＫ０のカラムセレクタの入出力部（データ転送線ＤＴＬ０との接続部）と第２のバンクグループＧＲＰ２のバンクＢＮＫ４のカラムセレクタの入出力部（データ転送線ＤＴＬ０との接続部）が、データ転送線の配置領域ＡＲＤＬを挟んで対向するように配置されている。
そして、図１４に示すように、バンクＢＮＫ０とバンクＢＮＫ４とで、第１のデータ転送線ＤＴＬ０を共用する第１のバンク対を構成している。
この第１のデータ転送線ＤＴＬ０は、マルチプレクサ／デマルチプレクサを含む第１のＩ／Ｏバッファ２０８２−０に接続されている。
また、第１のＩ／Ｏバッファ２０８２−０には、コントローラ３と接続されるデータ線が接続された第１のＩ／Ｏパッド（ピン）ＰＡＤ２０８２−０が接続されている。

第１のバンクグループＧＲＰ１のバンクＢＮＫ１のカラムセレクタの入出力部（データ転送線ＤＴＬ１との接続部）と第２のバンクグループＧＲＰ２のバンクＢＮＫ５のカラムセレクタの入出力部（データ転送線ＤＴＬ１との接続部）が、データ転送線の配置領域ＡＲＤＬを挟んで対向するように配置されている。
そして、図１４に示すように、バンクＢＮＫ１とバンクＢＮＫ５とで、第２のデータ転送線ＤＴＬ１を共用する第２のバンク対を構成している。
この第２のデータ転送線ＤＴＬ１は、マルチプレクサ／デマルチプレクサを含む第２のＩ／Ｏバッファ２０８２−１に接続されている。
また、第２のＩ／Ｏバッファ２０８２−１には、コントローラ３と接続されるデータ線が接続された第２のＩ／Ｏパッド（ピン）ＰＡＤ２０８２−１が接続されている。

第１のバンクグループＧＲＰ１のバンクＢＮＫ２のカラムセレクタの入出力部（データ転送線ＤＴＬ２との接続部）と第２のバンクグループＧＲＰ２のバンクＢＮＫ６のカラムセレクタの入出力部（データ転送線ＤＴＬ２との接続部）が、データ転送線の配置領域ＡＲＤＬを挟んで対向するように配置されている。
そして、図１４に示すように、バンクＢＮＫ２とバンクＢＮＫ６とで、第３のデータ転送線ＤＴＬ２を共用する第３のバンク対を構成している。
この第３のデータ転送線ＤＴＬ２は、マルチプレクサ／デマルチプレクサを含む第３のＩ／Ｏバッファ２０８２−２に接続されている。
また、第３のＩ／Ｏバッファ２０８２−２には、コントローラ３と接続されるデータ線が接続された第３のＩ／Ｏパッド（ピン）ＰＡＤ２０８２−２が接続されている。

第１のバンクグループＧＲＰ１のバンクＢＮＫ３のカラムセレクタの入出力部（データ転送線ＤＴＬ３との接続部）と第２のバンクグループＧＲＰ２のバンクＢＮＫ７のカラムセレクタの入出力部（データ転送線ＤＴＬ３との接続部）が、データ転送線の配置領域ＡＲＤＬを挟んで対向するように配置されている。
そして、図１４に示すように、バンクＢＮＫ３とバンクＢＮＫ７とで、第４のデータ転送線ＤＴＬ３を共用する第４のバンク対を構成している。
この第４のデータ転送線ＤＴＬ３は、マルチプレクサ／デマルチプレクサを含む第４のＩ／Ｏバッファ２０８２−３に接続されている。
また、第４のＩ／Ｏバッファ２０８２−３には、コントローラ３と接続されるデータ線が接続された第４のＩ／Ｏパッド（ピン）ＰＡＤ２０８２−３が接続されている。

以上の構成において、バンクＢＮＫ０〜ＢＮＫ７は、たとえば全てが一括的に活性化される。
そして、たとえば図２のコントロール回路２１０、または／および各バンク毎に設けられるバンクコントロール回路の制御の下、データ転送線ＤＴＬを共有する２つのバンク間、並びに、各バンク内で、リードに対するインタリーブ制御が行われる。

まず、各バンク内においては、前述したようにたとえば偶数（ｅｖｅｎ）カラムのデータをリードして第１のデータラッチ回路２２５にラッチし、次に、第１のデータラッチ回路２２５のラッチデータを第２のデータラッチ回路２２６に転送する。
その後、奇数（ｏｄｄ）カラムのデータをリードして、第１のデータラッチ回路２２５にラッチし、その間に第２のデータラッチ回路２２６にラッチしたデータを、相手側のバンクがデータをデータ転送線ＤＴＬに転送していない期間に、カラムセレクタ２２７を介してデータ転送線ＤＴＬに転送するといった、シーケンシャルなリード動作を基本として行う。

そして、各バンク間、たとえばバンクＢＮＫ０とバンクＢＮＫ４間における、インタリーブ制御としては、バンク間でリードのタイミングをずらす。
たとえば、図１５（Ａ），（Ｂ）、および図１６（Ａ）〜（Ｃ）に示すように、バンクＢＮＫ０の偶数カラムのデータをリードして第１のデータラッチ回路２２５−０にラッチし、次に、第１のデータラッチ回路２２５−０のラッチデータを第２のデータラッチ回路２２６−０に転送する。
バンクＢＮＫ０における偶数カラムのデータのリードが開始されてから、所定時間後（たとえば３μ秒後）にバンクＢＮＫ４において、偶数カラムのデータをリードして第１のデータラッチ回路２２５−４にラッチし、次に、第１のデータラッチ回路２２５−４のラッチデータを第２のデータラッチ回路２２６−４に転送する。
このバンクＢＮＫ４の偶数カラムのデータリードが開始されてから、所定時間後（たとえば３μ秒後）にバンクＢＮＫ０側において、奇数カラムのデータをリードして第１のデータラッチ回路２２５−０に転送して保持させる。
バンクＢＮＫ０においては、これと並行して第２のデータラッチ回路２２６−０に保持されている偶数カラムのリードデータをバンクＢＮＫ０に対応して設けられたバンクコントロール回路２１１−０（図２に対応）によりカラムデコーダ２２８−０を介してコントロールされるカラムセレクタ２２７−０を通してデータ転送線ＤＴＬ０に伝搬させて、Ｉ／Ｏバッファ２０８２−０に転送する。Ｉ／Ｏバッファ２０８２−０に入力されたバンクＢＮＫ０の偶数カラムのリードデータは、Ｉ／ＯパッドＰＡＤ２０８２−０を通してコントローラ３に転送される。
このバンクＢＮＫ０の奇数カラムのデータリードしている期間中に、バンクＢＮＫ４側において、奇数カラムのデータをリードして第１のデータラッチ回路２２５−４に転送して保持させる。
バンクＢＮＫ４においては、これと並行して第２のデータラッチ回路２２６−４に保持されている偶数カラムのリードデータをバンクＢＮＫ４に対応して設けられたバンクコントロール回路２１２−０（図２に対応）によりカラムデコーダ２２８−４を介してコントロールされるカラムセレクタ２２７−４を通してデータ転送線ＤＴＬ０に伝搬させて、Ｉ／Ｏバッファ２０８２−０に転送する。Ｉ／Ｏバッファ２０８２−０に入力されたバンクＢＮＫ４の偶数カラムのリードデータは、Ｉ／ＯパッドＰＡＤ２０８２−０を通してコントローラ３に転送される。
このバンクＢＮＫ４の奇数カラムのデータリードしている期間中に、バンクＢＮＫ０側において、次の偶数カラムのデータをリードして第１のデータラッチ回路２２５−０に転送して保持させる。
バンクＢＮＫ０においては、これと並行して第２のデータラッチ回路２２６−０に保持されている奇数カラムのリードデータをバンクＢＮＫ０に対応して設けられたバンクコントロール回路２１１−０（図２に対応）によりカラムデコーダ２２８−０を介してコントロールされるカラムセレクタ２２７−０を通してデータ転送線ＤＴＬ０に伝搬させて、Ｉ／Ｏバッファ２０８２−０に転送する。Ｉ／Ｏバッファ２０８２−０に入力されたバンクＢＮＫ４の偶数カラムのリードデータは、Ｉ／ＯパッドＰＡＤ２０８２−０を通してコントローラ３に転送される。
このように、データ転送線を共用するバンクＢＮＫ０とバンクＢＮＫ４との間で、リードタイミングを、たとえば半サイクルずらし、一方のバンク、たとえばＢＮＫ０のデータリード中に、同じバンクＢＮＫ０の一つ前のページのデータと、異なるバンクＢＮＫ４のデータをデータ転送線ＤＴＬ０に出力する。

そして、上述したリード動作が、バンクＢＮＫ１とバンクＢＮＫ５、バンクＢＮＫ２とバンクＢＮＫ６、並びに、バンクＢＮＫ３とバンクＢＮＫ７との間においても、バンクＢＮＫ０とバンク４とのリード動作と同時並列的に行われる。
すなわち、複数のページのデータを、同時並列的に別のＩ／Ｏパッド（ピン）が入出力することができる。
したがって、８個のバンクでデータ転送線を共用する場合に比較して、リード速度、ひいてはデータ転送レートが大幅に向上することになり、高速かつ連続的にデータを読み出すことが可能となる。

なお、第１のデータラッチ回路２２５および第２のラッチ回路２２６は、トランジスタにより構成される。そして、第２のデータラッチ回路２２６は、リードデータをデータ転送線ＤＴＬに出力する機能を有することから、第１のデータラッチ回路２２５により駆動能力の高い回路であることが望ましい。
したがって、第２のデータラッチ回路２２６を構成するトランジスタのサイズ（特に出力部におけるトランジスタのサイズ）は、第２のデータラッチ回路２２５を構成するトランジスタのサイズにより大きく設定される。
これにより、リード速度、ひいてはデータ転送レートを大幅に向上させることが可能となる。

また、複数、たとえば８個のバンクを有する場合に、２個ずつ（あるいは４個ずつ）でデータ線を共用するにようにすることで、たとえば第１のバンクグループＧＲＰ１の４個のバンクＢＮＫ０〜ＢＮＫ３にわたってページデータを持たせることが可能となる。
その結果、たとえばアドレス指定において、バンク毎に異なるブロックアドレスを指定することが可能となり、後述するように、不良ブロックの救済が容易に行える等の利点がある。

次に、ページサイズ増加に伴う不良ブロックを救済するための構成を有するフラッシュメモリ２Ｂについて説明する。

本実施形態においては、ページサイズ増加に伴う不良ブロックを救済するために、バンクごとにブロック指定を独立にできる機能を搭載させる。

図１７は、ページサイズ増加に伴う不良ブロックを救済するための構成を有するＮＡＮＤ型フラッシュメモリを示す構成図である。

図１７のフラッシュメモリ２Ｂは、基本的には、図１３および図１４に関連付けて説明した複数、たとえば８個のバンクを有する場合に、２個ずつ（でデータ線を共用するにようにしたフラッシュメモリと同様の構成を有し、データ転送線に対するデータの入出力は、図１３および図１４の場合と同様に行われる。

図１７においては、図３の対応関係を考慮して、各バンクＢＮＫ０〜ＢＮＫ７のロー（行）デコーダを、符号２２２−０〜２２２−７として示している。なお、図１７の各ローデコーダ２２２−０〜２２２−７には、たとえば図３のブロックアドレスデコーダ２２３（−０〜−７）も含む。

図１７のフラッシュメモリ２Ｂが上述したフラッシュメモリ２Ａと異なる点は、バンクのロー（行）デコーダ２２２−０〜２２２−７毎に、ブロック指定を独立にできる機能を持たせたことにある。
具体的には、ロー（行）デコーダ２２２−０〜２２２−７内にラッチ回路を内蔵させ、複数のバンク毎（たとえばＢＮＫ０〜ＢＮＫ３あるいはＢＮＫ４〜ＢＮＫ７）に独立にブロック（ローデコーダ）の選択を行い、ローデコーダ内のラッチ回路に選択情報を持たせ、複数のバンクの選択セルを同時にリード（あるいはライト、消去）するように動作させる。

図１８は、図１７のロー（行）デコーダ２２２−０〜２２２−７におけるブロックアドレスデコーダ２２３Ｂ（−０〜−７）の具体的な構成例を示す回路図である。
なお、図１８においては、図面の簡単化のために、選択ゲート線対応の転送ゲートＴＤ０，ＴＳ０は省略してある。

図１８のブロックアドレスデコーダ２２３Ｂは、２入力アンドゲート２２３１、多入力ＡＮＤゲート２２３２、ラッチ２２３３、インバータ２２３４，２２３５、および昇圧回路２２３６を有している。

図１８の回路においては、サブバンク選択信号ＳＢＳＥＬとセット信号ＳＴが２入力アンドゲート２２３１の入力され、その演算結果（論理積結果）が多入力ＡＮＤゲート２２３２の１入力に供給される。
多入力ＡＮＤゲート２２３２にはブロックアドレスＢＬＫＡＤＲが供給され、その演算結果（論理積結果）が２つのＮＯＲゲートからなるラッチ２２３３にラッチされる。
サブバンク選択信号ＳＢＳＥＬとセット信号ＳＴがハイレベルで、対応するブロックのブロックアドレスＢＬＫＡＤＲが指定された状態で入力され、ＡＮＤゲート２２３２の出力がハイレベルとなり、このレベルがラッチ２２３３にラッチされる。
ラッチ２２３３の出力がハイレベルとなり、インバータ２２３４の出力はローレベル、インバータ２２３５の出力はハイレベルとなる。
その結果、昇圧回路２２３６において昇圧動作は行われず、その出力レベルは、たとえば接地電位ＧＮＤに保持される。したがって、転送ゲートＴＷ０〜ＴＷ１５は非導通状態に保持され、対応するブロックのワード線ＷＬ０〜ＷＬ１５はＮＭＯＳトランジスタからなるスイッチ２２２２−０〜２２２２−１５により接地電位ＧＮＤの保持される。
すなわち、そのブロックはアクセスができなくなる。

一方、サブバンク選択信号ＳＢＳＥＬとセット信号ＳＴの少なくとも一方がローレベルの場合は、対応するブロックのブロックアドレスＢＬＫＡＤＲが指定された状態で入力され、ＡＮＤゲート２２３２の出力がローレベルとなり、このレベルがラッチ２２３３にラッチされる。
ラッチ２２３３の出力がローレベルとなり、インバータ２２３４の出力はハイレベル、インバータ２２３５の出力はローレベルとなる。このときＮＭＯＳトランジスタからなるスイッチ２２２２−０〜２２２２−１５はオフとなる。
そして、昇圧回路２２３６において昇圧動作が行われ、その出力レベルは、たとえばリードの場合は、４．５Ｖ＋αに保持される。したがって、転送ゲートＴＷ０〜ＴＷ１５は導通状態に保持され、対応するブロックのワード線ＷＬ０〜ＷＬ１５に駆動電圧が供給される。
すなわち、そのブロックはアクセスは可能である。

図１９（Ａ）〜（Ｃ）は、図１７のフラッシュメモリ２Ｂにおけるアドレス入力シーケンスの一例を示す図である。
図１９（Ａ）〜（Ｃ）に示すように、図１７のフラッシュメモリ２Ｂのバンク毎のブロックアドレスを順次入力する。
このシーケンスは、ライトおよび消去時にも同様に採用される。

図２０は、複数のバンクに対してを一括してブロック選択機能がある場合の構成例を示すブロック図である。

この場合、アドレスレジスタ２０４ａ（２０６）にセットされた現アドレスを、主ブロックアドレスデコーダ２２３ａ、主ワ−ド線デコーダ２２８ａに入力し、バンクアドレスＢＮＫＬＡＤＲとともに、主ブロックアドレスデコーダ２２３ａ、主ワ−ド線デコーダ２２８ａのデコード結果を、各バンクＢＮＫ０〜ＢＮＫ３対応のブロックアドレスデコーダ２２３、ロー（行）デコーダ２２２に分配する。

この構成によれば、複数のバンクに対して、主ブロックアドレスデコーダ２２３ａ、主ワ−ド線デコーダ２２８ａにより統括的にアドレス管理を行うことが可能となる。

なお、上述の説明においては、図１３に関連付けて、２つのバンク間毎に、データ転送線を共用する場合の配線例として、Ｉ／Ｏバッファとパッドをチップの同一側に配置した場合を説明した。
この場合、同一側にあることから製造プロセスが容易となる等の利点があるが、本発明がこれに限定されるものではなく、たとえば、図２１に示すように、データ転送線毎に、各共用バンク間近傍にＩ／Ｏバッファとパッドをそれぞれ配置する構成を採用することも可能である。
この場合、データ転送線の長さを略均一にすることが可能であるので、４つのバンク間のデータ転送を略等しい時間で行うことができ、データ遅延対策としても効果がある。

本発明に係る半導体記憶装置を採用した信号処理システムの全体構成を示すブロック図である。 図１のＮＡＮＤ型フラッシュメモリの構成例を示すブロック図である。 図２におけるバンクの具体的な構成例を示すブロック図である。 図３のバンクおよびローデコーダの具体的な構成例を説明するための図である。 バンクにおけるセルアレイのビット線とカラムセレクタ間のデータ転送経路の構成例を示す図である。 リード時の図５の回路のタイミングチャートである。 バンクにおけるセルアレイのビット線とカラムセレクタ間のデータ転送経路の他の構成例を示す図である。 図２のバンクにおけるデータリード時における各駆動線のバイアス条件を示す図である。 図２のバンクにおけるデータライト時における各駆動線のバイアス条件を示す図である。 本実施形態に係るコントローラの具体的な構成例を示すブロック図である。 本実施形態に係るフラッシュメモリ２のリード動作シーケスンについて説明するためのタイミングチャートである。 アドレス予約レジスタを設けた効果を説明するための図である。 本実施形態に係る８個のバンクを有するＮＡＮＤ型フラッシュメモリを示す構成図である。 図１３のＮＡＮＤ型フラッシュメモリにおいて、２つのバンク間毎に、データ転送線を共用する場合の配線例を示す図である。 ２つのバンク間毎に、データ転送線を共用する場合のリード動作を説明するためのタイミングチャートである。 ２つのバンク間毎に、データ転送線を共用する場合のリード動作を説明するための概念図である。 ページサイズ増加に伴う不良ブロックを救済するための構成を有するＮＡＮＤ型フラッシュメモリを示す構成図である。 図１７のロー（行）デコーダにおけるブロックアドレスデコーダの具体的な構成例を示す回路図である。 図１７のフラッシュメモリ２Ｂにおけるアドレス入力シーケンスの一例を示す図である。 複数のバンクに対してを一括してブロック選択機能がある場合の構成例を示すブロック図である。 図１３または図１７のＮＡＮＤ型フラッシュメモリにおいて、２つのバンク間毎に、データ転送線を共用する場合の他の配線例を示す図である。

符号の説明

１…信号処理システム、２，２Ａ，２Ｂ…ＮＡＮＤ型フラッシュメモリ、２０１（Ａ），２０２（Ｂ）…バンク、２０３（Ａ−ＡＤ１）…前段のアドレスレジスタ２０３，２０４（Ａ−ＡＤ２）…後段のアドレスレジスタ、２０５（Ｂ−ＡＤ１）…前段のアドレスレジスタ、２０６（Ｂ−ＡＤ２）…後段のアドレスレジスタ、２０７…コントロール系信号入出力部、２０８…データ入出力部、２０９…コマンドレジスタ、２１０…コントロール回路、２１１…第１のバンクコントロール回路、２１２…第２のバンクコントロール回路、２１３…ステータスレジスタ、２１４…昇圧回路、２２０…バンク（Ａ，Ｂ）（２０１，２０２）、２２１…セルアレイ、２２２…ロー（行、ページ）デコーダ、２２３…ブロックアドレスデコーダ、２２４…ワード線デコーダ、２２５…第１のデータラッチ回路（ＤＴ１）、２２６…第２のデータラッチ回路（ＤＴ２）、２２７…カラムセレクタ（Ｙセレクタ）、２２８…カラム（列）デコーダ、３…コントローラ、４…ＣＰＵ（ホスト装置）、５…ブリッジ回路、６…ＤＲＡＭ、ＧＲＰ１…第１のバンクループ、ＧＲＰ２…第２のバンクグループ、ＢＮＫ０〜ＢＮＫ７…バンク、ＰＢＦ０〜ＰＢＦ７…ページバッファ。

Claims (15)

1. メモリセルがマトリクス状に配列され、指定されたアドレスに応じてデータの読み出しを行うセルアレイと、
   上記セルアレイから読み出されたデータを保持する第１のデータラッチ回路と、所定のタイミングで上記第１のデータラッチ回路の保持データが転送され、当該転送されたデータを保持する第２のデータラッチ回路と、を含み、上記第２のデータラッチ回路にデータが保持されると読み出したデータを外部に転送可能となるデータ保持手段と、
   上記データ保持手段において、上記セルアレイから読み出されたデータが上記第２のデータラッチ回路の保持されて外部に転送可能となると、上記セルアレイからデータの読み出しを行わせて上記データ保持手段の第１のデータラッチ回路に保持させるコントロール回路と
   を有する半導体記憶装置。
2. 上記第１のデータラッチ回路と上記第２のデータラッチ回路は、少なくともデータ出力部がトランジスタを含み、
   上記第２のデータラッチ回路の駆動能力にかかるトランジスタのサイズが上記第１のデータラッチ回路のトランジスタのサイズより大きく設定されている
   請求項１記載の半導体記憶装置。
3. 上記セルアレイは、各カラム毎に配線されたビット線を通してデータが読み出され、
   上記データ保持手段の第１のデータラッチ回路と上記第２のデータラッチ回路が、互いに隣接するビット線による読み出し経路において共用されている
   請求項１記載の半導体記憶装置。
4. 上記コントロール回路は、上記セルアレイによりデータの読み出しが行われ、上記データ保持手段の第２のデータラッチ回路にデータが保持されて外部に転送可能となるまでは、外部に対して、読み出しデータの転送準備ができていないビジー状態を示すビジー信号を出力する
   請求項１記載の半導体記憶装置。
5. 上記コントロール回路は、上記セルアレイによりデータの読み出しが行われ、上記データ保持手段の第２のデータラッチ回路にデータが保持されて外部に転送可能となる、外部に対して、読み出しデータの転送準備ができたレディー状態を示すレディ信号を出力する
   請求項４記載の半導体記憶装置。
6. 上記コントロール回路は、読み出しデータが上記第２のデータラッチ回路に保持されて外部に転送可能になると、上記レディー信号を外部に出力し、外部によるデータの外部転送を指示するコマンドを受けると、コントロール信号により上記第２のデータラッチ回路の保持データを外部に転送させる
   請求項４記載の半導体記憶装置。
7. メモリセルがマトリクス状に配列され、アドレスに応じてデータの読み出しを行うセルアレイと、
   上記セルアレイから読み出されたデータを保持する第１のデータラッチ回路と、所定のタイミングで上記第１のデータラッチ回路の保持データが転送され、当該転送されたデータを保持する第２のデータラッチ回路と、を含み、上記第２のデータラッチ回路にデータが保持されると読み出したデータを外部に転送可能となるデータ保持手段と、
   上記データ保持手段において、上記セルアレイから読み出されたデータが上記第２のデータラッチ回路の保持されて外部に転送可能となると、上記セルアレイからデータの読み出しを行わせて上記データ保持手段の第１のデータラッチ回路に保持させるコントロール回路と、
   を含む複数のバンクを有する
   半導体記憶装置。
8. 上記各バンクの上記第１のデータラッチ回路と上記第２のデータラッチ回路は、少なくともデータ出力部がトランジスタを含み、
   上記第２のデータラッチ回路の駆動能力にかかるトランジスタのサイズが上記第１のデータラッチ回路のトランジスタのサイズより大きく設定されている
   請求項７記載の半導体記憶装置。
9. 上記各バンクのセルアレイは、各カラム毎に配線されたビット線を通してデータが読み出され、
   上記データ保持手段の第１のデータラッチ回路と上記第２のデータラッチ回路が、互いに隣接するビット線による読み出し経路において共用されている
   請求項７記載の半導体記憶装置。
10. 上記各コントロール回路は、上記データ保持手段の第２のデータラッチ回路に読み出したデータが保持されて外部に転送可能となると、他のバンクから外部へのデータ転送を行っていない期間に、コントロール信号により上記第２のデータラッチ回路から保持データを外部に転送させる
    請求項７記載の半導体記憶装置。
11. 上記各コントロール回路は、上記セルアレイによりデータの読み出しが行われ、上記データ保持手段の第２のデータラッチ回路にデータが保持されて外部に転送可能となるまでは、外部に対して、読み出しデータの転送準備ができていないビジー状態を示すビジー信号を出力する
    請求項７記載の半導体記憶装置。
12. 上記各コントロール回路は、上記セルアレイによりデータの読み出しが行われ、上記データ保持手段の第２のデータラッチ回路にデータが保持されて外部に転送可能となる、外部に対して、読み出しデータの転送準備ができたレディー状態を示すレディ信号を出力する
    請求項１１記載の半導体記憶装置。
13. 上記各コントロール回路は、読み出しデータが上記第２のデータラッチ回路に保持されて外部に転送可能になると、上記レディー信号を外部に出力し、外部によるデータの外部転送を指示するコマンドを受けると、コントロール信号により上記第２のデータラッチ回路の保持データを外部に転送させる
    請求項１１記載の半導体記憶装置。
14. 第１の半導体記憶装置と、
    上記第１の半導体記憶装置の格納データが読み出される第２の半導体記憶装置と、
    上記第１および第２の半導体記憶装置のアクセスのコントロールおよび上記第２の半導体記憶装置に格納されたデータに従って所定の信号処理を行うホスト装置と、
    上記ホスト装置から上記第１の半導体記憶装置へのアクセス要求をコントロールするコントローラと、を有し、
    上記第１の半導体記憶装置は、
    メモリセルがマトリクス状に配列され、指定されたアドレスに応じてデータの読み出しを行うセルアレイと、
    上記セルアレイから読み出されたデータを保持する第１のデータラッチ回路と、所定のタイミングで上記第１のデータラッチ回路の保持データが転送され、当該転送されたデータを保持する第２のデータラッチ回路と、を含み、上記第２のデータラッチ回路にデータが保持されると読み出したデータを外部に転送可能となるデータ保持手段と、
    上記データ保持手段において、上記セルアレイから読み出されたデータが上記第２のデータラッチ回路の保持されて外部に転送可能となると、上記セルアレイからデータの読み出しを行わせて上記データ保持手段の第１のデータラッチ回路に保持させるコントロール回路と、を有する
    信号処理システム。
15. 第１の半導体記憶装置と、
    上記第１の半導体記憶装置の格納データが読み出される第２の半導体記憶装置と、
    上記第１および第２の半導体記憶装置のアクセスのコントロールおよび上記第２の半導体記憶装置に格納されたデータに従って所定の信号処理を行うホスト装置と、
    上記ホスト装置から上記第１の半導体記憶装置へのアクセス要求をコントロールするコントローラと、を有し、
    上記第１の半導体記憶装置は、
    メモリセルがマトリクス状に配列され、アドレスに応じてデータの読み出しを行うセルアレイと、
    上記セルアレイから読み出されたデータを保持する第１のデータラッチ回路と、所定のタイミングで上記第１のデータラッチ回路の保持データが転送され、当該転送されたデータを保持する第２のデータラッチ回路と、を含み、上記第２のデータラッチ回路にデータが保持されると読み出したデータを外部に転送可能となるデータ保持手段と、
    上記データ保持手段において、上記セルアレイから読み出されたデータが上記第２のデータラッチ回路の保持されて外部に転送可能となると、上記セルアレイからデータの読み出しを行わせて上記データ保持手段の第１のデータラッチ回路に保持させるコントロール回路と、
    を含む複数のバンクを有する
    信号処理システム。
    
    
    

Images