JP2006127623A - 半導体記憶装置とそのアクセス方法 - Google Patents

半導体記憶装置とそのアクセス方法 Download PDF

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大助 吉岡
Toshiyuki Nishihara
利幸 西原
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Abstract

【課題】高速かつ連続的にデータを読み出し、または書き込むことが可能な半導体記憶装置およびそのアクセス方法を提供する。
【解決手段】メモリアレイ11からのデータ読み出しが完了すると内部で自動的に、第2のアドレスレジスタ13から第1のアドレスレジスタ12へのアドレス転送、並びに第1のデータレジスタ14から第2のデータレジスタ15へのデータ転送を実行し、第1のアドレスレジスタ12のアドレスを参照してメモリアレイ11からの次のデータ読み出しを開始し、データ書き込みが完了すると第2のアドレスレジスタ13から第1のアドレスレジスタ12へのアドレス転送、並びに第2のデータレジスタ15から第1のデータレジスタ14へのデータ転送を実行し、第1のアドレスレジスタ12のアドレスを参照してメモリアレイ11への次のデータ書き込みを開始するステージ移行回路23と、を有する。
【選択図】 図3

Description

本発明は、半導体記憶装置に関するものであり、特にフラッシュメモリアクセスにおけるパイプライン動作による高速化に関するものである。
NAND型フラッシュメモリでは、複数個のメモリトランジスタを直列に接続してメモリストリングを構成し、2個のメモリストリングで1個のビットコンタクトおよびソース線を共有することにより、高集積化が実現されている。
一般的なNAND型フラッシュメモリにおいて、消去動作は、たとえば選択されたメモリストリングが接続された全ワード線に0V、非選択のメモリストリングが接続された全ワード線をフローティングとして、メモリアレイの基板に高電圧(20V)を印加する。
その結果、選択メモリストリングのメモリトランジスタのみフローティングゲートから基板に電子が引き抜かれる。その結果、メモリトランジスタのしきい値電圧は負方向にシフトして、たとえば−3Vになる。
また、データの書き込み動作は、選択するワード線に接続されたメモリトランジスタ一括に、数百〜数千バイトのいわゆるページ単位で行われる。
具体的には、たとえば選択するワード線に高電圧(たとえば18V)を、書き込むべき(0データ)メモリトランジスタが接続されたビット線に0V、書き込みを禁止すべき(1データ)メモリトランジスタが接続されたビット線にハイレベル(たとえば3.3V)を印加する。
その結果、書き込むべき選択メモリトランジスタのみ、フローティングゲート中に電子が注入されて、選択メモリトランジスタのしきい値電圧は正方向にシフトして、たとえば2V程度になる。
このようなNAND型フラッシュメモリにおいては、データの書き込みおよび消去ともFN(Fowler Nordheim) トンネル電流により行うため、動作電流をチップ内昇圧回路から供給することが比較的容易であり、単一電源で動作させやすいという利点がある。
さらに、ページ単位で、つまり選択するワード線に接続されたメモリトランジスタ一括にデータの書き込みが行われるため、NOR型フラッシュメモリに比較して書き込み速度の点で優位である。
また、NAND型フラッシュメモリにおけるデータの読み出しは、ランダムアクセスされたページ単位で、メモリセルに格納されたデータをセンスアンプを通して確定させてデータレジスタに格納し、その後、ページデータを1あるいは2バイト単位ずつ、シリアルに外部転送することにより行われる。
具体的には、たとえば選択されたワード線に0Vを、非選択の全ワード線に4V程度の電圧を印加する。
NAND型フラッシュメモリの場合、複数のメモリセルが直列に接続されていることから、NOR型フラッシュメモリに比較して、メモリセルの読み出し電流が少ないため、メモリセルに格納されたデータをセンスアンプを通して確定させる、いわゆるランダムアクセス時間が長い。
図1(A) 〜(D)は、このNAND型フラッシュメモリのアクセス例を示すタイミング図である。
図1(A)はライトイネーブル信号/WEを、図1(B)はリードイネーブル信号/RE、図1(C)は入出力データIOを、図1(D)はレディ/ビジー信号をそれぞれ示している。
図1(A)〜(D)における(R1)、(R2)、(R3)、(R4)においては、以下のような処理が行われる。
(R1) NAND型フラッシュメモリからデータを読み出す際は、まずIOピンに読み出しコマンドとアドレスを入力する。
(R2) これによって内部メモリアレイから、所望のページのデータがデータレジスタへ読み出される。読み出し期間中、その内部動作はBUSY状態として通知ピンに出力される。
(R3) 内部でのデータ読み出しが完了すると、通知ピンはREDY状態に変わる。ホストはそれを検出し、データの出力が可能であることを判定する。
(R4) データレジスタからIO回路を介して外部へデータが出力される。
上記アクセス工程はシリアルに実行される。また、次のページへのアクセスは、それらが全て完了した後に、同様の工程に沿って実施される。
従来のNAND型フラッシュメモリは、ランダムアクセス時間が長いことに加えて、以下の点で、読み出し転送速度が遅いという不利益がある。
従来のNAND型フラッシュメモリは、図1に示したように、一つのアクセスがコマンド/アドレス入力(R1)、メモリアレイの読み出し(R2)、データ出力(R4)という一連の作業を全て終えた後でないと、次のアクセスを開始できない。
たとえば、あるアドレスに対応したページの内部読み出しが終了した場合、確定したデータはデータレジスタに格納されているが、このデータが外部に転送されるまで、次のページを自動的に内部読み出しすることができない。
そのため、前回アクセスのデータの外部転送の後、次のアクセスを行うには改めて長いランダムアクセス時間を持つ必要が生じる。
また、上記事情は書き込みについても同様である。一般にフラッシュメモリの書き込み速度は、読み出し速度よりは2桁以上遅い。NAND型フラッシュメモリの書き込み速度はNOR型フラッシュメモリに比較すれば早いものの、やはり事情は同じである。
したがって、従来のような非効率なアクセス手法では、データストレージ等の用途には非常に不利である。
本発明は、かかる事情に鑑みてなされたものであり、その目的は、高速かつ連続的にデータを読み出し、または書き込むことが可能な半導体記憶装置およびそのアクセス方法を提供することにある。
本発明の第1の観点の半導体記憶装置は、メモリセルが配列されたメモリアレイと、上記メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタおよび第2のアドレスレジスタと、上記メモリアレイから読み出されたデータを保持する第1のデータレジスタおよび第2のデータレジスタと、上記第1のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第1のデータレジスタにデータを読み出す手段と、外部から上記第2のアドレスレジスタへアドレスを入力する手段と、上記第2のデータレジスタから外部へデータを出力する手段と、上記メモリアレイからのデータ読み出しが完了すると内部で自動的に、上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第1のデータレジスタから上記第2のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始する処理手段とを有する。
本発明の第2の観点の半導体記憶装置は、メモリセルが配列されたメモリアレイと、上記メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタおよび第2のアドレスレジスタと、上記メモリアレイへ書き込むデータを保持する第1のデータレジスタおよび第2のデータレジスタと、上記第1のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第1のデータレジスタのデータを書き込む手段と、外部から上記第2のアドレスレジスタへアドレスを、上記第2のデータレジスタへデータを、それぞれ入力する手段と、上記メモリアレイへのデータ書き込みが完了すると、内部で自動的に上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第2のデータレジスタから上記第1のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段とを有する。
本発明の第3の観点の半導体記憶装置は、メモリセルが配列されたメモリアレイと、上記メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタおよび第2のアドレスレジスタと、上記メモリアレイから読み出されたデータを保持し、上記メモリアレイへ書き込むデータを保持する第1のデータレジスタおよび第2のデータレジスタと、上記第1のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第1のデータレジスタにデータを読み出す手段と、上記第1のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第1のデータレジスタのデータを書き込む手段と、外部から上記第2のアドレスレジスタへアドレスを入力する手段と、上記第2のデータレジスタから外部へデータを出力し、外部から上記第2のデータレジスタへデータを入力するする手段と、上記メモリアレイからのデータ読み出しが完了すると内部で自動的に、上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第1のデータレジスタから上記第2のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始し、上記メモリアレイへのデータ書き込みが完了すると、内部で自動的に上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第2のデータレジスタから上記第1のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段とを有する。
好適には、あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグ値が所定の値の場合にのみ処理を実行する。
好適には、状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、上記内部処理の実行に応じてレディ状態になる。
好適には、上記処理手段は、上記メモリアレイからのデータ読み出しが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する。
本発明の第4の観点の半導体記憶装置は、メモリセルが配列されたメモリアレイと、上記メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタと、上記メモリアレイから読み出されたデータを保持する第1のデータレジスタと、上記第1のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイから上記第1のデータレジスタにデータを読み出すアクセス手段と、を含む複数のバンクユニットと、上記第1のアドレスレジスタにアドレスを転送可能な第2のアドレスレジスタと、上記第1のデータレジスタの保持データが転送される第2のデータレジスタと、外部から上記第2のアドレスレジスタへアドレスを入力する手段と、上記第2のデータレジスタから外部へデータを出力する手段と、上記セルアレイからのデータ読み出しが完了したバンクユニットに対して、内部で自動的に、上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第1のデータレジスタから上記第2のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始する処理手段とを有する。
本発明の第5の観点の半導体記憶装置は、メモリセルが配列されたメモリアレイと、上記メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタと、上記メモリアレイへ書き込むデータを保持する第1のデータレジスタと、上記第1のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域に第1のデータレジスタのデータを書き込むアクセス手段と、を含む複数のバンクユニットと、上記第1のアドレスレジスタにアドレスを転送可能な第2のアドレスレジスタと、上記第1のデータレジスタに保持データを転送可能な2のデータレジスタと、外部から上記第2のアドレスレジスタへアドレスを、上記第2のデータレジスタへデータを、それぞれ入力する手段と、上記メモリアレイへのデータ書き込みが完了したバンクユニットに対して、内部で自動的に、上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第2のデータレジスタから上記第1のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段とを有する。
本発明の第6の観点の半導体記憶装置は、メモリセルが配列されたメモリアレイと、上記メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタと、上記メモリアレイから読み出されたデータを保持し、上記メモリアレイへ書き込むデータを保持する第1のデータレジスタと、上記第1のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第1のデータレジスタにデータを読み出し、上記第1のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第1のデータレジスタのデータを書き込むアクセス手段と、を含む複数のバンクユニットと、上記第1のアドレスレジスタにアドレスを転送可能な第2のアドレスレジスタと、上記第1のデータレジスタとデータを転送可能な2のデータレジスタと、外部から上記第2のアドレスレジスタへアドレスを入力する手段と、上記第2のデータレジスタから外部へデータを出力し、外部から上記第2のデータレジスタへデータを入力するする手段と、上記セルアレイからのデータ読み出しが完了したバンクユニットに対して、内部で自動的に、上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第1のデータレジスタから上記第2のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始し、上記メモリアレイへのデータ書き込みが完了したバンクユニットに対して、内部で自動的に、上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第2のデータレジスタから上記第1のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段とを有する。
好適には、あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグが所定値の場合にのみ処理を実行する。
好適には、状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、少なくともいずれかのバンクユニットにおける上記内部処理の実行に応じてレディ状態となる。
好適には、上記処理手段は、いずれかのバンクにおいて上記メモリアレイへのデータ書き込みが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する。
好適には、上記処理手段は、上記内部処理を、各バンクごとに独立したタイミングで実行する。
好適には、各バンクユニットごとにフラグレジスタをさらに有し、上記処理手段は、各バンクユニットごとの上記内部処理を、あらかじめ入力されたコマンドにより設定された当該フラグレジスタの値を参照し、当該フラグ値が所定値の場合にのみ処理を実行する。
本発明の第7の観点は、メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタおよび第2のアドレスレジスタと、上記メモリアレイから読み出されたデータを保持する第1のデータレジスタおよび第2のデータレジスタと、を有する半導体記憶装置のアクセス方法であって、上記第1のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第1のデータレジスタにデータを読み出し、上記メモリアレイからのデータ読み出しが完了すると装置内部で自動的に、上記第2のアドレスレジスタに入力されたアドレスの上記第1のアドレスレジスタへの転送、並びに上記第1のデータレジスタから上記第2のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始する。
本発明の第8の観点は、メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタおよび第2のアドレスレジスタと、上記メモリアレイへ書き込むデータを保持する第1のデータレジスタおよび第2のデータレジスタと、を有す半導体記憶装置のアクセス方法であって、上記第1のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第1のデータレジスタのデータを書き込み、外部から上記第2のアドレスレジスタへアドレスを、上記第2のデータレジスタへデータを、それぞれ入力し、上記メモリアレイへのデータ書き込みが完了すると、内部で自動的に上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第2のデータレジスタから上記第1のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する。
本発明によれば、メモリアレイからのデータ読み出しが完了すると、たとえば処理手段において自動的に、第2のアドレスレジスタから第1のアドレスレジスタへのアドレス転送が行われる。これと並行して第1のデータレジスタから第2のデータレジスタへのデータ転送が実行される。そして、第1のアドレスレジスタに転送されたアドレスを参照してメモリアレイからの次のデータ読み出しが開始される。
また、メモリアレイへのデータ書き込みが完了すると、たとえば処理手段において自動的に、第2のアドレスレジスタから第1のアドレスレジスタへのアドレス転送が行われる。これと並行して、第2のデータレジスタから第1のデータレジスタへのデータ転送が実行される。そして、第1のアドレスレジスタに転送されたアドレスを参照してメモリアレイへの次のデータ書き込みが開始される。
本発明によれば、読み出しおよび書き込みにおいて、データ入出力と内部メモリアレイアクセスのパイプライン動作を効率的かつ適切に実施することができる。これによってデータの実効的な転送速度を大幅に向上させることが可能である。
すなわち、メモリアレイアクセス用とは別個に、予約アドレスを格納するレジスタおよび出力専用のデータレジスタを設けることで、上記パイプライン動作を円滑に実施できる。
また、メモリアレイアクセスの完了に伴い自動的にパイプラインのステージを移行し、次のメモリアクセスを開始する機構を設けることで、転送のボトルネックとなっているメモリアクセス工程を間断なく連続処理することができ、最大の転送効率を得ることができる。
また、それらの自動処理を、事前に予約コマンドで設定されたフラグを参照して行うことで、安全かつ柔軟なデータアクセスと、効率的なデータ転送を両立できる。
また、外部への通知ピンを設け、上記予約コマンドでそれをビジー(BUSY)状態に、上記自動処理によるステージ移行でレディ(Ready)状態に遷移させる機構を設けることで、ホストは容易にデータの入出力タイミングを判定でき、円滑なデータ転送を行うことが可能になる。
以下、本発明の実施形態を図面に関連付けて説明する。
本実施形態においては、NAND型フラッシュメモリのようにセルアレイへのアクセス時間が長い半導体メモリに対し、セルアレイへのアクセスと、アドレス/コマンド入力やデータ入出力をパイプライン化し、効率的に処理、実行するための最適な構成や制御方法を実現している。
図2(A)〜(C)は、本発明に係る半導体記憶装置のパイプライン処理のイメージを示す図である。
たとえばデータ読み出しにおいては、
・コマンド、アドレス入力(R1)
・内部メモリアレイの読み出し(R2)
・外部データ出力(R4)
の各処理が独立したステージとなっており、2回分のメモリアクセス<1>および<2>がパイプライン式に実行される。
たとえば、期間(T1)では、アクセス<1>の内部メモリアレイ読み出しが行われている最中に、次のアクセス<2>のためのコマンド、アドレス入力が並行して行われている。さらに期間(T2)ではアクセス<1>のデータ出力がなされている間、アクセス<2>の内部メモリアレイ読み出しが並行して行われている。
このような処理を可能にするため、本実施形態では、まずメモリアレイのアクセスステージ(R2)に必要となるアドレスレジスタやデータレジスタとは別に、コマンド、アドレス入力ステージ(R1)専用の第2のアドレスレジスタ、およびデータ出力ステージ(R4)専用の第2のデータレジスタを追加する。
さらに、最も時間を要する内部メモリアクセスについては、外部からの実行コマンドを待つことなく、実行を予約しておくことで自動的に連続処理を行えるようにしている。
すなわち、アクセス<1>において内部メモリアレイの読み出しが完了したら、アクセス<1>は自動的にデータ出力のステージ(R4)に移行し、出力可能な状態になる。その一方で、アクセス<2>は自動的に内部メモリアレイの読み出しステージ(R2)に移行し、その実行を開始する。
すなわち、内部メモリアレイの読み出しステージ(R2)においては、その処理は事前の予約を受けて、次々に連続的に実行される。
さらに上記連続処理を適切に制御するための仕組みも合わせて提供する。
まず、上記ステージの自動的な移行は、それに伴って各ステージの前状態をクリアしてしまうので、それらは無条件に実施されるのではなく、予約に従って実施されるようにする。
また従来のアクセス形態では、状態通知ピンはセルアレイの内部動作状態を外部に通知するものであり、セルアレイのリード動作実行中はBusyを出力し、それらが終了するとレディ(Ready)信号を出力していた。
しかし、本実施形態のようにセルアレイへのアクセスとデータ入出力がパイプライン化された構成では、一つの内部リードが終了すると、予約に従って自動的に、即座に次のリードが開始される。したがって、従来のように内部が動作中であることを通知ピンにそのまま反映したのでは、通知ピンは殆どビジー(Busy)状態に留まってしまい、ホストがデータを出力するタイミングを取得することが困難になってしまう。
そこで、本実施形態では、状態通知ピンはステージ内のタスクの実行状態、すなわちセルアレイの内部動作状態を直接反映するのではなく、上記ステージの移行が行われたことを通知するものとする。すなわちホストが上記ステージの自動移行を予約するコマンドを発行することで、通知ピンはビジー(Busy)状態にセットされる。そしてステージの移行が実際に発生した際にレディ(Ready)状態に変移する。
また、ボトルネックとなるメモリアレイへのアクセスは、それらを複数のステージに分岐させて並列処理することで、さらに高速化が可能である。その際各ステージは、アドレスレジスタ、セルアレイおよびデータレジスタを個々に備えたバンクユニットとして、各々独立したデータアクセスを実行する。
以下、複数の構成例について説明する。
<第1実施形態>
図3は、本発明に係る半導体記憶装置の第1の実施形態を示す構成図である。
図3の半導体記憶装置10は、NAND型フラッシュっメモリ等のメモリセルがアレイ状に配列されたメモリアレイ11と、メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタ(ADR1)12および第2のアドレスレジスタ(ADR2)13と、メモリアレイ11から読み出されたデータを保持し、メモリアレイ11へ書き込むデータを保持する第1のデータレジスタ(DTR1)14および第2のデータレジスタ(DTR2)15と、第1のアドレスレジスタ12に保持されたアドレスを参照して、メモリアレイ11の所望の領域から第1のデータレジスタにデータを読み出し、第1のアドレスレジスタ11のアドレスを参照して、メモリアレイ11の所望の領域に第1のデータレジスタ14のデータを書き込むよう制御するメモリアクセスコントローラ16と、外部から第2のアドレスレジスタ13へアドレスを入力するアドレス/コマンドピン17およびコマンドレジスタ18と、第2のデータレジスタ15から外部へデータを出力し、外部から第2のデータレジスタ15へデータを入力するするカラムセレクタ19、カラムアドレスレジスタ20、入出力(I/O)回路21、および入出力(I/O)ピン22と、メモリアレイ11からのデータ読み出しが完了すると内部で自動的に、第2のアドレスレジスタ13から第1のアドレスレジスタ12へのアドレス転送、並びに第1のデータレジスタ14から第2のデータレジスタ15へのデータ転送を実行し、第1のアドレスレジスタ12に転送されたアドレスを参照してメモリアレイ11からの次のデータ読み出しを開始し、メモリアレイ11へのデータ書き込みが完了すると、内部で自動的に第2のアドレスレジスタ13から第1のアドレスレジスタ12へのアドレス転送、並びに第2のデータレジスタ15から第1のデータレジスタ14へのデータ転送を実行し、第1のアドレスレジスタ12に転送されたアドレスを参照してメモリアレイ11への次のデータ書き込みを開始する処理手段としてのステージ移行回路23と、を主構成要素として有している。
さらに、半導体記憶装置10は、あらかじめ入力された予約コマンドにより設定されるフラグレジスタ24を有し、ステージ移行回路23は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、このフラグ値が所定の値の場合にのみ内部処理を実行する。
また、半導体記憶装置10は、状態通知ピン(RY// BY)25および状態通知レジスタ26をさらに有し、通知ピン25は予約コマンドの入力に応じてビジー状態になり、ステージ移行回路23の内部処理の実行に応じてレディ状態になる。
また、ステージ移行回路23は、メモリアレイ11からのデータ読み出しが完了しても、フラグレジスタ24に予約がなされていない場合は、上記コマンド入力によるフラグレジスタ24への予約を待って内部処理を実行する。
メモリアレイ11は、第1のアドレスレジスタ12に格納されたアドレス内のページアドレス値と、メモリアクセスコントローラ16の制御に従って、所望のページ領域のデータを第1のデータレジスタ14に読み出したり、第1のデータレジスタ14のデータを所望のページ領域に書き込んだりする機能を持つ。
ステージ移行回路23は、メモリアクセスコントローラ16からメモリアレイ11のアクセスの完了を通知されると、フラグレジスタ24に設定された予約値を参照し、その値が”1”であれば以下の処理を行って、その値を”0”に戻す。
すなわち、ステージ移行回路23は、データ読み出し時においては、
第1のデータレジスタ14に格納されたデータ群を出力用第2のデータレジスタ15に転送する。
さらに、第1のアドレスレジスタ12に格納されたアドレス内のカラムアドレス値を、カラムアドレスレジスタ20に格納した上で、予約用の第2のアドレスレジスタ13のアドレス値を第1のアドレスレジスタ12に転送する。
さらに、メモリアクセスコントローラ16にアクセス指示を送り、メモリアレイ11の次の読み出し動作を開始させる。
さらに、外部通知ピン25に接続されたレジスタ26を”1”にし、通知ピン25をレディ(Ready)状態にする。
また、ステージ移行回路23は、データ書き込み時においては、
第2のデータレジスタ15に格納されたデータ群を第1のデータレジスタ14に転送する。
さらに、予約用の第2のアドレスレジスタ13のアドレス値を第1のアドレスレジスタ12に転送する。
さらに、メモリアクセスコントローラ16にアクセス指示を送り、メモリアレイ11の次の書き込み動作を開始させる。
さらに、外部通知ピン25)に接続されたレジスタ26を”1”にし、通知ピン25をレディ(Ready)状態にする。
一方、ステージ移行回路23は、フラグレジスタ24が未予約状態、すなわち”0”の場合は、ステージの移行処理を行わず、アクセスが完了した現状態を保ったままで待機する。そしてたとえばフラグレジスタ24の予約設定を待って、ステージの移行を実行する。
また、フラグレジスタ24は以下のように予約される。すなわちコマンドレジスタ18に入力されたコマンド値に従い、それが特定の値の時に”1”にセットされる。またその時同時にレジスタ26は”0”にセットされ、通知ピン25はビジー(Busy)状態となる。
図4(A)〜(D)は、このような半導体記憶装置のデータ読み出し動作の例を示す図である。
図4は、前述した図2のイメージ図をさらに詳細化したものでもあり、斜線はパイプライン動作におけるステージの移行期間を示している。
1.最初のアクセス<1>に対する読み出しコマンドとアドレス入力(21)が完了すると、アクセス<1>は即座にメモリアレイの読み出しステージ(R2)に移行する。 すなわち予約用第2のアドレスレジスタ13から第1のアドレスレジスタ12へのアドレス転送(22)が行われ、内部メモリアレイ読み出し(23)が開始される。
2.ここで内部読み出しの動作中に次のアクセス<2>に対する予約コマンドの入力(24)がなされ、第2のアドレスレジスタ13には次に読み出すべきページアドレスがセットされる。
3.さらに、ステージの自動移行処理の予約コマンド(25)が入力されると、それに伴って外部通知信号(26)はビジー(Busy)状態に遷移する。
また、図3のフラグレジスタ24には”1”がセットされる。なお、上記アクセス予約コマンド(24)と自動移行処理の予約コマンド(25)を兼ねたコマンドを設けてもよく、その場合は一回のコマンド入力で両者を予約することができる。
4.アクセス<1>の内部読み出し(23)が完了すると、ステージの自動移行(27)が実施される。すなわち、第2のアドレスレジスタ13の値が第1のアドレスレジスタ12に、第1のデータレジスタ14のデータが第2のデータレジスタ15に転送され、アクセス<2>の内部読み出し(28)が自動的に開始される。さらに外部通知信号(26)はレディ(Ready)状態に推移する。
5.図示しないホスト装置は、上記レディ(Ready)状態を検知、判定し、アクセス<1>のデータ出力(29)を開始する。
6.アクセスの最後には自動移行処理のコマンド(30)のみが入力される。それに伴って外部通知信号(26)はビジー(Busy)状態に遷移し、図3のフラグレジスタには”1”がセットされる。
7.アクセス<2>の内部読み出しが完了すると、ステージの自動移行(31)が実施される。すなわち、第2のアドレスレジスタ13の値が第1のアドレスレジスタ12に、第1のデータレジスタ14のデータが第2のデータレジスタ15に転送される。但しアクセス予約がなされていない場合は、別途設けられたレジスタ設定等に基づいて、次の内部読み出しは行われない。外部通知信号(26)はレディ(Ready)状態に推移する。
8.ホスト装置は上記レディ(Ready)状態を検知、判定し、アクセス<2>のデータ出力(32)を開始する。
図5(A)〜(C)は、図3の半導体記憶装置のデータ書き込み動作の例を示す図である。
1.最初のアクセス<1>に対する書き込みコマンドとアドレス入力(41)、さらにデータ入力(42)が完了すると、アクセス<1>は即座にメモリアレイの書き込みステージ(W2)に移行する。すなわち、予約用第2のアドレスレジスタ13から第1のアドレスレジスタ12へのアドレス転送、および第2のデータレジスタ15から第1のデータレジスタ14へのデータ転送(43)が行われ、内部書き込み(44)が開始される。
2.ここで内部書き込み(44)の動作中に次のアクセス予約コマンドの入力(45)とデータ入力(46)がなされ、第2のアドレスレジスタ13には次に書き込むべきページアドレスが、第2のデータレジスタ15には次に書き込むべきデータがセットされる。
3.さらにステージの自動移行処理の予約コマンド(47)が入力されると、それに伴って外部通知信号(26)はビジー(Busy)状態に遷移する。
また、図3のフラグレジスタ24には”1”がセットされる。なお、上記アクセス予約コマンド(45)と自動移行処理の予約コマンド(47)を兼ねたコマンドを設けてもよく、その場合は一回のコマンド入力で両者を予約することができる。
4.アクセス<1>の内部書き込み(44)が完了すると、ステージの自動移行(48)が実施される。すなわち、第2のアドレスレジスタ13の値が第1のアドレスレジスタ12に、第2のデータレジスタ15のデータが第1のデータレジスタ14に転送され、アクセス<2>の内部書き込み(49)が自動的に開始される。さらに外部通知信号(26)はレディ(Ready)状態に推移する。
5.ホスト装置は上記レディ(Ready)状態を検知、判定し、アクセス<1>のデータ書き込みが終了したことを確認する。この際ステータスの読み出しコマンド等を実施し、エラーの無いことを確認することも可能である。
6.アクセスの最後には自動移行処理の予約コマンド(50)のみが入力される。それに伴って外部通知信号(26)はビジー(Busy)状態に遷移し、図3のフラグレジスタ24には”1”がセットされる。
7.アクセス<2>の内部書き込みが完了すると、ステージの自動移行(51)が実施される。すなわち、第2のアドレスレジスタ13の値が第1のアドレスレジスタ12に、第2のデータレジスタ15のデータが第1のデータレジスタ14に転送される。但しアクセス予約がなされていない場合は、別途設けられたレジスタ設定等に基づいて、次の内部書き込みは行われない。外部通知信号(26)はレディ(Ready)状態に推移する。
8.ホスト装置は上記レディ(Ready)状態を検知、判定し、アクセス<2>のデータ書き込みが終了したことを確認する。この際ステータスの読み出しコマンド等を実施し、エラーの無いことを確認することも可能である。
第2実施形態
ところで、本発明を採用した場合、たとえば図2の概念図において、内部メモリアクセスのステージ(R2)では絶え間なく連続処理がなされるが、それでもこのステージは全体の処理のボトルネックになっており、たとえばデータ転送ステージ(R4)は間欠的にしか動作していない。
本発明の第2の実施形態は、この内部メモリアクセスのステージを複数ステージに分岐させ、互いに並列処理を行うことで、さらに高速なデータアクセスを可能にするものである。
図6は、本発明に係る半導体記憶装置の第2の実施形態を示す構成図である。
なお、図6においては、理解を容易にするため、図3と同一構成部分は同一符号をもって表している。
本第2の実施形態の半導体記憶装置10Aでは、複数のバンクユニットBNK0,BNK1,・・・(本実施形態では2バンクユニット)を有する。
各バンクユニットBNK0,BNK1は、メモリアレイ11a、第1のアドレスレジスタ12a、第2のアドレスレジスタ13a、第1のデータレジスタ14a、第2のデータレジスタ15a、カラムセレクタ19a、およびカラムアドレスレジスタ20aを、備えている。
そして、半導体記憶装置10Aは、バンクセレクタ27,28を有している。
たとえば、メモリアレイ11aは、第1のアドレスレジスタ12aに格納されたアドレス内のページアドレス値と、メモリアクセスコントローラ16の制御に従って、所望のページ領域のデータを第1のデータレジスタ14aに読み出したり、第1のデータレジスタ14aのデータを所望のページ領域に書き込んだりする機能を持つ。
なお、本例では各バンクユニットが、アドレスとデータのみを変えて、全く同じ動作を行うことを想定しており、メモリアクセスコントローラ16やステージ移行回路23は複数バンクで共有されている。この場合、分岐した各ステージの処理や、次のステージへの移行は、全バンク同じタイミングで実施される。
これは本発明にマルチバンク構成を導入した、最も単純な実施形態の一つであって、複数バンクの動作には、後述するように、その他にもさまざまなバリエーションが存在し得る。
ステージ移行回路23は、メモリアクセスコントローラ16から、全バンクユニットのメモリアレイ11aがアクセスを完了したことを通知されると、フラグレジスタ24に設定された予約値を参照し、その値が”1”であれば以下の処理を行って、その値を”0”に戻す。
すなわち、ステージ移行回路23は、データ読み出し時は各バンクに対して、たとえばバンクユニットBNK0について行う以下の操作を、同様に施す。
第1のデータレジスタ14aに格納されたデータ群を出力用第2のデータレジスタ15aに転送する。
さらに、第1のアドレスレジスタ12aに格納されたアドレス内のカラムアドレス値を、カラムアドレスレジスタ20a)に格納した上で、予約用の第2のアドレスレジスタ13aのアドレス値を第1のアドレスレジスタ12aに転送する。
各バンクユニットで上記操作が終了すると、
さらに、メモリアクセスコントローラ16にアクセス指示を送り、各バンクのメモリアレイに対して次の読み出し動作を開始させる。
さらに、外部通知ピン25に接続されたレジスタ26を”1”にし、通知ピン25をレディ(Ready)状態にする。
また、ステージ移行回路23は、データ書き込み時は各バンクに対して、たとえばのバンクユニットBNK0について行う以下の操作を、同様に施す。
第2のデータレジスタ15aに格納されたデータ群を第1のデータレジスタ14aに転送する。
さらに、予約用の第2のアドレスレジスタ13aのアドレス値を第1のアドレスレジスタ12aに転送する。
各バンクユニットで上記操作が終了すると、
さらに、メモリアクセスコントローラ16にアクセス指示を送り、各バンクユニットのメモリアレイ11aに対して次の書き込み動作を開始させる。
さらに外部通知ピン25に接続されたレジスタ26を”1”にし、通知ピン25をレディ(Ready)にする。
一方、フラグレジスタ24が未予約状態、すなわち”0”の場合は、ステージの移行処理を行わず、アクセスが完了した現状態を保ったままで待機する。そしてたとえばフラグレジスタ24の予約設定を待って、上記ステージの移行を実行する。
また、フラグレジスタ(9b)は以下のように予約される。すなわちコマンドレジスタ(7b)に入力されたコマンド値に従い、それが特定の値の時に”1”にセットされる。またその時同時にレジスタ(11b)は”0”にセットされ、通知ピン(12b)はビジー(Busy)状態となる。
図7(A)〜(D)は、このような第2の実施形態における半導体記憶装置のデータ読み出し動作の例を示す図である。本例では2バンク構成を想定しており、アクセス<1><3>がバンクユニットBNK0で、アクセス<2><4>がバンクユニットBNK1でそれぞれ処理される。
1.最初のアクセス<1><2>に対する読み出しコマンドとアドレス入力(61)が完了すると、アクセス<1><2>は即座にメモリアレイの読み出しステージ(R2)に移行する。
すなわち、それぞれのバンクユニットBNK0,1において、予約用第2のアドレスレジスタ13aから第1のアドレスレジスタ12aへのアドレス転送(62)が行われ、内部メモリアレイ読み出し(63)(64)が開始される。
2.ここで内部読み出しの動作中に次のアクセス<3><4>に対する予約コマンドの入力(65)がなされ、各バンクユニットBNK0,1の予約用第2のアドレスレジスタ13aには、次に読み出すべきページアドレスがセットされる。
3.さらにステージの自動移行処理の予約コマンド(66)が入力されると、それに伴って外部通知信号(76)はビジー(Busy)状態に遷移する。
また、図6のフラグレジスタ24には”1”がセットされる。なお、上記アクセス予約コマンド(65)と自動移行処理の予約コマンド(66)を兼ねたコマンドを設けてもよく、その場合は一回のコマンド入力で両者を予約することができる。
4.アクセス<1>および<2>の内部読み出し(63)(64)がともに完了すると、ステージの自動移行(67)が実施される。すなわち、それぞれのバンクユニットBNK0,1において、アドレスレジスタ間とデータレジスタ間の転送が行われ、アクセス<3><4>の内部読み出し(68)(69)が自動的に開始される。さらに外部通知信号(76)はレディ(Ready)状態に推移する。
5.ホスト装置は上記レディ(Ready)状態を検知、判定し、アクセス<1>および<2>のデータ出力(70)(71)を順次実行する。
6.アクセスの最後には自動移行処理の予約コマンド(72)のみが入力される。それに伴って外部通知信号(76)はビジー(Busy)状態に遷移し、図6のフラグレジスタ24には”1”がセットされる。
7.アクセス<3><4>の内部読み出し(68)(69)がともに完了すると、ステージの自動移行(73)が実施される。すなわち、それぞれのバンクユニットBNK0,1において、アドレスレジスタ間とデータレジスタ間の転送が行われる。但しアクセス予約が為されていない場合は、別途設けられたレジスタ設定等に基づいて、次の内部読み出しは行われない。外部通知信号(76)はレディ(Ready)状態に推移する。
8.ホスト装置は上記レディ(Ready)状態を検知、判定し、アクセス<3><4>のデータ出力(74)(75)を開始する。
図8は、図6の第2の実施形態における半導体記憶装置のデータ書き込み動作の例を示す図である。読み出しと同様、アクセス<1><3>がバンクユニットBNK0で、アクセス<2><4>がバンクユニットBNK1でそれぞれ処理される。
1.最初のアクセス<1><2>に対して書き込みコマンド/アドレス入力(81)、およびそれぞれのアクセスに対応するデータ入力(82)(83)が完了すると、アクセス<1><2>は即座にメモリアレイの書き込みステージ(W2)に移行する。すなわち、各バンクユニットBNK0,1に対して予約用第2のアドレスレジスタ13aから第1のアドレスレジスタ12aへのアドレス転送、および第1および第2のデータレジスタ54a,14a間のデータ転送(84)が行われ、内部書き込み(85)(86)が開始される。
2.ここで内部書き込み(85)(86)の動作中に次のアクセス予約コマンドの入力(87)とデータ入力(88)(89)がなされ、各バンクユニットBNK0,1の予約用の第2のアドレスレジスタ13aには次に書き込むべきページアドレスが、入出力用の第2のデータレジスタ15aには次に書き込むべきデータがセットされる。
3.さらにステージの自動移行処理の予約コマンド(90)が入力されると、それに伴って外部通知信号(76)はビジー(Busy)状態に遷移する。
また、図6のフラグレジスタ24には”1”がセットされる。なお、上記アクセス予約コマンド(87)と自動移行処理の予約コマンド(90)を兼ねたコマンドを設けてもよく、その場合は一回のコマンド入力で両者を予約することができる。
4.アクセス<1><2>の内部書き込み(85)(86)がともに完了すると、ステージの自動移行(91)が実施される。すなわち、それぞれのバンクユニットBNK0,1において、アドレスレジスタ間およびデータレジスタ間の転送が行われ、アクセス<3><4>の内部書き込み(92)(93)が自動的に開始される。さらに外部通知信号(76)はレディ(Ready)状態に推移する。
5.ホスト装置は上記レディ(Ready)状態を検知、判定し、アクセス<1><2>のデータ書き込みが終了したことを確認する。この際ステータスの読み出しコマンド等を実施し、エラーの無いことを確認することも可能である。
6.アクセスの最後には自動移行処理の予約コマンド(94)のみが入力される。それに伴って外部通知信号(76)はビジー(Busy)状態に遷移し、図6のフラグレジスタ24には”1”がセットされる。
7.アクセス<3><4>の内部書き込み(92)(93)がともに完了すると、ステージの自動移行(95)が実施される。すなわちそれぞれのバンクにおいて、アドレスレジスタ間およびデータレジスタ間の転送が行われる。但しアクセス予約がなされていない場合は、別途設けられたレジスタ設定等に基づいて、次の内部書き込みは行われない。外部通知信号(76)はレディ(Ready)状態に推移する。
8.ホスト装置は上記レディ(Ready)状態を検知、判定し、アクセス<3><4>のデータ書き込みが終了したことを確認する。この際ステータスの読み出しコマンド等を実施し、エラーの無いことを確認することも可能である。
第3実施形態
上記第2の実施形態では、各バンクユニットについて、ステージの移行を同時一括で行った。このやり方は動作がシンプルで、高速読み出しには有効性も高いが、以下の点で不利である。
たとえばフラッシュメモリの書き込みは複数回に分割されて行われ、各処理ごとにベリファイを行って、全セルに書き込みが完了した時点で動作を完了する。したがってページごとに書き込みに要する時間が異なる。ここでステージ移行が一括に行われた場合、メモリアレイの書き込みステージの所要時間は常に最も書き込みの遅いバンクユニットに支配されてしまう。フラッシュメモリの書き込み速度は読み出しに比較して大きく劣るので、さらにこのような無駄が出るのは望ましくない。
また、前述の第2の実施形態では、第2のアドレスレジスタや第2のデータレジスタを各バンクごとに設けている。特にデータレジスタの回路規模は大きいので、並列度を上げるためチップ内を多くのバンクユニットに分割した場合、その占有面積が大きなオーバーヘッドになる。
上述のような課題は、各バンクユニットを独立動作にし、各バンク毎のステージ移行のタイミングに適切なスケジューリングを施せばある程度解消できる。この場合、各バンクユニットに対応したそれぞれのメモリアクセス用コントローラやステージ移行回路、予約フラグレジスタが設置される。
図9は、このような施策を行った、第3の実施形態による半導体記憶装置の構成例を示す図である。
なお、図9においては、理解を容易にするため、図3と同一構成部分は同一符号をもって表している。
本第3の実施形態の半導体記憶装置1BAでは、複数のバンクユニットBNK0b,BNK1b,・・・(本実施形態では2バンクユニット)は、メモリアレイ11b,第1のアドレスレジスタ12a、第2のアドレスレジスタ13a、第1のデータレジスタ14a、メモリアクセスコントローラ16b、ステージ移行回路23b,フラグレジスタ24b、および通知レジスタ26bを、備えている。
そして、半導体記憶装置10Aは、バンクセレクタ27およびアンドゲート29を有している。
たとえば、メモリアレイ11bは、第1のアドレスレジスタ12bに格納されたアドレス内のページアドレス値と、メモリアクセスコントローラ16bの制御に従って、所望のページ領域のデータを第1のデータレジスタ14bに読み出したり、第1のデータレジスタ14bのデータを所望のページ領域に書き込んだりする機能を持つ。
本第3の実施形態では、各バンクユニットBNK0b,BNK1b毎の独立動作が可能であり、たとえばメモリアクセスコントローラ16bやステージ移行回路23b、フラグレジスタ24bが各バンクに設置されている。一方入出力用の第2のデータレジスタ15は各バンクで共有されている。
たとえばステージ移行回路23bは、メモリアクセスコントローラ16bから、バンクユニットBNK0bのメモリアレイ11bがアクセスを完了したことを通知されると、フラグレジスタ24bに設定された予約値を参照し、その値が”1”であれば以下の処理を行って、その値を”0”に戻す。
すなわち、データ読み出し時は、対応するバンクユニットBNK0b,BNK1bに対して以下の操作を施す。
第1のデータレジスタ14bに格納されたデータ群を出力用の第2のデータレジスタ15に転送する。
さらに予約用の第2のアドレスレジスタ13bのアドレス値を第1のアドレスレジスタ12bに転送する。
さらに、メモリアクセスコントローラ16bにアクセス指示を送り、メモリアレイ11bに対して次の読み出し動作を開始させる。
さらに通知レジスタ26bを”1”にする。
また、データ書き込み時は、対応するバンクユニットBNK0b,BNK1bに対して以下の操作を施す。
第2のデータレジスタ15bに格納されたデータ群を第1のデータレジスタ14bに転送する。
さらに、予約用の第2のアドレスレジスタ13bのアドレス値を第1のアドレスレジスタ12bに転送する。
さらに、メモリアクセスコントローラ16bにアクセス指示を送り、メモリアレイ11bに対して次の書き込み動作を開始させる。
さらに通知レジスタ26bを”1”にする。
一方、フラグレジスタ24bが未予約状態、すなわち”0”の場合は、ステージの移行処理を行わず、アクセスが完了した現状態を保ったままで待機する。そしてたとえばフラグレジスタの予約設定を待って、上記ステージの移行を実行する。
また、フラグレジスタ24b)は以下のように予約される。すなわちコマンドレジスタ18bに入力されたコマンド値に従い、それが特定の値の時に”1”にセットされる。またその時同時に通知レジスタ26bは”0”(Busy)にセットされる。
なお、外部通知ピン25は、アンドゲート29における各バンクユニットBNK0b,BNK1bからの通知レジスタ値の論理積(AND)を出力する。すなわち、いずれかのバンクの通知レジスタがビジー(Busy)になれば、ビジー(Busy)状態となる。
図10(A)〜(D)は、このような第3の実施形態における半導体記憶装置の、データ読み出し動作の例を示す図である。本例では2バンク構成を想定しており、アクセス<1><3>がバンクユニットBNK0bで、アクセス<2><4>がバンクバンクユニットBNK1bでそれぞれ処理される。
1.最初のアクセス<1>に対する読み出しコマンドとアドレス入力(101)が完了すると、アクセス<1>は即座にメモリアレイの読み出しステージ(R2)に移行する。
すなわち、バンクユニットBNK0bにおいて、予約用の第2のアドレスレジスタ13bから第1のアドレスレジスタ12bへのアドレス転送(102)が行われ、内部メモリアレイ読み出し(103)が開始される。同様に次のアクセス<2>についても、読み出しコマンドとアドレス入力(104)が完了すると、バンクユニットBNK1bにおいて即座にステージの移行処理(105)が行われ、内部メモリアレイ読み出し(106)が開始される。
2.ここで内部読み出しの動作中に次のアクセス<3>に対する予約コマンドの入力(107)がなされ、バンクユニットBNK0bの予約用アドレスレジスタ13bには、次に読み出すべきページアドレスがセットされる。
3.さらにバンクユニットBNK0bに対してステージの自動移行処理の予約コマンド(108)が入力されると、それに伴って外部通知信号(123)はビジー(Busy)状態に遷移する。
また、バンクユニットBNK0bのフラグレジスタ24bには”1”が予約セットされる。なお、上記アクセス予約コマンド(107)と自動移行処理の予約コマンド(108)を兼ねたコマンドを設けてもよく、その場合は一回のコマンド入力で両者を予約することができる。
4.アクセス<1>の内部読み出し(103)が完了すると、ステージの自動移行(109)が実施される。すなわち、バンクユニットBNK0bにおいてアドレスレジスタ間転送がなされるとともに、第1のデータレジスタ14bのデータが図9の共通入出力用の第2のデータレジスタ15に転送され、アクセス<3>の内部読み出し(110)が自動的に開始される。さらに、外部通知信号(123)はレディ(Ready)状態に推移する。
5.ホスト装置は上記レディ(Ready)状態を検知、判定し、アクセス<1>のデータ出力(111)を実行する。さらにバンクユニットBNK1bに対して次のアクセス<4>の予約コマンド(112)を入力する。
6.アクセス<1>のデータ出力(111)が完了すると、ホスト装置はバンクユニットBNK1bに対してステージの自動移行処理の予約コマンド(113)を入力する。それに伴って外部通知信号(122)はビジー(Busy)状態に遷移する。また、バンクユニットBNK1bのフラグレジスタ24bには”1”が予約セットされる。
ところで,本図の例ではこの時既にバンク1の前読み出し(106)は完了しており、ステージは待機状態になっている。したがって即座にステージ移行処理(114)が実施され、アドレスレジスタ間転送がなされるとともに、第2のデータレジスタ14bのデータが共通入出力レジスタ15に転送され、アクセス<4>の内部読み出し(115)が自動的に開始される。さらに外部通知信号(123)はレディ(Ready)状態に推移する。
7.ホスト装置は上記レディ(Ready)状態を検知、判定し、アクセス<2>のデータ出力(116)を実行する。
8.アクセス<2>のデータ出力(116)が完了すると、ホスト装置はバンクユニットBNK0bに対するアクセスの最後として自動移行処理の予約コマンド(117)のみを入力する。それに伴って外部通知信号(123)はビジー(Busy)状態に遷移し、バンクユニットBNK0bのフラグレジスタ24bには”1”がセットされる。
9.アクセス<3>の内部読み出し(110)が完了すると、ステージの自動移行(118)が実施される。すなわちバンクユニットBNK0bにおいて、アドレスレジスタ間転送がなされるとともに、第1のデータレジスタ14bのデータが共通入出力レジスタ15に転送される。但しアクセス予約がなされていない場合は、別途設けられたレジスタ設定等に基づいて、次の内部読み出しは行われない。外部通知信号(123)はレディ(Ready)状態に推移する。
10.ホスト装置は上記レディ(Ready)状態を検知、判定し、アクセス<3>のデータ出力(119)を実行する。
11.アクセス<3>のデータ出力(119)が完了すると、ホスト装置はバンクユニットBNK1bに対するアクセスの最後として自動移行処理の予約コマンド(120)のみを入力する。それに伴って外部通知信号(123)はビジー(Busy)状態に遷移し、バンクユニットBNK1bのフラグレジスタには”1”がセットされる。
ところで本図の例ではこの時既にバンクユニットBNK1bの前読み出し(115)は完了しており、ステージは待機状態になっている。したがって即座にステージ移行処理(121)が実施され、アドレスレジスタ間転送がなされるとともに、データレジスタのデータが共通入出力レジスタ15cに転送される。但しアクセス予約がなされていない場合は、別途設けられたレジスタ設定等に基づいて、次の内部読み出しは行われない。さらに外部通知信号(123)はレディ(Ready)状態に推移する。
12.ホスト装置は上記レディ(Ready)状態を検知、判定し、アクセス<4>のデータ出力(122)を実行する。
上記第3の実施形態では、入出力用の第2のデータレジスタ15cを二つのバンクユニットで共有しているが、前のバンクのデータを全て出力し終えた後で次のバンクに対してステージ移行を予約することで、複数バンクの出力データがバッティングすることを防止し、安全なデータ出力が可能になっている。このようにステージ移行に対する予約フラグを活用することで、適切にステージ移行をスケジューリングすることができる。
図11は、第3の実施形態における半導体記憶装置のデータ書き込み動作の例を示す図である。読み出しと同様、アクセス<1><3>がバンクユニットBNK0bで、アクセス<2><4>がバンクユニットBNK1bでそれぞれ処理される。
1.最初のアクセス<1>に対して書き込みコマンド/アドレスおよびデータ入力(131)が完了すると、アクセス<1>は即座にバンクユニットBNK0bにおけるメモリアレイ11bの書き込みステージ(W2)に移行する。すなわちバンクユニットBNK0bにおいてアドレスレジスタ間の転送および図9の入出力用共通の第2のデータレジスタ15からバンクユニットBNK0bの第1のデータレジスタ14bへのデータ転送(132)が行われる。さらに内部書き込み(133)が開始される。
2.さらに引き続きアクセス<2>に対して書き込みコマンド/アドレスおよびデータ入力(134)が行われると、アクセス<2>は即座にバンクユニットBNK1bにおけるメモリアレイ11bの書き込みステージ(W2)に移行する。すなわちバンクユニットBNK1bにおいてアドレスレジスタ間の転送および共通の第2のデータレジスタ15cからバンクユニットBNK1bの第1のデータレジスタ14bのデータ転送(135)が行われる。さらに内部書き込み(136)が開始される。
3.ここで内部書き込み(133)(136)の動作中に次のアクセス<3>の予約コマンドおよびデータの入力(137)がなされ、バンクユニットBNK0bの予約用の第2のアドレスレジスタ13bには次に書き込むべきページアドレスが、入出力用共通の第2のデータレジスタ15には次に書き込むべきデータがセットされる。
4.さらにバンクユニットBNK0bに対してステージの自動移行処理の予約コマンド(138)が入力されると、それに伴って外部通知信号(146)はビジー(Busy)状態に遷移する。
また、バンクユニットBNK0bの予約フラグレジスタ24bには”1”がセットされる。なお、上記アクセス予約コマンド(137)と自動移行処理の予約コマンド(138)を兼ねたコマンドを設けてもよく、その場合は一回のコマンド入力で両者を予約することができる。
5.アクセス<1>の内部書き込み(133)が完了すると、ステージの自動移行(139)が実施される。すなわちバンクユニットBNK0bにおいて、アドレスレジスタ間転送および共通の第2のデータレジスタ15cからバンクユニットBNK0bの第1のデータレジスタ14bへのデータ転送が行われる。さらにアクセス<3>の内部書き込み(140)が自動的に開始される。さらに外部通知信号(146)はレディ(Ready)状態に推移する。
6.ホスト装置は上記レディ(Ready)状態を検知、判定し、アクセス<1>のデータ書き込みが終了したことを確認する。この際ステータスの読み出しコマンド等を実施し、エラーの無いことを確認することも可能である。
7.さらにホスト装置より次のアクセス<4>の予約コマンドおよびデータの入力(141)がなされ、バンクユニットBNK1bの予約用の第2のアドレスレジスタ13bには次に書き込むべきページアドレスが、入出力用共通の第2のデータレジスタ15には次に書き込むべきデータがセットされる。
8.さらにバンクユニットBNK1bに対してステージの自動移行処理の予約コマンド(142)が入力されると、それに伴って外部通知信号(146)はビジー(Busy)状態に遷移する。またバンクユニットBNK1bの予約フラグレジスタ24bには”1”がセットされる。
9.アクセス<2>の内部書き込み(136)が完了すると、ステージの自動移行(143)が実施される。すなわちバンクユニットBNK1bにおいて、アドレスレジスタ間転送および共通の第2のデータレジスタ15cからバンクユニットBNK1bの第1のデータレジスタ14bへのデータ転送が行われる。さらにアクセス<4>の内部書き込み(144)が自動的に開始される。さらに外部通知信号(146)はレディ(Ready)状態に推移する。
10.アクセスの最後には自動移行処理の予約コマンド(145)のみが入力される。これはたとえば全バンクのフラグレジスタ24bを”1”にセットする終了判定専用コマンドであり、これに対してはステージの移行は実施されなくても良い。それに伴って外部通知信号(146)はビジー(Busy)状態に遷移する。
11.アクセス<3>および<4>の内部書き込み(140)(144)がともに完了すると、双方のバンクユニットからのレディ(Ready)信号をアンドゲート29においてAND演算した結果として、外部通知信号(146)はレディ(Ready)状態に推移する。
12.ホスト装置は上記レディ(Ready)状態を検知、判定し、アクセス<3>および<4>のデータ書き込みが全て終了したことを確認する。この際ステータスの読み出しコマンド等を実施し、エラーの無いことを確認することも可能である。
上記書き込み手順に沿えば、双方のバンクのメモリアレイは待機することなく、次々と連続的にデータ書き込みを実施する。このようにバンクごとに独立にステージの自動移行を行うことで、データ書き込みを最大の効率で実施することが可能である。このような実施形態は特に書き込みと読み出しで均等な高速化が要求されるハードディスク代替等の用途に適している。
なお、第3の実施形態の回路構成図9では、アドレス予約の第2のアドレスレジスタはバンクごとに設けられているが、上述のアクセス手順に沿う場合、必ず前回アクセスのステージ移行が完了した後で次のコマンド/アドレス入力が行われるので、必ずしもバンクごとに設ける必要はなく、バンク間で共有化しても良い。
逆にたとえばバンク毎に通常のデータレジスタと入出力用のデータレジスタをペアで設け、さらにそれらを独立で動作させれば、回路数は増加するものの、よりスケジューリングは楽になり、読み出し、書き込みともに高速化が容易になる。
また第3の実施形態のようにバンク毎に独立動作を行う場合、外部通知ピンをバンクごとに設けても良い。すなわち図9における通知ピン25をバンク分だけ設け、各バンクの通知レジスタ26b)の値を直接反映させても良い。たとえば、図11のアクセス手順例では、アクセス<3>の自動ステージ移行予約(138)に対してそれが(139)にて実行されてから、アクセス<4>の予約(142)を入力しないと、バンクユニットBNK0bとバンクユニットBNK1bの通知出力が衝突するおそれがある。バンクごとに通知ピンを設ければ、このような制約を回避でき、より柔軟なスケジューリングが可能になる。
このように特にマルチバンク動作については多種多様の組み合わせ形態が考え得るが、上記実施形態はメモリアクセスのパイプライン化に伴う
・自動的なステージ移行処理、
・上記ステージ移行のコマンド予約、
・上記ステージ移行発生時の外部通知、
・マルチバンク処理との組み合わせ
という本発明の構成要件に関する具体的活用例を、その際のデータアクセスの効率化に及ぼす効果とともに述べたものであり、本発明はここに述べられた達成手段のバリエーションに依存するものではない。
また、本発明はフラッシュメモリに限らず、メモリセルレベルのランダムアクセスが遅いあらゆる半導体メモリに適用することができる。
近年、たとえば有機の強誘電体材料を使用した不揮発性メモリ等、安価な新材料の半導体メモリが提案されているが、それらの幾つかはメモリセルのアクセス速度が遅く、NAND型フラッシュメモリと同様に並列処理でそれをカバーすることが試みられている。そのような半導体メモリにも本発明は有効に適用することが可能である。
NAND型フラッシュメモリのアクセス例を示すタイミング図である。 本発明に係る半導体記憶装置のパイプライン処理のイメージを示す図である。 本発明に係る半導体記憶装置の第1の実施形態を示す構成図である。 図3の半導体記憶装置のデータ読み出し動作の例を示す図である。 図3の半導体記憶装置のデータ書き込み動作の例を示す図である。 本発明に係る半導体記憶装置の第2の実施形態を示す構成図である。 図6の半導体記憶装置のデータ読み出し動作の例を示す図である。 図6の半導体記憶装置のデータ書き込み動作の例を示す図である。 本発明に係る半導体記憶装置の第3の実施形態を示す構成図である。 図9の半導体記憶装置のデータ読み出し動作の例を示す図である。 図9の半導体記憶装置のデータ書き込み動作の例を示す図である。
符号の説明
10,10A,10B…半導体記憶装置、11,11a,11b…メモリアレイ、12,12a,12b…第1のアドレスレジスタ、13,13a,13b…第2のアドレスレジスタ、14,14a,14b…第1のデータレジスタ、15,15a…第2のデータレジスタ、16,16b…メモリアクセスコントローラ、17…アドレス/コマンドピン、18,18b…コマンドレジスタ、19,19a…カラムセレクタ、20,20a…カラムアドレスレジスタ、21…入出力(I/O)回路、22…入出力(I/O)ピン、23,23b…ステージ移行回路、24,24b…フラグレジスタ、25…状態通知ピン、26,26b…通知レジスタ、27,28…バンクセレクタ、29…アンドゲート。

Claims (34)

  1. メモリセルが配列されたメモリアレイと、
    上記メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタおよび第2のアドレスレジスタと、
    上記メモリアレイから読み出されたデータを保持する第1のデータレジスタおよび第2のデータレジスタと、
    上記第1のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第1のデータレジスタにデータを読み出す手段と、
    外部から上記第2のアドレスレジスタへアドレスを入力する手段と、
    上記第2のデータレジスタから外部へデータを出力する手段と、
    上記メモリアレイからのデータ読み出しが完了すると内部で自動的に、上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第1のデータレジスタから上記第2のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始する処理手段と
    を有する半導体記憶装置。
  2. あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、
    上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグ値が所定の値の場合にのみ処理を実行する
    請求項1記載の半導体記憶装置。
  3. 状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、上記内部処理の実行に応じてレディ状態になる
    請求項2記載の半導体記憶装置。
  4. 上記処理手段は、上記メモリアレイからのデータ読み出しが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
    請求項2記載の半導体記憶装置。
  5. メモリセルが配列されたメモリアレイと、
    上記メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタおよび第2のアドレスレジスタと、
    上記メモリアレイへ書き込むデータを保持する第1のデータレジスタおよび第2のデータレジスタと、
    上記第1のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第1のデータレジスタのデータを書き込む手段と、
    外部から上記第2のアドレスレジスタへアドレスを、上記第2のデータレジスタへデータを、それぞれ入力する手段と、
    上記メモリアレイへのデータ書き込みが完了すると、内部で自動的に上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第2のデータレジスタから上記第1のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段と
    を有する半導体記憶装置。
  6. あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、
    上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグ値が所定の値の場合にのみ処理を実行する
    請求項5記載の半導体記憶装置。
  7. 状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、上記内部処理の実行に応じてレディ状態になる
    請求項5記載の半導体記憶装置。
  8. 上記処理手段は、上記メモリアレイへのデータ書き込みが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
    請求項6記載の半導体記憶装置。
  9. メモリセルが配列されたメモリアレイと、
    上記メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタおよび第2のアドレスレジスタと、
    上記メモリアレイから読み出されたデータを保持し、上記メモリアレイへ書き込むデータを保持する第1のデータレジスタおよび第2のデータレジスタと、
    上記第1のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第1のデータレジスタにデータを読み出す手段と、
    上記第1のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第1のデータレジスタのデータを書き込む手段と、
    外部から上記第2のアドレスレジスタへアドレスを入力する手段と、
    上記第2のデータレジスタから外部へデータを出力し、外部から上記第2のデータレジスタへデータを入力するする手段と、
    上記メモリアレイからのデータ読み出しが完了すると内部で自動的に、上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第1のデータレジスタから上記第2のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始し、上記メモリアレイへのデータ書き込みが完了すると、内部で自動的に上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第2のデータレジスタから上記第1のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段と
    を有する半導体記憶装置。
  10. あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、
    上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグ値が所定の値の場合にのみ処理を実行する
    請求項9記載の半導体記憶装置。
  11. 状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、上記内部処理の実行に応じてレディ状態になる
    請求項10記載の半導体記憶装置。
  12. 上記処理手段は、上記メモリアレイからのデータ読み出しが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
    請求項10記載の半導体記憶装置。
  13. メモリセルが配列されたメモリアレイと、
    上記メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタと、
    上記メモリアレイから読み出されたデータを保持する第1のデータレジスタと、
    上記第1のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイから上記第1のデータレジスタにデータを読み出すアクセス手段と、
    を含む複数のバンクユニットと、
    上記第1のアドレスレジスタにアドレスを転送可能な第2のアドレスレジスタと、
    上記第1のデータレジスタの保持データが転送される第2のデータレジスタと、
    外部から上記第2のアドレスレジスタへアドレスを入力する手段と、
    上記第2のデータレジスタから外部へデータを出力する手段と、
    上記セルアレイからのデータ読み出しが完了したバンクユニットに対して、内部で自動的に、上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第1のデータレジスタから上記第2のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始する処理手段と
    を有する半導体記憶装置。
  14. あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、
    上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグ値が所定の値の場合にのみ処理を実行する
    請求項13記載の半導体記憶装置。
  15. 状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、少なくともいずれかのバンクユニットにおける上記内部処理の実行に応じてレディ状態となる
    請求項14記載の半導体記憶装置。
  16. 上記処理手段は、いずれかのバンクにおいて上記メモリアレイからのデータ読み出しが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
    請求項14記載の半導体記憶装置。
  17. メモリセルが配列されたメモリアレイと、
    上記メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタと、
    上記メモリアレイへ書き込むデータを保持する第1のデータレジスタと、
    上記第1のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域に第1のデータレジスタのデータを書き込むアクセス手段と、
    を含む複数のバンクユニットと、
    上記第1のアドレスレジスタにアドレスを転送可能な第2のアドレスレジスタと、
    上記第1のデータレジスタに保持データを転送可能な2のデータレジスタと、
    外部から上記第2のアドレスレジスタへアドレスを、上記第2のデータレジスタへデータを、それぞれ入力する手段と、
    上記メモリアレイへのデータ書き込みが完了したバンクユニットに対して、内部で自動的に、上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第2のデータレジスタから上記第1のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段と
    を有する半導体記憶装置。
  18. あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、
    上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグが所定値の場合にのみ処理を実行する
    請求項17記載の半導体記憶装置。
  19. 状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、少なくともいずれかのバンクユニットにおける上記内部処理の実行に応じてレディ状態となる
    請求項18記載の半導体記憶装置。
  20. 上記処理手段は、いずれかのバンクにおいて上記メモリアレイへのデータ書き込みが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
    請求項18記載の半導体記憶装置。
  21. 上記処理手段は、上記内部処理を、各バンクごとに独立したタイミングで実行する
    請求項17記載の半導体記憶装置。
  22. 各バンクユニットごとにフラグレジスタをさらに有し、
    上記処理手段は、各バンクユニットごとの上記内部処理を、あらかじめ入力されたコマンドにより設定された当該フラグレジスタの値を参照し、当該フラグ値が所定値の場合にのみ処理を実行する
    請求項17記載の半導体記憶装置。
  23. メモリセルが配列されたメモリアレイと、
    上記メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタと、
    上記メモリアレイから読み出されたデータを保持し、上記メモリアレイへ書き込むデータを保持する第1のデータレジスタと、
    上記第1のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第1のデータレジスタにデータを読み出し、上記第1のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第1のデータレジスタのデータを書き込むアクセス手段と、
    を含む複数のバンクユニットと、
    上記第1のアドレスレジスタにアドレスを転送可能な第2のアドレスレジスタと、
    上記第1のデータレジスタとデータを転送可能な2のデータレジスタと、
    外部から上記第2のアドレスレジスタへアドレスを入力する手段と、
    上記第2のデータレジスタから外部へデータを出力し、外部から上記第2のデータレジスタへデータを入力する手段と、
    上記セルアレイからのデータ読み出しが完了したバンクユニットに対して、内部で自動的に、上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第1のデータレジスタから上記第2のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始し、上記メモリアレイへのデータ書き込みが完了したバンクユニットに対して、内部で自動的に、上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第2のデータレジスタから上記第1のデータレジスタへのデータ転送を実行し、上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段と
    を有する半導体記憶装置。
  24. あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、
    上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグが所定値の場合にのみ処理を実行する
    請求項23記載の半導体記憶装置。
  25. 状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、少なくともいずれかのバンクユニットにおける上記内部処理の実行に応じてレディ状態となる
    請求項24記載の半導体記憶装置。
  26. 上記処理手段は、いずれかのバンクにおいて上記メモリアレイへのデータ書き込みが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
    請求項24記載の半導体記憶装置。
  27. 上記処理手段は、上記内部処理を、各バンクごとに独立したタイミングで実行する
    請求項23記載の半導体記憶装置。
  28. 各バンクユニットごとにフラグレジスタをさらに有し、
    上記処理手段は、各バンクユニットごとの上記内部処理を、あらかじめ入力されたコマンドにより設定された当該フラグレジスタの値を参照し、当該フラグ値が所定値の場合にのみ処理を実行する
    請求項23記載の半導体記憶装置。
  29. メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタおよび第2のアドレスレジスタと、上記メモリアレイから読み出されたデータを保持する第1のデータレジスタおよび第2のデータレジスタと、を有する半導体記憶装置のアクセス方法であって、
    上記第1のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第1のデータレジスタにデータを読み出し、
    上記メモリアレイからのデータ読み出しが完了すると装置内部で自動的に、上記第2のアドレスレジスタに入力されたアドレスの上記第1のアドレスレジスタへの転送、並びに上記第1のデータレジスタから上記第2のデータレジスタへのデータ転送を実行し、
    上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始する
    半導体記憶装置のアクセス方法。
  30. 上記内部処理は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグ値が所定の値の場合にのみ処理を実行する
    請求項29記載の半導体記憶装置のアクセス方法。
  31. 上記メモリアレイからのデータ読み出しが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
    請求項30記載の半導体記憶装置のアクセス方法。
  32. メモリセルへアクセスするためのアドレスを保持する第1のアドレスレジスタおよび第2のアドレスレジスタと、上記メモリアレイへ書き込むデータを保持する第1のデータレジスタおよび第2のデータレジスタと、を有す半導体記憶装置のアクセス方法であって、
    上記第1のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第1のデータレジスタのデータを書き込み、
    外部から上記第2のアドレスレジスタへアドレスを、上記第2のデータレジスタへデータを、それぞれ入力し、
    上記メモリアレイへのデータ書き込みが完了すると、内部で自動的に上記第2のアドレスレジスタから上記第1のアドレスレジスタへのアドレス転送、並びに上記第2のデータレジスタから上記第1のデータレジスタへのデータ転送を実行し、
    上記第1のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する
    半導体記憶装置のアクセス方法。
  33. 上記内部処理は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグ値が所定の値の場合にのみ処理を実行する
    請求項32記載の半導体記憶装置のアクセス方法。
  34. 上記メモリアレイへのデータ書き込みが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
    請求項33記載の半導体記憶装置のアクセス方法。
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