KR20070090376A - 낸드 플래시 메모리 장치 - Google Patents

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Abstract

본 발명은 낸드 플래시 메모리 장치의 입출력에 관한 것이다. 본 발명에 따른 낸드 플래시 메모리 장치는 복수의 플레인들; 상기 복수의 플레인들에 각각 대응하는 복수의 페이지 버퍼블럭들; 상기 복수의 페이지 버퍼블럭으로/에서 데이터를 전달하거나/입력받는 입출력버퍼 회로; 및 상기 페이지 버퍼블럭들과 상기 입출력 버퍼회로를 제어하는 제어회로를 포함하되, 상기 제어회로는 데이터가 제 1 플레인에 쓰여지는 동안에 읽기 동작이 종료된 제 2 플레인으로부터 읽혀진 데이터가 상기 입출력 버퍼회로에서 제 3 플레인에 쓰여질 로딩하는 데이터와 충돌하지 않도록 상기 페이지 버퍼블럭들 및 상기 입출력 버퍼회로를 제어하는 것을 특징으로 한다. 본 발명에 따른 낸드 플래시 메모리 장치는 프로그램하기 위한 데이터와 읽기 동작을 위한 데이터가 서로 충돌하기 않게 하는 제어회로를 구비하여 다수의 데이터가 프로그램을 마치지 않고도 원하는 데이터를 읽어올 수 있게 된다.
낸드, 플래시, 플레인, 페이지 버퍼

Description

낸드 플래시 메모리 장치{NAND FLASH MEMORY DEVICE}
도 1은 종래의 낸드 플래시 메모리 장치의 데이터에 대한 프로그램 및 읽기 동작에 대한 타이밍도이다.
도 2는 본 발명에 따른 낸드 플래시 메모리 장치를 도시하고 있다.
도 3은 본 발명에 따른 낸드 플래시 메모리 장치의 데이터에 대한 프로그램 및 읽기 동작에 대한 타이밍도이다.
도 4는 본 발명에 따른 낸드 플래시 메모리 시스템에 대한 실시예이다.
도 5는 본 발명에 따른 낸드 플래시 메모리 시스템의 스트리밍 데이터에 대한 프로그램 및 읽기 동작에 대한 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명*
100: 낸드 플래시 메모리 장치 200: 콘트롤러
300: 낸드 플래시 메모리 시스템 400: 호스트
120: 어드레스 디코더 140: 입출력 버퍼
150: 제어 회로 160: 명령 레지스터
180: 메모리 셀 어레이 181~184: 페이지 버퍼
185~188: 플레인
본 발명은 낸드 플래시 메모리 장치에 관한 것으로, 좀 더 구체적으로 낸드 플래시 메모리 장치의 데이터 입출력에 관한 것이다.
비휘발성 메모리인 ROM(Read Only Memory)는 전원을 꺼도 데이터가 소실되지 않고 보존된다. ROM의 종류에는 제조자에 의하여 공장에서 프로그램되는 Mask ROM과 전기적인 프로그래밍과 소거가 반복적으로 가능한 EEPROM(Electrically Erasable Programmable Read-Only Memory)등이 있다.
플래시(Flash) 메모리는 기존 EEPROM의 구성과 동작을 변형한 것으로 그 명칭은 1984년 도시바가 Flash EEPROM이라는 이름으로 논문을 발표한 것에서 유래되었다. 플래시 메모리는 전기적 소거 동작이 원하는 블럭(Block), 섹터(Sector) 혹은 또는 전체 칩(Chip) 단위로 수행된다. 또한 플래시 메모리는 프로그램이 한 개의 비트 단위로도 수행할 수 있도록 아키텍쳐(Architecture)를 구성하고 있다. 플래시 메모리는 기억 단위가 섹터로 분할되어 포맷(Format)되는 디스크 형 보조기억 장치와 그 구조가 유사하다.
플래시 메모리의 아키텍처는 크게 비트 선과 접지선 사이에 셀이 병렬로 배치된 노아(NOR)형 구조와 직렬로 배치된 낸드(NAND)형 구조로 나눌 수 있다.
노아형 구조는 다시 그 변형 구조인 앤드(AND)형, 다이노아(DINOR)형, VGA(Virtual Ground Array)형으로 나눌 수 있다. 노아형 구조는 리드(Read)와 프로그램(Program) 동작을 위한 어드레스 디코딩을 DRAM의 것과 유사하게 구성하고 있 다. 따라서 주변회로가 간단하고 리드 억세스 타임(Read Access Time)이 작은 장점이 있다. 그러나 각 셀마다 비트선의 접촉 전극을 필요로 하기 때문에 낸드형 구조에 비하여 셀 면적이 커지는 단점이 있다.
낸드형 구조는 읽기 동작에 앞서 먼저 해당 블럭을 선택해야 하고, 각 셀이 직렬로 연결되어 동작 저항이 크다. 따라서 낸드형 구조는 읽기 속도가 상대적으로 느린 단점이 있다.
한편 개량된 노아형 구조는 종래의 노아형 구조와 낸드형 구조의 장점을 취한 것으로 복수 개의 셀 트랜지스터를 공통 소스 선과 공통 비트 선 사이에 병렬로 구성하여 비트선의 접촉전극을 생략한 구조이다.
플래시 메모리 제품은 컴퓨터의 메모리 카드 및 디지털 카메라의 화상 데이터 저장 등에 쓰이는 카드형 제품과 컴퓨터의 BIOS(Built-in Operating System)나 이동전화기의 마이크로 코드 저장용으로 쓰이는 단일 칩형 제품으로 구분할 수 있다.
도 1은 종래의 낸드 플래시 메모리 장치의 데이터에 대한 프로그램 및 읽기 동작에 대한 타이밍도이다. 도 1를 참조하면, 낸드 플래시 메모리 장치는 프로그램 동작을 수행하는 중에 있는 마지막 데이터가 완전히 프로그램을 종료하고 나서야 읽기(Read) 동작을 수행하게 된다. 따라서 종래의 낸드 플래시 메모리는 스트리밍데이터와 같은 대량의 데이터를 프로그램하고 있는 중에 데이터를 읽어오기 위해서는 대량의 데이터가 모두 프로그램을 마칠 때까지 기다리는 문제점이 발생하고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 다수의 데이터가 모든 프로그램을 마치지 않고도 필요한 데이터를 읽어올 수 있는 낸드 플래시 메모리 장치를 제공하는데 있다.
본 발명에 따른 낸드 플래시 메모리 장치는 복수의 플레인들; 상기 복수의 플레인들에 각각 대응하는 복수의 페이지 버퍼블럭들; 상기 복수의 페이지 버퍼블럭으로/에서 데이터를 전달하거나/입력받는 입출력버퍼 회로; 및 상기 페이지 버퍼블럭들과 상기 입출력 버퍼회로를 제어하는 제어회로를 포함하되, 상기 제어회로는 데이터가 제 1 플레인에 쓰여지는 동안에 읽기 동작이 종료된 제 2 플레인으로부터 읽혀진 데이터가 상기 입출력 버퍼회로에서 제 3 플레인에 쓰여질 로딩하는 데이터와 충돌하지 않도록 상기 페이지 버퍼블럭들 및 상기 입출력 버퍼회로를 제어하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제어회로는 복수의 플레인들이 쓰기 동작 중인가, 쓰기 동작이 완료되었는가, 읽기 동작 중인가, 혹은 읽기 동작이 완료되었는가를 감지하는 장치를 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 쓰기 동작은 인터리빙(Interleaving) 방식을 이용하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 입출력 버퍼 회로는 데이터가 제 1 플레인에 쓰여지는 동안에 읽기 동작이 종료된 제 2 플레인으로부터 읽혀진 데이터가 상기 입출 력 버퍼회로에서 제 3 플레인에 쓰여질 로딩하는 데이터와 충돌하지 않도록 상기 제 2 플레인으로부터 읽혀진 데이터를 래치해 두는 장치를 더 포함하는 것은 특징으로 한다.
본 발명에 따른 낸드 플래시 메모리 시스템은 낸드 플래시 메모리 장치; 및 상기 낸드 플래시 메모리 장치가 데이터를 저장하면서 동시에 상기 낸드 플래시 메모리 장치에 저장된 데이터를 출력할 수 있게 하는 플래시 콘트롤러를 포함하되, 낸드 플래시 메모리 장치는 복수의 플레인들; 상기 복수의 플레인들에 각각 대응하는 복수의 페이지 버퍼블럭들; 상기 복수의 페이지 버퍼블럭으로/에서 데이터를 전달하거나/입력받는 입출력버퍼 회로; 및 상기 페이지 버퍼블럭들과 상기 입출력 버퍼회로를 제어하는 제어회로를 포함하되, 상기 제어회로는 데이터가 제 1 플레인에 쓰여지는 동안에 읽기 동작이 종료된 제 2 플레인으로부터 읽혀진 데이터가 상기 입출력 버퍼회로에서 제 3 플레인에 쓰여질 로딩하는 데이터와 충돌하지 않도록 상기 페이지 버퍼블럭들 및 상기 입출력 버퍼회로를 제어하는 것을 특징으로 한다.
이 실시에에 있어서, 상기 낸드 플래시 메모리 시스템은 MP3 인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 낸드 플래시 메모리 장치(100)를 도시하고 있다. 도 3를 참조하면, 낸드 플래시 메모리 장치(100)는 어드레스 디코더(120), 입출력 버 퍼회로(140), 제어 회로(150), 명령 레지스터(160) 및 메모리 코어(180)를 포함하고 있다.
어드레스 디코더(120)는 어드레스(Address)을 전달받아 각 동작 모드에서 임의의 워드라인을 선택하고, 선택된 워드라인과 선택되지 않은 워드라인으로 각 동작 모드에 필요한 전압을 각각 전달한다.
입출력 버퍼회로(140)는 데이터 버스(IOx)와 연결되어 있으며 메모리 코어(180)에서 입출력되는 데이터를 래치하고 있다.
제어 회로(150)는 메모리 코어(180)의 페이지 버퍼의 상태에 대한 정보와 명령 레지스터(160)에서 전달된 명령어를 입력받아 입출력 버퍼회로(140)를 제어한다. 제어 회로(150)는 메모리 코어(180)에 프로그램이 진행되는 동안에 이를 중지하지 않고 읽기 동작을 수행하기 위해서 입출력 버퍼회로(140)에 데이터 충돌이 발생하지 않게 한다. 이러한 목적을 달성하기 위해서 제어 회로(150)는 하드웨어적으로 입출력 버퍼회로(140)에서 입출력되는 데이터들이 충돌되지 않도록 하는 제어 로직을 포함하고 있다. 제어 회로(150)는 데이터가 제 1 플레인(Plane0)에 쓰여지는 동안에 읽기 동작이 종료된 제 2 플레인(Plane1)으로부터 읽혀진 데이터가 입출력 버퍼회로(140)에서 제 3 플레인(Plane3)에 쓰여질 로딩하는 데이터와 충돌하지 않도록 페이지 버퍼블럭들(PB0~PB3) 및 입출력 버퍼회로(140)를 제어하는 것을 특징으로 한다.
명령 레지스터(160)는 외부 제어 신호들(/CE,/WE,/RE,ALE,CLE)를 입력받아 동작 상태를 결정하는 명령어를 어드레스 디코터(120)와 제어 회로(150)에 전달한 다.
메모리 코어(180)는 데이터 정보가 저장되는 공간이다. 도 2를 참조하면, 메모리 코어(180)는 페이지 버퍼블럭들(Page Buffer;181~184)와 플레인들(Plane;185~188)을 포함하고 있다.
페이지 버퍼블럭들(181~184)은 읽기 동작할 때 선택된 플레인들(185~188)에 저장된 데이터를 감지 및 래치한다. 페이지 버퍼블럭들(181~184)는 프로그램 동작할 때 입출력 버퍼(160)에서 전달되는 프로그램 데이터를 래치하고, 래치된 데이터를 선택된 플레인에 프로그램한다.
플레인들(185~188)은 데이터가 저장되는 곳으로 도 2에 도시되어 있지 않지만 열들 또는 비트라인들에 각각 대응하는 복수의 셀 스트링들(Cell String)을 포함하고 있다. 각 셀 스트링은 스트링 선택 트랜지스터(String Select Transister), 그라운드 선택 트랜지스터(Ground Select Transister), 및 선택 트랜지스터들 사이에 직렬 연결되는 복수의 메모리 셀들(혹은 메모리 셀 트랜지스터들)을 포함하고 있다.
본 발명에 따른 플래시 메모리 시스템(300)의 데이터를 읽기 동작은 다음과 같다. 따라서 본 발명에 따른 플래시 메모리 시스템은 프로그램 동작이 진행하는 동안에도 읽기 동작을 할 수 있게 된다.
도 3는 본 발명에 따른 낸드 플래시 메모리 장치의 데이터에 대한 프로그램 및 읽기동작에 대한 타이밍도이다. 본 발명에 따른 낸드 플래시 메모리 장치(100)는 네개의 플레인들(Plane0~Plane3)을 포함하고 있다. 도 2와 도 3을 참조하면, 제 1 플레인(Plane0)의 데이터에 대한 프로그램 및 읽기 동작은 다음과 같다.
플래시 메모리 장치(100)의 플레인들(Plane0~Plane3)은 일정한 간격으로 프로그램 명령(P)에 해당하는 데이터를 순차적으로 로딩하고 있다. 플래시 메모리 장치(100)는 제 1 플레인(Plane0)에 프로그램을 시작하라는 명령(P)를 전달받아 페이저 버퍼(PB0)에 데이터를 로딩한다. 데이터 로딩인 끝난 후, 플레인에 프로그램을 시작하게 된다. 제 1 플레인(Plane0)에 대한 프로그램 동작이 종료된 후, 플래시 메모리 장치(100)는 제 1 플레인(Plane0)에 대한 프로그램 동작이 종료되었다는 정보를 저장해 둔다. 이러한 정보는 플래시 메모리 시스템(300)의 플래시 콘트롤러(200)에 전달된다. 이때 플래시 메모리 시스템(300)은 언제든지 제 1 플레인(Plane0)에 대한 읽기 동작을 수행할 수 있게 된다. 플래시 콘트롤러(200)으로부터 제 1 플레인(Plane0)에 대한 읽기 동작에 대한 명령(R)이 전달되면, 플래시 메모리 장치(100)의 페이지 버퍼(PB0)는 제 1 플레인(Plane0)으로부터 저장된 데이터를 로딩하여 입출력 버퍼회로(140)에 전달한다. 입출력 버퍼회로(140)에 전달된 데이터는 입출력 버스(IOx)를 통하여 외부로 전달되어 읽기동작을 종료하게 된다.
도 3에서 보았듯이 다른 플레인들(Plane1,Plane2,Plane3)이 프로그램을 하는 도중에라도, 제 1 플레인(Plane0)이 프로그램이 종료되었다면 언제든지 제 1 플레인(Plane0)에 대한 데이터를 읽어 올 수 있게 된다.
플래시 메모리 장치(100)의 제어 회로(150)는 각각의 페이지 버퍼(PB0,PB1,PB3) 상태를 감지하여 다른 플레인들에서 프로그램 동작을 수행하고 있더라도 프로그램 동작을 멈추지 않고, 프로그램 동작이 이미 완료된 플레인의 데이터 를 읽어 오도록 입출력 버퍼회로(140)를 제어하게 된다.
플래시 메모리 장치(100)의 입출력 버퍼회로(140)는 프로그램하는 데이터와 읽기 데이터가 충돌하는 것을 피하기 위하여 충돌이 예상되는 읽기 데이터를 잠시 래치할 수 있는 장치를 더 구비할 수 있다.
도 4는 본 발명에 따른 낸드 플래시 메모리 시스템에 대한 실시예이다. 낸드 플래시 메모리 시스템(300)은 낸드 플래시 메모리 장치(100) 및 플래시 콘트롤러(200)를 포함하고 있다.
낸드 플래시 메모리 시스템(300)은 예를들어 플래시 메모리 장치(100)를 포함한 MP3 플레이어일 수 있다. 호스트(400)는 메모리 시스템(300)을 통하여 원하는 동작을 명령한다. 여기서 호스트(400)는 퍼스널 컴퓨터가 될 수 있다. 메모리 시스템(300)이 MP3 플레이어일 경우 퍼스널 컴퓨터는 MP3 플레이어에 음원을 다운로드 받거나 혹은 업로드하도록 명령하게 된다. 본 발명에 따른 낸드 플래시 메모리 시스템은 음원을 다운로드 받으면서 음원을 읽어 재생할 수 있게 한다.
플래시 콘트롤러(200)는 호스트(400)로부터 명령을 받아 제어 신호(Control Signal) 및 데이터(IOx)를 낸드 플래시 메모리 장치(100)에 전달한다. 여기서 데이터(IOx)는 제어 신호(Control Sinal)에 따라 명령어(CMD), 데이터(Data) 혹은 어드레스(Address)가 된다.
도 5는 낸드 플래시 메모리 시스템의 스트리밍 데이터에 대한 프로그램 및 읽기 동작에 대한 타이밍도이다. 도 5를 참조하면, 플래시 메모리 장치(100)의 플레인들(Plane0~Plane3)은 일정한 간격으로 계속하여 프로그램을 수행하고 있다. 도 5를 참조하면, 각 플레인들(Plane0~Plane3)에 대한 제 1 차 프로그램이 완료된 후 제 2차 프로그램을 할 때, 플래시 메모리 시스템(300)은 읽기 동작을 하고 있다.
따라서 플래시 콘트롤러(200)는 낸드 플래시 메모리(100)의 페이저 버퍼들의 상태를 감지하여 프로그램 동작이 종료된 플레인에 대하여는 데이터를 읽어올 수 있도록 제어 신호(Control Signal) 및 데이터(IOx)를 전달한다. 낸드 플래시 메모리 장치(100)는 전달된 제어 신호(Control Signal) 및 데이터(IOx)에 따라 해당 플레인에 대하여 데이터를 출력하거나 데이터를 입력 받는다. 플래시 콘트롤러(200)는 플래시 메모리 장치(100)의 페이저 버퍼의 상태를 감지하여 프로그램이 완료된 플레인에서 데이터를 읽어 올 수 있게 한다. 도 5을 참조하면, 이러한 플래시 콘트롤러(200)는 프로그램 데이터(W)와 읽기 데이터(R)이 서로 충돌이 일어나지 않도록 제어하는 신호를 플래시 메모리 장치(100)에 전달한다.
플래시 메모리 장치(100)는 스트리밍 프로그램 동작 중에 데이터 읽기 동작을 하기 위해서, 각각의 플레인별로 상태를 점검하는 장치를 더 포함하고 있어야 한다. 또한 플래시 콘트롤러(200)는 각각의 플레인의 상태를 점검하여, 플레인이 준비되고 입출력 버스(IOx)가 준비되어 있는 상태에서 명령어와 어드레스를 전달하게 된다. 스트리밍 프로그램 동작 중에 읽기 동작을 동시에 수행하기 위해서는 최적화된 데이터 관리를 필요로 하게 된다. 데이터를 복수의 플레인들에 나누어 플로그램하기 때문에 이를 위한 소프트웨어적인 데이터 관리가 필요하다. 또한 불량 블럭이 발생하여 본 발명의 효율성이 떨어지는 것을 막기 위해서 소프트웨어적인 데이터관리가 필요하다.
상술한 바와 같이 복수의 플레이 구조에서 스트리밍 프로그램 동작을 수행하는 중에 읽기 동작을 가능하게 하기 위해서 각각의 플레인들이 프로그램 동작을 수행중인지 아니면 이미 완료되었는지를 알기 위한 상태를 점검하는 장치가 필요하다. 추가로 본 발명의 효율성을 높이기 위해 프로그램 동작할 때 소프트웨어적으로 복수의 플레인 프로그램을 가능하도록 해야 한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 낸드 플래시 메모리 장치는 프로그램하기 위한 데이터와 읽기 동작을 위한 데이터가 서로 충돌하기 않게 하는 제어회로를 구비하여 다수의 데이터가 프로그램을 마치지 않고도 원하는 데이터를 읽어올 수 있게 된다.

Claims (6)

  1. 복수의 플레인들;
    상기 복수의 플레인들에 각각 대응하는 복수의 페이지 버퍼블럭들;
    상기 복수의 페이지 버퍼블럭으로/에서 데이터를 전달하거나/입력받는 입출력버퍼 회로; 및
    상기 페이지 버퍼블럭들과 상기 입출력 버퍼회로를 제어하는 제어회로를 포함하되,
    상기 제어회로는 데이터가 제 1 플레인에 쓰여지는 동안에 읽기 동작이 종료된 제 2 플레인으로부터 읽혀진 데이터가 상기 입출력 버퍼회로에서 제 3 플레인에 쓰여질 로딩하는 데이터와 충돌하지 않도록 상기 페이지 버퍼블럭들 및 상기 입출력 버퍼회로를 제어하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어회로는 복수의 플레인들이 쓰기 동작 중인가, 쓰기 동작이 완료되었는가, 읽기 동작 중인가, 혹은 읽기 동작이 완료되었는가를 감지하는 장치를 더 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 쓰기 동작은 인터리빙(Interleaving) 방식을 이용하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 입출력 버퍼 회로는 데이터가 제 1 플레인에 쓰여지는 동안에 읽기 동작이 종료된 제 2 플레인으로부터 읽혀진 데이터가 상기 입출력 버퍼회로에서 제 3 플레인에 쓰여질 로딩하는 데이터와 충돌하지 않도록 상기 제 2 플레인으로부터 읽혀진 데이터를 래치해 두는 장치를 더 포함하는 것은 특징으로 하는 낸드 플래시 메모리 장치.
  5. 낸드 플래시 메모리 장치; 및
    상기 낸드 플래시 메모리 장치가 데이터를 저장하면서 동시에 상기 낸드 플래시 메모리 장치에 저장된 데이터를 출력할 수 있게 하는 플래시 콘트롤러를 포함하되,
    상기 낸드 플래시 메모리 장치는,
    복수의 플레인들;
    상기 복수의 플레인들에 각각 대응하는 복수의 페이지 버퍼블럭들;
    상기 복수의 페이지 버퍼블럭으로/에서 데이터를 전달하거나/입력받는 입출력버퍼 회로; 및
    상기 페이지 버퍼블럭들과 상기 입출력 버퍼회로를 제어하는 제어회로를 포함하되, 상기 제어회로는 데이터가 제 1 플레인에 쓰여지는 동안에 읽기 동작이 종 료된 제 2 플레인으로부터 읽혀진 데이터가 상기 입출력 버퍼회로에서 제 3 플레인에 쓰여질 로딩하는 데이터와 충돌하지 않도록 상기 페이지 버퍼블럭들 및 상기 입출력 버퍼회로를 제어하는 것을 특징으로 하는 낸드 플래시 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 낸드 플래시 메모리 시스템은 MP3 인 것을 특징으로 하는 낸드 플래시 메모리 시스템.
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KR (1) KR20070090376A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190002359A (ko) * 2017-06-29 2019-01-08 에스케이하이닉스 주식회사 다중 리드 동작을 지원하는 메모리 디바이스
US11392326B2 (en) 2020-07-23 2022-07-19 SK Hynix Inc. Memory device and method of operating the memory device
US11514976B2 (en) 2020-12-08 2022-11-29 SK Hynix Inc. Memory device having planes

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