JP7041654B2 - メモリ内積和演算のためのnandブロックアーキテクチャ - Google Patents
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Description
a)ビット線BL(i)に結合されたストリング選択線SSL(j)上の、NANDストリングの列C(i)のNANDブロックのレベルL(k)のセル内に積項X(i)×W(i)の係数データw(i、j)を、iは1からB、jは1からS、kは選択されたワード線レベルに等しい場合に、記憶する。
b)入力X(i)をビット線BL(1)~BL(B)に、ストリング選択電圧をストリング選択線SSL(1)~SSL(S)に、ワード線計算電圧を選択されたワード線レベルのセルに、(同時にまたは検出のためにセルにバイアスをかけるために時間的に重なる組み合わせで)印加する。
c)NANDブロックのためのソース線上のビット線BL(1)~BL(B)に接続されたNANDストリングの列C(1)~C(B)を通る電流を組み合わせる。
d)積和を表す出力信号を生成するためにソース線上の電流の大きさを検出する。
Claims (20)
- 対応するソース線を各NANDブロックに有する複数のNANDブロックであって、前記複数のNANDブロック内の特定のNANDブロックは、複数のビット線の組と、前記特定のブロックの対応する前記ソース線との間に配置されたNANDストリングを含み、前記各NANDブロックは、複数の列および複数の行のNANDストリングを含む前記複数のNANDブロックと、
前記複数のNANDブロックに結合された前記複数のビット線の組に入力信号を印加する入力回路と、
前記NANDブロック内の前記複数の列および複数の行のNANDストリングによって共有されるソース線に結合された検出回路を有し、前記複数のビット線の組から選択されたNANDブロック内の前記複数の列および複数の行のNANDストリングを通る前記選択されたNANDブロック内の前記ソース線上の前記複数の列および複数の行のNANDストリングの電流の合計を検出する前記検出回路と、
を有する回路。 - 前記複数のビット線の組を含む前記複数のNANDブロックに結合された複数のビット線を含み、
前記入力回路は、前記複数のビット線内のビット線に結合されたページバッファを含む、
請求項1に記載の回路。 - 前記複数のビット線の中のそれぞれのビット線に結合されたNANDストリングをプログラムするための手段を含む、請求項2に記載の回路。
- 前記複数のNANDブロック内のNANDブロックは、
その複数のビットラインの組とそのソース線との間の複数のNANDストリングであって、前記NANDストリングを、前記複数のビット線の組内の対応するビット線と、直列に配置された複数のメモリセルと、に選択的に接続するストリング選択スイッチを有し、当該複数のビット線の組内のビット線は、前記複数のNANDストリング内のNANDストリングの組のそれぞれに結合する前記NANDストリングと、
前記NANDブロックの対応するワード線レベル内のメモリセルのゲートに結合されたワード線と、
前記複数のNANDストリング内のNANDストリングの対応する行においてストリング選択スイッチのゲートに結合されたストリング選択線と、
を有する請求項1~3いずれか一項に記載の回路。 - 前記NANDブロックについて、前記複数のビット線の組はB個のメンバーを含み、前記NANDブロックは少なくともS個のメンバーを有するストリング選択線の組を含み、
ストリング選択ドライバは、前記NANDブロックの列内のS個のNANDストリングを、前記複数のビット線の組のそれぞれに接続するように動作可能であり、
前記NANDブロックの前記ソース線上の電流は、B個の積項の合計であり、各積項は、前記複数のビット線の組内の1の前記ビット線上の入力信号と、当該1のビット線に接続されたS個のNANDストリングのコンダクタンスの積の関数である請求項4に記載の回路 - 前記入力回路は、前記所定のNANDブロックのビット線に並列に入力データを印加する1組のビット線ドライバを含み、
前記検出回路は、対応するソース線上の出力データを検出するマルチビットセンス増幅器を含む請求項1~5いずれか一項に記載の回路 - 前記複数のNANDブロック内の各NANDブロックは、計算モード入力および出力を有し、それぞれが記憶モード入力および出力を有し、
さらに、前記複数のNANDブロックの前記計算モード入力および出力、および記憶モード入力および出力に接続されるバスシステムを有する請求項1~6いずれか一項に記載の回路。 - 前記複数のNANDブロック内の所定のNANDブロックの記憶モード入力は、前記所定のNANDブロックのビット線を介してデータを読み書きするページバッファ回路を含む請求項7に記載の回路。
- 前記複数のNANDブロック内のブロックはそれぞれ、
B列およびS行のNANDストリングと、L個のレベルのメモリセルと、を含むB×S個のNANDストリングであって、B、SおよびLは整数であり、L個のレベルの各レベルにおいて直列なL個のメモリセルを含む前記NANDストリングと、
B個のビット線の組の対応するビット線に結合されるB列の各列のS個のNANDストリングの組と、
S個のストリング選択線の組内の対応するストリング選択線に結合されたS行内の各行におけるB個のNANDストリングの組内のストリング選択スイッチと、
前記L個のレベル内の対応する1または複数のワード線に動作可能に結合された前記L個のレベルの各レベルにおけるB×S個のメモリセルの組と、
前記ブロック内の前記B×S個のNANDストリングに動作可能に結合されたソース線と、
を有する請求項1~8いずれか一項に記載の回路。 - パイプライン方式で前記複数のNANDブロックを動作させるコントローラを含む、請求項1~9いずれか一項に記載の回路。
- B列およびS行のNANDストリングと、L個のレベルのメモリセルとを含み、B、SおよびLは整数であり、前記NANDストリングは、前記L個のレベルの各レベルにおいて直列なL個のメモリセルを含む、NANDストリングのブロックと
B列の各列のS個のNANDストリングに結合されたB個のビット線と、
S行内の各行のB個のNANDストリングに結合されたS個のストリング選択線と、
L個のレベルの各レベルのB×S個のメモリセルに動作可能に結合されたW個のワード線と、
前記ブロック内のNANDストリングに動作可能に結合されたソース線と、
複数のストリング選択線上のNANDストリングを対応するビット線に同時に接続するストリング選択電圧を供給するためにS個のストリング選択線に結合されたストリング選択線ドライバと、
選択されたレベルの1または複数のワード線にワード線電圧を印加するように結合されたワード線ドライバと、
入力データ信号を複数の前記B個のビット線に印加するために前記B個のビット線内のビット線に結合された複数のビット線ドライバと、
前記ソース線に結合された電流検出回路と、
を有する回路。 - プログラムモードで前記ブロック内の前記NANDストリングをプログラムするために入力データ信号を印加するために、前記B個のビット線内のビット線に動作可能に結合されたページバッファを含む、請求項11に記載の回路。
- ビット線BL(i)に結合されたストリング選択線SSL(j)上の、NANDストリングの列C(i)のNANDブロックのレベルL(k)のセル内に積項X(i)×W(i)の係数データw(i、j)を、iは1からB、jは1からS、kは選択されたワード線レベルに等しい場合に、記憶すし、
入力X(i)をビット線BL(1)~BL(B)に、ストリング選択電圧をストリング選択線SSL(1)~SSL(S)に、ワード線計算電圧を選択されたワード線レベルのセルに、同時に印加し、
NANDブロックのためのソース線上のビット線BL(1)~BL(B)に接続されたNANDストリングの列C(1)~C(B)を通る電流を組み合わせ、
積和を表す出力信号を生成するためにソース線上の電流の大きさを検出する、
積和のインメモリ計算方法。 - 集積回路内の複数の積和アクセラレータタイルを含み、
各タイルは、
それぞれが入力および出力を有し、各NANDブロックは、複数の列および複数の行のNANDストリングを含む複数のNANDブロックと、
対応する前記NANDブロック内の前記複数の列および複数の行のNANDストリングにそれぞれ結合され、前記NANDブロック内の前記複数の列および複数の行のNANDストリングによって共有されるソース線上の前記複数の列および複数の行のNANDストリングの電流の合計が前記タイルによって検出される複数のソース線と、
入力および出力に接続されたデータ経路と、
前記複数の積和アクセラレータタイルの前記データ経路に結合された前記集積回路上のタイル間バスシステムと、
前記タイル間バスシステムに結合された集積回路上の入力/出力回路と、
を有する回路。 - 前記複数のタイル間のデータフローを制御するシーケンサロジックを含む、請求項14に記載の回路。
- 各タイルは、
前記複数のNANDブロックに結合された複数のビット線を含み、
前記複数のビット線内のビット線に結合された入力ドライバと、
前記複数のソース線内のソース線に結合されたセンス増幅器と、
前記複数のビット線内のビット線に結合されたページバッファと、
を有する請求項14又は15に記載の回路。 - 各タイルは、
前記複数のNANDブロックに接続された複数のビット線を含み、前記複数のビット線内の複数のビット線の組は、前記複数のNANDブロックのそれぞれに結合され、
前記複数のNANDブロック内のNANDブロックは、
その複数のビット線の組とそのソース線との間の複数のNANDストリングであって、当該複数のビット線の組内の対応するビット線と、直列に配置されたメモリセルと、にNANDストリングを選択的に接続するストリング選択セルを有するNANDストリングを有し、当該複数のビット線の組のビット線は、前記複数のNANDストリングのNANDストリングの組のそれぞれに結合され、
前記複数のNANDブロック内のNANDブロックは、
前記NANDブロックの対応するワード線レベル内のメモリセルのゲートに結合されたワードラインと、
前記複数のNANDストリング内のNANDストリングの対応する行内のストリング選択セルのゲートに結合されたストリング選択線と、
を有する請求項14又は15に記載の回路。 - 前記NANDブロックについて、前記複数のビット線の組はB個のメンバーを含み、前記NANDブロックは少なくともS個のメンバーを有するストリング選択線の組を含み、
ストリング選択ドライバは、前記NANDブロックの列内のS個のNANDストリングを、前記複数のビット線の組内のビット線のそれぞれに接続するように動作可能であり、
前記ソース線上の電流は、B個の積の合計であり、各積項は、前記複数のビット線の組内の1の前記ビット線上の入力信号と、当該1のビット線に接続されたS個のNANDストリングのコンダクタンスの積の関数である請求項17に記載の回路。 - 各タイル内の前記複数のNANDブロック内の所定のNANDブロックの入力は、前記所定のNANDブロックのビット線に並列に入力データを印加する1組のビット線ドライバを含み、
前記複数のNANDブロック内の所定のNANDブロックの出力は、前記所定のNANDブロックのソース線上の出力データを検出するマルチビットセンス増幅器を含む、請求項14~18いずれか一項に記載の回路。 - 各タイルについて、前記複数のNANDブロック内のブロックはそれぞれ、
B列およびS行のNANDストリングと、L個のレベルのメモリセルと、を含むB×S個のNANDストリングであって、B、SおよびLは整数であり、L個のレベルの各レベルにおいて直列なL個のメモリセルを含む前記NANDストリングと、
B個のビット線の組の対応するビット線に結合されるB列の各列のS個のNANDストリングの組と、
S個のストリング選択線の組内の対応するストリング選択線に結合されたS行内の各行におけるB個のNANDストリングの組内のストリング選択スイッチと、
前記L個のレベル内の対応する1または複数のワード線に動作可能に結合された前記L個のレベルの各レベルにおけるB×S個のメモリセルの組と、
前記ブロック内の前記B×S個のNANDストリングに動作可能に結合されたソース線と、
を有する請求項14~19いずれか一項に記載の回路。
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