KR102179899B1 - 뉴로모픽 시스템 및 그 구현 방법 - Google Patents

뉴로모픽 시스템 및 그 구현 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 뉴로모픽 시스템 구현 방법은: 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 곳에 배치된 복수의 메모리 셀들 중, 제 1 상태에 있는 타겟 셀들이 연결된 적어도 하나의 선택된 비트 라인에 인가되는 전압을 단계적으로 증가시키는 단계; 상기 적어도 하나의 선택된 비트 라인에 연결된 셀들 중 상기 제 1 상태에 있는 타겟 셀들을 제외한 제 2 상태에 있는 비선택 셀들에 연결된 비선택 워드 라인들에 인가되는 전압들을 단계적으로 증가시켜 뉴런 스파이킹 펄스들을 발생시키는 단계; 및 상기 뉴런 스파이킹 펄스들 중 임의로 선택된 제 1 및 제 2 뉴런 스파이킹 펄스들을 제 1 및 제 2 메모리 셀들을 포함하는 시냅틱 회로로 시차를 두고 입력하여 STDP(Spike-Timing Dependent Plasticity) 알고리즘을 구현하는 단계를 포함한다. 본 발명에 따르면, 상 변화 메모리 소자들만으로 뉴런 스파이킹, STDP 및 이들을 포함하는 뉴로모픽 시스템을 구현할 수 있어 메모리 장치의 저전력화 및 고집적화를 도모할 수 있다.

Description

뉴로모픽 시스템 및 그 구현 방법{NEUROMOPHIC SYSTEM AND CONFIGURATION METHOD THEREOF}
본 발명은 불휘발성 메모리 장치 및 그것을 이용한 뉴로모픽 시스템(Neuromorphic System)을 구현하는 방법에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 크게 휘발성 메모리 장치(Volatile Memory Device)와 불휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
고집적 및 대용량을 실현할 수 있는 불휘발성 메모리 장치로써 플래시 메모리가 대표적이다. 그 외에, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM; FRAM), TMR(Tunneling magneto-resistive) 막을 이용한 마그네틱 램(Magnetic RAM; MRAM), 칼코겐 혼합물(Chalcogenide alloys)을 이용한 상 변화 메모리 장치(Phase change memory device) 그리고 저항성 물질막을 데이터 저장매체로 사용하는 저항성 램(Resistive RAM; RRAM) 등이 있다.
상 변화 메모리 셀은 상이한 전기적인 독출 특성들을 나타내는 다른 구조적인 상태들(Structured states) 사이에서 전기적으로 바뀔 수 있는 물질을 이용한다. 예를 들면, 게르마늄ㆍ안티몬ㆍ텔루르 혼합물(GST)인 칼코겐 물질(Chalcogenide material)(이하, "GST 물질"이라 칭함)로 만들어진 메모리 장치들이 알려져 있다. GST 물질은 비교적 높은 저항율(Resistivity)을 나타내는 비결정 상태(Amorphous state)와 비교적 낮은 저항율을 나타내는 결정 상태(Crystalline state)를 갖는다. 즉, 상 변화 메모리 셀은 GST 물질을 가열함으로써 결정 상태 또는 비결정 상태 각각 대응하는 데이터가 기입된다. 가열의 크기 및 기간은 GST 물질이 비결정 또는 결정 상태로 남아있는 지의 여부를 결정한다. 높은 그리고 낮은 저항율들은 기입된 논리 값들 '1' 및 '0'을 나타내며, 이는 GST 물질의 저항율을 측정함으로써 감지될 수 있다.
뉴로모픽 시스템(Neuromorphic System)이란 인간의 뇌를 구성하는 뉴런을 여러 소자들을 이용하여 구현함으로써, 뇌가 데이터를 처리하는 것을 모방한 시스템을 말한다.
도 1은 뉴런이 외부 신호를 수신하는 과정 및 수신된 신호를 증폭하여 인접한 뉴런으로 전달하는 과정을 도시한 도면이다. 전기적 펄스 형태의 신호인 시냅스 전위(Synapse Potential, Vsyn)가 시냅스전 뉴런(Pre-Synapse Neuron)의 수상돌기(Dendrite)를 통해 입력된다. 이때, 시냅스 전위들의 합이 임계 전위(Vth) 보다 크면, 활동 전위(Action Potential, Vact)를 발생시켜 시냅스후 뉴런(Post-Synapse Neuron)으로 신호를 전달한다. 이를 뉴런 스파이킹(Neuron Spiking)이라 일컫는다.
도 2는 시냅스전 및 시냅스후 뉴런의 전압을 도시한 도면이고, 도 3은 STDP(Spike-Timing Dependent Plasticity) 알고리즘을 도시한 도면이다.
STDP란 뉴런의 여러 기능 중 기억과 학습에 결정적 역할을 하는 뉴런간의 시냅스 연결 강도를 지배하는 기본 알고리즘이다. 전술된 과정을 통해 발생한 뉴런 스파이킹이 시냅스후 뉴런(Post-Synapse Neuron)에 입력된다. 인간의 뇌의 학습과 기억을 결정하는 시냅스의 연결 강도는 시냅스전 뉴런의 전압(Action Potential)과 시냅스후 뉴런의 전압(Synaptic Potential 혹은 Action Potential) 사이의 시차에 의해 결정된다. 이때, 시차가 음인 경우 시냅스 강도가 약해지는 LTD(Long-Term Depression) 현상이 발생하고, 시차가 양인 경우 시냅스 강도가 강해지는 LTP(Long-term Potentiation) 현상이 발생한다.
반도체 소자를 사용하여 뉴런 스파이킹(Neuron Spiking) 및 STDP를 구현하는 경우 종래에는 CMOS 로직을 사용하여 구현하였으나, 소비 전력이 크고 하나의 시냅스 소자를 구현하는데 넓은 면적이 필요하므로 고집적화하는데 어려움이 있다.
본 발명의 목적은 불휘발성 메모리 장치, 특히 상 변화 메모리 장치를 이용하여 뉴런 스파이킹 및 STDP를 구현하는 뉴로모픽 시스템을 제공하는데 있다.
본 발명의 실시 예에 따른 뉴로모픽 시스템에 있어서 뉴런 스파이킹 펄스들을 발생시키는 방법은, 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 곳에 배치된 복수의 메모리 셀들 중, 제 1 상태에 있는 타겟 셀들이 연결된 적어도 하나의 선택된 비트 라인에 인가되는 전압을 단계적으로 증가시키는 단계; 및 상기 적어도 하나의 선택된 비트 라인에 연결된 셀들 중 상기 제 1 상태에 있는 타겟 셀들을 제외한 제 2 상태에 있는 비선택 셀들에 연결된 비선택 워드 라인들에 인가되는 전압들을 단계적으로 증가시키는 단계를 포함한다.
실시 예로써, 상기 전압 및 상기 전압들을 증가시키는 단계들에 앞서, 상기 적어도 하나의 선택된 비트 라인을 제외한 비선택 비트 라인들에 연결된 셀들을 제 1 상태로 만드는 단계를 더 포함할 수 있다.
다른 실시 예로써, 상기 타겟 셀들이 연결된 선택된 워드 라인들로 상기 뉴런 스파이킹 펄스들이 출력되는지 여부를 검출하는 단계를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 비선택 워드 라인들에 인가되는 상기 전압들의 크기는 상기 적어도 하나의 선택된 비트 라인에 인가되는 상기 전압의 크기 및 상기 적어도 하나의 선택된 비트 라인에 연결된 상기 비선택 셀에서의 전압 강하의 합보다 클 수 있다.
또 다른 실시 예로써, 상기 제 1 상태 및 상기 제 2 상태는 서로 다른 상태일 수 있다.
또 다른 실시 예로써, 상기 메모리 셀들은 상 변화 메모리 셀들일 수 있다.
또 다른 실시 예로써, 상기 제 1 상태는 상기 복수의 메모리 셀들에 포함된 상 변화 물질이 비정질 상태이고, 상기 제 2 상태는 상기 상 변화 물질이 결정질 상태일 수 있다.
본 발명의 실시 예에 따른 제 1 메모리 셀 및 제 2 메모리 셀이 포함된 시냅틱 회로를 포함하는 뉴로모픽 시스템에 있어서 STDP(Spike-Timing Dependent Plasticity) 알고리즘을 구현하는 방법은: 제 1 신호를 상기 제 1 메모리 셀이 연결된 제 1 비트 라인으로 입력하는 단계; 및 제 2 신호를 상기 제 2 메모리 셀이 연결된 제 2 비트 라인으로 상기 제 1 신호와 시차를 두고 입력하는 단계를 포함할 수 있다.
실시 예로써, 상기 제 1 및 제 2 메모리 셀들은 상 변화 메모리 셀들일 수 있다.
본 발명의 실시 예에 따른 뉴로모픽 시스템 구현 방법은, 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 곳에 배치된 복수의 메모리 셀들 중, 제 1 상태에 있는 타겟 셀들이 연결된 적어도 하나의 선택된 비트 라인에 인가되는 전압을 단계적으로 증가시키는 단계; 상기 적어도 하나의 선택된 비트 라인에 연결된 셀들 중 상기 제 1 상태에 있는 타겟 셀들을 제외한 제 2 상태에 있는 비선택 셀들에 연결된 비선택 워드 라인들에 인가되는 전압들을 단계적으로 증가시켜 뉴런 스파이킹 펄스들을 발생시키는 단계; 및 상기 뉴런 스파이킹 펄스들 중 임의로 선택된 제 1 및 제 2 뉴런 스파이킹 펄스들을 제 1 및 제 2 메모리 셀들을 포함하는 시냅틱 회로로 시차를 두고 입력하여 STDP(Spike-Timing Dependent Plasticity) 알고리즘을 구현하는 단계를 포함할 수 있다.
본 발명에 의하면 상 변화 메모리 소자들만으로 뉴런 스파이킹, STDP 및 이들을 포함하는 뉴로모픽 시스템을 구현할 수 있어 메모리 장치의 저전력화 및 고집적화를 도모할 수 있다.
도 1은 뉴런이 외부 신호를 수신하는 과정 및 수신된 신호를 증폭하여 인접한 뉴런으로 전달하는 과정을 도시한 도면이다.
도 2는 시냅스전 및 시냅스후 뉴런의 전압을 도시한 도면이다.
도 3은 STDP 알고리즘을 도시한 도면이다.
도 4는 상 변화 메모리 장치의 메모리 셀 구조를 예시적으로 도시한 회로도이다.
도 5는 상 변화 메모리 장치의 메모리 셀의 구조를 예시적으로 도시한 도면이다.
도 6은 상 변화 물질의 특성을 설명하기 위한 그래프이다.
도 7은 본 발명의 실시 예에 따른 상 변화 메모리 장치를 도시한 블록도이다.
도 8은 도 7에 도시된 셀 어레이에서 수행되는 뉴런 스파이킹 발생 방법을 도시한 도면이다.
도 9는 뉴런 스파이킹 발생시 워드 라인들 및 비트 라인들에서의 전압 상태를 나타낸 표이다.
도 10은 시냅스 회로를 도시한 도면이다.
도 11은 도 10에 도시된 시냅스 회로를 구성하는 상 변화 메모리 셀의 전압-저항 특성을 도시한 그래프이다.
도 12는 도 10에 도시된 시냅스 회로를 이용하여 STDP 알고리즘을 구현하기 위한 타이밍도이다.
도 13은 도 10에 도시된 시냅스 회로를 이용하여 구현된 STDP 그래프를 도시한 도면이다.
도 14는 본 발명의 실시 예에 따른 뉴로모픽 시스템을 도시한 도면이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 뉴로모픽 시스템이 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
실시 예의 설명에 있어서, 각 층의 "위(상)/아래(하)(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 위(상)/아래(하)는 직접적으로(directly) 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다. 한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합되는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로 연결되거나, 결합되거나, 또는 인접하는 것일 수 있고, 혹은 그 사이에 끼워지는 요소 또는 층이 존재할 수 있음이 이해될 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
본 발명의 실시 예들은 상 변화 메모리 장치(Phase change memory device)를 이용하여 설명될 것이다. 그러나, 본 발명이 저항성 램(Resistive RAM; RRAM), 마그네틱 램(Magnetic RAM; MRAM)과 같은 저항체를 이용한 불휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 4는 상 변화 메모리 장치의 메모리 셀 구조를 예시적으로 도시한 회로도이다. 도 4를 참조하면, 상 변화 메모리 셀은 비트 라인(BL)과 워드 라인(WL)에 연결되는 상 변화 소자(R)만을 포함할 수 있으며, 전류의 누설을 막기 위해 쌍방향 다이오드(미도시)를 더 포함할 수 있다. 선택 소자가 없는 이러한 구조의 상 변화 메모리 셀에는 비트 라인과 워드 라인에 인가되는 전압에 의해 데이터의 기입이 이루어질 것이다.
도 5는 상 변화 메모리 장치의 메모리 셀의 구조를 예시적으로 도시한 도면이다. 도 5를 참조하면, 상 변화 메모리 셀은 GST 물질을 포함할 수 있다. GST 물질은 상부 전극(TEC)와 하부 전극(BEC) 사이에 연결될 수 있다. 상부 전극(TEC)은 비트 라인(미도시)에 연결되며, 하부 전극(BEC)은 워드 라인(미도시)에 연결될 수 있다.
도 6은 상 변화 물질의 특성을 설명하기 위한 그래프이다. 도 6에서 참조 번호 1은 상 변화 물질이 비정질 상태(amorphous state)로 되기 위한 조건을 나타내며, 참조 번호 2는 결정 상태(crystal state)로 되기 위한 조건을 나타낸다.
도 6을 참조하면, GST 물질은 전류 공급에 의해 T1 동안 녹는점(melting temperature; Tm)보다 높은 온도로 가열한 뒤 급속히 냉각(quenching)하면 비정질 상태(amorphous state)로 된다. 비정질 상태는 보통 리셋 상태(reset state)라고 부르며, 데이터 '1'을 저장한다.
이와는 달리, 상 변화 물질은 결정화 온도(crystallization temperature; Tc)보다 높고 녹는점(Tm)보다는 낮은 온도에서 T1 보다 긴 T2 동안 가열한 뒤 서서히 냉각하면 결정 상태(crystal state)로 된다. 결정 상태는 보통 셋 상태(set state)라고도 부르며, 데이터 '0'을 저장한다. 메모리 셀은 상 변화 물질의 비정질 양(amorphous volume)에 따라 저항(resistance)이 달라진다. 메모리 셀의 저항은 비정질 상태일 때 가장 높고, 결정 상태일 때 가장 낮다.
이하, 상 변화 메모리 셀을 저저항 상태(예를 들면, 셋 상태)로부터 고저항 상태(예를 들면, 리셋 상태)로 전이시키기 위한 동작을 프로그램 동작이라 칭하기로 한다.
도 7은 본 발명의 실시 예에 따른 상 변화 메모리 장치를 도시한 블록도이다. 도 7을 참조하여, 상 변화 메모리 장치(100)는 셀 어레이(110), 워드 라인 선택기(120), 비트 라인 선택기(130), 읽기 및 쓰기 회로(140), 어드레스 버퍼(150), 제어 로직(160), 및 감지기(170)을 포함할 수 있다.
셀 어레이(110)는 복수의 상 변화 메모리 셀들을 포함한다. 셀 어레이(110)에 포함되는 상 변화 메모리 셀들은 앞서 도 4에서 설명된 메모리 셀과 동일한 구조를 가질 수 있다. 셀 어레이(110)는 데이터 저장을 위해서 m+1 개의 행과 n+1 개의 열로 구성될 수 있다(m, n은 정수). 메모리 셀의 상 변화 소자에는 워드 라인(WL)과 비트 라인(BL)을 통해서 액세스를 위한 바이어스가 제공될 수 있다. 본 발명에서는 설명의 편의를 위해서 워드 라인(WL)을 통해서 메모리 셀에 프로그램 전압이 제공되는 것으로 설명될 것이다. 하지만, 메모리 셀에 대한 바이어스 제공 방식은 여기에만 국한되지 않는다. 즉, 프로그램 전압은 비트 라인(BL)을 통해서도 제공될 수 있다.
워드 라인 선택기(120)는 어드레스 버퍼(150)으로부터 수신된 행 어드레스를 디코딩하여 셀 어레이(110)의 복수의 워드 라인들 중 어느 하나를 선택할 수 있다. 워드 라인 선택기(120)는 선택된 워드 라인(Sel WL)에 전압 발생기(미도시)로부터 제공되는 워드 라인 전압(VWL)을 전달할 수 있다.
비트 라인 선택기(130)는 열 어드레스를 참조하여 복수의 비트 라인들 중 적어도 하나를 선택할 수 있다. 비트 라인 선택기(130)에 의해서 선택된 비트 라인(Sel BL)은 읽기 및 쓰기 회로(140)에 연결될 수 있다.
읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 따라 선택된 메모리 셀을 액세스하기 위한 비트 라인 바이어스를 제공할 수 있다. 읽기 및 쓰기 회로(140)는 입력되는 데이터를 셀 어레이(110)에 기입하거나, 셀 어레이(110)에 기입된 데이터를 감지하기 위하여 비트 라인 전압을 제공할 수 있다.
제어 로직(160)은 외부로부터 제공되는 명령어(CMD)에 응답하여 선택된 메모리 셀에 대한 프로그램 및 소거 동작을 수행할 수 있다. 이러한 선택된 메모리 셀에 대한 액세스를 위하여, 제어 로직(160)은 읽기 및 쓰기 회로(140)와 어드레스 버퍼(150)를 제어할 수 있다.
감지기(170)은 후술할 셀 어레이(110)에서 발생되는 뉴런 스파이킹 펄스가 발생하였는지 여부를 감지하는 역할을 한다.
도 8은 도 7에 도시된 셀 어레이(110)에서 수행되는 뉴런 스파이킹(Neuron Spiking) 발생 방법을 도시한 도면이고, 도 9는 뉴런 스파이킹 발생시, 워드 라인들 및 비트 라인들에서의 전압 상태를 나타낸 표이다.
도 8 및 도 9를 참조하여, 복수의 상 변화 메모리 셀들이 복수의 워드 라인들 및 복수의 비트 라인들이 교차하는 곳에 배치될 수 있다. 상 변화 메모리 셀의 상부 전극(TEC)은 비트 라인에 연결되고, 하부 전극(BEC)은 워드 라인에 연결될 수 있다. 이하, 뉴런 스파이킹을 발생시키고자 하는 특정 메모리 셀을 타겟 셀(Target Cell)이라고 한다.
우선, 복수의 비트 라인들 중, 타겟 셀이 연결된 선택된 비트 라인(Sel BL)에 연결된 셀들에 셋 펄스 전압(Set Pulse Voltage)을 인가하여 제 2 상태로 만든다. 그리고, 복수의 비트 라인들 중, 선택된 비트 라인(Sel BL)을 제외한 나머지 비선택 비트 라인(Unsel BL)들에 연결된 셀들에 리셋 펄스 전압(Reset Pulse Voltage)을 인가하여 제 1 상태로 만든다. 그리고, 선택된 비트 라인(Sel BL)에 연결된 셀들 중에서 타겟 셀을 제 1 상태로 만든다. 이때, 제 1 상태는 데이터 "1" 을 나타내는 리셋 상태(Reset State)이고, 제 2 상태는 데이터 "0"을 나타내는 셋 상태(Set State)일 수 있다.
구체적으로, 선택된 비트 라인(Sel BL)에 셋 펄스 전압(Set Pulse Voltage)을 인가하여 선택된 비트 라인(Sel BL)에 연결된 모든 셀들을 낮은 저항 상태인 셋 상태(Set State)(예컨대, 데이터 "0")로 만든다(도 9의 ①). 그리고, 비선택 비트 라인(Unsel BL)에 인가되는 전압을 비선택 워드 라인(Unsel WL)들의 전압과 동일하게 유지시키고, 타겟 셀이 연결된 선택된 워드 라인(Sel WL)에 접지 전압을 인가한다. 그리고, 선택된 비트 라인(Sel BL)에 리셋 펄스 전압(Reset Pulse Voltage)를 인가하면, 선택된 비트 라인(Sel BL)에서 타겟 셀로 전류가 흐르므로, 타겟 셀만 높은 저항 상태인 리셋 상태(예컨대, 데이터 "1")로 전환시킬 수 있다(도 9의 ②).
다른 방법으로는, 선택된 비트 라인(Sel BL)에 연결된 모든 셀들이 리셋 상태(Reset State)(예컨대, 데이터 "1")인 경우, 타겟 셀에 연결된 선택된 워드 라인(Sel WL)에 인가되는 전압을 선택된 비트 라인(Sel BL)에 인가되는 전압과 동일하게 유지시킨 후, 나머지 비선택 워드 라인(Unsel WL)들에 접지 전압을 인가시킨다. 그리고, 선택된 비트 라인(Sel BL)으로 셋 펄스 전압(Set Pulse Voltage)을 인가하면, 선택된 비트 라인(Sel BL) 중 타겟 셀을 제외한 나머지 비선택 셀들만 셋 상태(Set State)(예컨대, 데이터 "0")로 전환시킬 수 있다.
그리고, 타겟 셀에서 뉴런 스파이킹 펄스가 발생할 수 있도록, 비선택 워드 라인(Unsel WL)들에서 선택된 비트 라인(Sel BL)을 거쳐 선택된 워드 라인(Sel WL)으로 전기적 통로가 형성되어야 한다. 따라서, 비선택 워드 라인(Unsel WL)들 및 선택 비트 라인(Sel BL)에 인가하는 전압을 단계적으로 상승시킨다(도 9의 ③). 예를 들어, 비선택 워드 라인(Unsel WL)들에 전압들을 인가하는 단계 및 선택 비트 라인(Sel BL)에 전압을 인가하는 단계는 동시에 실행될 수 있다. 그리고, 비선택 워드 라인(Unsel WL)에 인가되는 전압은 선택 비트 라인(Sel BL)에 인가되는 전압과 비선택 셀들에서의 전압 강하(△V)의 합보다 클 수 있다. 비선택 워드 라인(Unsel WL)들로의 전류 누설을 막기 위함이다. 도면에는 도시되지 않았으나, 도 8에 도시된 상 변화 메모리 셀은 전류 누설을 막기 위해 다이오드를 더 포함할 수 있다.
비선택 워드 라인(Unsel WL)들 및 선택된 비트 라인(Sel BL)으로 뉴런 스파이킹을 발생시키기 위한 전압이 인가되면, 선택된 워드 라인(Sel WL)에서 뉴런 스파이킹 펄스가 발생하는지 여부를 감지하는 단계가 실행된다(도 9의 ④). 이는 도 7에 도시된 감지기(170)에서 수행될 수 있다. 타겟 셀에서 뉴런 스파이킹 펄스가 발생하였다면, 이는 타겟 셀이 리셋 상태(예컨대, 데이터 "1")에서 셋 상태(예컨대, 데이터 "0")로 전환되었다는 것을 의미할 수 있다. 즉, 셀 어레이(도 7의 110)가 상 변화 메모리 셀로 이루어진 경우라면, 비정질(Amorphous) 상태에서 결정질(Crystalloid) 상태로 전환되었음을 의미할 수 있다.
만약, 뉴런 스파이킹 펄스가 감지되지 않았다면, 비선택 워드 라인(Unsel WL)들 및 선택 비트 라인(Sel BL)에 인가되는 전압을 소정의 증가분만큼 증가시킬 수 있다. 이때, 전술한 바와 같이, 비선택 워드 라인(Unsel WL)에 인가되는 전압은 선택 비트 라인(Sel BL)에 인가되는 전압과 비선택 셀들에서의 전압 강하(△V)의 합보다 큰 값을 가질 수 있도록, 전압이 인가되어야 한다. 비선택 워드 라인(Unsel WL)들로의 전류 누설을 막고, 선택된 워드 라인(Sel WL)으로만 전류가 흐를 수 있게 하기 위함이다.
이때, 비선택 워드 라인(Unsel WL) 및 선택 비트 라인(Sel BL)에 인가되는 전압은 스텝 펄스 형태(Step Pulse)로 단계적으로 증가할 수 있다. 그리고, 도 7에 도시된 감지기(170)는 뉴런 스파이크 펄스가 발생하였는지 여부를 감지한다. 이렇게, 뉴런 스파이크 펄스가 발생될 때까지 전술한 단계들이 반복적으로 실시된다(도 9의 ⑤).
도 10은 도 1에 도시된 시냅스전 뉴런과 시냅스후 뉴런 사이의 신호 전달을 수행하는 시냅스를 에뮬리이팅(Emulating)한 시냅스 회로(Synapse Circuit)를 도시한 도면이고, 도 11은 도 10에 도시된 시냅스 회로를 구성하는 상 변화 메모리 셀의 전압-저항 특성을 도시한 그래프이다.
도 10을 참조하여, 시냅스 회로는 두 개의 상 변화 메모리 셀들을 포함할 수 있다. 본 발명이 비록 상 변화 메모리 셀(Phase change memory cell)을 이용하여 설명되나, 저항성 램(Resistive RAM; RRAM), 마그네틱 램(Magnetic RAM; MRAM)과 같은 저항체를 이용한 불휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다. 각각의 상 변화 메모리 셀은 비트 라인 1(BL1)에 연결된 상 변화 소자(R1) 및 비트 라인 2(BL2)에 연결된 상 변화 소자(R2)를 포함할 수 있다.
도 10과 함께 도 2를 참조하여, 비트 라인 1을 기준으로 정할 수 있다. 비트 라인 1을 통해 입력되는 신호는 도 2의 시냅틱 포텐셜(Synaptic Potential)에 해당할 수 있다. 그리고, 비트 라인 1을 통해 입력되는 신호와 시차를 두고 비트 라인 2에 입력되는 신호를 통하여, 후술될 STDP(Spike-Timing Dependent Plasticity) 알고리즘을 구현할 수 있다.
도 12은 도 10에 도시된 시냅스 회로를 이용하여 STDP 알고리즘을 구현하기 위한 타이밍도이고, 도 13은 도 10에 도시된 시냅스 회로를 이용하여 구현된 STDP 그래프를 도시한 도면이다.
도 10 내지 도 13을 참조하여, 우선 두 개의 상 변화 메모리 셀들이 공유하는 워드 라인(WL)의 전압은 낮게 유지한다. 각기 다른 비트 라인들을 갖는 두 개의 상 변화 메모리 셀을 초기화하여 동일한 높은 저항값을 갖도록 한다(예컨대, 비정질 상태). 그리고 비트 라인 1에 연결된 상 변화 메모리 셀 1에는 VBL1=V0을 가해서 충분히 낮은 저항값(예컨대, 결정질 상태)을 갖게 하고, 그 값을 기준으로 한다. 비트 라인 2에 연결된 상 변화 메모리 셀 2에는 비트 라인 1에 가하는 전압과 음의 또는 양의 시차를 갖는 전압 VBL2를 인가한다. 이때 전압 VBL2의 크기도 시차 △t에 비례해서 감소하거나 증가하는 것으로 구성해서 메모리 셀 2의 저항값이 메모리 셀 1의 저항값보다 크게 구성한다.
예를 들어, 비트 라인 2에 가하는 전압을 VBL2=VBL1-△t2으로 구성하면, VBL1 및 VBL2의 시차가 0일 때에는 VBL1 및 VBL2의 크기가 같게 된다. 이때, 두 메모리 셀들의 저항 차이가 0이 되므로, 전도도는 이론적으로 무한대의 값을 갖는다(도 13 참조).
계속하여, VBL1 및 VBL2사이에 시차가 발생하는 경우, LTD 및 LTP 알고리즘이 구현될 수 있다. LTP(Long-Term Potentiation) 알고리즘은 VBL1보다 VBL2가 늦게 입력되는 경우(△t>0의 경우)에 구현될 수 있다. 이때, 메모리 셀 1(VBL1)로 인가되는 전압은 메모리 셀 2(VBL2)로 인가되는 전압보다 항상 큰 값을 가지므로, 저항값 R2는 R1보다 항상 큰 값을 갖는다. 그리고, R2-R1의 역수 값인 전도도가 감소하게 되므로, 도 13과 같은 LTP 알고리즘 구성이 가능하다.
LTD(Long-Term Depression) 알고리즘은 VBL1보다 VBL2가 빨리 입력되는 경우(△t<0의 경우)에 구현될 수 있다. 이때, LTP와 마찬가지로 메모리 셀 1(VBL1)로 인가되는 전압은 메모리 셀 2(VBL2)로 인가되는 전압보다 항상 큰 값을 갖는다. 저항값 R2는 R1보다 항상 큰 값을 갖고, R2-R1의 역수 값인 전도도가 감소하게 된다. 또한 음의 전도도 값을 갖도록 회로를 구현함으로써(미도시), 도 13과 같은 LTP 알고리즘 구성이 가능하다. 이때, 음의 전도도 값을 갖는다는 것은 도 10에 도시된 시냅스 회로(Synapse Circuit)가 물리적으로 음의 전도도 값을 갖는다는 것이 아니라, 도 13에 도시된 음의 값을 갖는 그래프 -1/(R2-R1)를 도출하기 위한 것이다.
도 14는 복수의 뉴런 스파이킹 펄스들을 입력받아 LTDP 알고리즘을 구현하는 뉴로모픽 시스템(Neuromorphic System)(200)의 일 실시 예를 도시한 도면이다. 제 1 및 제 2 뉴런 스파이킹 펄스(Neuron Spiking Pulse) 발생 회로들(210 및 220)은 도 8에 도시된 회로와 같다. 제 1 및 제 2 뉴런 스파이킹 펄스 발생 회로에서 발생된 제 1 및 제 2 뉴런 스파이킹 펄스들은 시간 간격 측정 회로(Time Interval Measurement Circuit)(230)로 입력될 수 있다.
시간 간격 측정 회로(230)는 제 1 및 제 2 뉴런 스파이킹 펄스들의 시차
Figure 112013070845844-pat00001
t를 측정하여 시차에 비례해서 레벨 쉬프터(240)가 제 1 및 제 2 뉴런 스파이킹 펄스들의 레벨을 조절하거나, 혹은, 원하는 시차를 두고 출력될 수 있도록 제어하는 역할을 한다. 도 14는 비록 시간 간격 측정 회로(230)에 의해 제 1 및 제 2 뉴런 스파이킹 펄스들의 시차를 조절하는 것으로 도시되어 있으나, 별도의 회로(230) 없이, 비트 라인들 및 워드 라인들로 인가되는 전압을 조정하여, 원하는 시차를 두고 제 1 및 제 2 뉴런 스파이킹 펄스들이 발생되도록 할 수 있음은 자명하다.
레벨 쉬프터(240)는 시차를 두고 출력된 제 1 및 제 2 뉴런 스파이킹 펄스에 양의 또는 음의 전압을 인가하여 펄스들의 레벨을 원하는 크기로 조정하는 역할을 한다.
시냅스 회로(250)는 레벨 쉬프터(240)으로 부터 쉬프팅 된 제 1 및 제 2 뉴런 스파이킹 펄스들을 입력받아 LTDP 알고리즘을 구현할 수 있다. LTDP 알고리즘을 구현하는 방법은 상술한 바와 같으므로 생략하기로 한다.
본 발명의 실시 예에 따르면, 상변화 메모리 셀 어레이에서 셀 하나로 뉴런 스파이킹을 구현할 수 있고, 두 개의 셀들로 STDP 알고리즘을 구현할 수 있다. 따라서, 기존의 CMOS 기반의 뉴로모픽 회로(Neuromorphic Circuit)에 비해 고집적화 및 저 전력화를 도모할 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 상 변화 메모리 장치
110: 셀 어레이
120: 워드 라인 선택기
130: 비트 라인 선택기
140: 읽기 및 쓰기 회로
150: 어드레스 버퍼
160: 제어 로직
170: 감지기
200: 뉴로모픽 시스템
210, 220: 제 1 및 제 2 뉴런 스파이킹 펄스 발생 회로
230: 시간 간격 측정 회로
240: 레벨 쉬프터
250: 시냅스 회로

Claims (10)

  1. 뉴로모픽 시스템에 있어서 뉴런 스파이킹 펄스들을 발생시키는 방법에 있어서:
    복수의 워드 라인들과 복수의 비트 라인들이 교차하는 곳에 배치된 복수의 메모리 셀들 중, 제 1 상태에 있는 타겟 셀들이 연결된 적어도 하나의 선택된 비트 라인에 인가되는 전압을 단계적으로 증가시키는 단계; 및
    상기 적어도 하나의 선택된 비트 라인에 연결된 셀들 중 상기 제 1 상태에 있는 타겟 셀들을 제외한 제 2 상태에 있는 비선택 셀들에 연결된 비선택 워드 라인들에 인가되는 전압들을 단계적으로 증가시키는 단계를 포함하는, 뉴런 스파이킹 펄스들을 발생시키는 방법.
  2. 제 1 항에 있어서,
    상기 전압 및 상기 전압들을 증가시키는 단계들에 앞서, 상기 적어도 하나의 선택된 비트 라인을 제외한 비선택 비트 라인들에 연결된 셀들을 제 1 상태로 만드는 단계를 더 포함하는, 뉴런 스파이킹 펄스들을 발생시키는 방법.
  3. 제 1 항에 있어서,
    상기 비선택 워드 라인들에 인가되는 상기 전압들을 단계적으로 증가시키는 단계가 실행된 후, 상기 타겟 셀들이 연결된 선택된 워드 라인들로 상기 뉴런 스파이킹 펄스들이 출력되는지 여부를 검출하는 단계를 더 포함하는, 뉴런 스파이킹 펄스들을 발생시키는 방법.
  4. 제 1 항에 있어서,
    상기 비선택 워드 라인들에 인가되는 상기 전압들의 크기는 상기 적어도 하나의 선택된 비트 라인에 인가되는 상기 전압의 크기 및 상기 적어도 하나의 선택된 비트 라인에 연결된 상기 비선택 셀에서의 전압 강하의 합보다 큰, 뉴런 스파이킹 펄스들을 발생시키는 방법.
  5. 제 1 항에 있어서,
    상기 제 1 상태 및 상기 제 2 상태는 서로 다른 상태인, 뉴런 스파이킹 펄스들을 발생시키는 방법.
  6. 제 5 항에 있어서,
    상기 메모리 셀들은 상 변화 메모리 셀들인, 뉴런 스파이킹 펄스들을 발생시키는 방법.
  7. 제 6 항에 있어서,
    상기 제 1 상태는 상기 복수의 메모리 셀들에 포함된 상 변화 물질이 비정질 상태이고, 상기 제 2 상태는 상기 상 변화 물질이 결정질 상태인, 뉴런 스파이킹 펄스들을 발생시키는 방법.
  8. 제 1 메모리 셀 및 제 2 메모리 셀이 포함된 시냅틱 회로를 포함하는 뉴로모픽 시스템에 있어서 STDP(Spike-Timing Dependent Plasticity) 알고리즘을 구현하는 방법에 있어서:
    제 1 신호를 상기 제 1 메모리 셀이 연결된 제 1 비트 라인으로 입력하는 단계; 및
    제 2 신호를 상기 제 2 메모리 셀이 연결된 제 2 비트 라인으로 상기 제 1 신호와 시차를 두고 입력하는 단계를 포함하는, 뉴로모픽 시스템에 있어서 STDP 알고리즘을 구현하는 방법.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 메모리 셀들은 상 변화 메모리 셀들인, 뉴로모픽 시스템에 있어서 STDP 알고리즘을 구현하는 방법.
  10. 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 곳에 배치된 복수의 메모리 셀들 중, 제 1 상태에 있는 타겟 셀들이 연결된 적어도 하나의 선택된 비트 라인에 인가되는 전압을 단계적으로 증가시키는 단계;
    상기 적어도 하나의 선택된 비트 라인에 연결된 셀들 중 상기 제 1 상태에 있는 타겟 셀들을 제외한 제 2 상태에 있는 비선택 셀들에 연결된 비선택 워드 라인들에 인가되는 전압들을 단계적으로 증가시켜 뉴런 스파이킹 펄스들을 발생시키는 단계; 및
    상기 뉴런 스파이킹 펄스들 중 임의로 선택된 제 1 및 제 2 뉴런 스파이킹 펄스들을 제 1 및 제 2 메모리 셀들을 포함하는 시냅틱 회로로 시차를 두고 입력하여 STDP(Spike-Timing Dependent Plasticity) 알고리즘을 구현하는 단계를 포함하는, 뉴로모픽 시스템 구현 방법.
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