CN109906482B - 包含存储器单元的设备及其操作方法 - Google Patents

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Abstract

本发明揭示一种包含存储器元件及选择器装置的存储器单元。可使用具有第一极性的编程脉冲编程所述存储器单元及使用具有第二极性的读取脉冲读取所述存储器单元。可使用具有第一部分及第二部分的编程脉冲编程所述存储器单元。所述第一部分及所述第二部分可具有不同量值及极性。所述存储器单元可展现减小电压漂移及/或阈值电压分布。本发明描述一种充当存储器元件及选择器装置两者的存储器单元。可使用具有第一部分及第二部分的编程脉冲编程所述存储器单元。所述第一部分及所述第二部分可具有不同量值及极性。

Description

包含存储器单元的设备及其操作方法
背景技术
传统存储器单元包含存储器元件(其用于存储逻辑状态)及选择器装置。在具有交叉点架构的存储器阵列中，存储器元件及选择器装置可位于第一存取线(例如字线)及第二存取线(例如位线)的交叉点处。在一些架构中，选择器可耦合到字线且存储器元件可耦合到位线。在一些架构中，存储器元件可为相变材料。存储器元件可编程为可对应于两种逻辑状态(例如‘0’及‘1’)的两种可检测状态(例如设置及复位)中的一者。在一些架构中，两种状态可由存储器单元的阈值电压区分。
阈值电压可取决于存储器元件及选择器装置的状态。选择器装置可减少泄漏电流且允许选择单个存储器元件用于读取数据及/或写入数据。然而，选择器装置的阈值电压会随时间漂移。例如，选择器装置可具有阈值电压无偏漂移，其可引起选择器装置的阈值电压随时间不断增大。选择器装置的阈值电压的不稳定性会引起整个存储器单元的阈值电压的不稳定性。存储器单元的阈值电压的不稳定性会使确定编程到存储器单元的状态变得更困难或不可能。
发明内容
根据本发明的原理的实例设备可包含：存储器单元，其可包含存储器元件及电耦合到所述存储器元件的选择器装置；第一存储器存取线，其耦合到所述存储器单元；第二存储器存取线，其耦合到所述存储器单元；第一存取线驱动器，其耦合到所述第一存储器存取线；第二存取线驱动器，其耦合到所述第二存储器存取线；及控制逻辑，其可经配置以控制所述第一存取线驱动器及所述第二存取线驱动器执行以下操作：提供编程脉冲，其中横跨所述存储器单元提供呈第一极性的所述编程脉冲的至少一部分以将逻辑状态编程到所述存储器元件；及横跨所述存储器单元提供呈第二极性的读取脉冲以确定所述存储器元件的所述逻辑状态。
根据本发明的原理的另一实例设备可包含：存储器单元，其包含存储元件；第一存储器存取线，其耦合到所述存储器单元；第二存储器存取线，其耦合到所述存储器单元；第一存取线驱动器，其耦合到所述第一存储器存取线；第二存取线驱动器，其耦合到所述第二存储器存取线；及控制逻辑，其可经配置以控制所述第一存取线驱动器及所述第二存取线驱动器执行以下操作：横跨所述存储器单元提供具有第一部分及第二部分的编程脉冲以将逻辑状态编程到所述存储元件；及横跨所述存储器单元提供呈第一极性的读取脉冲以确定所述存储器单元的所述逻辑状态。
根据本发明的原理的实例方法可包含：横跨存储器单元施加呈第一极性的编程脉冲，其中所述编程脉冲经配置以将逻辑状态编程到所述存储器单元的存储器元件；及横跨所述存储器单元施加呈第二极性的读取脉冲，其中所述读取脉冲经配置以确定所述存储器元件的所述逻辑状态。
根据本发明的原理的另一实例方法可包含：横跨存储器单元施加呈第一极性的编程脉冲的第一部分；横跨所述存储器单元施加呈第二极性的编程脉冲的第二部分；及横跨所述存储器单元施加呈所述第一极性的读取脉冲，其中所述读取脉冲经配置以确定所述存储器单元的逻辑状态。
附图说明
图1是存储器阵列的阈值电压分布及漂移的电压图。
图2A是根据本发明的实施例的存储器的框图。
图2B是根据本发明的实施例的存储器阵列的框图。
图3是根据本发明的实施例的存储器阵列的部分的示意图。
图4是根据本发明的实施例的存储器阵列的部分的示意图。
图5是根据本发明的实施例的存储器阵列的部分的示意图。
图6A是存储器的实例编程脉冲及实例读取脉冲的电压图。
图6B是根据本发明的实施例的编程脉冲及读取脉冲的电压图。
图7是根据本发明的实施例的具有第一部分及第二部分的编程脉冲的电压图。
图8A是根据本发明的实施例的编程脉冲的电流图。
图8B是根据本发明的实施例的编程脉冲的电流图。
图9是根据本发明的实施例的方法的流程图。
图10是根据本发明的实施例的方法的流程图。
图11是根据本发明的实施例的存储器阵列的部分的示意图。
图12A是根据本发明的实施例的具有第一部分及第二部分的编程脉冲的电压图。
图12B是根据本发明的实施例的具有第一部分及第二部分的编程脉冲的电压图。
图13是根据本发明的实施例的方法的流程图。
具体实施方式
下文将阐述特定细节以提供本发明的实施例的充分理解。然而，所属领域的技术人员应清楚，可在无这些特定细节的情况下实践本发明的实施例。此外，本文所描述的本发明的特定实施例仅作为实例提供且不应用于使本发明的范围受限于这些特定实施例。在其它例子中，未详细展示熟知电路、控制信号、时序协议及软件操作以避免不必要地使本发明不清楚。
存储器阵列可包含各自包含存储器元件及选择器装置的存储器单元。在一些实施例中，存储器阵列可包含其中单个材料及/或组件充当存储器元件及选择器装置(例如具有存储器性质的自选材料)的存储器单元。充当存储器元件及选择器装置两者的材料及/或组件可称为存储元件。每一存储器单元可编程为多种逻辑状态中的一者。多种逻辑状态可与存储器单元的不同阈值电压(例如VTH)相关联及/或与由存储器单元展现的不同阈值电压性质相关联。存储器单元可(例如)通过必须或似乎具有特定阈值电压来展现阈值电压性质。存储器单元可或可不在展现阈值电压性质时经历阈值事件。
存储器单元的存储器元件可包含相变材料(PCM)。在一些实施例中，PCM包含硫族化合物。当PCM处于非晶状态中时，PCM可具有高电阻。这可称为复位状态。当PCM处于结晶或半结晶状态中时，PCM可具有比处于非晶状态中时低的电阻。这可称为设置状态。在一些实施例中，PCM可具有可具有不同电阻电平且对应于不同设置状态的多种结晶状态。PCM的状态可取决于横跨存储器单元所施加的编程脉冲的电压及/或电流的量值。如本文所使用，量值可称为电压量值或电流量值。编程脉冲可将存储器元件加热到编程温度(例如摄氏500到700度)。编程脉冲可引起存储器元件的PCM的至少一部分至少暂时改变相(例如熔化)。相变可改变PCM的状态(例如设置、复位)。PCM的状态之间的电阻变化会影响PCM的阈值电压。例如，存储器元件可至少部分基于PCM的结晶状态来展现不同阈值电压。在一些实施例中，不同阈值电压可对应于存储器单元的不同逻辑状态。
在一些实施例中，选择器装置可为不同于存储器元件的材料。在一些实施例中，选择器装置可为不同PCM、硫族化合物材料及/或硫族化合物合金。然而，选择器装置的硫族化合物材料可或可不在读取及/或编程期间经历相变。在一些实施例中，硫族化合物材料可不是相变材料。在一些实施例中，由选择器装置展现的阈值电压性质可取决于横跨存储器单元所施加的编程脉冲及读取脉冲的相对电压极性。
图1是可包含于存储器阵列中的存储器单元的阈值电压图10。存储器单元的阈值电压可在称为电压漂移的程序中随时间增大。电压漂移可为可至少部分由包含于存储器单元中的选择器装置的不稳定性引起的无偏或有偏电压漂移。线11是初始设置状态中的存储器单元的阈值电压的分布图且线14是初始复位状态中的存储器单元的阈值电压的分布图。在一些实施例中，设置状态及复位状态可对应于逻辑状态(分别为‘0’及‘1’或分别为‘1’及‘0’)。如绘图10中所展示，当在电压Vread处将读取脉冲施加于存储器单元时，读取脉冲的电压高于设置状态中的存储器单元的阈值电压且低于复位状态中的存储器单元的阈值电压。可基于给定存储器单元是否响应于Vread处的读取脉冲而超限来确定其状态。
随时间逝去，存储器单元的选择器装置的不稳定性会引起设置状态阈值电压的分布增大，如由箭头12所展示。阈值电压的增大可导致存储器单元的新阈值电压分布，如线13所说明。在分布已移位之后，当在电压Vread处施加读取脉冲时，设置状态中的一些或所有存储器单元可具有高于电压Vread的阈值电压。无法再使用高于Vread的阈值电压来确定设置存储器单元的状态。在图1中，由圆圈15指示无法与复位状态中的存储器单元区分的设置状态中的存储器单元。
通常，通过施加具有相同极性的编程及读取脉冲来编程及读取存储器单元。然而，如下文将更详细描述，施加具有不同极性的编程及/或读取脉冲可提高存储器单元的选择器装置的稳定性。这可减小存储器单元的阈值电压的电压漂移范围。此外，使用在存储器元件的熔点下及/或在存储器元件的编程温度下加热选择器装置的电压及/或电流施加具有部分的编程脉冲可减小存储器单元的选择器装置的阈值电压的分布范围。
在一些实施例中，以不同极性编程及读取存储器单元不会影响存储器单元的存储器元件的逻辑状态及/或性能。存储器元件的逻辑状态及/或性能可取决于横跨存储器单元所施加的编程脉冲的电压、电流及/或持续时间。在一些实施例中，以不同极性编程及读取存储器单元会影响选择器装置的性能。在一些实施例中，可通过编程脉冲及读取脉冲的极性及/或编程及读取脉冲的相对极性来至少部分减轻选择器装置的阈值电压的阈值电压漂移及/或分布。
编程及读取操作可利用由不同电流及/或电压量值及/或极性所致的存储器元件及选择器装置的不同阈值电压性质。可以各种时序、序列、持续时间等等将各种电流及/或电压及/或极性施加于存储器单元以影响编程及读取操作。在一些实施例中，编程脉冲及读取脉冲可具有不同极性以至少部分减轻选择器装置的电压漂移。在一些实施例中，编程脉冲可具有用于将逻辑状态编程到存储器元件的第一部分及用于至少部分减轻选择器装置的电压漂移及/或分布的第二部分。编程脉冲的第一部分及第二部分可至少部分基于存储器元件及/或选择器装置的材料性质。在一些实施例中，编程脉冲的第二部分具有不同于第一部分的极性。在一些实施例中，第二部分具有低于第一部分的峰值电压及/或电流。在一些实施例中，读取脉冲可具有不同于编程脉冲的第二部分的极性。
图2A说明根据本发明的实施例的包含存储器100的设备。存储器100包含存储器阵列160，其具有经配置以存储数据的多个存储器单元。可通过使用各种存取线、字线(WL)及/或位线(BL)来存取阵列中的存储器单元。存储器单元可为非易失性存储器单元(例如“NAND”或“NOR”快闪存储器单元、相变存储器单元)，或一般可为任何类型的存储器单元。存储器阵列160的存储器单元可布置成存储器阵列架构。例如，在一个实施例中，存储器单元布置成三维(3D)交叉点架构。在其它实施例中，可使用其它存储器阵列架构，例如单层交叉点架构等等。存储器单元可为经配置以存储一位数据的单电平单元。存储器单元还可为经配置以存储多位数据的多电平单元(例如，存储器单元的存储器元件可具有多种设置状态)。
I/O总线128连接到I/O控制电路120，I/O控制电路120在I/O总线128与内部数据总线122、内部地址总线124及/或内部命令总线126之间路由数据信号、地址信息信号及其它信号。可由I/O控制电路120对地址寄存器(未展示)提供暂时存储的地址信息。在一些实施例中，I/O控制电路120可包含地址寄存器。I/O控制电路120通过状态寄存器总线132耦合到状态寄存器134。可由I/O控制电路120响应于提供到存储器100的读取状态命令而提供由状态寄存器134存储的状态位。状态位可具有用于指示存储器及其操作的各种方面的状态条件的相应值。
存储器100还包含从外部或通过命令总线126接收若干控制信号138以控制存储器100的操作的控制逻辑110。可使用任何适当接口协议实施控制信号138。例如，控制信号138可基于引脚(如动态随机存取存储器及快闪存储器(例如“NAND”快闪存储器)中所常见)或基于操作码。实例控制信号138包含时钟信号、读取/写入/编程信号、时钟启用信号等等。命令寄存器136耦合到内部命令总线126以存储由I/O控制电路120接收的信息且将所述信息提供到控制逻辑110。控制逻辑110可进一步通过状态寄存器总线132存取状态寄存器134以(例如)随状态条件改变而更新状态位。控制逻辑110可经配置以将内部控制信号提供到存储器100的各种电路。例如，响应于接收存储器存取命令(例如读取、编程)，控制逻辑110可提供内部控制信号以控制各种存储器存取电路执行存储器存取操作。各种存储器存取电路用于存储器存取操作期间，且一般可包含例如解码器电路、充电泵电路、存取线驱动器、数据及高速缓冲存储寄存器、I/O电路等等的电路。
地址寄存器将块行地址信号提供到解码器电路140及将列地址信号提供到解码器电路150。解码器电路140及解码器电路150可用于选择存储器单元的块用于例如读取及编程操作的存储器操作。解码器电路140及/或解码器电路150可包含一或多个存取线驱动器，其经配置以将信号提供到存储器阵列160中的存取线中的一或多者以执行存储器操作。例如，可将读取脉冲及编程脉冲提供到存取线以进行读取及编程操作。存取线驱动器可耦合到存储器阵列160的存取线。存取线驱动器可使用由电压电路154提供的电压驱动存取线。电压电路154可在存储器100的操作期间(例如，在存储器存取操作期间)提供具有不同极性的不同电压V1、V2、…、VN。由电压电路154提供的电压V1、V2、…、VN可包含大于提供到存储器100的电源供应电压的电压、小于提供到存储器100的参考电压(例如接地)的电压及其它电压。
数据I/O电路170包含经配置以基于从控制逻辑110接收的信号来促进I/O控制电路120与存储器阵列160之间的数据传送的一或多个电路。在各种实施例中，数据I/O电路170可包含一或多个感测放大器、寄存器、缓冲器及用于感测逻辑状态的其它电路以管理存储器阵列160与I/O控制电路120之间的数据传送。例如，在写入或编程操作期间，I/O控制电路120通过I/O总线128接收待写入数据且经由内部数据总线122将数据提供到数据I/O电路170。数据I/O电路170在由解码器电路140及解码器电路150指定的位置处基于由控制逻辑110提供的控制信号来将数据写入/编程到存储器阵列160。在读取操作期间，数据I/O电路在由解码器电路140及解码器电路150指定的地址处基于由控制逻辑110提供的控制信号来自存储器阵列160读取数据。数据I/O电路经由内部数据总线122将读取数据提供到I/O控制电路。接着，I/O控制电路120将读取数据提供于I/O总线128上。
在一些实施例中，控制逻辑110控制电路(例如存取线驱动器)，使得在对存储器阵列160的存储器单元的编程操作期间，可将第一电压(例如0V)提供到选定字线且可将第二电压提供到选定位线。存储器单元可位于选定字线及位线的相交点处。基于存储于对应于选定字线及位线的地址处的逻辑状态，第二电压可高于或低于提供到字线的电压。第二电压的量值可基于存储于对应于选定字线及位线的地址处的逻辑状态(例如，+4V用于‘0’及+6V用于‘1’)。在一些实施例中，在编程操作期间，基于存储于地址处的逻辑状态，可总是对选定位线提供特定电压，且可对字线提供高于或低于位线的电压的电压。在一些实施例中，在单个编程操作期间，字线可具有多个电压电平。在一些实施例中，在单个编程操作期间，字线可具有多个电压电平，使得多个电压在单个编程操作期间改变。
在一些实施例中，在对存储器单元的读取操作期间，可将第一电压(例如0V)提供到选定字线且可将第二电压(例如-5V、+5V)提供到选定位线。存储器单元可位于选定字线及位线的相交点处。第二电压可大于或小于提供到字线的第一电压，然而，第二电压可对每一读取操作提供相同电压极性。存储器单元的逻辑状态可由耦合到选定位线的感测放大器感测。可将存储器单元的感测逻辑状态提供到数据I/O电路170。
图2B说明根据本发明的实施例的存储器阵列160。存储器阵列160包含多个存取线，例如存取线WL-0、WL-1、WL-2、WL-3、WL-4及存取线BL-0、BL-1、BL-2、BL-3、BL-4。存储器单元(图2B中未展示)可位于存取线的相交点处。存储器阵列160的多个个别存储器单元或存储器单元群组可通过存取线WL-0、WL-1、WL-2、WL-3、WL-4及存取线BL-0、BL-1、BL-2、BL-3、BL-4存取。数据可从存储器单元读取或写入存储器单元。解码器电路140耦合到多个存取线WL-0、WL-1、WL-2、WL-3、WL-4，其中相应存取线驱动器242、243、244、245、246偏置相应存取线WL-0、WL-1、WL-2、WL-3、WL-4中的每一者。解码器电路150耦合到多个存取线BL-0、BL-1、BL-2、BL-3、BL-4，其中相应存取线驱动器252、253、254、255、256偏置相应存取线BL-0、BL-1、BL-2、BL-3、BL-4中的每一者。
内部控制信号(例如)由控制逻辑110提供到存取线驱动器252、253、254、255、256以偏置相应存取线BL-0、BL-1、BL-2、BL-3、BL-4。内部控制信号还(例如)由控制逻辑110提供到存取线驱动器242、243、244、245、246以偏置相应存取线WL-0、WL-1、WL-2、WL-3、WL-4。控制逻辑110可为状态机，其在接收例如读取、写入等等的命令之后确定需要以何种偏置电平将何种偏置信号提供到何种信号线。需要提供到存取线WL-0、WL-1、WL-2、WL-3、WL-4、BL-0、BL-1、BL-2、BL-3、BL-4的偏置信号可取决于将响应于接收命令而执行的操作。在一些实施例中，解码器电路140、150能够以第一极性及第二极性进行对称操作。在一些实施例中，解码器电路140、150能够以第一极性及第二极性进行非对称操作。例如，解码器电路140、150可提供呈第一极性的较高量值电压及/或电流及呈第二极性的较低量值电压及/或电流。在一些实施例中，非对称解码器可具有较小布局面积。
图3是说明根据本发明的实施例的存储器单元的阵列200的部分的图式。在一些实施例中，阵列200可用于实施图2A的存储器阵列160。在图3所说明的实例中，阵列200是包含第一数目个导线230-0、230-1、…、230-N(例如存取线，其在本文中可称为字线)及第二数目个导线220-0、220-1、…、220-M(例如存取线，其在本文中可称为位线)的交叉点阵列。存储器单元225位于字线230-0、230-1、…、230-N及位线220-0、220-1、…、220-M的每一相交点处且存储器单元225可以两端子架构起作用，例如，其中特定字线230-0、230-1、…、230-N及位线220-0、220-1、…、220-M充当存储器单元225的电极。
存储器单元225可为电阻可变存储器单元，例如RRAM单元、CBRAM单元、PCRAM单元及/或STT-RAM单元，以及其它类型的存储器单元。存储器单元225可包含可编程为不同逻辑状态的材料(硫族化合物)。例如，存储器单元225可包含组合物，其可包含硒(Se)、砷(As)、锗(Ge)、硅(Si)、碲(Te)、锑(Sb)或其组合。还可使用其它材料。例如，存储器单元225可经编程以响应于(例如)所施加的编程电压及/或电流脉冲而具有对应于特定逻辑状态的特定电阻及/或阈值电压。实施例不受限于特定材料。例如，材料可为由各种掺杂或未掺杂材料形成的硫族化合物。可用于形成存储器元件或选择器装置的其它材料实例包含二元金属氧化物材料、超巨磁阻材料及/或基于聚合物的各种电阻可变材料等等。在一些实施例中，阵列200的存储器单元225可各自包含存储器元件及选择器装置。在一些实施例中，存储器单元225可包含充当存储器元件及选择器装置的单个材料及/或组件(例如存储元件)。
在操作中，可通过经由选定字线230-0、230-1、…、230-N及位线220-0、220-1、…、220-M横跨存储器单元225施加电压(例如编程电压)来编程阵列200的存储器单元225。感测(例如读取)操作可用于响应于施加于选定字线230-0、230-1、…、230-N(其耦合到相应单元)的特定电压而通过感测(例如)对应于相应存储器单元的位线220-0、220-1、…、220-M上的电流来而确定存储器单元225的数据状态。
图4是说明存储器单元的阵列300的部分的图式。在一些实施例中，阵列300可用于实施图2A的存储器阵列160。在图4所说明的实例中，阵列300配置成交叉点存储器阵列架构，例如三维(3D)交叉点存储器阵列架构。多层交叉点存储器阵列300包含安置于在第一方向上延伸的字线(例如230-0、230-1、…、230-N及212-0、212-1、…、212-N)及在第二方向上延伸的位线(例如220-0、220-1、…、220-M及214-0、214-1、…、214-M)的交替(例如，交错)层之间的若干连续存储器单元(例如205、215、225)。例如，层数可增加或减少。存储器单元205、225中的每一者可配置于字线(例如230-0、230-1、…、230-N及212-0、212-1、…、212-N)与位线(例如220-0、220-1、…、220-M及214-0、214-1、…、214-M)之间，使得单个存储器单元205、225直接与其相应位线及字线电耦合及电串联。例如，阵列300可包含呈与单个存储元件或多个存储元件一样小的粒度的可个别寻址(例如，可随机存取)存储器单元的三维矩阵，其可经存取以用于例如感测及写入的数据操作。在一些实施例中，存储器阵列300的存储器单元205、215、225可各自包含存储器元件及选择器装置。在一些实施例中，存储器单元205、215、225可包含充当存储器元件及选择器装置的单个材料及/或组件(例如存储元件)。在若干实施例中，存储器阵列300可包含比图4的实例中所展示的层、位线、字线及/或存储器单元多或少的层、位线、字线及/或存储器单元。
图5是根据本发明的实施例的存储器阵列500的部分的说明图。存储器阵列500的所述部分可包含于图2A的存储器阵列160中。存储器阵列500可包含第一存取线505及第二存取线535。为便于参考，第一存取线还可称为字线(WL)505且第二存取线还可称为位线(BL)535。如图5中所展示，WL 505平行于页面延伸且BL 535垂直于WL 505延伸进出页面。存储器单元540可位于WL 505与BL 535的相交点处。存储器单元540可包含选择器装置515。选择器装置515可通过第一电极510耦合到WL 505且耦合到第二电极520。电极520可将选择器装置515耦合到包含于存储器单元540中的存储器元件525。存储器元件525可通过第三电极530耦合到BL 535。存储器元件525可包含硫族化合物材料。在一些实施例中，所述硫族化合物材料可为相变材料，但可使用其它材料。在一些实施例中，选择器装置515还可包含硫族化合物材料。在一些实施例中，选择器装置515可包含不会在操作期间经历相变的材料。在一些实施例中，存储器元件525及/或选择器装置515可包含三元组合物，其可包含硒(Se)、砷(As)、锗(Ge)、碲(Te)、锑(Sb)及其组合。在一些实施例中，存储器元件525及/或选择器装置515可包含四元组合物，其可包含硅(Si)、Se、As、Ge、碲(Te)、锑(Sb)及其组合。还可使用其它材料。
如下文将更详细描述，可使用第一存取线WL 505及第二存取线BL 535将电压及/或电流提供到存储器单元540。第一存取线WL 505及第二存取线BL 535还可用于感测存储器单元540的电压及/或电流。可将电压及/或电流提供到存储器单元540以将逻辑状态编程到存储器单元，且可感测电压及/或电流以从存储器单元540读取数据。例如存取线驱动器的电路可耦合到存取线WL 505及BL 535以将电压提供到存储器单元540，且感测放大器可耦合到存取线WL 505及/或BL 535以感测存储器单元540的电压及/或电流。可基于所感测的电压及/或电流来确定由存储器单元540存储的一或若干逻辑状态。
存储器元件525可通过编程操作经写入以存储至少两种不同逻辑状态(例如‘1’、‘0’)中的一者。在一些实施例中，不同逻辑状态可由存储器元件525的不同阈值电压(VTH)表示。例如，‘1’逻辑状态可由第一VTH表示且‘0’逻辑状态可由第二VTH表示。存储器元件525展现的阈值电压可基于包含于存储器元件525中的相变材料(PCM)的状态(例如非晶/复位或结晶/设置)。PCM的状态可至少部分基于在编程操作期间施加于存储器单元540的编程脉冲的电流及/或电压的量值。在一些实施例中，PCM的状态可独立于编程脉冲的电流及/或电压的极性。可通过在读取操作期间施加读取脉冲来确定存储器元件525的状态。可使用第一存取线505及第二存取线535将编程脉冲及读取脉冲施加于存储器单元540。
选择器装置515可展现不同阈值电压(VTH)。选择器装置515可展现不同性质(例如电压漂移、阈值电压的分布)。选择器装置515展现的阈值电压可基于在编程操作期间施加于存储器单元540的编程脉冲的极性及在读取操作期间施加于存储器单元540的读取脉冲的极性。可使用第一存取线505及第二存取线535将编程脉冲及读取脉冲施加于存储器单元540。
在一些实施例中，存储器单元540可配置为BL 535与WL 505之间的两端子装置。可通过在第一电压或电流下横跨存储器单元540施加呈第一极性的电压(例如编程脉冲)来将第一逻辑状态写入存储器单元540。可通过在第二电压或电流下横跨存储器单元540施加呈第一极性的电压(例如编程脉冲)来将第二逻辑状态写入存储器单元540。
可通过横跨存储器单元540施加电压(例如读取脉冲)(例如，使用BL 535及WL505)来读取存储器单元540。在一些实施例中，通过横跨存储器单元540施加呈第一极性的电压来读取存储器单元540。在其它实施例中，通过横跨存储器单元540施加呈第二极性的电压来读取存储器单元540。可总是使用相同极性读取存储器单元540。在一些实施例中，不管编程及读取脉冲的极性如何，存储器元件525可展现相同阈值电压。在一些实施例中，存储器元件525的阈值电压可基于横跨存储器单元540所施加的编程脉冲的量值及/或持续时间。基于存储器元件525及选择器装置515的阈值电压，存储器单元540的不同阈值电压可用于表示不同逻辑状态。
当存储器单元540是两端子装置时，端子之间的电压的相对值确定横跨存储器单元540所施加的电压或电流的量值及极性。例如，将3V电压提供到BL 535且将0V电压提供到WL 505导致與将6V电压提供于BL 535处且将3V电压提供于WL 505处时的量值及极性相同的量值及极性。在一些实施例中，可将其它非负(例如0V或更大)、负及/或正电压提供到存储器存取线。如本文所使用，正向极性指示BL 535被设置为高于WL 505的电压且反向极性指示BL 535被设置为低于WL 505的电压。然而，使用“正向”及“反向”极性是仅作为实例提供，且本发明的实施例不受限于本文所描述的特定极性方向。
图6A展示图表600A，其展示常规存储器中的编程脉冲605及读取脉冲610的实例的电压图。存储器单元可由编程脉冲605编程。由编程脉冲605编程的存储器单元可由读取脉冲610读取。如图6A中所展示，编程脉冲605及读取脉冲610两者呈正向极性。然而，编程脉冲605及读取脉冲610两者可具有反向极性。如先前所提及，当编程脉冲及读取脉冲呈相同极性时，存储器单元会经受电压漂移。
图6B展示图表600B，其展示根据本发明的实施例的编程脉冲615及读取脉冲620的电压图。在图6B所展示的实例中，编程脉冲615及读取脉冲620两者展示为方形脉冲。然而，脉冲可为其它形状(例如斜坡、阶梯、正弦)。在一些实施例中，方形编程脉冲可具有斜侧及/或圆角。存储器单元可由编程脉冲615编程。编程脉冲615可具有可熔化包含于存储器单元的存储器元件中的PCM的电压及/或电流。编程脉冲615可具有用于引起PCM实现用于逻辑状态的结晶度的量值及/或持续时间。在一些实施例中，编程脉冲615可引起存储器元件的PCM的至少一部分相变(例如熔化、固态再结晶)。由编程脉冲615编程的存储器单元可由读取脉冲620读取。尽管读取脉冲620的量值及持续时间展示为等于编程脉冲615的量值及持续时间，但在一些实施例中，读取脉冲620可具有比编程脉冲615低或高的量值及比编程脉冲615短或长的持续时间。如参考图1所论述，在一些实施例中，读取脉冲620的量值可经选择以落入设置状态中的存储器单元的阈值电压与复位状态中的存储器单元的阈值电压之间。如图6B的实施例所展示，编程脉冲615呈反向极性且读取脉冲620呈正向极性。然而，编程脉冲615可具有正向极性且读取脉冲620可具有反向极性。施加呈相反极性的编程脉冲及读取脉冲(如图6B中所展示)可减轻电压漂移。
在一些实施例中，可仅在将设置状态编程到存储器单元时施加呈与读取脉冲的极性相反的极性的编程脉冲。在一些实施例中，可仅在将复位状态编程到存储器单元时施加呈与读取脉冲的极性相反的极性的编程脉冲。在一些实施例中，不管编程到存储器单元的状态如何，可施加呈与读取脉冲的极性相反的极性的编程脉冲。
在一些实施例中，选择器装置可对编程脉冲的最后部分的极性敏感。因此，编程脉冲可包含呈多种极性的电压及/或电流。例如，编程脉冲可具有呈第一极性的第一部分及呈第二极性的第二部分，且选择器装置的性能可基于第二极性。当减轻选择器装置的不稳定性所需的电压及/或电流不同于编程存储器元件所需的电压及/或电流时，具有多种极性的编程脉冲可为有利的。如果仅施加呈极性的较高电压及/或电流且施加呈另一极性的较低电压及/或电流，那么包含于具有存储器单元的存储器中的解码器无需完全对称。非对称解码器可具有小于完全对称解码器的布局。此外，具有呈多种极性的编程脉冲的存储器可无需改变读取脉冲的极性。
图7展示图表700，其展示根据本发明的实施例的具有第一部分715及第二部分720的编程脉冲705的电压图。图中还说明读取脉冲710。在图7的实施例中，读取脉冲710具有與编程脉冲705的第一部分715相同的极性。编程脉冲705可经配置以将逻辑状态编程于存储器单元的存储器元件中且减轻所述存储器单元的选择器装置的不稳定性。第一部分715及第二部分720可具有不同极性。
在一些实施例中，第一部分715可将逻辑状态编程到存储器元件且第二部分720可减轻选择器装置中的不稳定性。第一部分715可包含各自持续特定时间段的一或多个电压及/或电流。第一部分715的形状可至少部分基于包含于存储器元件中的PCM及/或包含于存储器单元中的其它材料的特性。换句话说，第一部分715可编程存储器单元的存储器元件。第一部分715的量值及/或持续时间可至少暂时改变存储器元件的PCM的至少一部分的相。例如，第一部分715可熔化PCM的至少一部分。改变PCM的至少一部分的相可将逻辑状态编程到存储器元件。
第二部分720在图7中展示为方形脉冲，但第二部分可为其它形状(例如斜坡、阶梯、正弦)。第二部分720的形状可至少部分基于存储器元件及/或选择器装置的特性。第二部分720的量值可大于选择器装置的阈值电压。在一些实施例中，第二部分720的量值可小于改变存储器元件的PCM的相所需的量值，但等于或大于实现选择器装置的温度效应所需的量值。在一些实施例中，选择器装置的温度效应可减小存储器单元的阈值电压分布。实现选择器装置的温度效应所需的温度可称为选择器装置的活化温度。选择器装置的活化温度可至少部分基于选择器装置的材料特性。在不受特定理论约束的情况下，由编程脉冲705的第二部分720实现的活化温度可允许原子重新分布，其改进选择器装置中的原子的分布。在不受特定理论约束的情况下，活化温度可允许电子重新分布，其改进选择器装置中的电子及全部原子的分布或改进选择器装置中的电子而非全部原子的分布。在一些实施例中，第二部分720的持续时间可提供足够时间(例如20到50ns)用于原子重新分布。
在一些实施例中，编程脉冲705的第二部分720的量值可为用于减少选择器装置的元素偏析的量值。第二部分720可减少选择器装置的合金内的元素偏析。在一些实施例中，选择器装置的组成梯度可由第二部分720减小。即，选择器装置的材料组合物可沿选择器装置的一或多个物理维度(例如顶部到底部、侧到侧、接近于字线到接近于位线)均匀或较均匀分布。在不受特定理论约束的情况下，第二部分720的电压及/或电流量值可减轻选择器装置的电场驱动元素偏析效应。例如，在包含As-Se合金的典型选择器装置中，可在选择器装置的整个容积上最初具有As(例如25％到30％之间)及Se(例如40％到45％之间)的大体上均匀浓度。在将存储器单元编程为设置状态之后，选择器装置可在选择器装置的底部具有相较于选择器装置的顶部的较高As浓度(例如，在底部为35％到40％而在顶部为15％到20％)。类似地，在将存储器单元编程为设置状态之后，选择器装置可在选择器装置的顶部具有相较于选择器装置的底部的较高Se浓度(例如，在顶部为50％到55％而在底部为30％到35％)。选择器装置的顶部及底部的这些As及Se浓度差产生选择器装置中从顶部到底部的组成梯度。在一些应用中，组成梯度会使选择器装置的性能降级。根据本发明的原理，当将存储器单元编程为设置或复位状态时，施加编程脉冲705的第二部分720可减小或消除组成梯度。继续上述实例，当将第二部分720施加于存储器单元时，选择器装置中的As及/或Se的浓度可从顶部到底部保持大体上均匀(例如，在5％内或在10％内)。
在一些实施例中，不同于第一部分715及读取脉冲710的第二部分720的极性可促成减小阈值电压分布。尽管图7中未展示，但在一些实施例中，第二部分720可具有與读取脉冲710相同的极性。然而，在这些实施例中，尽管可实现减小阈值电压分布，但会损及电压漂移减轻。
图6B及7中所展示的编程脉冲615及705可用于在编程操作期间将逻辑状态编程到存储器单元(例如图5中所展示的存储器单元540)。可通过将第一电压提供到BL且将第二电压提供到WL来施加编程脉冲。耦合到存储器单元可耦合到其存取线的电路可用于提供第一电压，例如包含于图2的解码器电路140及150中的存取线驱动器。电路可由控制逻辑(例如图2的控制逻辑110)提供的内部控制信号控制。在一些实施例中，编程脉冲可由控制逻辑110提供的信号配置。施加于存储器单元的所得电压是第一电压与第二电压之间的差。在一些实施例中，编程脉冲可具有与读取脉冲相同的持续时间。在一些实施例中，持续时间是10到50ns。在一些实施例中，持续时间可为1到100ns。在一些实施例中，持续时间可为1到1μs。在一些实施例中，对于具有第一部分及第二部分的编程脉冲，编程脉冲的第一部分可比编程脉冲的第二部分长(例如60到100ns及20到50ns)。在一些实施例中，第一部分及第二部分可具有相等持续时间(例如50ns及50ns)。在一些实施例中，第一部分可比第二部分短。在一些实施例中，编程存储器单元可耗费比读取存储器单元多或少的时间。
耦合到存储器单元可耦合到其存取线的电路可用于提供读取脉冲，例如包含于图2的解码器电路140及150中的存取线驱动器。电路可由控制逻辑(例如图2的控制逻辑110提供的内部控制信号控制。读取脉冲可为施加于存储器单元达时间段(例如10到50ns、1到100ns、1到1μs)的电压VR。尽管在图6B及7中展示为方形脉冲，但可实施其它形状的读取脉冲。其它合适读取脉冲形状包含(但不限于)三角形、梯形、阶梯形及/或正弦形。在一些实施例中，读取脉冲可包含前缘及/或后缘。尽管读取脉冲620及710展示为具有正向极性，但当将编程脉冲及/或编程脉冲的最后部分实施为正向极性时，读取脉冲620及710可实施为反向极性。在一些实施例中，可总是施加具有相同极性的读取脉冲(例如，所有读取脉冲展现正向极性，所有读取脉冲展现反向极性)。
尽管相对于电压绘制及描述图6B及7中所展示的编程及读取脉冲，但可在本发明的范围内相对于电流绘制及描述脉冲。电压及电流是比例相关的，且在一些实施例中，在不存在其它因子的情况下，增大或减小编程及/或读取脉冲的电流可对存储器装置的操作产生类似于增大或减小编程或读取脉冲的电压所产生的效应的效应。例如，在一些实施例中，编程脉冲615可具有从60到130μA的电流量值及从10到1μs的持续时间。在另一实例中，编程脉冲705可具有第一部分715，其在一些实施例中可具有从60到130μA的电流量值及从10到1μs的持续时间。继续此实例，第二部分720可具有从20到130μA的电流量值及从10到50ns的持续时间。编程脉冲615及705的量值及持续时间可至少部分基于待编程到存储器元件的状态。
图8A及8B的绘图800A及800B中展示相对于电流所绘制的实例编程脉冲。图8A及8B中的编程脉冲是示范性的且本发明不受限于特定编程脉冲805及835。在一些实施例中，编程脉冲805及835可用于实施图7中所展示的编程脉冲705。在一些实施例中，编程脉冲805可将设置状态编程到存储器元件且编程脉冲835可将复位状态编程到存储器元件。在图8所展示的实例中，编程脉冲805的第一部分810具有三个电流量值。第一量值820可为30μA且可具有600ns的持续时间。第二量值825可为60μA且可具有50ns的持续时间。第三量值830可为30μA且可具有50ns的持续时间。编程脉冲805的第二部分815可具有20μA的电流量值且可具有20ns的持续时间。如图8A中所说明，第一部分810的电流量值820、825及830具有第一极性(例如正向极性)且第二部分815具有与第一极性相反的第二极性(例如反向极性)。
编程脉冲805仅作为实例提供，且可使用其它编程脉冲。例如，可在量值820与825之间实施另一量值。此额外量值可为35μA且具有50ns的持续时间。在另一实例中，第二部分815可具有50μA的量值且可具有10ns的持续时间。编程脉冲805可具有至少部分基于存储器单元的存储器元件及/或选择器装置的材料性质的电流及/或电压量值及持续时间。在一些实施例中，编程脉冲805的第一部分810可经配置以将设置状态编程到存储器元件。
图8B的实例编程脉冲835可具有第一部分840，其具有130μA的量值且可具有20ns的持续时间。编程脉冲835的第二部分845可为20μA且具有20ns的持续时间。编程脉冲835仅作为实例提供，且可使用其它编程脉冲。例如，第一部分840可为130μA且具有12ns的持续时间。第二部分845可为50μA且具有10ns的持续时间。编程脉冲835可具有至少部分基于存储器单元的存储器元件及/或选择器装置的材料性质的电流及/或电压量值及持续时间。在一些实施例中，编程脉冲835的第一部分840可经配置以将复位状态编程到存储器元件。如图8B中所说明，第一部分840的电流量值具有第一极性(例如正向极性)且第二部分845具有与第一极性相反的第二极性(例如反向极性)。
在一些实施例中，可使用图5中所说明的存储器单元540实施存储器单元。可通过将第一电压提供到位线(例如BL 535)且将第二电压提供到对应字线(例如WL 505)来施加读取脉冲。耦合到与待读取的存储器单元相关联的位线的感测放大器(未展示)可用于检测通过存储器单元的电流。感测放大器可经配置以响应于读取操作而感测通过存储器单元的电流且提供指示由存储器单元存储的逻辑状态的输出信号。感测放大器可包含于包含存储器单元的存储器中。例如，可包含感测放大器及可耦合到存储器阵列的存储器的其它读取及编程电路、解码电路、寄存器电路等等。当将读取脉冲施加于存储器单元时，存储器单元在读取脉冲超过存储器单元的阈值电压时传导电流。感测放大器可检测通过存储器单元的电流IS。当将低于阈值电压的读取脉冲施加于存储器单元时，存储器单元不传导电流。感测放大器可检测到很少或无电流通过存储器单元。在一些实施例中，阈值电流ITH可经界定以感测由存储器单元存储的逻辑状态。当存储器单元响应于读取脉冲而不超限时，阈值电流ITH可设置成高于可通过存储器单元的电流，但当存储器单元响应于读取脉冲而超限时，阈值电流ITH可设置成等于或低于通过存储器单元的预期电流。即，阈值电流ITH应高于位线及/或字线的泄漏电流。当感测放大器检测到Is≥ITH时，可从存储器单元读取逻辑状态。可使用其它方法来检测横跨存储器单元的电流及/或电压。
在一些实施例中，阈值事件可用于确定存储器单元的逻辑状态。例如，使用图7中所展示的斜坡读取脉冲710，可在读取脉冲710处于电压(VR)时检测到阈值事件(例如，Is≥ITH)。可至少部分基于是否检测到阈值事件来确定存储器单元的逻辑状态。继续此实例，读取脉冲可具有电压VR＝5V，设置状态中的存储器单元可具有阈值电压VSET＝4V，且复位状态中的存储器单元可具有阈值电压VRESET＝6V。如果响应于读取脉冲而检测到阈值事件，那么可确定存储器单元处于设置状态中。如果未响应于读取脉冲检测到阈值事件，那么可确定存储器单元处于复位状态中。
图9是根据本发明的实施例的用于编程存储器单元的方法900的流程图。例如，方法900可与图6B中所展示的编程及读取脉冲一起使用。在一些实施例中，方法900可由图2的存储器100用于编程逻辑状态，且存储器单元可由图5中所展示的存储器单元540实施。例如，控制逻辑110可将内部控制信号提供到存储器100中的各种电路以执行方法900。在步骤905中，施加呈第一极性的编程脉冲。可横跨存储器单元540施加编程脉冲以编程存储器单元540的状态。编程脉冲可引起存储器元件525的部分至少暂时相变。编程脉冲的量值及/或持续时间可基于编程到存储器元件525的逻辑状态。例如，可选择高量值来将“0”编程到存储器元件525且可选择低量值来将“1”编程到存储器元件525。可基于施加于存储器单元540的后续读取脉冲的极性来选择编程脉冲的极性。在步骤910中，施加呈第二极性的读取脉冲。可横跨存储器单元540施加读取脉冲以确定存储器单元540的状态。读取脉冲的极性可不同于步骤905中所施加的编程脉冲的极性。读取脉冲的量值可至少部分基于对应逻辑状态中的存储器单元540的阈值电压。例如，读取脉冲的量值可高于第一逻辑状态中的存储器单元的阈值电压的量值且低于第二逻辑状态中的存储器单元的阈值电压的量值。
图10是根据本发明的实施例的用于编程存储器单元的方法1000的流程图。例如，方法1000可与图7及8A到B中所展示的编程及读取脉冲一起使用。在一些实施例中，方法1000可由图2的存储器100用于编程逻辑状态，且存储器单元可由图5中所展示的存储器单元540实施。例如，控制逻辑110可将内部控制信号提供到存储器100中的各种电路以执行方法1000。在步骤1005中，施加呈第一极性的编程脉冲的第一部分。编程脉冲可引起存储器元件525的部分至少暂时相变。第一部分的量值及/或持续时间可基于编程到存储器元件525的逻辑状态。例如，可选择高量值来将“0”编程到存储器元件525且可选择低量值来将“1”编程到存储器元件525。
在步骤1010中，施加呈第二极性的编程脉冲的第二部分。可基于施加于存储器单元的后续读取脉冲的极性来选择第二部分的极性。第二部分的量值及/或持续时间可基于存储器单元的存储器元件及/或选择器装置的材料性质。在一些实施例中，第二部分的量值可小于熔化存储器元件的至少一部分及/或改变存储器元件的至少一部分的相所需的量值，但等于或大于达到用于实现选择器装置的温度效应的活化温度所需的量值。在一些实施例中，温度效应可为选择器装置中的原子及/或电子的重新分布。在一些实施例中，第二部分的电压及/或电流量值可经选择以至少部分减轻选择器装置的电场驱动元素偏析效应，其可减小选择器装置的组成梯度。
在步骤1015中，施加呈第一极性的读取脉冲。可横跨存储器单元540施加读取脉冲以确定存储器单元540的状态。读取脉冲的极性可不同于步骤1010中所施加的编程脉冲的第二部分的极性。读取脉冲的量值可至少部分基于对应逻辑状态中的存储器单元540的阈值电压。例如，读取脉冲的量值可高于第一逻辑状态中的存储器单元的阈值电压的量值且低于第二逻辑状态中的存储器单元的阈值电压的量值。
可在不背离本发明的原理的情况下使用本文所描述的其它编程及读取操作及/或操作的修改方案。例如，在一些方法中，感测电流及/或电压可受限于特定时间段。时间段可从读取脉冲的起始点到读取脉冲起始点后的时间点(例如20ns)。
在一些实施例中，类似于上文所描述的方法1000的方法及7及8A到B中所说明的编程及读取脉冲可用于包含不含单独存储器元件及选择器装置的存储器单元的存储器中。具有此替代架构的存储器单元的阈值电压性质可允许存储器单元的元件充当选择器装置及存储器元件两者。可充当选择器装置及存储器元件两者的存储器单元的元件将称为存储元件。然而，存储元件有时可称为存储器元件。由存储元件展现的阈值电压可取决于横跨存储器单元所施加的读取及编程脉冲的相对电压极性。例如，如果使用相同电压极性写入存储器单元且接着读取存储器单元，那么存储元件可在被读取时展现第一阈值电压。如果使用不同(例如，相反)电压极性写入存储器单元接着读取存储器单元，那么存储元件可在被读取时展现第二阈值电压。在一些实施例中，存储元件可为介于电极之间的元件。
可将可对应于一或多个数据位的逻辑状态编程到存储器单元的存储元件。可通过施加不同极性的电压及/或电流来编程存储器单元。可通过施加单个极性的电压来读取存储器单元。在一些实施例中，存储元件可包含硫族化合物材料。然而，硫族化合物材料可或可不在读取及/或写入期间经历相变。在一些实施例中，硫族化合物材料可不是相变材料。
图11是根据本发明的实施例的存储器阵列1100的部分的说明图。在一些实施例中，存储器阵列1100可用于实施图2中的存储器阵列160。存储器阵列1100可包含第一存取线1105及第二存取线1125。为便于参考，第一存取线可称为字线(WL)且第二存取线可称为位线(BL)1125。WL 1105垂直于BL 1125。如图11中所展示，WL 1105平行于页面延伸且BL1125延伸进出页面。存储器单元1116可位于WL 1105及BL 1125的相交点处。存储器单元1116可包含存储元件1115。存储元件1115可通过第一电极1110耦合到WL 1105且通过第二电极1120耦合到BL 1125。存储元件1115可包含硫族化合物。在一些实施例中，硫族化合物可为相变材料。在一些实施例中，硫族化合物不会在存储器单元1116的操作期间经历相变。在一些实施例中，存储元件1115可包含三元组合物，其可包含硒(Se)、砷(As)及锗(Ge)。在一些实施例中，存储元件1115可包含四元组合物，其可包含硅(Si)、Se、As及Ge。还可使用其它材料。在一些实施例中，存储元件1115可充当选择器装置及存储器元件两者。
存储器单元1116可经编程以通过编程操作来存储至少两种不同逻辑状态(例如‘1’、‘0’)中的一者。在一些实施例中，不同逻辑状态可由存储器单元1116的不同阈值电压(VTH)表示。例如，‘1’逻辑状态可由第一VTH表示且‘0’逻辑状态可由第二VTH表示。存储器单元1116展现的阈值电压可基于在编程操作期间施加于存储器单元1116的编程脉冲的极性及在读取操作期间施加于存储器单元1116的读取脉冲的极性。可使用第一存取线1105及第二存取线1125将编程脉冲及读取脉冲施加于存储器单元1116。
在一些实施例中，存储器单元1116可配置为BL 1125与WL 1105之间的两端子装置。可通过横跨存储器单元1116施加呈第一极性的电压(例如编程脉冲)来将第一逻辑状态编程到存储器单元1116的存储元件1115。可通过横跨存储器单元1116施加呈第二极性(其可与第一极性相反)的电压(例如编程脉冲)来将第二逻辑状态编程到存储器单元1116。通过横跨端子施加电压(例如读取脉冲)来读取存储器单元1116。在一些实施例中，通过横跨存储器单元1116施加呈第一极性的电压来读取存储器单元1116。在其它实施例中，通过以横跨存储器单元1116施加呈第二极性的电压来读取存储器单元1116。可总是使用相同极性读取存储器单元1116。当使用呈使用其来编程存储器单元1116的相同电压极性的电压读取存储器单元1116时，存储元件1115可展现第一VTH。当使用呈使用其来编程存储器单元1116的相反电压极性的电压读取存储器单元1116时，存储元件1115可展现第二VTH。不同阈值电压可用于表示不同逻辑状态。可在第14/932,746号美国专利申请案中找到关于具有参考图11所展示及描述的架构的存储器单元的额外细节，所述申请案以引用的方式并入本文中。
类似于图5中所展示的存储器单元540的选择器装置515，存储元件1115的阈值电压可基于编程脉冲的最后部分。换句话说，编程到存储元件1115的逻辑状态可基于编程脉冲的最后部分的极性。例如，编程脉冲可具有第一部分及第二部分，其中第二部分经配置以将逻辑状态编程到存储元件1115。在一些实施例中，可有利地施加具有第一部分及第二部分的编程脉冲。例如，如果在第二部分之前施加编程脉冲的第一部分，那么存储器阵列的存储器单元及/或其它组件可具有较大性能(例如较高稳定性)。在另一实例中，存储器阵列可包含多个存储器单元类型，且第一部分可编程第一类型的存储器单元且第二部分可编程第二类型的存储器单元。第一部分的量值及/或持续时间可部分基于存储器的存储器单元及/或其它部分的材料性质。
图12A及12B是根据本发明的实施例的具有第一部分及第二部分的编程脉冲1205及1225的电压图1200A及1200B。图12A的编程脉冲1205可经配置以将第一逻辑状态编程到存储器单元(例如图11中所展示的存储器单元1116)。图12B的编程脉冲1225可经配置以将第二逻辑状态编程于存储器单元中。在一些实施例中，第一部分1215及1230可编程另一类型的存储器单元，促进存储器单元及/或存储器的其它组件的稳定性，及/或某个其它目的。例如，第一部分1215及1230可减少存储器的组件的电压漂移以提高稳定性。在另一实例中，第一部分1215及1230可将控制信号提供到包含存储器单元的存储器的组件。所述组件可电耦合到存储器单元。第二部分1220及1235可将逻辑状态编程到存储器单元。
参考图12A，编程脉冲1205的第一部分1215可包含各自持续特定时间段的呈第一极性的一或多个电压及/或电流。第一部分1215的形状可至少部分基于存储器的存储器单元或其它组件的特性。实例特性包含(但不限于)包含于存储器单元中的材料及提供到存储器的其它组件的控制信号。在一些实施例中，第一部分1215包含多个脉冲。在一些实施例中，第一部分1215的脉冲或多个脉冲可各自包含斜坡、阶梯或正弦形状，且可具有前缘及/或后缘。第二部分1220可包含呈第一极性的电压及/或电流。第二部分1220的极性可经配置以将第一逻辑状态编程到存储器单元。第二部分1220在图12A中展示为方形脉冲，但第二部分1220可为其它形状(例如斜坡、阶梯、正弦)。在一些实施例中，第二部分1220可具有前缘及/或后缘(未展示)。接着，由编程脉冲1205编程的存储器单元可由可以第一极性施加的读取脉冲1210读取。
参考图12B，编程脉冲1225的第一部分1230可包含各自持续特定时间段的呈第一极性的一或多个电压及/或电流。在一些实施例中，第一部分1230包含多个脉冲。在一些实施例中，第一部分1230的脉冲或多个脉冲可各自包含斜坡、阶梯或正弦形状，且可具有前缘及/或后缘。第一部分1230的形状可至少部分基于存储器的存储器单元或其它组件的特性。在一些实施例中，第一部分1230可与编程脉冲1205的第一部分1215相同。在一些实施例中，第一部分1215及1230是不同的。第二部分1235可包含呈第二极性的电压及/或电流。第二部分1235的极性可经配置以将第二逻辑状态编程到存储器单元。第二部分1235在图12B中展示为方形脉冲，但第二部分1235可为其它形状(例如斜坡、阶梯、正弦)及/或可包含前缘及/或后缘(未展示)。在一些实施例中，第二部分1235可具有与第二部分1220相同的量值及持续时间，但具有不同极性。在一些实施例中，第二部分1235及1220具有不同量值及/或持续时间。接着，由编程脉冲1225编程的存储器单元可由可以第一极性施加的读取脉冲1240读取。在一些实施例中，读取脉冲1240与读取脉冲1210相同。
尽管第一部分1215及1230在图12A及12B中展示于第二部分1220及1235之前，但在一些实施例中，第一部分1215及1230可在第二部分1220及1235之后。此外，尽管第一部分1215及1230在图12A及12B中展示为具有正极性，但在一些实施例中，第一部分1215及1230可具有负极性。尽管图12A及12B中未展示，但在一些实施例中，第二部分1220及1235两者位于第一部分1215及1230之前且后跟第一部分1215及1230。类似地，尽管图12A及12B中未展示，但在一些实施例中，第一部分1215及1230两者位于第二部分1220及1235之前且后跟第二部分1220及1235。
图12A及12B中所展示的编程脉冲1205及1225可用于在编程操作期间将逻辑状态编程到存储器单元的存储元件(例如图11中所展示的存储器单元1116的存储元件1115)。可通过将第一电压提供到BL且将第二电压提供到WL来施加编程脉冲。耦合到存储器单元可耦合到其存取线的电路可用于提供第一电压，例如包含于图2的解码器电路140及150中的存取线驱动器。电路可由控制逻辑(例如图2的控制逻辑110)提供的内部控制信号控制。在一些实施例中，编程脉冲可由控制逻辑110提供的控制信号配置。施加于存储器单元的所得电压是第一电压与第二电压之间的差。在一些实施例中，编程脉冲可具有與读取脉冲相同的持续时间。在一些实施例中，持续时间是10到50ns。在一些实施例中，持续时间是1到100ns。在一些实施例中，持续时间是1到1μs。在一些实施例中，编程脉冲的第一部分比编程脉冲的第二部分长(例如60到100ns及20到50ns)。在一些实施例中，第一部分及第二部分具有相等持续时间(例如50ns及50ns)。在一些实施例中，第一部分比第二部分短。在一些实施例中，编程存储器单元可耗费比读取存储器单元多或少的时间。
耦合到存储器单元可耦合到其存取线的电路可用于提供读取脉冲，例如包含于图2的解码器电路140及150中的存取线驱动器。电路可由控制逻辑(例如图2的控制逻辑110)提供的内部控制信号控制。读取脉冲可为施加于存储器单元达一时间段(例如10到50ns、1到100ns、1到1μs)的电压VR。尽管在图12A及12B中展示为方形脉冲，但可实施其它形状的读取脉冲。其它合适读取脉冲形状包含(但不限于)三角形、梯形、阶梯形及/或正弦形。在一些实施例中，读取脉冲可包含前缘及/或后缘。尽管读取脉冲1210及1240展示为具有正向极性，但读取脉冲1210及1240可实施为反向极性。在一些实施例中，可总是施加具有相同极性的读取脉冲(例如，所有读取脉冲展现正向极性，所有读取脉冲展现反向极性)。
尽管已相对于电压绘制及描述图12A及12B中所展示的编程及读取脉冲，但可在本发明的范围内相对于电流绘制及描述脉冲。电压及电流是比例相关的，且在一些实施例中，在不存在其它因子的情况下，增大或减小编程及/或读取脉冲的电流可对存储器装置的操作产生类似于增大或减小编程或读取脉冲的电压所产生的效应的效应。
图13是根据本发明的实施例的用于编程存储器单元的方法1300的流程图。例如，方法1300可与图12A及12B中所展示的编程及读取脉冲一起使用。在一些实施例中，方法1300可由图2的存储器100用于编程逻辑状态，且存储器单元可由图11中所展示的存储器单元1116实施。例如，控制逻辑110可将内部控制信号提供到存储器100中的各种电路以执行方法1300。在步骤1305中，施加呈第一极性的编程脉冲的第一部分。第一部分的量值及/或持续时间可基于存储元件1115、存储器单元1116的另一部分及/或存储器100的其它部分的性质。在一些实施例中，第一部分可提高存储器100的组件的稳定性。在一些实施例中，第一部分可将控制信号提供到存储器100的组件。在步骤1310中，施加呈第一极性或第二极性的编程脉冲的第二部分。可基于编程到存储元件1115的逻辑状态来选择第二部分的极性。例如，可针对第一逻辑状态(例如‘0’)施加第一极性且可针对第二逻辑状态(例如‘1’)施加第二极性。在步骤1315中，施加呈第一极性的读取脉冲。可横跨存储器单元1116施加读取脉冲以确定存储器单元1116的状态。读取脉冲的量值可至少部分基于对应逻辑状态中的存储元件1115的阈值电压。例如，读取脉冲的量值可高于第一逻辑状态中的存储元件1115的阈值电压的量值且低于第二逻辑状态中的存储元件1115的阈值电压的量值。
在一些实施例中，本文所描述的设备及操作方法可利用横跨存储器单元施加呈不同极性的电流及/或电压来提高存储器性能。例如，如本文所描述，可在以第一极性编程存储器单元且以第二极性读取存储器单元时改进选择器装置的电压漂移。在一些实施例中，可通过仅改变编程脉冲的最后部分(例如最后10到50ns)的极性来实现改进。还可实现其它优点。例如，可通过横跨存储器单元施加具有两个部分的编程脉冲来减小阈值电压的分布。第一部分可将逻辑状态编程到存储器元件。第二部分可减小选择器装置的阈值电压的分布。编程脉冲的第二部分可具有低于存储器元件的熔化温度且高于选择器装置的活化温度的量值。编程脉冲的第二部分可具有用于减轻选择器装置的电场驱动元素偏析效应的量值，其可减小选择器装置的组成梯度。当编程脉冲的第二部分呈不同于读取脉冲的极性时，可减轻阈值电压的分布及电压漂移两者。
根据本发明的实施例的存储器可用于各种电子装置(其包含(但不限于)计算系统、电子存储系统、照相机、电话、无线装置、显示器、芯片组、机顶盒或游戏系统)中的任何者中。
应从上文了解，尽管已为了说明而在本文中描述本发明的特定实施例，但可在不背离本发明的精神及范围的情况下作出各种修改。相应地，本发明仅受所附权利要求书限制。

Claims (14)

1.一种存储器设备，其包括：
存储器单元，其包括经配置以既作为选择器装置又作为存储器元件的存储元件；
第一存储器存取线，其耦合到所述存储器单元；
第二存储器存取线，其耦合到所述存储器单元；
第一存取线驱动器，其耦合到所述第一存储器存取线；
第二存取线驱动器，其耦合到所述第二存储器存取线；及
控制逻辑，其经配置以控制所述第一存取线驱动器及所述第二存取线驱动器执行以下操作：
提供编程脉冲，其包括第一部分及第二部分，其中所述第一部分具有量值及持续时间，并且所述第一部分经配置以促进所述存储器单元的稳定性、对具有与所述存储器单元不同类型的第二存储器单元进行编程或者向耦合到所述存储器单元的组件提供控制信号，并且所述第二部分具有经配置以将第一逻辑状态写入所述存储器单元的第一极性或具有经配置以将第二逻辑状态写入所述存储器单元的第二极性，所述第二极性与所述第一极性相反；以及
横跨所述存储器单元提供呈所述第一极性或所述第二极性的读取脉冲以确定是所述第一逻辑状态还是所述第二逻辑状态被编程在所述存储器单元中。
2.根据权利要求1所述的设备，其中所述量值是电流量值或电压量值。
3.根据权利要求1所述的设备，其中所述第一部分呈所述第二极性。
4.根据权利要求1所述的设备，其中所述第一部分包括多个量值，其中所述量值是电流量值或电压量值。
5.根据权利要求1所述的设备，其中所述第一部分的所述持续时间比所述第二部分的持续时间长。
6.根据权利要求2所述的设备，其中所述第一部分的所述量值比所述第二部分的量值大，其中所述量值是电流量值或电压量值。
7.根据权利要求1所述的设备，其中所述选择器装置包括硫族化合物材料。
8.根据权利要求1所述的设备，其进一步包括存储器阵列，所述存储器阵列包含多个存储器单元及耦合到所述多个存储器单元的至少部分的多个存储器存取线，其中所述存储器单元是所述多个存储器单元中的一者且所述第一存储器存取线及所述第二存储器存取线各自为所述多个存储器存取线中的一者，其中所述存储器阵列是二维2D阵列或三维3D阵列。
9.根据权利要求8所述的设备，其中所述存储器阵列包含耦合到所述控制逻辑及所述多个存储器存取线的至少部分的解码器，其中所述解码器是对称的。
10.根据权利要求8所述的设备，其中所述存储器阵列包含耦合到所述控制逻辑及所述多个存储器存取线的至少部分的解码器，其中所述解码器是非对称的。
11.根据权利要求1所述的设备，其中所述第一部分包含斜坡、阶梯及多个脉冲中的至少一者。
12.一种用于操作存储器装置的方法，其包括：
横跨存储器单元施加编程脉冲，所述存储器单元包括经配置以既作为选择器装置又作为存储器元件的存储元件，其中所述编程脉冲经配置以将逻辑状态编程到所述存储器单元的所述存储元件，所述编程脉冲包括第一部分及第二部分，并且其中：
所述第一部分具有量值及持续时间，并且所述第一部分经配置以促进所述存储器单元的稳定性、对具有与所述存储器单元不同类型的第二存储器单元进行编程或者向耦合到所述存储器单元的组件提供控制信号，并且
所述第二部分具有经配置以将第一逻辑状态写入所述存储器单元的第一极性或具有经配置以将第二逻辑状态写入所述存储器单元的第二极性，所述第二极性与所述第一极性相反；及
横跨所述存储器单元施加呈所述第一极性或所述第二极性的读取脉冲，其中所述读取脉冲经配置以确定是所述第一逻辑状态还是所述第二逻辑状态被编程在所述存储器单元中。
13.根据权利要求12所述的方法，其中所述量值是电流量值或电压量值。
14.根据权利要求12所述的方法，其中所述存储器单元具有对应于第一逻辑状态的第一阈值电压及对应于第二逻辑状态的第二阈值电压，其中所述读取脉冲的电压量值经配置以介于所述第一阈值电压与所述第二阈值电压之间。
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