KR101469831B1

KR101469831B1 - 향상된 읽기 성능을 갖는 멀티-레벨 상변환 메모리 장치 및그것의 읽기 방법

Info

Publication number: KR101469831B1
Application number: KR1020080024517A
Authority: KR
Inventors: 정창욱; 정기태; 김형준; 고승필
Original assignee: 삼성전자주식회사
Priority date: 2007-04-30
Filing date: 2008-03-17
Publication date: 2014-12-09
Also published as: TWI476770B; KR20080097126A; TW200907971A; CN101354915B; CN101354915A

Abstract

여기에 제공되는 메모리 장치는 복수의 메모리 셀들과; 그리고 상기 각 메모리 셀은 프로그램 동작시 인가된 프로그램 전류에 응답하여 판별되는 초기 저항을 갖는 메모리 셀 물질을 포함하며 상기 메모리 셀의 저항은 상기 프로그램 동작 이후 시간의 경과에 따라 상기 초기 저항으로부터 변화하며; 상기 각 메모리 셀은 상기 프로그램 동작에서 상기 대응하는 메모리 셀의 저항을 프로그램하기 위해서 상기 프로그램 전류를 인가하는 데 사용되는 그리고 읽기 동작에서 상기 대응하는 메모리 셀의 저항을 읽기 위해서 읽기 전류를 인가하는 데 사용되는 상기 메모리 장치의 도전 라인에 연결되며; 상기 메모리 셀의 읽기 동작 이전에 거의 상기 초기 저항으로 상기 메모리 셀의 저항을 되돌리기 위해서 상기 복수의 메모리 셀들 중 읽기 동작을 위해서 선택된 메모리 셀의 저항을 변경하는 변경 회로를 포함한다.

Description

향상된 읽기 성능을 갖는 멀티-레벨 상변환 메모리 장치 및 그것의 읽기 방법{MULTI-LEVEL PHASE CHANGE MEMORY DEVICE WITH IMPROVED READ PERFORMANCE}

도 1은 일반적인 상변화 메모리 장치의 셀 구조를 보여주는 도면이다.

도 2는 일반적인 상변화 메모리 장치의 쓰기 동작시 메모리 셀의 온도 프로파일을 보여주는 도면이다.

도 3은 시간이 경과함에 따라 저항 소자의 저항값의 변화를 보여주는 도면이다.

도 4는 멀티-레벨 상변환 메모리 장치의 분포들을 보여주는 도면이다.

도 5는 본 발명의 예시적인 실시예들에 따른 멀티-레벨 상변화 메모리 장치를 보여주는 블록도이다.

도 6은 도 5에 도시된 감지 증폭 회로를 보여주는 회로도이다.

도 7은 도 5에 도시된 제어 로직의 일부로서 클램프 전압 발생 회로를 개략적으로 보여주는 블록도이다.

도 8은 본 발명에 따른 멀티-레벨 상변환 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.

도 9는 본 발명의 다른 실시예에 따른 멀티-레벨 상변환 메모리 장치의 기입 드라이버 회로를 보여주는 회로도이다.

도 10은 본 발명의 다른 실시예에 따른 멀티-레벨 상변환 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.

도 11은 본 발명의 다른 실시예에 따른 멀티-레벨 상변환 메모리 장치의 읽기 동작시 리커버리 전류 및 감지 전류의 흐름을 보여주는 도면이다.

도 12는 본 발명에 따른 멀티-레벨 상변화 메모리 장치를 포함한 시스템을 보여주는 블록도이다.

* 도면의 주요 부분에 대한 부호 설명 *

210 : PRAM 셀 어레이 220 : 행 선택 회로

230 : 열 선택 회로 240 : 제어 로직

250 : 고전압 발생 회로 260 : 감지 증폭 회로

270 : 입력/출력 버퍼 회로 280 : 기입 드라이버 회로

290 : 바이어스 전압 발생 회로

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 멀티-레벨 상변환 메모리 장치 및 그것의 읽기 방법에 관한 것이다.

컴퓨터 프로그램 및 데이터를 저장하는 데 현재 사용되는 많은 컴퓨터 메모리 기술들이 있으며, 그러한 기술들은 다이나믹 랜덤 액세스 메모리(DRAM), 스태틱 랜덤 액세스 메모리(SRAM), 소거 및 프로그램 가능한 읽기-전용 메모리(EPROM), 전 기적으로 소거 및 프로그램 가능한 읽기-전용 메모리(EEPROM), 등을 포함한다. 몇몇 메모리 기술들은 저장된 데이터를 유지하는 데 전압을 필요로 하는 반면에, 다른 메모리 기술들은 저장된 데이터를 유지하는 데 전압을 필요로 하지 않는다.

반복적으로 읽기/쓰기 가능한 그리고 불휘발성인 메모리에 대한 요구가 증가하고 있다. 현재 사용되고 있는 주요한 불 휘발성 메모리는 플래시 메모리이며, 이는 절연된 플로팅 게이트 상에 전하를 유지하는 플로팅 게이트 트랜지스터를 사용한다. 각 메모리 셀은 플로팅 게이트에/로부터 전자를 주입/제거함으로써 전기적으로 "1" 또는 "0"으로 프로그램될 수 있다. 하지만, 메모리 셀들은 보다 작은 크기로 축소하는 데 더 어렵고, 읽기 및 프로그램 동작을 수행하는 데 비교적 느리고, 비교적 많은 양의 전력을 소모할 수 있다.

불 휘발성 메모리로서, 상변화 메모리 장치들이 또한 최근에 알려져 왔다. 이 장치들은 상이한 전기적인 독출 특성들을 나타내는 다른 구조적인 상태들(structured states) 사이에서 전기적으로 바뀔 수 있는 물질을 이용한다. 예를 들면, 게르마늄ㆍ안티몬ㆍ텔루르 혼합물(GST)로서 칼코겐 물질(chalcogenide material) (이하, "GST 물질"이라 칭함)로 만드어진 메모리 장치들이 알려져 있으며, GST 물질은 비교적 높은 저항율(resistivity)을 나타내는 비결정 상태(amorphous state)와 비교적 낮은 저항율을 나타내는 결정 상태(crystalline state) 사이에서 프로그램된다. GST 물질을 가열함으로써 GST 물질이 프로그램된다. 가열의 크기 및 기간은 GST 물질이 비결정 또는 결정 상태로 남아있는 지의 여부를 결정한다. 높은 그리고 낮은 저항율들은 프로그램된 값들 "1" 및 "0"을 나타 내며, 이는 GST 물질의 저항율을 측정함으로써 감지될 수 있다.

일반적인 상변화 메모리 장치에 있어서, 메모리 셀은 저항 소자와 스위칭 소자로 구성된다. 스위칭 소자는 MOS 트랜지스터, 다이오드, 등과 같은 다양한 소자들을 이용하여 구현될 수 있다. 저항 소자는, 도 1에 도시된 바와 같이, GST 물질로 이루어진 상변화막(1), 상변화막(1) 상에 형성된 상부 전극(2), 그리고 상변화막(1) 하부에 형성된 하부 전극(3)을 포함한다. 메모리 셀에 펄스 전류가 인가되면, 인가된 펄스 전류는 하부 전극(3)을 통해 흐르게 된다. 수㎱∼수십㎱ 정도의 매우 짧은 펄스 전류를 메모리 셀에 가하면, 하부 전극(3)의 인접한 상변화막만 주울열로 가열된다. 이때, 가열 프로파일(heating profile)의 차이에 의해서 상변화막(1)의 일부(도 1에서 해칭된 부분)가 결정 상태(또는 "SET 상태"라 불림)가 되거나 비결정 상태(또는, "RESET 상태"로 불림)가 된다. 예를 들면, 상변화막(1)을 비결정 상태(또는, RESET 상태)로 만들기 위해서, 도 2에 도시된 바와 같이, 펄스 전류(i1)가 단시간 동안 메모리 셀에 인가되고, 1㎱ 내에서 가해진 펄스 전류가 제거된다. 상변화막(1)을 결정 상태(또는, SET 상태)로 만들기 위해서, 도 2에 도시된 바와 같이, 양적으로 i1보다 적은 펄스 전류(i2)가 메모리 셀에 인가되고, 인가된 펄스 전류는 상변화막(1)이 결정화되도록 30㎱∼50㎱의 시간 동안 유지된 후 제거된다. 따라서, PRAM 메모리 셀은 상술한 방식에 따라 결정 상태 및 비결정 상태 중 어느 하나로 설정된다.

비결정 상태를 갖는 메모리 셀의 저항 소자의 저항율은 다양한 원인들로 인해 증가될 것이다. 예를 들면, 저항 소자의 저항율(또는, 저항값)은 다양한 원인들 로 인해 시간이 경과함에 따라 증가될 것이다. 비결정 상태를 갖는 저항 소자의 저항값은 저항 소자의 초기 저항값이 높을수록 더 많이 증가될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.

시간이 경과함에 따라 저항 소자의 저항값의 변화를 보여주는 도 3을 참조하면, 가로축은 메모리 셀이 비결정 상태로 프로그램될 때 메모리 셀의 초기 저항값(Rini)을 나타내고, 세로축은 시간의 경과에 따라 초기 저항값의 변화된 저항값(Ro)을 나타낸다. 이상적인 경우, "10"으로 표기된 실선과 같이, 초기 저항값(Rini)은 변화된 저항값(Ro)과 일치할 것이다. 하지만, 초기 저항값(Rini)은 시간이 경과함에 따라(또는, 일정 시간 이후) 점차적으로 높은 저항값으로 변화될 것이다. 도 3에서 알 수 있듯이, 초기 저항값(Rini)이 높으면 높을수록, 저항값의 변화는 커질 것이다. 따라서, 비결정 상태를 갖는 저항 소자의 초기 저항값이 증가됨에 따라, 메모리 셀의 문턱 전압이 증가될 것이다.

저항값의 변화에 대한 논문이 2004년 5월 5일자로 IEEE TRANSACTIONS ON ELECTRON DEVICES (VOL. 51, NO.5)에 "LOW-FIELD AMORPHOUS STATE RESISTANCE AND THRESHOLD VOLTAGE DRIFT IN CHALCOGENIDE MATERIALS"라는 제목으로 게재되어 있다.

메모리 용량을 증가시키기 위해서 이 분야에 잘 알려진 멀티-레벨 기술이 상변환 메모리 장치에 적용될 것이다. 이하, 그러한 메모리 장치를 멀티-레벨 상변환 메모리 장치라 칭한다. 앞서 언급된 초기 저항값의 변화는 멀티-레벨 상변환 메모리 장치를 구현하는 데 제한 요인으로 작용하며, 이는 이하 상세히 설명될 것이다.

설명의 편의상, 하나의 메모리 셀에 2-비트 데이터가 저장된다고 가정하자. 예를 들면, 도 4에 도시된 바와 같이, 2-비트 데이터는 가능한 4개의 상태들 "11", "10", "01", 그리고 "00" 중 하나를 가질 것이다. 도 3에서, "ST0" 상태에 대응하는 분포(101)는 결정 상태를 갖는 메모리 셀들을 포함할 것이다. 도 4에서, 나머지 상태들(ST1, ST2, ST3)에 대응하는 분포들(102, 103, 104)은 비결정 상태들을 갖는 메모리 셀들을 포함할 것이다. "ST1" 상태에 대응하는 분포(102)에 포함된 메모리 셀들의 저항값들은 "ST2" 상태에 대응하는 분포(103)에 포함된 메모리 셀들의 저항값들보다 작을 것이다. "ST2" 상태에 대응하는 분포(103)에 포함된 메모리 셀들의 저항값들은 "ST3" 상태에 대응하는 분포(104)에 포함된 메모리 셀들의 저항값들보다 작을 것이다. 도 4에서 실선으로 표시된 분포들(101, 102, 103, 104)은 메모리 셀들을 프로그램한 후에 얻어진 곡선들이고, 점선으로 표시된 분포들(101', 102', 103', 104')은 프로그램 이후 소정 시간이 경과한 후에 얻어진 곡선들이다. 이러한 분포/문턱 전압/저항값 변화는 메모리 셀이 어느 상태를 갖는 지의 여부를 판별하는 것이 어려움을 의미한다. 다시 말해서, 이러한 분포/문턱 전압/저항값 변화는 읽기 마진이 감소되게 한다. 최악의 경우, 그러한 분포/문턱 전압/저항값 변화는 읽기 에러를 유발할 것이다. 이러한 문제는 메모리 셀에 저장된 데이터 비트들의 수가 증가할 수록 더욱 심각해 질 것이다.

따라서, 분포 변화/문턱 전압 변화/저항값 변화에 관계없이 안정적으로 읽기 동작을 수행할 수 있는 멀티-레벨 상변환 메모리 장치가 절실히 요구되고 있다.

본 발명의 목적은 향상된 읽기 성능을 갖는 멀티-레벨 상변환 메모리 장치 및 그것의 읽기 방법을 제공하는 것이다.

본 발명의 예시적인 실시예들은 복수의 메모리 셀들과; 그리고 상기 각 메모리 셀은 프로그램 동작시 인가된 프로그램 전류에 응답하여 판별되는 초기 저항을 갖는 메모리 셀 물질을 포함하며 상기 메모리 셀의 저항은 상기 프로그램 동작 이후 시간의 경과에 따라 상기 초기 저항으로부터 변화하며; 상기 각 메모리 셀은 상기 프로그램 동작에서 상기 대응하는 메모리 셀의 저항을 프로그램하기 위해서 상기 프로그램 전류를 인가하는 데 사용되는 그리고 읽기 동작에서 상기 대응하는 메모리 셀의 저항을 읽기 위해서 읽기 전류를 인가하는 데 사용되는 상기 메모리 장치의 도전 라인에 연결되며; 상기 메모리 셀의 읽기 동작 이전에 거의 상기 초기 저항으로 상기 메모리 셀의 저항을 되돌리기 위해서 상기 복수의 메모리 셀들 중 읽기 동작을 위해서 선택된 메모리 셀의 저항을 변경하는 변경 회로를 포함하는 메모리 장치를 제공한다.

삭제

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번 호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서, 멀티-레벨 상변환 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 5를 참조하면, 본 발명에 따른 상변화 메모리 장치(200)는 N-비트 데이터 정보(N은 2 또는 그 보다 큰 정수)를 저장하는 메모리 셀 어레이(210)를 포함하며, 메모리 셀 어레이(210)에는, 비록 도면에는 도시되지 않았지만, 복수의 메모리 셀들이 행들(또는 워드 라인들)과 열들(또는 비트 라인들)로 배열될 것이다. 각 메모리 셀은 스위칭 소자와 저항 소자로 구성될 것이다. 스위칭 소자는 MOS 트랜지스터, 다이오드, 등과 같은 다양한 소자들을 이용하여 구현될 수 있다. 저항 소자는 앞서 설명된 GST 물질로 구성된 상변화막을 포함하도록 구성될 것이다. 각 메모리 셀은 덮어쓰기 가능한 메모리 셀(overwritable memory cell)이다. 예시적인 저항 소자는 미국특허 제6928022호에 "WRITE DRIVER CIRCUIT IN PHASE CHANGE MEMORY DEVICE AND METHOD FOR APPLYING WRITE CURRENT"라는 제목으로, 미국특허 제6967865호에 "LOW-CURRENT AND HIGH-SPEED PHASE-CHANGE MEMORY DEVICES AND METHODS OF DRIVING THE SAME"라는 제목으로, 그리고 미국특허 제6982913호에 "DATA READ CIRCUIT FOR USE IN A SEMICONDUCTOR MEMORY AND A MEMORY THEREOF"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.

계속해서 도 5를 참조하면, 행 선택 회로(220)는 행 어드레스(RA)에 응답하여 행들(또는 워드 라인들) 중 적어도 하나의 행을 선택하고, 열 선택 회로(230)는 열 어드레스(CA)에 응답하여 열들(또는 비트 라인들) 중 일부를 선택한다. 제어 로직(240)은 외부로부터의 읽기/쓰기 명령에 응답하여 멀티-레벨 상변화 메모리 장치(200)의 전반적인 동작들을 제어하도록 구성될 것이다. 고전압 발생 회로(250)는 제어 로직(240)에 의해서 제어되며, 행 및 열 선택 회로들(220, 230), 감지 증폭 회로(260), 그리고 기입 드라이버 회로(280)에서 사용되는 고전압을 발생하도록 구성된다. 예를 들면, 고전압 발생 회로(250)는 전하 펌프를 이용하여 구현될 수 있다. 하지만, 고전압 발생 회로(250)의 구현이 여기에 개시된 것에 제한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

감지 증폭 회로(260)는 제어 로직(240)에 의해서 제어되며, 읽기 동작시 열 선택 회로(230)에 의해서 선택된 열들(또는 비트 라인들)을 통해 셀 데이터를 감지한다. 감지된 데이터는 데이터 입력/출력 버퍼 회로(270)를 통해 외부로 출력될 것이다. 감지 증폭 회로(260)는 데이터 버스(DL)에 연결되며, 읽기 동작시 감지 전류(I_SENSE)를 데이터 버스(DL)로 공급할 것이다. 기입 드라이버 회로(280)는 제어 로직(240)에 의해서 제어되며, 입력/출력 버퍼 회로(270)를 통해 제공되는 데이터에 따라 데이터 라인(DL)으로 쓰기 전류를 공급할 것이다. 바이어스 전압 발생 회 로(290)는 제어 로직(240)에 의해서 제어되며, 감지 증폭 회로(260) 및 기입 드라이버 회로(280)에 공급될 바이어스 전압들을 발생하도록 구성될 것이다.

본 발명의 멀티-레벨 상변환 메모리 장치에 따르면, 특히, 제어 로직(240)은 결정 및 비결정 상태들(101, 102, 103, 104)(도 3 참조)의 문턱 전압 변화/분포 변화/저항 변화로 인한 읽기 에러를 방지하기 위해서 감지 동작 이전에 선택된 메모리 셀들로 리커버리 전류(recovery current)(양적으로 감지 전류보다 많음)를 공급하도록 감지 증폭 회로(260) 또는/그리고 기입 드라이버 회로(280)를 제어할 것이다. 이는 이후 상세히 설명될 것이다. 예시적인 실시예에 있어서, 리커버리 전류의 양은 복수의 데이터 상태들 각각의 초기 저항값이 리커버리 전류의 공급 이후에 변화되지 않도록 결정될 것이다. 선택된 메모리 셀들로 리커버리 전류를 공급함으로써 선택된 메모리 셀들 각각의 저항 소자의 저항값은 초기 저항값(즉, 프로그램될 때 결정된 저항값 또는 변화되기 이전의 저항값을 나타냄)으로 회복될 것이다. 이러한 특성(초기 저항값으로의 회복)은 앞서 언급된 논문에 상세히 설명되어 있으며, 그것에 대한 설명은 그러므로 생략될 것이다. 이러한 동작은 이후 "리커버리 동작"이라 칭한다. 리커버리 동작 이후, 선택된 메모리 셀들로 감지 전류를 공급함으로써 선택된 메모리 셀들로부터 정확하게 멀티-레벨 데이터를 감지하는 것이 가능하다.

도 6은 도 5에 도시된 감지 증폭 회로를 보여주는 회로도이다. 비록 도 6에는 하나의 비트 라인에 대응하는 감지 증폭 회로가 도시되어 있지만, 비트 구조(bit organization)에 대응하는 감지 증폭 회로들이 더 구비됨은 이 분야의 통상 적인 지식을 습득한 자들에게 자명하다. 예를 들면, 비트 구조가 x8인 경우, 8개의 감지 증폭 회로들이 요구될 것이다. 비트 구조가 x16인 경우, 16개의 감지 증폭 회로들이 요구될 것이다. 하지만, 감지 증폭 회로들의 수가 비트 구조에 제한되지 않음은 자명하다.

도 6을 참조하면, 본 발명에 따른 감지 증폭 회로(260)는 PMOS 트랜지스터들(261, 262, 265), NMOS 트랜지스터들(263, 266, 267), 그리고 감지 증폭기(264)를 포함한다. PMOS 트랜지스터들(261, 262)은 전원 단자(268)와 신호 라인(NSA)(또는 감지 증폭기의 입력단) 사이에 직렬 연결되며, 전원 단자(268)에는 전원 전압(VCC) 또는 그 보다 높은 전압(V_SA)이 인가될 수 있다. 여기서, V_SA 전압은 다이오드의 문턱 전압만큼 전원 전압보다 높은 전압일 것이다. 하지만, V_SA 전압이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. PMOS 트랜지스터(261)는 감지 구간을 나타내는 제어 신호(nPBAIS)에 의해서 턴 온/오프되고, PMOS 트랜지스터(262)는 바이어스 전압(VBIASi)(i=1∼3)(도 3 참조)에 의해서 턴 온/오프된다. 제어 신호(nPBAIS)는 도 5의 제어 로직(240)으로부터 제공되고, 바이어스 전압(VBIASi)은 도 5의 바이어스 전압 발생 회로(290)로부터 제공될 것이다.

NMOS 트랜지스터(263)는 신호 라인(NSA)과 열 선택 회로(230)(또는, 데이터 라인(DL)) 사이에 연결되며, 비트 라인(BL)의 전압 또는 비트 라인(BL)으로의 전류를 제한하도록 클램프 전압(VCLP)에 의해서 제어된다. 클램프 전압(VCLP)은 상변화 막의 리세트 상태가 변화되는 문턱 전압 이하로 비트 라인의 전압을 유지하기 위해서 그리고 리커버리 구간 동안 리커버리 전류(양적으로 감지 전류보다 많음)를 비트 라인으로 공급하기 위해서 사용된다. 감지 증폭기(264)(도면에는 "AMP"로 표기됨)는 열 선택 회로(230)를 통해 비트 라인 상의 전압이 기준 전압(VREF)보다 낮은 지 또는 높은 지의 여부를 감지하고, 감지된 결과를 셀 데이터로서 데이터 입력/출력 버퍼 회로(270)로 출력한다.

여기서, 감지 증폭기(264)는 메모리 셀에 저장된 2개의 데이터 비트들 중 하나를 감지하도록 구성될 수 있다. 또는, 감지 증폭기(264)는 메모리 셀에 저장된 2개의 데이터 비트들을 모두 감지하도록 구성될 수도 있다. 하지만, 감지 증폭기(264)의 구조가 멀티-레벨 읽기 방식들에 따라 다양하게 변경될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

PMOS 트랜지스터(265)는 프리챠지 전압(V_PRE)과 신호 라인(NSA) 사이에 연결되며, 도 5의 제어 로직(240)으로부터의 제어 신호(nPRE)에 의해서 제어될 것이다. NMOS 트랜지스터(266)는 열 선택 회로(230)의 입력(또는 데이터 라인(DL))과 접지 전압 사이에 연결되며, 도 5의 제어 로직(240)으로부터의 제어 신호(PDIS)에 의해서 제어될 것이다. NMOS 트랜지스터(267)는 신호 라인(NSA)과 접지 전압 사이에 연결되며, 제어 신호(PDIS)에 의해서 제어될 것이다. PMOS 트랜지스터들(261, 262)은 감지 구간 동안 바이어스 전압(VBIASi)에 의해서 결정되는 양의 전류(또는 감지 전류(I_SENSE))를 신호 라인(NSA) 즉, 비트 라인(BL)으로 공급하는 감지 전류 공급부 를 구성할 것이다. 감지 전류(I_SENSE)는 감지 구간 동안 비트 라인을 통해 메모리 셀로 공급될 것이다. PMOS 트랜지스터(265)는 프리챠지 구간 동안 신호 라인(NSA)으로 프리챠지 전류를 공급하는 프리챠지 전류 공급부를 구성할 것이다. NMOS 트랜지스터(263)에 인가되는 클램프 전압(VCLP)은 감지 동작 이전에 프리챠지 전류를 그리고 리커버리 전류를 비트 라인으로 공급하도록 제 1 및 제 2 클램프 전압들을 가질 것이다. 제 1 클램 전압은 제 2 클램프 전압보다 낮고, 접지 전압보다 높을 것이다. 이는 이후 상세히 설명될 것이다.

도 7을 참조하면, 클램프 전압 발생 회로(241)는 펄스 발생기(241a)와 레벨 쉬프터(241b)를 포함할 것이다. 펄스 발생기(241a)는 워드 라인의 인에이블 정보에 응답하여 펄스 신호를 발생하도록 구성될 것이다. 예시적인 실시예에 있어서, 펄스 신호는 약 10㎱∼10㎲의 듀레이션을 갖고 (Vth-0.3∼Vth+0.1)의 크기(Vth는 "11" 상태를 갖는 멀티-레벨 셀의 문턱 전압을 나타냄)를 갖도록 설정될 것이다. 레벨 쉬프터(241b)는 펄스 발생기(241a)의 출력에 응답하여 동작하며, 제 1 클램프 전압(V1)과 제 2 클램프 전압(V2)을 공급받는다. 레벨 쉬프터(241b)는 펄스 발생기(241a)의 출력이 로우 레벨을 가질 때 제 1 클램프 전압(V1)을 갖는 클램프 전압(VCLP)을 출력하고, 레벨 쉬프터(241b)는 펄스 발생기(241a)의 출력이 하이 레벨을 가질 때 제 2 클램프 전압(V2)을 갖는 클램프 전압(VCLP)을 출력할 것이다. 클램프 전압(VCLP)은 앞서 언급된 감지 증폭 회로(260)의 NMOS 트랜지스터(263)의 게 이트에 인가될 것이다.

도 8은 본 발명에 따른 멀티-레벨 상변환 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다. 본 발명에 따른 멀티-레벨 상변환 메모리 장치의 읽기 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.

읽기 동작을 설명하기에 앞서, 하나의 메모리 셀에 2-비트 데이터가 저장되는 경우, 다양한 읽기 방법들을 통해 읽기 동작이 수행될 것이다. 예를 들면, 이 분야에 잘 알려진 바와 같이, 2개의 데이터 비트들 중 하나(예를 들면, LSB 데이터 비트 또는 MSB 데이터 비트)가 감지 증폭 회로(260)에 의해서 감지될 것이다. 이를 위해서, 이후 설명될 감지 동작은 가능한 4개의 상태들(11, 10, 01, 00)의 코딩 방식에 따라 일회 또는 그 보다 많이 수행될 것이다. 리커버리 동작은 감지 동작들의 횟수에 관계없이 첫번째 감지 동작 이전에 한번 수행될 것이다. 이에 반해서, 리커버리 동작이 감지 동작들에 앞서 매번 수행될 수도 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 설명의 편의상, 멀티-레벨 상변환 메모리 장치의 읽기 동작은 한번의 리커버리 동작과 한번의 감지 동작을 통해 설명될 것이다. 하지만, 리커버리 동작이 적용되는 방식은 멀티-레벨 데이터를 읽는 방식에 따라 다양하게 변경될 것이다.

도 8에 도시된 바와 같이, 본 발명에 따른 멀티-레벨 상변환 메모리 장치의 읽기 동작은 크게 프리챠지 구간과 감지 구간을 포함할 것이다. 비트 라인/신호 라인(BL/NSA)이 프리챠지되기 이전에, 즉, 프리챠지 구간 이전에, 제어 신호들(PDIS, nPBIAS)은 하이 레벨을 갖고 제어 신호(nPRE)는 로우 레벨을 갖는다. 이때, 클램프 전압(VCLP)은 제 1 클램프 전압(V1)(예를 들면, 2.2V)을 갖는다. 이러한 조건에 의하면, 감지 증폭 회로(260)의 트랜지스터들(261, 262, 265)은 턴 오프되는 반면에, 감지 증폭 회로(260)의 트랜지스터들(263, 266, 267)은 턴 온될 것이다. 이는 데이터 라인(DL) 및 신호 라인(NSA)이 접지 전압으로 방전됨을 의미한다.

프리챠지 구간 동안, 선택된 비트 라인(BL), 데이터 라인(DL), 그리고 신호 라인(NSA)은 프리챠지 전압(V_PRE)으로 프리챠지될 것이다. 구체적으로는, 프리챠지 구간 동안, 제어 신호들(nPRE, PDIS)은 로우 레벨을 갖는 반면에, 제어 신호(nPBIAS)는 하이 레벨을 갖는다. 이때, 열 선택 신호(YA)가 하이로 활성화됨에 따라 비트 라인(BL)은 데이터 라인(DL)에 전기적으로 연결될 것이다. 이러한 조건에 따르면, NMOS 트랜지스터(263)의 게이트에 클램프 전압(VCLP)으로서 제 1 클램프 전압(V1)(예를 들면, 2.2V)이 인가된 상태에서, 신호 라인(NSA) 및 비트 라인(BL)은 PMOS 트랜지스터(265)를 통해 공급되는 프리챠지 전압(V_PRE)으로 충전될 것이다. 여기서, 프리챠지 전압(V_PRE)은 감지 증폭기(264)에 인가되는 기준 전압(VREF)과 동일할 것이다.

도 8에 도시된 바와 같이, 프리챠지 구간에서 워드 라인(WL)이 활성화될 것이다. 그 다음에, 클램프 전압(VCLP)으로서 제 2 클램프 전압(V2)(예를 들면, 3V)이 NMOS 트랜지스터(263)의 게이트에 공급될 것이다. 다시 말해서, 도 8에 도시된 바와 같이, 클램프 전압(VCLP)이 제 1 클램프 전압(V1)에서 제 2 클램프 전압(V2)으로 증가될 것이다. 제 2 클램프 전압(V2)(예를 들면, 3V)이 NMOS 트랜지스 터(263)의 게이트에 공급됨에 따라, 프리챠지 전류보다 많은 양의 리커버리 전류가 주어진 시간 동안 NMOS 트랜지스터(263)를 통해 비트 라인(BL) 즉, 메모리 셀로 공급될 것이다. 리커버리 전류가 메모리 셀에 인가될 때, 앞서 언급된 바와 같이, 메모리 셀의 저항 소자의 저항값은 초기 저항값으로 회복될 것이다.

클램프 전압(VCLP)이 제 2 클램프 전압(V2)에서 제 1 클램프 전압(V1)으로 낮아진 후, 도 8에 도시된 바와 같이, 제어 신호(nPRE)는 로우 레벨에서 하이 레벨로 천이하고, 제어 신호(nPBIAS)는 하이 레벨에서 로우 레벨로 천이한다. 이때, PMOS 트랜지스터(262)에는 적정한 바이어스 전압(VBIASi)이 공급될 것이다. 이러한 조건에 따르면, PMOS 트랜지스터들(261, 262)을 통해 흐르는 감지 전류가 NMOS 트랜지스터(263)와 열 선택 회로(230)를 통해 비트 라인(BL)으로 공급될 것이다. 이때, 도 8에 도시된 바와 같이, 비트 라인(BL)/신호 라인(NSA)의 전압은 메모리 셀의 상태에 따라 기준 전압(VREF) 이상 또는 이하로 변화될 것이다. 신호 라인(NSA)의 전압 변화는 감지 증폭기(264)를 통해 감지될 것이다. 감지된 데이터(SAOUT)는 입력/출력 버퍼 회로(270)로 출력될 것이다. 이후, 감지 동작이 종료될 것이다.

도 9는 본 발명의 다른 실시예에 따른 멀티-레벨 상변환 메모리 장치의 기입 드라이버 회로를 보여주는 회로도이다. 본 발명의 다른 실시예에 따른 멀티-레벨 상변환 메모리 장치는 리커버리 전류가 감지 증폭 회로 대신에 기입 드라이버 회로를 통해 선택된 메모리 셀로 공급된다는 점을 제외하면 도 5에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 즉, 도 5에 도시된 멀티-레벨 상변환 메모리 장치의 경우, 기입 드라이버 회로(280)는 읽기 동작 동안 동작하지 않을 것이다. 이에 반해서, 도 8에 도시된 기입 드라이버 회로(280')는 감지 동작이 수행되기 이전에 제어 로직(240)의 제어에 따라 리커버리 전류를 선택된 비트 라인으로 공급할 것이다. 이는 이후 상세히 설명될 것이다.

도 9을 참조하면, 기입 드라이버 회로(280')는 드라이버 제어기(281), 선택부(282), 풀업 드라이버로서 동작하는 PMOS 트랜지스터(283), 풀다운 드라이버로서 동작하는 NMOS 트랜지스터(284), 그리고 NMOS 트랜지스터(285)를 포함할 것이다. 드라이버 제어기(281)는 U.S. Patent No.7,012,834에 상세히 기재되어 있으며, 그것에 대한 설명은 그러므로 생략될 것이다. 특히, 본 발명의 경우, 읽기 동작시, 풀업 드라이버(283)는 드라이버 제어기(281)로부터 출력되는 구동 신호에 의해서 제어되는 것이 아니라, 선택부(282)를 통해 전달되는 구동 신호에 의해서 제어될 것이다. 선택부(282)는 동작 모드에 따라 제어 신호(nRCV)를 풀업 및 풀다운 드라이버들(283, 284)로 선택적으로 출력할 것이다. 예를 들면, 선택부(282)는 읽기 동작시 제어 신호(nRCV)를 출력하고, 제어 신호(nRCV)는 NMOS 트랜지스터(285)를 통해 풀업 및 풀다운 드라이버들(283, 284)로 출력될 것이다. NMOS 트랜지스터(285)는 동작 모드 신호(RM)에 의해서 제어될 것이다. 여기서, 제어 신호(nRCV)는 리커버리 동작을 나타내는 플래그 신호로, 도 5의 제어 로직(240)로부터 제공될 것이다.

계속해서 도 9을 참조하면, 선택부(282)는 드라이버(282a)와 스위치(282b)를 포함할 것이다. 스위치(282b)는 동작 모드를 나타내는 동작 모드 신호(RM)에 응답하여 드라이버(282a)의 출력을 풀업 및 풀다운 트랜지스터들(283, 284)의 게이트들 로 연결할 것이다. 여기서, 스위치(282b)는 동작 모드 신호(RM)가 읽기 동작을 나타낼 때 스위치 온되고 동작 모드 신호(RM)가 쓰기 동작을 나타낼 때 스위치 오프될 것이다. 드라이버(282a)는 제어 신호(nRCV)에 응답하여 스위치(282b)를 통해 풀업 및 풀다운 트랜지스터들(283, 284)을 구동할 것이다. 예를들면, 제어 신호(nRCV)가 로우 레벨을 가질 때, 풀업 트랜지스터(283)은 턴 오프되고, 풀다운 트랜지스터(284)는 턴 온될 것이다. 이에 반해서, 제어 신호(nRCV)가 하이 레벨을 가질 때, 풀업 트랜지스터(283)은 턴 온되고, 풀다운 트랜지스터(284)는 턴 오프될 것이다. 여기서, 드라이버(282a)의 풀업/풀다운 구동 능력은 드라이버 제어기(281)의 PMOS 트랜지스터(TR7) 및 인버터(INV1)의 그것보다 크게 설정될 것이다.

여기서, 제어 신호(nRCV)는 약 10㎱∼10㎲의 듀레이션을 갖고 (Vth-0.3∼Vth+0.1)의 크기(Vth는 "11" 상태를 갖는 멀티-레벨 셀의 문턱 전압을 나타냄)를 갖도록 설정될 것이다.

비록 도면에는 도시되지 않았지만, 기입 드라이버 회로(280')가 읽기 동작(특히, 리커버리 전류를 공급하는 구간) 동안만 데이터 라인에 연결되도록 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 이는 기입 드라이버 회로(280')의 출력과 데이터 라인 사이에 스위치를 제공하고 스위치를 쓰기 동작과 리커버리 전류의 공급 구간에서 턴 온시킴으로써 달성될 것이다. 하지만, 데이터 라인과 기입 드라이버 회로 사이의 전기적인 연결이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 10은 본 발명의 다른 실시예에 따른 멀티-레벨 상변환 메모리 장치의 읽 기 동작을 설명하기 위한 타이밍도이고, 도 11은 본 발명의 다른 실시예에 따른 멀티-레벨 상변환 메모리 장치의 읽기 동작시 리커버리 전류 및 감지 전류의 흐름을 보여주는 도면이다. 본 발명에 따른 멀티-레벨 상변환 메모리 장치의 읽기 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 프리챠지 및 감지 동작들은 앞서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.

도 10에서 알 수 있듯이, 제어 신호(nPRE)가 로우 레벨에서 하이 레벨로 천이한 후, 즉, 프리챠지 동작이 완료된 후, 워드 라인(WL)이 활성화되고, 제어 신호(nRCV)가 하이 레벨에서 로우 레벨로 천이할 것이다. 이는 기입 드라이버 회로(280')의 선택부(282)를 통해 제어 신호(nRCV)가 풀업 드라이버(283)에 인가됨을 의미한다. 즉, 풀업 드라이버(283)를 통해 리커버리 전류가 선택된 비트 라인(BL)으로 공급될 것이다. 풀업 드라이버(283)를 통해 리커버리 전류가 선택된 비트 라인(BL)으로 공급됨에 따라, 저항 소자의 저항값은 초기 저항값으로 회복될 것이다. 리커버리 전류가 주어진 시간 동안 선택된 비트 라인으로 공급된 후, 제어 신호(nRCV)는 로우 레벨에서 하이 레벨로 천이할 것이다. 이는 풀업 드라이버(283)가 턴 오프되게 할 것이다. 이후, 선택된 메모리 셀에 대한 감지 동작이 수행될 것이다. 감지 동작은 앞서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.

결론적으로, 도 11에 도시된 바와 같이, 기입 드라이버 회로(280')를 통해 선택된 비트 라인으로 리커버리 전류(①로 표기된 화살표 참조)가 공급되고, 감지 증폭 회로(260)를 통해 선택된 비트 라인으로 감지 전류(②로 표기된 화살표 참조)가 공급될 것이다.

멀티-레벨 상변화 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 상변화 메모리 장치는 랜덤 데이터 액세스를 지원하며, 빠른 데이터 읽기 및 처리를 제공한다. 이는 상변화 메모리 장치가 코드 스토리지에 이상적임을 의미한다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 상변화 메모리 장치는 코드 스토리지 뿐만아니라 데이터 스토리지로서 보다 널리 사용된다. 상변화 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용된다. 본 발명에 따른 멀티-레벨 상변화 메모리 장치를 포함한 시스템이 도 11에 개략적으로 도시되어 있다. 컴퓨팅 시스템, 모바일 장치, 등과 같은 본 발명에 따른 시스템(1000)은 버스(1001)에 전기적으로 연결된 마이크로프로세서(1100), 사용자 인터페이스(1200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1300), 그리고 상변화 메모리 장치(1400) (도면에는 "PRAM"으로 표기됨)를 포함하며, 상변화 메모리 장치(1400)는 도 5 및 도 9에서 설명된 것과 동일한 멀티-레벨 상변화 메모리 장치로 구현될 것이다. 멀티-레벨 상변화 메모리 장치(1400)는 마이크로프로세서(1100)에 의해서 처리된/처리될 N-비트 데이터(N은 2 또는 그 보다 큰 정수)를 저장할 것이다. 본 발명에 따른 시스템(1000)이 모바일 장치인 경우, 시스템(1000)의 동작 전압을 공급하기 위한 배터리(1500)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 시스템(1000)에는 응용 칩 셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 낸드 플래시 메모리 장치, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

본 발명의 예시적인 실시예에 있어서, 칼코게나이드 물질(chalcogenide material)은 Te, Se, S, 이들의 혼합물, 또는 이들의 합금으로 이루어질 것이다. 또는, 칼코게나이드 물질은 Te, Se, S, 이들의 혼합물, 또는 이들의 합금에 불순물(예를 들면, Bi, Sr, Si, C, N, O, 등)을 첨가하여 얻어진 물질로 이루어질 것이다. 또는, 칼코게나이드 물질은 Ge, Sb, Sn, As, Si, Pb, Te, Se, S, 이들의 혼합물, 그리고 이들의 합금 중 선택된 어느 하나로 이루어질 것이다. 또는, 칼코게나이드 물질은 Ge, Sb, Sn, As, Si, Pb, Te, Se, S, 이들의 혼합물, 또는 이들의 합금에 불순물(예를 들면, Bi, Sr, Si, C, N, O, 등)을 첨가하여 얻어진 물질로 이루어질 것이다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

상술한 바와 같이, 감지 동작이 수행되기 이전에 리커버리 전류를 선택된 메모리 셀로 공급함으로써 비결정 상태를 갖는 메모리 셀들의 분포가 회복되며, 그 결과 읽기 마진을 확보하는 것이 가능하다. 따라서, 저항 변화로 인한 읽기 에러를 방지하는 것이 가능하다.

Claims

프로그램 동작에 의해서 각각 초기 저항으로 프로그램되는 복수의 메모리 셀들; 그리고

읽기 동작시, 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 센싱 동작에 앞서, 상기 선택된 메모리 셀의 저항을 상기 초기 저항, 또는 상기 초기 저항으로부터 허용치 이내에 있는 저항치로 복원하는 변경 회로를 포함하되,

상기 복수의 메모리 셀들 각각은 상기 프로그램 동작 또는 상기 읽기 동작시 프로그램 전류 또는 읽기 전류를 제공하기 위한 도전 라인에 연결되는 메모리 장치.
제 1 항에 있어서,

상기 복수의 메모리 셀들 각각은 칼코게나이드 물질을 포함하는 메모리 장치.
제 1 항에 있어서,

상기 복수의 메모리 셀들 각각은 복수의 상태들 중 하나를 갖도록 상기 프로그램 동작에 의해 프로그램되고, 상기 복수의 상태들 각각은 인접한 상태들의 저항 범위들과 독립된 저항 범위를 포함하고,

상기 복수의 메모리 셀들은 둘 이상의 상태들을 갖도록 상기 프로그램 동작에 의해 프로그램되는 메모리 장치.
제 3 항에 있어서,

상기 복수의 상태들 중 낮은 상태는 가장 낮은 저항 범위를 갖는 상태에 대응하고, 상기 복수의 상태들 중 높은 상태는 가장 높은 저항 범위를 갖는 상태에 대응하고, 그리고 상기 복수의 상태들 중 적어도 하나의 중간 상태는 상기 낮은 상태의 가장 낮은 저항 범위보다 크고 상기 높은 상태의 가장 높은 저항 범위보다 작은 저항 범위를 갖는 적어도 하나의 상태에 대응하는 메모리 장치.
삭제
제 1 항에 있어서,

상기 도전 라인은 비트 라인을 포함하고, 그리고

상기 변경 회로는 상기 선택된 메모리 셀의 읽기 동작 이전에 상기 비트 라인으로 에너지 펄스를 인가함으로써 상기 메모리 셀의 저항을 복원하는 메모리 장치.
제 6 항에 있어서,

상기 에너지 펄스는 상기 비트 라인에 연결된 감지 증폭기 회로에 의해서 인가되는 메모리 장치.
제 7 항에 있어서,

상기 에너지 펄스는 제어 회로에 의해서 생성되고 상기 감지 증폭기 회로의 클램핑 트랜지스터에 의해서 활성화되는 메모리 장치.
제 8 항에 있어서,

상기 에너지 펄스는 상기 비트 라인에 연결된 쓰기 드라이버 회로에 의해서 인가되는 메모리 장치.
제 9 항에 있어서,

상기 에너지 펄스는 제어 회로에 의해서 생성되고 상기 쓰기 드라이버 회로의 스위칭 회로에 의해서 활성화되는 메모리 장치.
제 6 항에 있어서,

상기 에너지 펄스는 상기 선택된 메모리 셀의 프리챠지 동작 동안 상기 비트 라인에 인가되고, 그리고

상기 비트 라인은 상기 에너지 펄스의 인가 이전에 프리챠지되는 메모리 장치.
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