JP2008276928A - プリ読み出し動作抵抗移動回復を有するマルチプルレベルセル相変化メモリ装置、そのメモリ装置を搭載したメモリシステム、そのメモリ装置を読み出す方法 - Google Patents
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Abstract
【課題】マルチプルレベルセル相変化メモリ装置の読み出し方法を提供する。
【解決手段】メモリ装置は、複数のメモリセルを含み、各メモリセルは、プログラム動作時に印加されるプログラム電流に応答して決定された初期抵抗を有する。各メモリセルの前記抵抗は、前記プログラム動作時間の間に初期抵抗から変更する。各メモリセルは、プログラム動作時に前記対応するメモリセルの前記抵抗をプログラムするために、前記プログラム電流を印加するのに使用され、そして読み出し動作時に前記対応するメモリセルの前記抵抗を読み出すために読み出し電流を印加するのに使用される前記メモリセルの導電ラインに接続される。変更回路は、前記メモリセルの読み出し動作の前に前記初期抵抗の近くにメモリセルの抵抗を回復するように読み出し動作を行う間に前記複数のメモリセルのうち、選択されたメモリセルの前記抵抗を変更する。
【選択図】図8B
【解決手段】メモリ装置は、複数のメモリセルを含み、各メモリセルは、プログラム動作時に印加されるプログラム電流に応答して決定された初期抵抗を有する。各メモリセルの前記抵抗は、前記プログラム動作時間の間に初期抵抗から変更する。各メモリセルは、プログラム動作時に前記対応するメモリセルの前記抵抗をプログラムするために、前記プログラム電流を印加するのに使用され、そして読み出し動作時に前記対応するメモリセルの前記抵抗を読み出すために読み出し電流を印加するのに使用される前記メモリセルの導電ラインに接続される。変更回路は、前記メモリセルの読み出し動作の前に前記初期抵抗の近くにメモリセルの抵抗を回復するように読み出し動作を行う間に前記複数のメモリセルのうち、選択されたメモリセルの前記抵抗を変更する。
【選択図】図8B
Description
本発明は、マルチプルレベルセル相変化メモリ装置、このような装置を搭載するメモリシステム及びメモリ装置の読み出し方法に関する。
従来より、相変化メモリ装置又は相変化ランダムアクセスメモリ(PRAM)は、オボニックユニファイドメモリ(OUM)として知られている。OUMセルは、加熱された後に冷却されたカルコゲナイド合金ボリュームに基づき、安定しているがプログラム可能な結晶又は非晶質の2つの状態のうちの何れか1つの状態を採択する。論理1又は0に対する前記セルの前記状態のプログラミングは、前記プログラム可能なボリュームの前記状態に依存し、その抵抗を測定することにより決定される。前記結晶又は導電性状態は、一般に「セット」又は「0」状態で表現され、前記非晶質又は抵抗性非導電性状態は、一般に「リセット」又は「1」状態で表現される。
プログラム可能なボリューム非晶質を作るためには、抵抗性ヒーターにより溶融点以上に加熱される。前ログラム可能なボリューム結晶を作るためには、短い周期例えば50nsで、の溶融点温度以下に加熱されて、原子は、それらの結晶位置に列をなす。プログラム可能なボリュームは、ヒーターをオフするときに急速に安定な非晶質又は安定な結晶状態に冷却する。前記プログラムされたセルの読み出しは、プログラムされたセルの前記抵抗を測定する感知増幅器により行われる。
相変化メモリのキーは、カルコゲナイド物質にある。相変化メモリ装置は、歴史的に、一般にGST合金と呼ばれる、ゲルマニウム(Ge)、アンチモン(Sb)及びテルル(Te)の合金を含む。カルコゲナイド物質は、安定な非晶質及び結晶状態の間に加熱され冷却されるとき、特に急激にスイッチするための能力を有しているから、メモリ装置に結合するのに有用である。
カルコゲナイド物質が混合されたメモリセルは、典型的に上部電極、カルコゲナイド物質が形成された層又はボリューム、及び抵抗性ヒーティング素子として機能する下部電極を含む。図1は、プログラム可能なカルコゲナイド物質を使用するメモリセルの構造を示す。メモリセル10は、プログラム可能な相変化カルコゲナイド物質14の上に形成された導電性上部電極12を含む。導電性下部電極コンタクトBEC16は、プログラム可能な物質14の下に形成される。下部電極コンタクトBECは、TiAlN、TiNなどのような高導電性物質から形成され、電流がBECを介して流れるときに熱を発生することによって、導電性ヒーターとして動作する。アクセストランジスタ20は、図2A及び図2Bを参照すると、メモリセル10を通過する電流の流れを制御するために、下部電極コンタクト16に接続される。アクセストランジスタ20は、一般にメモリセル10を結合するメモリ装置のワードラインWLに接続される。
図2A及び図2Bは、2つのプログラムされた状態のそれぞれに対するメモリセル10の構造を示す。図2Aに示すように、メモリセル10は、導電性セット又は「0」状態を示している。この状態において、BECに接触した前記プログラム可能な物質14のいくつかの部分は、結晶状態にある。図2Bに示すように、メモリセル10は、導電性リセット又は「1」状態を示している。この状態において、BECと接触したプログラム可能な物質14は、非晶質状態にある。
図3は、メモリセル10の電気的構造を示す。ワードラインWLは、メモリセル10を介して電流の流れを制御する。メモリセル10を介して最終電流の流れ及びメモリセル10の上部電極12に接続したビットラインBLの活性化は、書き込み又はプログラム動作の間にメモリセル10の前記状態をプログラムする機能を行い、読み出し又はセンシング動作時にメモリセル10の常時状態を読み出すためのパラメーターとして機能する。
図4は、プログラム可能なカルコゲナイド物質のボリューム、例えば、図1〜図3に示され説明された前記種を含むメモリセルのプログラムを示すタイミング図である。図4のタイミング図は、セット(結晶)状態とそしてリセット(非晶質)状態とをプログラムするために、一般的な装置に使用されるヒーターのプログラムパルスを示す時間に対する温度のグラフである。レベルされたカーブ22は、リセットパルス、例えば、温度パルスがカルコゲナイド物質をリセット(非晶質)状態でプログラムするのに使用される時間−温度の関係を示しており、レベルされたカーブ24は、リセットパルス、例えば、温度パルスがカルコゲナイド物質をセット(結晶)状態でプログラムするのに使用される時間−温度の関係を示す。
図4においてレベルされたカーブ22を参照すると、カルコゲナイド物質のプログラム可能なボリュームを非晶質パルス(リセット状態)に変更するために、カルコゲナイド合金は、相対的に短い周期、例えば、数ナノ秒の間に加熱される。ヒーティングパルスは、相対的に短い周期、例えば、数ナノ秒の間に印加される。カルコゲナイド合金は、ヒーターが前記プログラム可能なボリュームの結晶化温度Tc下の温度に、冷却周期として言及された周期T1以上ターンオフするときに、急激に冷却する。冷却周期の間に、カルコゲナイド物質の前記プログラム可能なボリュームは、安定かつ非晶質状態にある。
図4においてレベルされたカーブ24を参照すると、結晶状態(セット状態)でプログラム可能なボリュームを変更するために、カルコゲナイド合金は、その溶融点温度Tm下の温度、例えば、物質の結晶化温度Tc及び溶融点温度Tmの間の温度に導電性ヒーターにより加熱される。前記溶融点温度は、結晶化させる前記カルコゲナイド合金の部分を許容するように、すなわち、前記カルコゲナイド物質中の原子を結晶化構造に一列に配列させるために、前記周期T1より相対的に長い周期T2の間に維持される。前記結晶化に到達した後に、セットヒーティングパルスは除去され、そして前記カルコゲナイド物質は、安定な結晶状態に冷却する。
マルチプルのプログラム可能な状態を有するPRAM装置の製造についての研究は進められている。例えば、上述した例が2つの状態、すなわち非晶質(リセット)及び結晶(セット)を有するPRAMセルを説明する間に、残りは、非晶質及び結晶「終了」状態間のマルチプルのいわゆる「ハイブリッド」又は「中間」状態を有するPRAMセルが実験されている。中間状態では、プログラム可能なボリュームが部分的に非晶質及び部分的に結晶であり、プログラム可能な物質の非晶質及び結晶の相対的なパーセントを制御することにより、メモリセルの最終抵抗が制御されうる。この方法により、各最終PRAMセルは、それぞれ唯一の抵抗に対応し、マルチプルのプログラム可能な状態、又はマルチプルのレベルを有するように言及されることができる。マルチプルレベルPRAM分野についての研究は、Itryなどによって「Analysis of phase−transformation dynamics and estimation of amorphous−chalcogenide fraction in phase−change memories,」(IEEE 42nd Annual International Reliability Physics Symposium,Phoenix,2004,pp 209−215)という題目で発表され、内容は出願のレファレンスとして添付される。
他のものでは、プログラムされたカルコゲナイドボリュームの抵抗値が時間により可変できると決定された。例えば、Pirovanoなどの「Low−Field Amorphous State Resistance and Threshold Voltage Drift in Chalcogenide Materials,」(IEEE Transactions on Electron Devices,Vol.51,No.5,May 2004,pp 714−719)報告、この内容は、この出願のレファレンスとして含まれる。
抵抗移動を制御するための試みとして、他のものでは、抵抗移動ダイナミックの特性が研究されている。例えば、Ielminiなどの「Recovery and Drift Dynamics of Resistance and Threshold Voltages in Phase−Change Memories,」(IEEE Transactions on Electron Devices,Vol.54,No.2,February 2007,pp 308−315)報告しており、この内容は、この出願のレファレンスとして添付される。
本発明の目的は、マルチプルレベルセル相変化メモリ装置、そのメモリ装置を使用するメモリシステム及びメモリ装置の読み出し方法を提供することにある。
ここで読み出しのために選択された装置の抵抗移動は、読み出し動作の前にメモリセルの初期抵抗の近くにそれの前記抵抗を回復するために、その読み出し動作の前にメモリセルの前記抵抗を変更するように制御される。本実施形態において、エネルギーのヒーティングパルスは、前記読み出し動作の前に約100ns内で前記セルに印加される。読み出し動作の前にこのようなメモリセルのヒーティングは、そのプリ移動抵抗値の近くにメモリセルの抵抗レベルを回復する。他の実施形態において、メモリセルは、マルチプルレベルメモリセルである。
また、メモリ装置は、複数のメモリセルを含むものの、各メモリセルは、プログラム動作時に印加されたプログラム電流に応答して決定された初期抵抗、プログラム動作時間の間に初期抵抗から可変されるメモリセルの抵抗を含み、そして各メモリセルは、プログラム動作時に対応するメモリセルの抵抗をプログラムするために、プログラム電流を印加するのに使用され、そして読み出し動作時に前記対応するメモリセルの前記抵抗を読み出すために読み出し電流を印加するのに使用されるメモリ装置の導電ラインに接続されている。変更回路は、メモリセルの読み出し動作の前にメモリセルの抵抗を初期抵抗の近くに回復するための読み出し動作の間に、複数のメモリセルのうち、選択されたメモリセルの抵抗を変更する。
実施形態において、メモリセル物質はカルコゲナイド物質である。
また、他の実施形態において、各メモリセルは、メモリセルの前記対応するメモリセル物質と熱的通信を行うためのヒーティング素子をさらに含むものの、ヒーティング素子は、メモリセル物質が初期抵抗を有するようにするために、対応するメモリセルを加熱するためのプログラム電流を伝達する。
また、他の実施形態において、各メモリセルは、メモリセルの前記対応するメモリセル物質と熱的通信を行うためのヒーティング素子をさらに含むものの、ヒーティング素子は、メモリセル物質が初期抵抗を有するようにするために、対応するメモリセルを加熱するためのプログラム電流を伝達する。
さらに他の実施形態において、ヒーティング素子は、対応するメモリセルに接触された電極を含むものの、ヒーティング素子は、電流がヒーティング素子を介して流れるときに熱を発生する抵抗性物質を含む。
さらに他の実施形態において、各メモリセルは、複数の状態のうち、何れか一つを占有するために、プログラム動作によりプログラムされるものの、各状態は、隣接する状態の隣接する抵抗範囲に独立的な抵抗の範囲を含む。ここで、メモリセルは、2つ以上の状態を占有するために、プログラム動作によりプログラムされる。
さらに他の実施形態において、各メモリセルは、複数の状態のうち、何れか一つを占有するために、プログラム動作によりプログラムされるものの、各状態は、隣接する状態の隣接する抵抗範囲に独立的な抵抗の範囲を含む。ここで、メモリセルは、2つ以上の状態を占有するために、プログラム動作によりプログラムされる。
さらに他の実施形態において、複数の状態の低い状態は、抵抗の最小範囲を含む状態に対応し、複数の状態の高い状態は、抵抗の最大範囲を含む状態に対応し、そして複数の状態の少なくとも一つの中間状態は、低い状態の抵抗より最小範囲より大きく、高い状態の抵抗の最大範囲より小さな抵抗の範囲を有する少なくとも一つの状態に対応する。
さらに他の実施形態において、変更回路は、メモリセルの読み出し動作の前に導電ラインにエネルギーのパルスを印加することによって、メモリセルの抵抗を変更し、ここで、変更回路は、メモリセルが中間状態にプログラム動作によりプログラムされるときにエネルギーのパルスが印加され、そして変更回路は、メモリセルが低い状態又は高い状態にプログラム動作によりプログラムされるときにエネルギーのパルスを印加しない。
さらに他の実施形態において、導電ラインは、ビットラインを含み、ここで変更回路は、メモリセルの読み出し動作の前にビットラインにエネルギーのパルスを印加することによって、メモリセルの抵抗を変更する。
さらに他の実施形態において、エネルギーのパルスは、ビットラインに接続した感知増幅回路によって印加される。
さらに他の実施形態において、エネルギーのパルスは、ビットラインに接続した感知増幅回路によって印加される。
さらに他の実施形態において、エネルギーのパルスは、メモリ装置の制御回路により発生し、感知増幅回路のクランプトランジスタによって活性化される。
さらに他の実施形態において、エネルギーのパルスは、ビットラインに接続した書き込みドライバー回路により印加される。
さらに他の実施形態において、エネルギーのパルスは、メモリ装置の制御回路により発生し、書き込みドライバー回路のスイッチング回路により活性化される。
さらに他の実施形態において、エネルギーのパルスは、ビットラインに接続した書き込みドライバー回路により印加される。
さらに他の実施形態において、エネルギーのパルスは、メモリ装置の制御回路により発生し、書き込みドライバー回路のスイッチング回路により活性化される。
さらに他の実施形態において、エネルギーのパルスは、メモリセルのプリチャージ動作の間にビットラインに印加され、ここでビットラインは、エネルギーのパルスの応用前にプリチャージされる。
また、上記の目的を達成すべく、メモリ装置の読み出し方法は、メモリ装置は、複数のメモリセルを含むものの、各メモリセルは、プログラム動作時に印加されたプログラム電流に応答して決定された初期抵抗を有するメモリセル物質を含むが、メモリセルの抵抗は、プログラム動作時間の間に初期抵抗から可変し、各メモリセルは、プログラム動作時に対応するメモリセルの抵抗をプログラムするために、プログラム電流を印加するのに使用され、そして読み出し動作時に対応するメモリセルが抵抗を読み出すために、読み出し電流を印加するのに使用されるメモリ装置の導電ラインに接続されるものの、メモリセルの読み出し動作の前にメモリセルの抵抗を初期抵抗の近くに回復するための読み出し動作の間に選択されたメモリセルの抵抗を変更することと、メモリセルの読み出し動作を行うことを含む。
また、上記の目的を達成すべく、メモリ装置の読み出し方法は、メモリ装置は、複数のメモリセルを含むものの、各メモリセルは、プログラム動作時に印加されたプログラム電流に応答して決定された初期抵抗を有するメモリセル物質を含むが、メモリセルの抵抗は、プログラム動作時間の間に初期抵抗から可変し、各メモリセルは、プログラム動作時に対応するメモリセルの抵抗をプログラムするために、プログラム電流を印加するのに使用され、そして読み出し動作時に対応するメモリセルが抵抗を読み出すために、読み出し電流を印加するのに使用されるメモリ装置の導電ラインに接続されるものの、メモリセルの読み出し動作の前にメモリセルの抵抗を初期抵抗の近くに回復するための読み出し動作の間に選択されたメモリセルの抵抗を変更することと、メモリセルの読み出し動作を行うことを含む。
一つの実施形態において、メモリセル物質はカルコゲナイド物質を含む。
また、他の実施形態において、各メモリセルは、メモリセルの対応するメモリセルと熱的に通信するためのヒーティング素子をさらに含むものの、前記方法は、メモリセル物質が初期抵抗を有するようにするために、対応するメモリセルを加熱するためのヒーティング素子にプログラム電流を印加することをさらに含む。
また、他の実施形態において、各メモリセルは、メモリセルの対応するメモリセルと熱的に通信するためのヒーティング素子をさらに含むものの、前記方法は、メモリセル物質が初期抵抗を有するようにするために、対応するメモリセルを加熱するためのヒーティング素子にプログラム電流を印加することをさらに含む。
さらに他の実施形態において、各メモリセルは、複数の状態のうち、何れか一つを占有するようにプログラム動作によりプログラムされるものの、各状態は、隣接する状態の隣接する抵抗の範囲に独立的な抵抗の範囲を含み、ここで、メモリセルの初期抵抗は、プログラム動作によって初期状態を占有し、ここで、メモリセルの初期抵抗は、プログラム動作に応じて初期状態を占有し、ここで、メモリセルの読み出し動作の前にメモリセルの抵抗を初期抵抗の近くに回復するための読み出し動作の間に選択されたメモリセルの抵抗を変更することは、メモリセルの抵抗を初期状態に対応する抵抗の範囲内の抵抗に回復することである。
さらに他の実施形態において、メモリセルは、2つ以上の状態を占有するためのプログラム動作によりプログラムされる。
さらに他の実施形態において、複数の状態の低い状態は、抵抗の最小範囲を有する状態に対応し、複数の状態の高い状態は、抵抗の最大範囲を有する状態に対応し、そして複数の状態の少なくとも一つの中間状態は、低い状態の最小範囲より大きく、高い状態の最大範囲より小さな抵抗の範囲を有する少なくとも一つの状態に対応する。
さらに他の実施形態において、複数の状態の低い状態は、抵抗の最小範囲を有する状態に対応し、複数の状態の高い状態は、抵抗の最大範囲を有する状態に対応し、そして複数の状態の少なくとも一つの中間状態は、低い状態の最小範囲より大きく、高い状態の最大範囲より小さな抵抗の範囲を有する少なくとも一つの状態に対応する。
さらに他の実施形態において、メモリセルの抵抗を変更することは、メモリセルが中間状態にプログラム動作によりプログラムされるときに行われ、そしてメモリセルが低い状態又は高い状態にプログラム動作によりプログラムされるときに行われない。
さらに他の実施形態において、抵抗を変更することは、メモリセルの読み出し動作の前にメモリセルに接続したメモリ装置のビットラインにエネルギーのパルスを印加することによって、メモリセルの抵抗を変更することを含む。
さらに他の実施形態において、抵抗を変更することは、メモリセルの読み出し動作の前にメモリセルに接続したメモリ装置のビットラインにエネルギーのパルスを印加することによって、メモリセルの抵抗を変更することを含む。
さらに他の実施形態において、エネルギーのパルスは、メモリセルの読み出し動作を行う間に、読み出し電流を印加する前に約100ns内で印加される。
さらに他の実施形態において、エネルギーのパルスは、メモリセルのプリチャージ動作の間にビットラインに印加されるものの、ここで、ビットラインは、エネルギーのパルスの応用前にプリチャージされる。
さらに他の実施形態において、エネルギーのパルスは、メモリセルのプリチャージ動作の間にビットラインに印加されるものの、ここで、ビットラインは、エネルギーのパルスの応用前にプリチャージされる。
また、上記の目的を達成すべく、メモリ装置の読み出し方法は、メモリ装置は、複数のメモリセルを含むものの、各メモリセルは、プログラム動作時に印加されたプログラム電流に応答して決定された初期欠陥状態を有するカルコゲナイド物質を含むものの、メモリセルの欠陥状態は、プログラム動作時間の間に初期欠陥状態から可変し、各メモリセルは、プログラム動作時に対応するメモリセルの欠陥状態をプログラムさせるためのプログラム電流を印加するのに使用され、そして読み出し動作時に対応するメモリセルの欠陥状態を読み出すために、読み出し電流を印加するのに使用されるメモリ装置の導電ラインに接続され、メモリセルの読み出し動作の前にメモリセルの欠陥状態を初期欠陥状態に回復するための読み出し動作の間に選択されたメモリセルの欠陥状態を変更することと、メモリセルの読み出し動作を行うことを含む。
また、上記の目的を達成すべく、電子装置は、メモリシステムを含むものの、メモリシステムは、データ信号が伝達されるデータバスに接続されるように配列されたメモリ制御機、及びメモリ制御機に接続され、データ信号を格納するか、又は検索するメモリ装置を備える。メモリ装置は、複数のメモリセルを含むものの、各メモリセルは、プログラム動作時に印加されたプログラム電流に応答して決定された初期抵抗を有するメモリセル物質を含むものの、メモリセルの抵抗は、プログラム動作時間の間に初期抵抗から可変し、そして各メモリセルは、プログラム動作時に対応するメモリセルの抵抗をプログラムするためのプログラム電流を印加するのに使用され、そして読み出し動作時に対応するメモリセルの抵抗を読み出すための読み出し電流を印加するのに使用されるメモリ装置の導電ラインに接続される。変更回路は、メモリセルの読み出し動作の前にメモリセルの抵抗を初期抵抗の近くに回復するための読み出し動作の間に、複数のメモリセルの中から選択されたメモリセルの抵抗を変更する。
一つの実施形態において、メモリセル物質はカルコゲナイド物質を含む。
また、他の実施形態において、各メモリセルは、メモリセルの対応するメモリセルと熱的に通信するためのヒーティング素子をさらに含むものの、ヒーティング素子は、メモリセル物質が初期抵抗を有するようにするために、対応するメモリセルを加熱するためのプログラム電流を伝達される。
また、他の実施形態において、各メモリセルは、メモリセルの対応するメモリセルと熱的に通信するためのヒーティング素子をさらに含むものの、ヒーティング素子は、メモリセル物質が初期抵抗を有するようにするために、対応するメモリセルを加熱するためのプログラム電流を伝達される。
さらに他の実施形態において、ヒーティング素子は、対応するメモリセル物質と接触する電極を含むものの、ヒーティング素子は、電流がヒーティング素子を介して流れるときに熱を発生する抵抗性物質を含む。
さらに他の実施形態において、各メモリセルは、複数の状態のうち、いずれか一つを占有するようにするためのプログラム動作によりプログラムされるものの、各状態は、隣接する状態の隣接する抵抗範囲と独立的な抵抗の範囲とを含む。ここで、メモリセルは、2つ以上の状態を占有するためのプログラム動作によりプログラムされる。
さらに他の実施形態において、各メモリセルは、複数の状態のうち、いずれか一つを占有するようにするためのプログラム動作によりプログラムされるものの、各状態は、隣接する状態の隣接する抵抗範囲と独立的な抵抗の範囲とを含む。ここで、メモリセルは、2つ以上の状態を占有するためのプログラム動作によりプログラムされる。
さらに他の実施形態において、複数の状態の低い状態は、抵抗の最小範囲を有する状態に対応し、複数の状態の高い状態は、抵抗の最大範囲を有する状態に対応し、複数の状態の少なくとも一つの中間状態は、低い状態の抵抗の最小範囲より大きく、高い状態の抵抗の最大範囲より低い抵抗の範囲を有する少なくとも一つの状態に対応する。
さらに他の実施形態において、変更回路は、メモリセルの読み出し動作の前に導電ラインにエネルギーのパルスを印加することによって、メモリセルが抵抗を変更し、そしてここで変更回路は、中間状態にプログラム動作によりプログラムされるとき、エネルギーのパルスを印加し、そして変更回路は、低い状態又は高い状態にプログラム動作によりプログラムされるとき、エネルギーのパルスを印加しない。
さらに他の実施形態において、導電ラインは、ビットラインを含み、そしてここで変更回路は、メモリセルの読み出し動作の前にビットラインにエネルギーのパルスを印加することによって、メモリセルの抵抗を変更する。
さらに他の実施形態において、エネルギーのパルスは、ビットラインに接続した感知増幅器回路により印加される。
さらに他の実施形態において、エネルギーのパルスは、ビットラインに接続した感知増幅器回路により印加される。
さらに他の実施形態において、エネルギーのパルスは、メモリ装置の制御回路により発生し、そして感知増幅器回路のクランプトランジスタにより活性化される。
さらに他の実施形態において、エネルギーのパルスは、ビットラインに接続した書き込みドライバー回路により印加される。
さらに他の実施形態において、エネルギーのパルスは、ビットラインに接続した書き込みドライバー回路により印加される。
さらに他の実施形態において、エネルギーのパルスは、メモリ装置の制御回路により発生し、そして書き込みドライバー回路のスイッチング回路により活性化される。
さらに他の実施形態において、エネルギーのパルスは、メモリセルのプリチャージ動作の間にビットラインに印加されるものの、ビットラインは、エネルギーのパルスの応用前にプリチャージされる。
さらに他の実施形態において、エネルギーのパルスは、メモリセルのプリチャージ動作の間にビットラインに印加されるものの、ビットラインは、エネルギーのパルスの応用前にプリチャージされる。
本発明によると、プリ読み出し動作抵抗移動回復を有するマルチプルレベルセル相変化メモリ装置、そのメモリ装置を搭載したメモリシステム、メモリ装置を読み出す方法を具現することができるという効果が得られる。
本発明の実施形態は、添付された図面によってさらに詳細に説明される。このような発明は、互いに異なる形態に具現されるか、又はここに記載された実施形態に制限されることによって構造化されない。詳細な説明では、同じ番号は、同じ構成要素を表す。
多様な構成要素を説明するために、ここでは、第1、第2、第3用語が使用されていても、このような素子は、このような用語に制限されるものではない。このような用語は、いずれか一つの構成要素を他のものから区別するために使用される。例えば、本発明の範囲から逸脱しない範囲内で、第1構成要素は、第2構成要素と呼ぶことができ、同様に、第2構成要素は、第1構成要素と呼ぶことができる。ここで使用されたように、「そして/又は」は、関連した目録化された項目の一つ又はそれ以上の組み合わせから何れか一つ又はすべてを含む。
多様な構成要素を説明するために、ここでは、第1、第2、第3用語が使用されていても、このような素子は、このような用語に制限されるものではない。このような用語は、いずれか一つの構成要素を他のものから区別するために使用される。例えば、本発明の範囲から逸脱しない範囲内で、第1構成要素は、第2構成要素と呼ぶことができ、同様に、第2構成要素は、第1構成要素と呼ぶことができる。ここで使用されたように、「そして/又は」は、関連した目録化された項目の一つ又はそれ以上の組み合わせから何れか一つ又はすべてを含む。
一つの構成要素が他の構成要素の「中に」、「結合された」、又は「接続された」と言及されたとき、それは、他の構成要素に直接的に存在するか、又は結合されうるということであるか、又は媒介する構成要素が存在できると理解すべきである。反対に、構成要素が他の構成要素に「直接的に中に」、「直接的に結合された」「直接的に接続した」と言及されたとき、媒介する構成要素は、存在しない。構成要素の間に関係を説明するのに使用される残りの用語は、同様に解析されるべきである(例えば、「間」対「直接的に間」、「隣接した」対「直接的に隣接した」など)。一つの構成要素が他の構成要素の「上に」と言及されたとき、これは、他の構成要素の上又は下であり得、そして他の構成要素に直接的に接続されるか、又は媒介する構成要素が存在するか、又は構成要素の除去又は間隔により分離された空間が存在するはずである。
ここに使用された技術は、特別な実施形態を説明するためのものであり、そして本発明を制限するものではない。ここで使用された唯一の形態は、文脈が明確に異なるものを指示しない限り、一つの形態または複数の形態を含むと意図される。ここで使用された「構成する」、「構成している」、「含む」、そして/又は「含む」という用語は、上述の特徴、数字、ステップ、動作、構成要素、そして/又は構成を説明するが、本発明又は一つ又はそれ以上の他の特徴、数字、ステップ、構成要素、構成、そして/又はそれのグループの追加を排除しない。
図5Aは、ツーレベル相変化メモリセルのための抵抗値を2つの区別された状態に区分することに対する概念的チャートである。図5Bは、マルチプルレベル相変化メモリセルのための抵抗値を多重の区別された状態に区分することに対する概念的チャートである。そして、図5Cは、抵抗移動の効果を説明する、図5Bのマルチプルレベル相変化メモリセルのための抵抗値を多重の区別された状態に区分することに対する概念的チャートである。
図5Aに示すように、標準、ツーレベル、相変化メモリセルの状態が記述される。このような2つのレベルセルは、従来の「単一レベル」セルとして言及されたものである。セルのプログラムによると、最終的な抵抗値の分布は、2つの状態「0」及び「1」のうちの何れか一つに区分されうる。第1分布カーブ32Aの範囲で区分されるプログラムされたセルのすべての抵抗値は、「0」状態と決定され、そして第2分布カーブ32Bの範囲で区分されるプログラムされたセルのすべての抵抗値は、「1」状態と決定される。この場合において、第1及び第2カーブ32A、32Bに対応する抵抗値は、境界の抵抗値34により容易に分離されうる。すなわち、万一、決定された抵抗値が境界の抵抗値34より小さいならば、それは、「0」状態に対応するものと見なされ、そして、万一決定された抵抗値が境界の抵抗値34より大きいならば、それは、「1」状態に対応するものと見なされる。
図5Bに示すように、フォーレベル相変化メモリセルの状態が記述される。セルのプログラムによると、最終的な抵抗値は、4つの状態「00」、「01」、「10」、及び「11」に区分されうる。「00」及び「11」状態は、それらが抵抗値の範囲より低くより高い終わり部分での抵抗値に対応するから、ここで「終了状態」として言及される。「00」終了状態は、セルの結晶状態に対応し、「11」状態は、セルの非晶質状態に対応する。「01」及び「10」状態は、セルの中間、部分的に非晶質状態に対応するものの、セルの対応する「10」状態は、相対的に非晶質物質をさらに含むように対応する。マルチプルレベルセルは、システム集積化において利点となるが、それは、2つ以上の状態が単一セルでプログラムされるためである。「00」及び「11」状態は、ここではそれぞれ「結晶」及び「非晶質」に対応するように言及され、装置のこのような終了状態は、「完全に結晶」及び「完全に非晶質」状態に対応する。これに対し、このような終了状態は、「00」終了状態が初歩の結晶状態にある、すなわち他の状態より結晶物質をより多く含む、そして「11」終了状態が初歩の非晶質状態にある、すなわち他の状態より非晶質物質をさらに多く含む中間状態のように、部分的に結晶及び部分的に非晶質状態に同等に対応できる。
第1分布カーブ36Aに区分されるプログラムされたセルのすべての抵抗値は「00」状態と決定され、第2分布カーブ36Bに区分されるプログラムされたセルのすべての抵抗値が「01」状態に区分され、第3分布カーブ36Cに区分されるプログラムされたセルのすべての抵抗値が「10」状態に区分され、第4分布カーブ36Dに区分されるプログラムされたセルのすべての抵抗値が「11」に区分される。この場合において、終了状態「00」及び「11」に属する第1及び第4分布カーブ36A、36Dに対応する抵抗値は、境界の抵抗値38A、38Cに対応するから、隣接する分布カーブ36B、36Dから容易に分離される。例えば、万一、決定された抵抗が境界の値38Aより小さい場合に、それは、「00」状態に対応するものと見なされ、そして、万一決定された抵抗値が境界の値38Cより大きい場合には、「11」状態に対応するものと見なされる。しかしながら、中間状態「01」及び「10」に属する第2及び3分布カーブ36B、36Cの抵抗値は、抵抗移動現象により、より影響されやすい。このような増加した影響力は、図5Cに示されている。
図5Cに示すように、4つの状態「00」、「01」、「10」、「11」に対応する分布カーブ36A、36Bから抵抗移動の影響を確認することができる。時間周期後に、ポスト移動分布カーブ36A´に移動するようにカーブを引き起こす、プログラム可能なボリュームの化学的格子での不安定な欠陥がさらに安定な欠陥に遷移することのため、プリ移動分布カーブ36Aに対応する抵抗値が移動する。同様に、ポスト移動分布カーブ36B´に移動するようにカーブを引き起こす、プリ移動分布カーブ36Bに対応する抵抗値が移動する。ポスト移動分布カーブ36C´に移動するようにカーブを引き起こす、プリ移動分布カーブ36Cに対応する抵抗値が移動する。そしてポスト移動分布カーブ36D´に移動するようにカーブを引き起こす、プリ移動分布カーブ36Dに対応する抵抗値が移動する。
図5Cにおいて、ポスト移動分布カーブ36A´は、相対的に少ない量だけ、それのプリ移動分布カーブ36Aと比較して、移動したことが分かる。これは、第1分布カーブ36Aに関連した抵抗値が相対的にさらに又は完壁に結晶化された物質を含むプログラム可能なボリュームの結果のためである。結晶化された物質の格子は、非晶質物質の対応する格子より相対的に少ない不安定な欠陥を含むために、結晶化された物質は、抵抗移動が相対的に少なくなる。また、図5Cでは、第2、3、及び4ポスト移動分布カーブ36B´、36C´、36D´は、相対的に大きな量だけ、それらのプリ移動分布カーブ36B、36C、36Dと比較して、移動していることが分かる。抵抗移動の量は、一般に物質のプログラムされたボリュームの増加した非晶質の内容物に応じて増加する。
ツーレベルセル(図5A)の場合において、抵抗移動は、容易に管理されうるが、これは、2つの状態「0」及び「1」に対応する抵抗値が適した境界の抵抗値34の選択に応じて、互いに異なるものから実質的に区分されるように作られることができるためである。それで、長い時間の間に実質的な抵抗移動が発生した以後にも、非晶質状態「1」の最終的なポスト移動抵抗値は、依然として境界の抵抗値34上にあるようになり、そして結晶状態「0」の最終的なポスト移動抵抗は、依然として境界の抵抗値34の下にあるようになる。但し、2つの状態が必要なため、抵抗移動は、標準、ツーレベルセルにおいて初期関係ではない。
図5B及び図5Cにおいて記述されたそれらのように、複数の状態を有するマルチプルレベルセルの場合において、抵抗移動の管理は重要である。「00」及び「11」状態において、抵抗移動は、適した境界の値38A、38Cをセッティングすることによって容易に管理される。例えば、万一、抵抗移動の影響を少し受けるものと知られた、境界の値38Aが第1分布カーブ36Aに対応する抵抗値で容易に定義するように選択されるとき、終了状態「00」のためな抵抗移動管理は容易に管理されうる。同様に、万一、第3分布カーブ36C´に対応する予測された最終的なポスト移動抵抗値の最大値を大きく超過するように選択されるとき、このような境界の値38Cより高いすべての最終的な抵抗値は、終了状態「11」に対応するように決定され得、抵抗値により決定される抵抗の量に無関係に第4ポスト移動分布カーブ36D´に附属される。
しかしながら、「01」及び「10」の中間状態の場合に、このような例では、抵抗移動の管理が要求される。例えば、第2プリ移動分布カーブ36Bの抵抗移動は、第2及び3、中間状態「01」及び「10」を区分する事前に決定された境界の値38Bをすぎて、第2ポスト移動分布カーブ36B´を引き起こす。同様に、第3プリ移動分布カーブ36Cの抵抗移動は、第3状態、すなわち、中間状態「01」及び第4状態、すなわち終了状態「11」に区分する事前に決定された境界の値38Cをすぎて、第3ポスト移動分布カーブ36C´を引き起こす。抵抗移動現象の適切な管理がないと、適合しない状態の結果は、メモリセルの最終的な読み出し動作の間に発生できるということが確認される。
抵抗移動現象後のメカニズムは、上述したPirovanoの論文に詳細に記載されている。抵抗移動は、自然にプログラムの間にカルコゲナイドプログラム可能なボリュームの化学マトリクスにおいて所定の欠陥構造の存在により発生する。時間が経過すると、初期の不安定な状態(例えば、不安定なC30構造、ここで、Cは、カルコゲナイド原子を表す)の欠陥は、化学的関係によって、さらに安定な構造(相対的に安定なC3+及びC1−構造)に遷移する。
(化1)
(化1)
2C30→C3++C1− (1)
不安定な欠陥の密度は、プログラム可能なボリュームの抵抗に直接的な影響を有する。したがって、物質のプログラム可能なボリュームの最終的な抵抗は可変する。このような不安定な欠陥は、一般的でない。すなわち、それらは、結晶化された状態で、さらに低い密度である。これは、非晶質物質のパーセントを有するようにプログラムされた装置のためのものより、抵抗移動が結晶化された状態にプログラムされた装置に対して少し重要なためである。
マルチプルレベルセル相変化メモリ装置及びこのような装置を搭載したメモリシステム、並びにメモリ装置の読み出し方法を含む本発明の実施形態は、セルの抵抗をセルの初期抵抗の近く、すなわち、読み出し動作の前にそれの初期プログラムされた抵抗の近くに回復するために、読み出し動作の前にセルの抵抗を変更することによって、読み出し動作の間に選択されたメモリセルの抵抗移動を管理する。これは、ポスト−プログラムの近くに物質中に不安定な欠陥の密度を復元するように動作する。一つの実施形態において、エネルギーのパルスは、抵抗値のこのような回復を完了するために、セルを加熱するために、読み出し動作の前に約100ns内でセルに印加される。
このような方法により抵抗移動の管理の影響は、図5B及び図5Cにおいて説明したように、フォーレベルセルに対応する図6A〜図6Cに示される。図6Aに示すように、セルの可能な状態は、セルのプログラムに応じて即刻に示される。4つの状態は、「00」、「01」、「10」及び「11」が可能であり、それぞれの4つの状態は、上述したように、第1〜第4のそれぞれが分布カーブ38A、38B、38Cに対応する。このような時間において、プログラムに応じて即刻に、プログラム可能なボリュームの化学格子は、不安定な欠陥の相対的に高い密度を含む。このような理由により、プログラム可能なボリュームは、第1準安定な状態を占有すると見なされる。
図6Bに示すように、上述したように、時間内に自然的な抵抗移動は、不安定な欠陥がより安定な欠陥に遷移することは、結果として発生できる。これにより、第2、3及び4プリ移動分布カーブ36B、36C、36Dは、上述した問題を引き起こす第2、3及び4ポスト移動分布カーブ36B´、36C´、36D´に移動することができる。このような時間の間に、プログラム可能なボリュームは、安定な状態を占有すると見なされる。
図6Cに示すように、抵抗移動を補正するために、読み出し動作の前にのみ、電気的パルスは、セルのプログラム可能な物質のボリュームにエネルギーを印加するために、セルに印加される。最終的なパルスは、それの初期抵抗値をほぼ回復するように動作する。例えば、第2、第3及び第4ポスト移動抵抗分布カーブ36B´、36C´、36D´は、即刻に第2、第3、及び第4抵抗分布カーブ40B、40C、40Dに対応する抵抗より低く移動する。同様に、第1プリ移動抵抗分布カーブ36Aは、抵抗移動に従属するまで、それも、それの初期値の近くに第1抵抗分布カーブ40Aが回復するようにかえすことができる。最終的な第1、第2、第3、及び第4分布カーブ40A、40B、40C、40Dは、本来の通りに定義された抵抗境界値38A、38B、38Cの間によく定義される。これにより、セルの読み出し動作は、信頼するに値する結果に到達するようになる。パルスは、欠陥の大部分又はすべてをそれらの本来のポスト−プログラム状態にかえすようにすることによって、安定な欠陥の個数を減らすように動作するようになる。これにより、安定な欠陥の密度は減少し、不安定な欠陥の密度は増加する。このとき、読み出し動作の前にのみ、プログラム可能なボリュームは、第2準安定状態を占有すると見なすことができる。
一つの実施形態において、抵抗回復を引き起こすように、マルチプルレベルメモリセルに電気的パルスを伝達することは、セルのビットラインに接続した回路により行われる。一つの実施形態において、このような動作は、メモリセルのビットラインに接続した、読み出し回路、又は感知増幅器により行われる。さらに他の実施形態において、動作は、メモリセルのビットラインに接続した書き込みドライバー回路により行われる。読み出し動作にのみメモリセルの電気的パルスを伝達するための他の構造は、本発明の実施形態の原理により同様に応用可能である。
図7は、本発明の実施形態による複数のマルチプルレベル相変化プログラム可能なメモリセルを有するPRAMセルアレイ210を含むメモリ装置200のブロック図である。PRAMセルアレイは、標準メモリ装置構造を有するX−選択器回路220及びY−選択器回路230を含む。X−選択器回路220は、またロウデコーダと言及され、ロウアドレスRA信号を受信し、Y−選択器回路230は、またカラムデコーダと言及され、カラムアドレスCA信号を受信する。
図7に示すように、本発明の実施形態によって相変化メモリ装置200は、Nビットデータ(ここで、Nは、2又はそれ以上)を格納するメモリセルアレイ2100を含む。複数のメモリセルは、ロウ(例えばワードライン)及びカラム(例えば、ビットライン)中にメモリセルアレイ210内に配列される。各メモリセルは、スイッチング素子及び抵抗素子で構成される。スイッチング素子は、MOSトランジスタ、ダイオード、及びそれと類似した多様な素子で具現される。抵抗素子は、上述したGST物質を含む相変化フィルムを含む。各メモリセルは、書き込み可能なメモリセルである。典型的な抵抗素子は、米国特許6,928,022、米国特許6,967,865及び米国特許6,982,913に記載されている。それぞれの内容は、それらの全体を含んでここにレファレンスとして結合される。
図7をまた説明すると、ロウ選択器回路220は、ロウアドレスRA信号に応答して、ロウ(又はワードライン)のうちの何れか一つを選択するように具現され、そしてカラム選択器回路230は、カラムアドレスCA信号に応答して、所定のカラム(又はビットライン)を選択するように具現される。制御ロジック240は、回路の読み出し/書き込み命令に応答して、マルチプルレベル相変化メモリ装置200の全体動作を制御するように具現される。高電圧発生器回路250は、制御ロジック240により制御され、そしてロウ及びカラム選択器回路220及び230、感知増幅器回路260、及び書き込みドライバー回路280に使用される高電圧を発生するように具現される。例えば、高電圧発生器回路250は、チャージポンプを使用することによって具現される。高電圧発生器回路250の具現がここに上述した実施形態に制限されないことは明らかである。
感知増幅器回路260は、制御ロジック240により制御され、カラム選択器回路230により選択されたカラム(又はビットライン)を介してセルデータを感知するように具現される。感知されたデータSAOUTは、外部にデータ入/出力バッファ回路270を介して出力される。感知増幅器回路260は、データバスDLに接続され、読み出し動作にデータバスDLにセンシング電流I_SENSEを提供するように具現される。書き込みドライバー回路280は、制御ロジック240により制御され、入出力バッファ回路270を介して提供されたデータに応じて、データラインDLに書き込み電流を提供するように具現される。バイアス電圧発生器回路290は、制御ロジック240により制御され、感知増幅器回路260及び書き込みドライバー回路280に提供されるバイアス電圧を発生するように具現される。
本発明によるマルチプルレベル相変化メモリ装置の実施形態によると、特に、制御ロジック240は、抵抗移動による読み出しエラーを防止するために、感知動作の前に選択されたメモリセルに回復電流パルスを提供するようにするために、感知増幅器回路260、及び/又は書き込みドライバー回路2600を制御する。例示的な実施形態において、回復電流の量は、回復電流パルスを提供した後に、各々のデータ状態の初期抵抗値を回復させるために決定される。選択されたメモリセル各々において抵抗素子の抵抗値は、セル等の読み出し動作の前にのみ、選択されたメモリセルの回復電流を提供することによって、それの初期抵抗値(例えば、セルがプログラムされる時に初期的に決定された抵抗値又は抵抗移動前の抵抗値)に回復される。このような動作は、ここで、「回復動作」と言及される。このような回復動作によると、選択されたメモリセルにセンシング電流を提供することによって、選択されたメモリセルからマルチレベルデータを正確に感知することが可能になる。
図8Aは、本発明の実施形態による、図7のメモリ装置の感知増幅器SA 260の実施形態の構造的回路図である。図8Aに示すように、PRAMセルアレイ210のカラムに各メモリセルが共通のビットラインBLに接続されたこと、言い換えれば、Y−選択器回路230によりメモリ装置のデータラインDLに選択的に接続されたことが確認できる。
NMOSトランジスタで具現されたクランプトランジスタ263は、データラインDLの間に接続され、そして感知増幅器264のセンシングノードNSAを感知する。クランプトランジスタ263のゲートは、クランプ制御信号VCLPを受信する。クランプトランジスタ263は、ビットラインBLに接続したデータラインDLがメモリセルの読み出し動作の間に適した電圧レベルを有するように動作する。
感知増幅器264は、データバッファ270に出力信号SAOUTを提供するために、センシングノードNASの電圧を基準電圧Vrefと比較する。
PMOSトランジスタで具現されたプリチャージトランジスタ265は、プリチャージ電圧レベルVPRE及びセンシングノードNASの間に接続される。プリチャージトランジスタ265のゲートは、プリチャージモードの間にセンシングノードNSAをプリチャージ電圧レベルVPREにプリチャージするためのプリチャージ制御信号nPREに接続される。
図8Aでは、単に一つのビットラインに対応する一つの感知増幅器回路について説明していても、装置のビットライン構造に対応するように追加的な感知増幅器回路が提供されうるということは明らかである。例えば、×8を有する装置に対するビットライン構造の場合において、8個の感知増幅器回路が搭載されうる。×16を有する装置に対するビットライン構造の場合において、16個の感知増幅器回路が搭載されうる。しかしながら、要求された感知増幅器回路の個数は、装置のビットライン構造の個数と等しい必要はない。
図8Aに示すように、本発明による増幅器回路260は、PMOSトランジスタ261、262及び265、NMOSトランジスタ262、266及び267、及び感知増幅器264を含む。PMOSトランジスタ261及び262は、電源端子268及び感知増幅器264の入力端子であるセンシングノードNSAの間に直列に接続される。電源供給電圧VCC又はVCCより大きな電圧VSAは、電源端子268から印加される。ここで、VSA電圧は、ダイオードのしきい電圧による電源供給電圧より大きな電圧になるが、この方法においてVSA電圧が制限される必要がないということは明らかである。PMOSトランジスタ261は、感知期間を指示する制御信号nPBAISに応答してターンオン/オフし、PMOSトランジスタ262は、バイアスVBIASi(i=1〜3)に応答してターンオン/オフする。制御信号nPBAISは、図7の制御ロジック240から提供されることができ、バイアス電圧VBIASiは、図7のバイアス電圧発生器回路290から提供されうる。
NMOSクランプトランジスタ263は、センシングノードNAS及びカラム選択器回路230(又はデータラインDL)の間に接続され、ビットラインBLの電圧を制限するか、又はビットラインBLに印加される電流を制限するためのクランプ制御信号又はクランプ電圧VCLPにより制御される。クランプ電圧VCLPは、対応する相変化物質ボリュームのリセット状態が変化できるように、しきい電圧下のレベルにビットラインの電圧を維持するように、そして回復期間の間にビットラインに回復電流パルスを、例えばセンシング電流より大きなものを提供するように動作する。感知増幅器264は、ビットラインBLの現在電圧が基準電圧VREFより低いか、又は高いかをカラム選択器回路230を介して感知し、そして感知された結果をデータ入/出力バッファ回路270に出力する。
一つの実施形態において、感知増幅器264は、メモリセルが2つの状態のうち、何れか一つを占有するようにプログラムされているかを感知するように具現される。選択的に、感知増幅器264は、メモリセルが多重状態のうち、いずれか一つにプログラムされているかを感知するように具現されることができる。感知増幅器264の構造は、マルチプルレベルPRAM構造においてプログラム可能な状態の個数に応じて好適に感知するように具現されうるということは明らかである。
PMOSプリチャージトランジスタ265は、プリチャージ電圧VPRE及び感知ノードNASの間に接続され、図7の制御ロジック240により発生したプリチャージ制御信号nPREに応答して制御される。NMOSトランジスタ266は、カラム選択器回路230、例えばデータラインDL及び接地電圧の間に接続され、例えば図7の制御ロジック240により発生した制御信号PDISに応答して制御される。NMOSトランジスタ267は、センシングノード及び接地電圧の間に接続され、制御信号PDISに応答して制御される。PMOSトランジスタ261及び262は、センシングノードNSA、すなわち、ビットラインBLにバイアス電圧により決定された電流の量だけ印加するセンシング電流部を構成する。センシング電流I_SENSEは、センシング区間の間にビットラインを介してメモリセルに提供される。PMOSトランジスタ265は、プリチャージ区間の間に信号ラインNSAにプリチャージ電流を提供するプリチャージ電流提供部を構成する。NMOSクランプトランジスタ263に印加されるクランプ制御信号VCLPは、センシング動作の前にビットラインにプリチャージ電流及び回復電流を提供するための第1及び第2クランプ電圧を構成する。第1クランプ電圧は、第2クランプ電圧より低く、かつ接地電圧より大きい。以下、さらに詳細に説明する。
クランプ制御信号VCLPにおいて回復パルスの応用は、略10ns〜10μsの範囲の区間を有するようにセットされ、約Vth−0.3Vから約Vth+0.1Vの範囲の大きさになるように決定される。ここで、Vthは、上述の図6において、終了状態「11」のしきい電圧と決定される。一般に、GND<V1<V2<Vthである。また、抵抗移動の回復する間に、メモリセルを効果的に読み出すために、回復パルスの応用は、100ns以上に読み出し動作を行うように決定される。
図9は、本発明の実施形態によるクランプ電圧発生回路241を含む上述した図7の制御ロジック回路240の詳細なブロック図である。図9に示すように、クランプ電圧発生回路241は、パルス発生器241a及びレベルシフタ241bを含むことができる。パルス発生器241aは、ワードライン活性化信号に応答してパルス信号を発生するように具現される。レベルシフタ241bは、パルス発生器241aの出力に応答して動作し、第1クランプ電圧レベルV1及び第2クランプ電圧レベルV2を提供する。一つの実施形態において、レベルシフタ241bは、パルス発生器241aの出力が低いレベルを有するとき、第1クランプ電圧レベルV1を有するクランプ制御信号VCLP電圧を出力し、パルス発生器241aの出力が高いレベルを有するときには、第2クランプ電圧レベルV2を有するクランプ制御信号VCLPを出力する。クランプ制御信号VCLPは、図8Bに示す動作に応じて、図8Aの感知増幅器回路260のNMOSクランプトランジスタ263のゲートに印加されうる。このような例は、感知増幅器260のNMOSクランプトランジスタ263に適したパルス信号を印加するための構造で示されるだけである。残りの適した構造は、本発明の記載した原理に等価的に適用可能である。
図8Bは、本発明の実施形態による読み出し動作の間に、図8Aの感知増幅器260の動作を示すタイミング図である。
読み出し動作を説明する前に、以下に説明されたセンシング動作が、多重の状態のコーディング方法に従って、単一時間、又はそれ以上の時間で行われうるということを公知する。本発明の実施形態によると、回復動作は、行われるセンシング動作の個数に無関係に、第1センシング動作の前に単一時間に行われうる。選択的に、回復動作は、各センシング動作の前に行われうる。説明の便宜上、マルチプルレベル相変化メモリ装置の読み出し動作は、単一センシング動作の前に単一回復動作を含むように説明される。
本発明の実施形態によるマルチプルレベル相変化メモリ装置の読み出し動作は、プリチャージ区間及びセンシング区間を含むことができる。ビットライン/センシングノードBL/NSAがプリチャージされる前に、すなわち、プリチャージ区間の前に、制御信号PDIS及びnPBIASはハイレバルであり、制御信号nPREはロウレベルである。このとき、クランプ電圧VCLPは、第1クランプ電圧V1(例えば、2.2V)を有する。このバイアス条件により、感知増幅器260のトランジスタ261、263及び265はターンオフし、同時に感知増幅器260のトランジスタ253、266及び267はターンオンする。これは、データラインDL及びセンシングノードNSAが接地電圧にディスチャージされたことを意味する。
装置のメモリセルの読み出し動作の初期化において、プリチャージ区間は、読み出し動作の間にビットラインBL、データラインDL及び感知ノードNSAに適した電圧レベルをプリチャージすることによって初期化される。これは、プリチャージ制御信号nPREを活性化(例えば、「H」を「L」に遷移)することによって初期化される。プリチャージ区間の間に、制御信号nPRE及びPDISは、ロウレベルであり、そして制御信号nPBIASは、ハイレバルである。ビットラインBLは、スイッチ230によりデータラインDLに接続され、これによりカラム選択信号YAは活性化される。このとき、クランプ制御信号VCLPは、接地電圧レベルより大きな第1クランプ電圧レベルV1(例えば、2.2V)である。これにより、クランプトランジスタ263は活性化される。このようなバイアス条件下で、ビットラインBLに接続したデータラインDL及びセンシングノードNSAは、プリチャージ区間の間に適した電圧レベルにプリチャージされる。このような例として、それらは、感知増幅器に印加された基準電圧VREFと等価であるプリチャージ電圧VPREにプリチャージされうる。
プリチャージ区間の間に、ワードラインWLは活性化され、回復区間は、メモリセルの抵抗移動のための補償を行うために、対応するメモリセルのプログラム可能なボリュームに抵抗レベルを回復するために初期化される。この回復区間の間に、クランプ制御信号VCLPは、時間区間の間に第2クランプ電圧レベルV2(例えば、3.0V)にパルスされる。このようなクランプ信号VCLPのパルスは、ここで「回復区間」と言及される。一つの実施形態において、第2クランプ電圧レベルV2は、第1クランプ電圧レベルV1より大きく、セルの抵抗レベルをそれのプリ移動レベルに回復するようにするための十分な電流がNMOSクランプトランジスタ263を介してメモリセルを通過して流れるように、十分な電圧及び時間期間を有する。同じ時間において、第2クランプ電圧レベルV2は、大きさ及びそれの期間が十分ではなく、そしてメモリセルのプログラム可能なボリュームに相変化を引き起こすための十分な電流を引き起こすのに十分ではない。プリチャージ制御信号nPREは、回復区間の間に活性化されるように維持される。
回復区間におうじてセンシング区間は初期化される。図8Bに示すように、クランプ電圧VCLPが第2クランプ電圧V2から第1クランプ電圧V1に低くなると、制御信号nPREは、ロウレベルからハイレバルに遷移し、制御信号nPBIASは、ハイレバルからロウレベルに遷移する。このとき、適したバイアス電圧VBIASiは、PMOSトランジスタ262に提供される。このような条件下で、PMOSトランジスタ261及び262に流れるセンシング電流は、NMOSクランプトランジスタ263及びカラム選択器回路230を介してビットラインBLに提供される。このとき、図8Bに示すように、ビットライン/センシングノードNSAの電圧は、メモリセルのプログラム可能な状態に応じて、基準電圧VREFより大きいか、又は小さくなるように変更される。センシングノードNASの電圧変化は、感知増幅器264を介して感知される。感知されたデータSAOUTは、完壁なセンシング動作に対してデータの入/出力バッファ回路270に提供される。
さらに他の例として、抵抗移動回復動作は、メモリセルのビットラインに接続した書き込みドライバー回路により行われる。図7のレファレンスと共に図10を参照すると、感知増幅器SA 260及び書き込みドライバーWD 280は、標準メモリ装置構造に従ってメモリ装置200のデータラインDLに接続される。図8A、図8B及び図9と共に上述された実施形態において、感知増幅器回路260及び関連したクランプ電圧発生回路241は、抵抗移動から回復するのに影響を与えるための回復パルス信号を発生することを担当する機能を果たす。図10の本発明の実施形態において、感知増幅器回路260は、動作において一般的であり、書き込みドライバーWDは、回復パルス信号を発生すること担当する機能を果たす。書き込みドライバー回路280は、このような追加的な機能に適するように変更される。
図11Aは、本発明のさらに他の実施形態による図7のメモリ装置の書き込みドライバー回路WD 280´の実施形態に対する構造的な回路図である。図10及び図11Aを参照すると、PRAMセルアレイ210の一つのカラムにおいて各メモリセルは、共通ビットラインに接続され、言い換えれば、Y選択器回路230によるメモリ装置200のデータラインDLに接続されると見なすことができる。
図11Aに示すように、書き込みドライバー回路280´は、ドライバー制御機281、選択部282、プルアップドライバーとして動作するPMOSトランジスタ283、プルダウンドライバーとして動作するNMOSトランジスタ284、及びNMOSトランジスタ285を含むことができる。ドライバー制御機281の好ましい実施形態は、米国特許番号7,012,834に記載されており、その内容は、この発明のレファレンスとして結合され、したがって、その詳細な説明は省略する。特に、本発明の実施形態において、読み出し動作の間に、プルアップドライバー283は、書き込み動作の間にの場合になりうるドライバー制御機281からの駆動信号によるものではなく、選択部282を介して伝達された駆動信号によって制御される。選択部282は、回復制御信号nRCVを受信し、回復制御信号nRCVを動作モードに応じて選択的にNMOSトランジスタ285を介してプルアップ及びプルダウントランジスタ283及び284に出力する。ここで、回復制御信号nRCVは、抵抗移動回復動作に応じて具現されたパルス信号であり、例えば、図5に示す制御ロジック240により提供されうる。
また、図11Aに示すように、選択部282は、ドライバー282a及びスイッチ282bを含む。スイッチ282bは、動作モード信号RMに応答してドライバー282aの出力をプルアップ及びプルダウントランジスタ283及び284のゲートに接続される。この場合において、スイッチ282bは、動作モード信号RMが読み出し動作を指示するときに活性化され、動作モード信号RMが書き込み動作を指示するときに非活性化される。ドライバー282aは、回復制御信号nRCVに応答して、スイッチ282bを介してプルアップ及びプルダウントランジスタ283及び284を駆動する。例えば、回復制御信号nRCVがロウレベルであるとき、プルアップトランジスタ283はターンオフし、プルダウントランジスタ284はターンオンする。これに対し、回復制御信号nRCVがハイレバルであるとき、プルアップトランジスタはターンオンし、プルダウントランジスタ284はターンオフする。ここで、ドライバー282aのプルアップ/プルダウン駆動能力は、PMOSトランジスタ及びドライバー制御機281のインバータINV1のそれより大きく設定される。
上述した実施形態において、回復制御信号nRCVの活性化パルスは、概略10ns〜10μsの範囲の期間の間に、そして約Vth−0.3VからVth+0.1Vの大きさに設定される。ここで、Vthは、上述の図6の例において、終了状態「11」に対した最大抵抗に対応する終了状態を有するマルチプルレベルメモリセルのしきい電圧として決定される。
このような方法において、書き込みドライバー回路280´は、書き込み動作の間に正常な記入ドライビングユーティリティを行うようにデータラインDLに接続されるが、読み出し動作の間に回復制御信号nRCVとして提供するための目的のためデータラインDLに接続されないように具現される。これは、データライン及び書き込みドライバー間の電気的媒介は、上述した構造に制限されず、そしてプログラム可能なボリュームの抵抗移動を格納するためのパルス信号として回復制御信号nRCVに提供する上記の目的のための読み出し動作の間にデータラインDLに書き込みドライバー280´を接続する残りの構造が本発明に言及された実施形態に同等に適用されるという技術で具現された一つであることは明らかである。
図11Bは、読み出し動作の間に感知増幅器260、図10及び図11Aの記入加入ドライバーの動作を示すタイミング図である。上述したように、装置のメモリセルの読み出し動作の初期化において、プリチャージ区間は、読み出し動作の間にセンシングノードNSAを適した電圧レベルにプリチャージするよう初期化される。これは、プリチャージ制御信号nPREを活性化することによって初期化される。このとき、クランプ制御信号VCLPは、接地電圧レベルより大きい第1クランプ電圧レベルV1になり、これにより、クランプトランジスタ263は、活性化される。クランプ制御信号VCLPは、読み出し動作の間にこのような第1クランプ電圧レベルV1を維持する。その結果、ビットラインに接続したデータラインDLは、プリチャージ区間の間に適した電圧レベルにプリチャージされる。
プリチャージ区間によると、ワードラインWLは活性化され、回復区間は、メモリセルで抵抗移動を補償するために、対応するメモリセルのプログラム可能なボリューム中に抵抗レベルを回復するように初期化される。この回復区間の間に、回復制御信号nRCVは、時間区間の間に低い電圧レベルにパルスされる。回復制御信号nRCVのこのようなパルスは、書き込みドライバー回路280´の選択部282を介して図11Aのプルアップドライバー283に印加される。すなわち、回復電流パルスは、プルアップドライバー283を介して選択されたビットラインBLに提供され、メモリセルの対応する抵抗素子の抵抗レベルは、初期化抵抗値に回復する。回復電流パルスは、与えられた時間の間に選択されたビットラインに提供された後に、制御信号nRCVは、ロウレベルをハイレバルに変更して、プルアップドライバー283はターンオフし、回復動作は完了する。
回復区間によると、センシング区間は初期化し、感知増幅器の正常動作は、メモリセルのプログラム可能なボリュームの抵抗及びメモリセルの状態を決定するように行われる。
図12は、本発明の実施形態によるマルチプルレベル相変化プログラム可能な複数のメモリセルを有する半導体装置PRAMセルアレイを含む電子装置100のブロック図である。多様な例において、電子装置100は、無線通信装置、例えば、PDA、ラップトップコンピュータ、モバイルコンピュータ、ウェブタブレット、モバイルフォン、デジタルミュージックプレーヤー、又は無線環境において送/受信するための如何なる種類の装置に使用されうる。電子装置100は、バス150を介して通信する入/出力装置120、メモリ120、無線インタフェース140及び制御機110を備える。
制御機110は、例えば、少なくとも一つのプロセッサ、デジタル信号プロセッサ、又はマイクロコントローラを備える。入/出力装置120は、例えば、キーボード及びディスプレイユニットを備える。メモリ130は、制御機110により実行される命令を格納するのに使用されるか、又はユーザデータを格納するために使用される。メモリ130には、多様な種類のメモリがさらに含まれる。電子装置100は、無線通信ネットワークからデータを受信するか、又はネットワークでデータを、例えばRF信号を送信するために無線インタフェース140を使用する。
好ましい実施形態において、メモリセルのプログラム可能なボリュームは、例えばTe、Se、Sを含み、それらの組み合わせ又は合金からなるカルコゲナイド物質を含む。選択的に、カルコゲナイド物質は、Te、Se、Sの組み合わせ又はそれらの合金であって、不純物(例えば、Bi、Sr、Si、C、N、O)を追加することによって得られる物質から構成されうる。
本発明が言及されたそれらの実施形態を参照することによって、特に示されるか、又は説明されたとしても、これは、形態と詳細な部分に対して多様な変化が添付された請求項により定義された発明の前記思想及び範囲を逸脱しない限り、本発明の範囲に属する。
例えば、前記上述した実施形態がメモリセルの当たり、2つ又は4つの状態で動作可能なマルチプルレベルセルを説明していても、前記以外の状態の数も存在することができ、これも、ここに記載の前記発明の前記原理に同等に適用可能である。例えば、セルは、2の倍数、例えば4、8、16、32などの数のマルチプルレベル状態を含むことができる。また、セルは、2の倍数ではない、例えば3、5、6、7などの数のマルチプルレベル状態を含むことができる。
110 制御機
120 入/出力装置
130 メモリ
140 無線インタフェース
120 入/出力装置
130 メモリ
140 無線インタフェース
Claims (22)
- メモリ装置であって、
プログラム動作時に印加されたプログラム電流に応答して決定された初期抵抗を有するメモリセル物質と前記プログラム動作を行う時間の間に前記初期抵抗から可変するメモリセルの抵抗を有し、各メモリセルは、前記プログラム動作時に前記対応するメモリセルの前記抵抗をプログラムするための前記プログラム電流を印加するのに使用され、そして読み出し動作時に前記対応するメモリセルの前記抵抗を読み出すための読み出し電流を印加するのに使用される前記メモリ装置の導電ラインに接続する複数のメモリセルと、
前記メモリセルの読み出し動作の前にメモリセルの抵抗を前記初期抵抗の近くの抵抗に回復するための読み出し動作の間に前記複数のメモリセルの選択されたメモリセルの前記抵抗を可変する変更回路と、を備える半導体装置。 - 前記メモリセル物質はカルコゲナイド物質から構成される請求項1に記載の半導体装置。
- 各メモリセルは、複数の状態のうち、いずれか一つを占有するように、前記プログラム動作に応じてプログラムされ、各状態は、隣接する状態の抵抗範囲に隣接する抵抗範囲を含み、前記メモリセルは、2ケ以上の状態を占有するようにするために、前記プログラム動作に応じてプログラムされる請求項1に記載の半導体装置。
- 前記複数の状態のうち低い状態は、抵抗の最も低い範囲を有する状態に対応し、前記複数の状態のうち高い状態は、最大範囲を有する状態に対応し、前記複数の状態のうち、少なくとも一つの中間状態は、前記低い状態の抵抗の前記最小範囲より大きく、前記高い状態の抵抗の最大範囲より低い抵抗の範囲を有する少なくとも一つの状態に対応する請求項3に記載の半導体装置。
- 前記変更回路は、前記メモリセルの読み出し動作の前に前記導電ラインにエネルギーのパルスを印加することによって、前記メモリセルの前記抵抗を変更し、前記メモリセルが前記中間状態に前記プログラム動作によりプログラムされるか、又は前記メモリセルが前記プログラム動作によって前記低い状態又は前記高い状態にプログラムされる時にエネルギーの前記パルスを印加しないとき、前記変更回路は、エネルギーの前記パルスを印加する請求項4に記載の半導体装置。
- 前記導電ラインは、ビットラインからなり、前記変更回路は、前記メモリセルの読み出し動作の前に前記ビットラインにエネルギーのパルスを印加することによって、前記メモリセルの前記抵抗を変更する請求項1に記載の半導体装置。
- エネルギーの前記パルスは、前記ビットラインに接続した感知増幅回路によって印加される請求項6に記載の半導体装置。
- エネルギーの前記パルスは、前記メモリ装置の制御回路により発生し、前記感知増幅回路のクランプトランジスタにより活性化される請求項7に記載の半導体装置。
- エネルギーの前記パルスは、前記ビットラインに接続した書き込みドライバー回路により印加される請求項8に記載の半導体装置。
- エネルギーの前記パルスは、前記メモリ装置の制御回路により発生し、前記書き込みドライバー回路内のスイッチング回路により活性化される請求項6に記載の半導体装置。
- エネルギーの前記パルスは、前記メモリセルのプリチャージ動作の間に前記ビットラインに印加され、前記ビットラインは、エネルギーの前記パルスの応用前にプリチャージされる請求項6に記載の半導体装置。
- メモリ装置は、複数のメモリセルを含み、各々のメモリセルは、プログラム動作時に印加されたプログラム電流に応答して決定された初期抵抗を有するメモリセル物質、前記プログラム動作する時間の間に前記初期抵抗から変更する前記メモリセルの前記抵抗を含み、各メモリセルは、プログラム動作時に前記対応するメモリセルの前記抵抗をプログラムするように前記プログラム電流を印加するのに使用され、読み出し動作時に前記対応するメモリセルの前記抵抗を読み出すために、読み出し電流を印加するように使用される前記メモリ装置の導電ラインに接続され、前記メモリセルの読み出し動作の前に前記初期抵抗の近くにメモリセルの抵抗を復元するために、読み出し動作の間に選択されたメモリセルの前記抵抗を変更することと、前記メモリの読み出し動作を行うことを含むメモリ装置の読み出し方法 。
- 前記メモリセル物質はカルコゲナイド物質を含む請求項12に記載のメモリ装置の読み出し方法。
- 各メモリセルは、複数の状態のうち、いずれか一つを占有するように前記プログラム動作によりプログラムされ、各状態は、隣接した状態の隣接した抵抗範囲に独立的な抵抗の範囲を有し、メモリセルの前記初期抵抗は、前記プログラム動作を行いつつ初期状態を占有し、前記メモリセルの読み出し動作の前に前記初期抵抗の近くにメモリセルの抵抗が回復するようにするための読み出し動作の間に選択されたメモリセルの前記抵抗を変更することは、前記メモリセルの前記抵抗を前記初期状態に対応する抵抗の範囲内の抵抗に回復する請求項12に記載のメモリ装置の読み出し方法。
- 前記メモリセルは、2つの状態以上を占有するように前記プログラム動作によりプログラムされる請求項14に記載のメモリ装置の読み出し方法。
- 前記複数の状態のうち低い状態は、抵抗の最も低い範囲を有する状態に対応し、前記複数の状態のうち高い状態は、最大範囲を有する状態に対応し、前記複数の状態のうち少なくとも一つの中間状態は、前記低い状態の抵抗の前記最小範囲より大きく、かつ前記高い状態の抵抗の最大範囲より低い抵抗の範囲を有する少なくとも一つの状態に対応する請求項15に記載のメモリ装置の読み出し方法。
- 前記メモリセルの前記抵抗を変更することは、前記メモリセルが前記中間状態にプログラム動作によりプログラムされるときに行われ、前記メモリセルが前記低い状態又は前記高い状態に前記プログラム動作によりプログラムされるときに行われない請求項16に記載のメモリ装置の読み出し方法。
- 前記抵抗を変更することは、前記メモリセルの読み出し動作の前に前記メモリセルに接続した前記メモリ装置のビットラインにエネルギーのパルスを印加することによって、前記メモリセルの前記抵抗を変更することを含む請求項12に記載のメモリ装置の読み出し方法。
- エネルギーの前記パルスは、前記メモリセルの前記読み出し動作を行う間に、前記読み出し電流を印加する前に約100nsで印加する請求項18に記載のメモリ装置の読み出し方法。
- エネルギーの前記パルスは、前記メモリセルのプリチャージ動作の間に前記ビットラインに印加され、前記ビットラインは、エネルギーの前記パルスの応用前にプリチャージされる請求項18に記載のメモリ装置の読み出し方法。
- 前記メモリ装置は、複数のメモリセル、各々のメモリセルは、プログラム動作時に印加されたプログラム電流に応答して決定された初期欠陥状態を有するカルコゲナイド物質を含み、前記メモリセルの欠陥状態は、前記プログラム動作する時間の間に前記初期欠陥状態から変更し、各メモリセルは、プログラム動作時に前記対応するメモリセルの前記欠陥状態をプログラムするための前記プログラム電流を印加するのに使用され、読み出し動作時に前記対応するメモリセルの前記欠陥状態を読み出すための読み出し電流を印加するのに使用される前記メモリ装置の導電ラインに接続され、
前記メモリセルの読み出し動作の前に前記初期欠陥状態の近くにそれの欠陥状態を復元するために読み出し動作の間に選択されたメモリセルの前記欠陥状態を変更し、
前記メモリの読み出し動作を行うメモリ装置の読み出し方法。 - メモリシステムを含む電子装置であって、
前記メモリシステムは、
データ信号が伝達されるデータバスに接続されるように配列するメモリ制御機と、
前記データ信号を格納し回復する前記メモリ制御機に接続したメモリ装置と、を備え、
前記メモリ装置は、
複数のメモリセル、各メモリセルは、プログラム動作時に印加されたプログラム電流に応答して決定された初期抵抗を有するメモリセル物質と前記プログラム動作時間の間に前記初期抵抗から可変する前記メモリセルの前記抵抗を含み、
各メモリセルは、前記プログラム動作時に前記対応するメモリセルの前記抵抗をプログラムするために、前記プログラム電流を印加するのに使用され、読み出し動作時に前記対応するメモリセルの前記抵抗を読み出すために読み出し電流を印加するのに使用される前記メモリ装置の導電ラインに接続され、
各メモリセルの読み出し動作の前に前記初期抵抗の近くにメモリセルの抵抗を回復するために読み出し動作を行う間に複数のメモリセルの中から選択されたメモリセルの前記抵抗を変更する変更回路を備えるメモリシステムを含む電子装置。
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