JP2014154206A - 可変抵抗メモリセルを備える装置および可変抵抗メモリセルの最適化方法 - Google Patents

Abstract

【課題】可変抵抗メモリセルを備える装置および可変抵抗メモリセルの最適化方法を提供する。
【解決手段】データ記憶デバイスは概して、コントローラによって非工場出荷時動作パラメータとともに設定される少なくとも１つの可変抵抗メモリセルとともに構築され、動作される。非工場出荷時動作パラメータは、少なくとも１つの可変抵抗メモリセル内の既定の閾値からの識別された変動に応じて割り当てられる。
【選択図】図６

Description

種々の実施形態は、可変抵抗メモリセルを有するデータ記憶デバイスの制御を概して対象とし得る。

いくつかの実施形態によると、少なくとも１つの可変抵抗メモリセルが、コントローラによって非工場出荷時動作パラメータとともに構成される。非工場出荷時動作パラメータは、少なくとも１つの可変抵抗メモリセル内の既定の閾値からの識別された変動に応答して割り当てられる。

種々の実施形態によって構築されおよび動作される、データ記憶デバイスのブロック表現を提供する。 図１のデータ記憶デバイス内で使用されることが可能な、メモリアレイの一部分を示すブロック表現である。 メモリセルの例についてのいくらかのプログラムされた状態分布を図式化したものである。 いくつかの実施形態によって構築されおよび動作される、データ記憶デバイスの一部分の例のブロック表現を表示したものである。 種々の実施形態によって構築される、データ記憶デバイスの制御回路部分の例のブロック表現である。 いくつかの実施形態によって行われる、メモリセル最適化の例のブロック表現を提供する。 種々の実施形態によって構築されおよび動作される、制御回路の例のブロック表現を表示したものである。 いくつかの実施形態によって実施される、最適化ルーチンの例の論理マップを示す。 種々の実施形態によって行われる、最適化ルーチンの例の論理マップを表示したものである。 いくつかの実施形態によって実施される、事前対策的なメモリセル管理ルーチンの例を図示したものである。

多くの現代のデータ記憶デバイスは、単体で、またはデータアクセス時間およびデータ記憶容量を増大させるために、データ媒体の回転と組み合わせて、固体メモリセルを利用し始めている。固体メモリの使用は、低減された消費電力、サイズ、熱産生、およびデータ記憶デバイスがさまざまなモバイルおよび固定コンピューティング環境において実装されることを可能にすることができる振動感度を提供することができる。しかしながら、固体メモリについてのデータのプログラミングおよび読み出し時間への追加的な注目は、正確性およびアクセス速度を脅かすメモリセル条件を強調することがある。

１つのかかる条件は、データを異なる抵抗状態として格納するメモリセル内の抵抗変化であり得る。既定の閾値からの抵抗の偏差は、格納された論理値を確定することなくメモリセルが繰り返し読み出されるため、データエラーおよびデータアクセス時間の増加を招くことがある。試験、エラー検出、およびエラー訂正符号（ＥＣＣ）が提案されてきたが、かかる活動は、処理オーバーヘッドおよび一時的メモリセル解除の点で費用がかかる。それゆえに、不注意の抵抗変化に由来するもの等のデータ記憶デバイス内の既存のおよび将来のエラーをより効率的に管理することに関連する、継続的な産業目標が存在する。

これに従い、種々の実施形態は、コントローラによって非工場出荷時動作パラメータとともに構成される少なくとも１つの可変抵抗メモリセルを有し、この非工場出荷時動作パラメータは、少なくとも１つの可変抵抗メモリセル内の既定の閾値からの識別された変動に応答して割り当てられる。メモリセル間の種々の異なる構造的および動作の変動によって、非工場出荷時動作パラメータを持つメモリセルの事前対策的および反応的最適化が、セル動作を特定のメモリ種類、使用、および条件にカスタマイズすることを可能にする。抵抗変化等のメモリセル動作条件を事前対策的に識別する能力は、低いシステム処理時間の間にセルを工場出荷時動作から非工場出荷時動作のパラメータに移行させる、最適化作業の効率的な管理およびスケジューリングを可能にすることができる。

可変抵抗固体メモリセルが、さまざまな非制限的データ記憶環境において利用され、および最適化され得る。図１は、その内部において種々の実施形態が実施されることができる、データ記憶デバイス１００の例のブロック表現を提供する。いくつかの実施形態において固体ドライブ（ＳＳＤ）として構成されるデバイス１００は、最上位コントローラ１０２および配線、インターフェース、バス、およびマルチプレクサ等の無制限にさまざまな電気的相互接続を介して接続され得る不揮発性データストレージアレイ１０４を有する。コントローラ１０２は、ストレージアレイ１０４と、記憶デバイス１００の内部または外部にあるホストデバイスとの間のユーザデータの伝達を促進するために使用されることができる。

いくつかの実施形態において、コントローラ１０２は、アレイ１０４とホストデバイスとの間の伝達を保留している少なくとも１つのインターフェース回路内でデータをバッファリングすることができる、プログラム可能なマイクロコントローラである。コントローラ１０２およびストレージアレイ１０４の位置は、記憶デバイス１００の種々の動作の態様を同時に制御する一方で、記憶デバイス１００要素のうちのどの部分も物理的にまたは論理的に不在であり得るため、図１に図示される同時的な存在に限定されない。すなわち、コントローラ１０２およびストレージアレイ１０４の物理的存在は、ストレージアレイ１０４の中の所定のおよび所定外の動作を促進する一方で、どちらかの要素が、適切なプロトコルでアクセスされるネットワークを通じる等、記憶デバイス１００の外部に位置付けられることができるため、必要とされない。同様に、追加的なコントローラおよびストレージアレイが、所定どおりに、および所望どおりに選択的に利用されるために、記憶デバイス１００の内部または外部に存在してもよい。

図２は、図１のデバイス１００等のデータ記憶デバイス内に使用され得る、不揮発性ストレージアレイ１２０の一部分の例のブロック表現を大まかに図示したものである。いくらかの不揮発性メモリセル１２２が、ビットおよびソース線等の電気路１２４および１２６の重なりに対応する行および列に、クロスポイントアレイとして特徴付けられることができる向きに配列される。１つ以上の書き込み／読み出し回路１２８および１３０は、セクタ１３２、ページ１３４、ブロック、およびガーベジコレクションユニット内に配列される選択されたメモリセル１２２に書き込まれている、またはそこから読み出されているデータを個別にまたは同時に制御する。かかる制御は、データアクセスを迅速に行わせるために、行の全体、ページ、およびブロック等の複数のセルに関して、単発で、または連続して行われ得る。

複数のメモリセル１２２が、制御線１２６を介してＸ（行）書き込み／読み出し回路１２８に、および制御線１２４を介してＹ（列）書き込み／読み出し回路１３０に連結され、これは書き込み、書き替え、および読み出し操作が、個別的または集合的に、既定の数のメモリセル１２２上で実施されることを可能にする。書き込み／読み出し回路１２８および１３０は、いくつかの実施形態において、１つ以上の種類の固体メモリセルに応じ得る、参照パラメータ、電圧、抵抗、およびパルス継続時間を提供するように構成されることができる。言い換えると、異なるページ１３４またはメモリのブロック等の、メモリの異なるセクションは、読み出し出力および書き込み入力を論理状態に正確に翻訳するために、データを格納するようにそれぞれ動作するが、書き込み／読み出し回路１２８および１３０によって提供される異なる参照パラメータに対応する、異なる種類のメモリセルと物理的におよび論理的に構成されることができる。

非制限的動作例において、書き込み／読み出し回路１２８および１３０は、所定のまたは所定外のユーザおよびオーバーヘッドのシステム操作のための、メモリセルのページ１３４またはユニット１３２へのアクセスを同時に提供し得る。１つ以上の試験回路１３６および１３８は、評価回路１４０によって監視され、記録され、および評価される行および列の試験機能を提供し得る。試験回路１３６および１３８は、１つ以上のメモリセル１２２およびメモリのページ１３４を、共通論理値および抵抗値等の既定の状態に置くように構成されることができ、これらは１つ以上の異なる種類のセル異常、動作パラメータ、およびメモリの種類を識別し、および区別するために、選択されたメモリセル１２２を流れる１つ以上の静止電流の通過によって特徴付けられる試験モードで、ユーザアクセスのためにオンラインであり得るか、そうでなくてもよい。言い換えると、単一のメモリセル１２２、またはより多くのセルが同時にまたは連続して、オフラインで入手され、評価回路１４０内でログとして記録され評価されたさまざまな伝記的、動作的、および欠陥のある特性を判定するために、複数の試験電流がセル１２２を通過することを可能にするように、試験回路１３６および１３８によって試験モードに設定され得る。

そのため、評価回路１４０は、試験回路１３６および１３８、ならびに書き込み／読み出し１２８および１３０回路の動作を、データ記憶デバイス１２０内でメモリセル１２２が何を、およびどのように動作するか判定するように指示し得る。いくつかの実施形態において、評価回路１４０は、ユーザデータがそもそも書き込まれるのに先立って、いくつかのまたはすべてのメモリセル１２２の評価および試験を行い、これは製造中に設定された基準値の工場出荷時動作のパラメータを提供することができる。種々の実施形態は、種々のメモリセル１２２の動作特性の試験および評価を定期的におよび散発的にさらに行うことができる。かかる定期的な試験は、抵抗の変動等の種々の動作条件を識別するために、低いシステム処理時間およびアイドル時間等の既定時および緊急時の間に行われ得る。

種々のメモリセル１２２およびセル群１３２を試験する能力を持つため、評価回路１４０は、メモリセル性能におけるさまざまな静的および動的変動に適合することができる。しかしながら、試験されたメモリセルにおける動作偏差の反応的訂正は処理集約的であり、データアクセス速度を低下させることがある。また、メモリセル１２２の変動に対する反応的特質は、高いデータ信頼性を保証するに足るほどに早く行われない可能性がある。ゆえに、評価回路１４０は、事前対策的モデリングを通して識別されるメモリセル１２２の動作の変動への予測的適合を可能にするために、さまざまな機能とともに構成され得る。

図３は、いくつかの実施形態によってデータストレージアレイ内で利用される固体メモリセルの例からの動作データを描画する。種々の抵抗領域１５２、１５４、１５６、および１５８は、論理値１１、１０、０１、および００にプログラムされた複数のメモリセルについての抵抗分布にそれぞれ対応する。いくつかの実施形態において、データストレージアレイの１つ以上の固体メモリセルは、マルチレベルセル（ＭＬＣ）として構成され、図３に図示されるように、これはｎ個のビットを２ｎ個の論理ビット値として同時に格納することにより、単一のビットを論理値０または１のどちらかとして格納するシングルレベルセルと対照をなす。

あらゆる数の異なる論理値指定が制約なしに利用され得る一方、種々の実施形態による論理値規則は、論理値１１を最も低い抵抗に、および論理値１０、０１、ならびに００を漸進的により高い抵抗に割り当てる。論理値指定にかかわらず、種々のメモリセル動作は、セグメント化された領域１６０、１６２、および１６４によって表示されるように、固体メモリセルの抵抗における不注意なシフトの一因となることがある。いかなる限定もしない例えとして、正確なプログラミングおよびデータの検知を次第に複雑化する、メモリセルの格納された抵抗を増加および減少させる連続するプログラミングサイクルの数、高抵抗状態がメモリセル内に持続的に格納された時間、データ記憶アレイの温度、およびメモリセルをプログラムするために使用されたプログラミング電流の量はすべて、シングルビットまたはマルチビットメモリセルについての安定した抵抗状態における増加、または減少の一因となることがある。

固体メモリセルは、プログラミング電流に基づいて複数の特異的な抵抗を繰り返し提供する一助となる材料、層の厚さ、および全体寸法で構築されることができる。領域１６０、１６２、および１６４によって図示される０．３Ωおよび０．６Ω等の、論理状態閾値の全体に渡って伸長する、格納された抵抗範囲における不要なシフトがあると、０１のような論理状態が００のように異なる状態として読み出されるため、論理状態の正確性が損なわれることがある。抵抗シフトは、多くの別個の抵抗を含み、そのうちのいくつかがさまざまな程度の抵抗シフトを有し得るメモリセルのブロックまたはページの同時読み出し中に、格納された論理状態の間の区別を試みることにより、さらに激化し得る。

抵抗シフトの原因がいまだ完全には理解されていないため、抵抗シフトの防止は信頼できない。これに従い、種々の実施形態は、予測されたメモリセル変動に適合する能力を提供する反応的および事前対策的なメモリセル最適化を対象とする。加えて、事前対策的なメモリセル最適化は、データ記憶デバイスの性能を高めるためにメモリセルの動作をカスタマイズするために、抵抗閾値、電圧基準、およびアクセスパルス幅等の工場出荷時動作のパラメータを変更することにより、メモリセルの機能を最大限にすることができる。

図４は、種々の実施形態によるデータ記憶デバイスの制御部分１７０の例のブロック表現を図示する。制御部分１７０は、制御回路１７８を通って個別におよび集合的に動作される、複数の異なるメモリ階層１７２、１７４、および１７６を有する。種々の実施形態において、種々のメモリ階層は異なるメモリセルの種類に対応する。第１のメモリ階層１５２は、図示されるプログラム可能な金属化セル（ＰＭＣ）要素１８０とともに構築されおよび動作されることができる。ＰＭＣ要素１８０は、最上位１８２および最下位１８４電極、金属層１８６、電解質層１８８、および誘電体層１９０とともに形成され得る。制御回路１７８は、第１の１８２および第２の１８４電極の間の相対電圧電位を調節するために使用されることができ、セルの抵抗を高抵抗から低抵抗へと変化させるフィラメント１９４を形成するための書き込み電流１９２のＰＭＣ要素１８０の通過をもたらし、これは１等の第１の既定の論理状態に対応することができる。

フィラメント１９４は、金属層１８６からのイオンの、および最下位電極１６４からの電子の移動により、金属層１８６と最下位電極１８４との間に導電性のパスを確立する。誘電体層１９０は、結果として得られるフィラメント１９４の位置を制御するために、最下位電極１８４からの電子移動の狭い面積に焦点を絞る。ＰＭＣ要素１８０を流す逆の第２の方向への書き込み電流の後続の適用は、ＰＭＣ要素１８０を０等の異なる第２の既定の論理状態に対応するその初期高電気抵抗にリセットするために、イオンおよび電子の移動を各々の電極１８２および１８４へと戻させる。１８０で示すものに類似する構造を持つＰＭＣ要素は、制御回路１７８によって選択的に提供される異なる振幅および／またはパルス幅の単極プログラミング電流を用いて代替的にプログラムされることができる。

第２のメモリ階層１７４は、種々の実施形態によるデータストレージアレイにおいて使用されることができる機能を持つ、非排他的な種類の別の固体メモリとともに示される。相変化ランダムアクセスメモリ（ＰＣＲＡＭ）要素２００の例は、最上位２０４および最下位２０６電極の間に配置される相変化層２０２を有する。必要でもなく制限もされないが、相変化層２０２は、テルリウム（Ｔｅ）およびセレニウム（Ｓｅ）等の周期表のＶＩ群の多結晶カルコゲニド材料で形成されることができ、一方でいくつかの実施形態において、相変化層２０２はＧｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）またはＩｎ−Ｇｅ−Ｔｅで形成される。

層２０２を比較的高い抵抗非晶相に置くために、層２０２を融解温度より高い温度で加熱するため、電極２０４および２０６にわたりかなり高電圧の電位が印加される。比較的著しい冷却推移を提供するため、電圧は速やかに除去され、これは急冷処理と称され得る。この場合、原子は緩和および結晶格子構造へと完全に配列するための十分な時間がない場合があり、それにより準安定非晶相および高抵抗で終了する。

相変化層２０２は、比較的低めの振幅および長めの持続時間を持つ、適した電流２０８の要素２００の通過によって引き起こされるジュール加熱に応じて、結晶化相にプログラムされることができる。印加されるパルスは、その融解温度より低温になるように、および温度を徐々に下げて環境レベルまで戻すように、ガラス転移点温度より高温で、層の温度を上昇させるように構成される。かかる温度勾配は、材料が結晶化するのに十分な滞留時間を概して提供することになる。ＰＣＲＡＭ要素２００のプログラミング動作があれば、層２０２を各々の非晶相および結晶相に置くためのデータ書き込み電流は、両方とも共通の方向（一定極性）２０８に印加されることができ、これはいくつかのデータ記憶アレイにおいて最適化されたデータプログラミング性能を提供し得る。

複数の異なるメモリ階層において同一の種類の固体メモリが使用されることができる一方で、図４に表示される非制限的な実施形態は、単一でまたは第３のメモリ階層１７６において高頻度で利用される抵抗性ランダムアクセスメモリ（ＲＲＡＭ（登録商標））要素２１０を有する。ＲＲＡＭ要素１９０は、介在する酸化物層２１６によって分離された、相反する金属または金属合金の電極層２１２および２１４を有する。第１の、高抵抗プログラムされた状態は、酸化物層２１６の公称電気抵抗によって確立される。要素２１０全体に渡る、選択された方向への適した書き込み電圧電位および／または書き込み電流の適用は、電極層２１２からの金属移動および酸化物層２１６を通る１つ以上の導電性の金属化フィラメント２１８の形成を誘起する。

かかるフィラメント２１８は、要素２１０の特徴的な抵抗を低下させ、異なる論理状態に対応する、異なった高いおよび低い抵抗状態を提供するように概して動作する。要素２１０のプログラムされた状態を高抵抗状態に戻すため、適切な書き込み電圧電位および／または電流が、電極２１２と２１４との間にフィラメント２１８を無効にする方向に印加される。フィラメント２１８の作成および後続の除去は、３０μＡまたはそれ以下の書き込み電流で１０ｎｓであることができ、単体で、または他の種類の固体メモリと組み合わせ、および要素２１０の比較的速いプログラミング時間および低いプログラミング電流を最大限にするユーザデータ、メタデータ、および予備のセル等の動作条件に割り当てられることによって、データストレージアレイ性能を最適化し得る。

いくつかの実施形態において、酸化物層２１６は、漏れ電流およびより弱いプログラミング電流を軽減することができる、異なる材料の積層として構成される。非制限的な例として、不斉ＴａＯ２−ｘおよびＴａ２Ｏ５−ｘは、異なる厚みを有し、および酸化物積層を形成することができる。かかる不斉酸化物積層は、測定可能であり、トランジスタのない、およびダイオードのない図２のアレイ１２０等のクロスポイントアレイにおいてアクセスされることができる、最適化された耐久性、データ保持、およびアクセス速度を提示することができる。

種々の実施形態は、ファンデルワールス力によって動かされて高いおよび低い抵抗状態を形成する不織布母材のカーボンナノチューブを使用する、ナノチューブランダムアクセスメモリ（ＮＲＡＭ）等の他の抵抗メモリの種類をもまた使用し得る。ＮＲＡＭのサイズおよび拡張可能性は、メモリが開閉デバイスおよびメモリセル等のさまざまな異なるメモリアレイ用途において使用されることを可能にする。データのそこからの読み出しおよびデータのそこへの書き込みに関連付けられる低いアクセス電流は、ＮＲＡＭが、個別にまたは他の抵抗メモリの種類と組み合わせて、制御部分１７０の種々のメモリ階層１７２、１７４、および１７６のための多様なデータ記憶機能を提供するために利用されることをさらに可能にする。

複数の異なるメモリ階層の構成は、制御回路１７８が、各々のメモリ階層１７２、１７４、および１７６が、ＲＲＡＭ、ＰＣＲＡＭ、およびＰＣＭ等の異なるメモリの種類を有するが、データ記憶性能を最適化するために制御回路１７８が選択的に利用することができる、メタデータおよびユーザデータの記憶等の類似するメモリセル関数を有する、洗練されたデータ管理スキームを採用することを可能にする。例えば、相変化メモリセルとして構築される第１のメモリ階層１７２内に当初格納されたデータは、冗長性または再配置のために、第２のメモリ階層１７４のＲＲＡＭメモリセルに移動されることができる。

この種類の固体メモリセルデータを制御する能力は、抵抗変化等のメモリセル動作偏差を反応的におよび事前対策的に識別するために、種々のメモリ階層が適応的な手法で使用されることをさらに可能にするように格納されることになる。しかしながら、異なる種類のメモリセルの使用は、セル抵抗における変動に対するメモリアレイの適合性を最大限にするために、少なくとも制御回路１７８によって同時に管理される異なった試験および予測モデルに対応する、異なる抵抗、読み出し、および書き込みプロファイルをセルに追加的に提供し得るということに留意されたい。

図５は、種々の実施形態によって構成されおよび動作する、データ記憶デバイスの例の事前対策的部分２３０のブロック表現を提供する。評価エンジン２３２は、有線または無線ネットワークを通る等、別個でもよく、または図２の回路１４０のように評価回路の中に統合されてもよい。評価エンジン２３２がどこに位置付けられるかにかかわらず、複数の異なる種類のデータが、データを処理し、抵抗、論理状態、およびアクセス時間変動等の推定されるまたは近接したメモリセル変動を識別することができるモデルジェネレータ２３４に渡すために、エンジン２３２によって別個に記録され、評価され得る。限定しない例として、センサ、処理回路、およびタイマは、データストレージアレイがどのように行っているかの多様なマップのために、少なくとも温度２３６、ビットエラー率２３８、リード／ライトカウンタ２４０、データ経過時間２４２、およびブルームフィルタ２４４条件を評価エンジン２３２に提供することができる。

１つ以上の温度センサ２３６は、持続的におよび散発的に、データ記憶デバイスの周囲の大気温度、ならびにローカライズされたメモリセルの温度、メモリのページ、およびメモリページのダイを測定することができる。すなわち、デバイスの空気温度は、特に高温のまたは低温の位置を検出するために、同時にまたは連続して個々のメモリ領域の監視をもたらすことができる。いくつかの実施形態において、１５０°Ｆ等の閾値温度が設定され、および閾値を一旦上回ると、特定の部分のメモリアレイの調査をトリガする。かかる調査は、試験のために１つ以上のメモリセルをオフラインで採取し、既定の範囲の外にある温度に曝露されるセルの論理状態抵抗を予測的に変えることを伴い得る。調査は、１つ以上のメモリセルのための読み出しカウントに提供され得る追加的なインクリメントをもたらし得る。

１つ以上のメモリセルについてのビットエラー率（ＢＥＲ）２３８もまた、データ信頼性等の既定のパラメータの外で動作する、メモリセルの物理的および論理的可能性を予測するために、評価エンジン２３２によって監視され得る。例えば、メモリセルについての高いビットエラー率は、識別されたセルに物理的に近接する、ならびに連続するデータアクセスを介して識別されたセルに論理的に接続されたセルの、さらなる調査または調節をトリガし得る。ビットエラー率は、ブロックおよびページ等によって、メモリの階層内において監視されてもよく、これは、より高い階層におけるより高いＢＥＲが、より低いメモリ階層内におけるより少ないセルの分析に引き続いて対応することができるため、より効率のよい分析をもたらすことがある。

メモリの種々のセクタ、ページ、ブロック、およびダイは、評価エンジン２３２へのデータアクセスの数のリード／ライトカウンタ２４０を提供するために、データ記憶デバイスの寿命等の長時間に渡り、および前の一時間および一週間等の短時間に渡り持続的に監視されることができる。高頻度にアクセスされるＰＣＲＡＭセル等のいくらかの種類のメモリおよび動作条件は、抵抗シフトを生じやすい傾向がある場合があり、これは予測され、事前に補正されることができる。カウンタ２４０は、いくつかの実施形態において、データを評価エンジン２３２に、および種々のメモリセルがどのようにアクセスされているかについての情報をモデルジェネレータ２３４に提供するために、読み出し、書き込み、および書き換えの数、ならびにメモリセルを通過する電流の量等の多数のデータアクセスをログとして記録することができる。

カウンタが１つ以上のメモリセルへのアクセスを監視し得る一方で、経過時間カウンタ２４２は、メモリセルが書き込まれ、読み出され、および変えられてから経過した全体の時間を記録するように動作することができる。読み出しディスターブおよび未発見の局所的な加熱および外傷等の、種々の環境的および動作的メモリセル条件を通じて、データの再配置は、事前対策的にデータ記憶の正確性を向上させることができる。経過時間カウンタ２４２は、評価エンジン２３２およびモデルジェネレータ２３４が、いつおよびどのメモリセルが抵抗状態等の既定の動作閾値から外れることになるかを予測する、長期および精密な動作モデルを作成することを可能にするための包括的なメモリセルマップを提供するために、測定および推定されたビットエラー率２５８およびリード／ライトカウンタ２４０によって補完されることができる。

ブルームフィルタ２４４は、温度２３６、リード／ライトカウンタ２４０、およびデータ経過時間カウンタ２４２からのデータを追跡し、評価エンジン２３２に、メモリセル動作予測を構築するためにモデルジェネレータ２３４によって効率的に利用されることができるデータを提供するために、重み付けした要因の働きかけを提供するために使用されることができる。いくつかの実施形態において、重み付けした因数分解は、
Ｃｏｕｎｔ（Ａｄｊ）＝Ａｃｔｕａｌ Ｒｅａｄｓ＋Ｋ１（Ｔｅｍｐ）＋Ｋ２（Ａｇｅ）＋Ｋ３（Ｄｅｌｔａ−Ｖ） （１）
上式のような調節された読み出しカウントを提供してもよく、ここでＣｏｕｎｔ（Ａｄｊ）は調節されたカウント値であり、Ａｃｔｕａｌ Ｒｅａｄｓは実際の読み出し動作を表し、Ｔｅｍｐは温度の読み出し／範囲／区域であり、Ａｇｅはブロックの経過時間を表し、Ｄｅｌｔａ−Ｖはデータアクセス動作中にセル抵抗において検出されたまたは予測された変更を表す。経過時間は、モジュール２４２を用いて、選択されたメモリ位置での書き込みおよび／または読み出しの合計数との関連等、さまざまな方式で追跡されることができる。Ｄｅｌｔａ−Ｖ値は、異なる読み出し電圧および抵抗閾値の適用に応答して利用されることができる。他の因数が使用され得ることは理解されよう。

モデルジェネレータ２３４を介した正確な動作モデルの作成は、データ記憶デバイス性能を最適化するための無制限にさまざまな事前対策の方策がとられることを可能にする。かかる事前対策行動の１つは、図６のメモリセル最適化論理２５０の例のブロック表現に概して図示するように、引き続いて工場出荷時動作パラメータを非工場出荷時動作パラメータにカスタマイズする、評価エンジン２３２からの試験データの送信およびモデルジェネレータ２３４から最適化エンジン２４６への予測された動作データの送信である。

図６に表示されるように、初期メモリセル２５２は、格納されたビットの数、論理状態の間の抵抗閾値、プログラミング電圧、プログラミングパルス幅、および読み出し基準電圧を包含する工場出荷時パラメータ２５４とともに製造されることができる。かかる工場出荷時パラメータ２５４、および無制限にさまざまな他の動作パラメータは、メタデータの形式でローカルに、および試験および書き込み／読み出し回路等の制御回路にデータをメモリセル２５２にどのように読み出しおよび書き込むか指示する、参照テーブル等の種々の他の場所に格納されることができる。

セル最適化２５６動作を通じて、初期メモリセル２５２は、種々のデータ読み出しおよび書き込み動作を誘導する非工場出荷時パラメータ２６０を有するユーザデータメモリセル２５８の中に構成されることができる。非工場出荷時パラメータ２６０は、それぞれの工場出荷時動作パラメータ２５４を変えることを必要とされず、および、セル最適化２５６に関連付けられたカスタマイズ化を満たすために、たった１つの動作特性よみを変更することができるということに留意されたい。非工場出荷時パラメータ２６０は、劣化した性能の修復、シングルビットセルのマルチビットセルへのアップグレード、およびデータアクセスの信頼性および速度を増大させるための論理閾値の供給等の、ユーザデータメモリセル２５８のための多量の最適化された動作条件を提供することができる。

いくつかの実施形態において、セル最適化２５６は、ユーザデータメモリセル２５８がローカルに格納されたエンドユーザからのデータとともに現場での使用に携わった後に起こる。他の実施形態は、ユーザデータメモリセル２５８が現場での使用に携わる前および後の両方に、セル最適化２５６を行う。いつおよび何回セル最適化２５６行われるかにかかわらず、工場出荷時パラメータ２５４のカスタマイズされた非工場出荷時パラメータへの変更は、ユーザデータメモリセル２５８の電位を最大限にし、かつメモリセル２５８の性能を、高まったデータ信頼性および早いデータアクセス等の既定のデータ記憶特性に応じたものにする能力を提供することができる。

セル最適化２５６は、評価エンジン２３２から試験データを、およびモデルジェネレータ２３４から予測モデルを受け取る、図５の最適化エンジン２４６によって行われ得る。しかしながら、最適化エンジン２４６は、特定の、しかし排他的でないセル最適化を専門に実施するいくらかのサブシステムを包含し得る。図７は、いくつかの実施形態においてデータ記憶デバイスの内部に統合された制御回路の最適化部分２８０の例を表示する。最適化部分２８０は、１つ以上のメモリセルについて非工場出荷時動作パラメータを調整するために、抵抗最適化２８４、回復最適化２８６、およびランタイム最適化２８８を提供するための試験および予測データを評価する、１つ以上の最適化回路２８２によって指示を受けることができる。

抵抗最適化２８４は、現在のまたは予測されたメモリセル動作パラメータの変動に適合するための動作を読み出し、およびプログラムするために、抵抗閾値および基準電圧を変更し得る。種々の実施形態は、既定の動作閾値から外れていると識別されないメモリセルについての抵抗閾値および基準電圧を変更するように抵抗最適化２８４を構成する。すなわち、抵抗最適化２８４は、既定の閾値を外れていると識別されたメモリセル、ならびに既定の閾値内で動作しているメモリセルを変更し得る。動作状態にかかわらずメモリセルの抵抗を最適化するこの能力は、メモリセル条件を変えることに適合するメモリアレイ動作を可能にし、およびメモリアレイ内の少なくとも１つのメモリセルの電位を最大限にする。

プログラミング電圧最適化ループ３００の一例が図８に提供され、ステップ３０２でプログラミング範囲の掃引とともに開始する。かかるプログラミング範囲の掃引は、既定の動作閾値から外れた、または外れていない、単一のメモリセル、セルのページ、およびページのブロックの試験および評価を伴うことがある。ステップ３０２の掃引は、種々のメモリセルに印加される多様な数のプログラミング電圧と一致してもよく、およびステップ３０４でビットエラー率（ＢＥＲ）を引き続いて試験されてもよい。最も低いビットエラー率の識別は、ステップ３０２においてプログラミング電圧の変更と、および電圧範囲に関連付けられるＢＥＲを検証するために、ステップ３０４において電圧検証と一致し得る。

最適化ループ３００がプログラミング電圧に向けられる一方で、読み出し電圧は、最も低いＢＥＲを見つけるために、同様に試験され得る。抵抗最適化２８４の一部としてのプログラミングまたは読み出し電圧の最適化のどちらかの結果として、異なる抵抗論理状態に対応する電圧等の工場出荷時動作設定は、メモリセルが現在のまたは将来の偏差とともに既定の動作パラメータから識別されるかどうか、最も低いＢＥＲのために最適化されることができる。例えば、抵抗シフトが発生すると予測された第１のメモリセルおよび工場出荷時動作パラメータに沿っている第２のメモリセルは、第２のセルの電位を最大限にする一方で、第１のセルにおける抵抗状態の変化に順応するように最適化された、これらの各々のプログラミングおよび読み出し電圧を有することができる。

別の非制限的な例として、最適化ループ３００は、ステップ３０２から３０４を経て、既定のデータアクセス速度に関して最も低いＢＥＲを見つけるために、プログラミング電圧範囲を漸進的に低下させる。かかる活動は、高いデータ正確性を維持する一方で、データがアクセスされることができる速度を最適化するために、最適化ループ３００が少なくとも１つのメモリセルについての抵抗、プログラミング電圧、および読み出し電圧を変更することを可能にする。工場の仕様に従って動作しているにもかかわらず、最適化ループ３００を用いてメモリセルを変更する能力は、より速い読み出し速度およびマルチビットセル割り当て等の特定のメモリセル動作についての動作条件を最大限にするように、単一の種類の固体メモリを含む個々のメモリ階層等のメモリアレイの一部を合わせることができる。

明確にするため、図７の最適化エンジン２８２および抵抗最適化２８４は、アクティブな、欠陥のないメモリセルの工場出荷時動作のパラメータを、既定の性能特性に調整され最適化された非工場出荷時動作のパラメータに変更するために、最適化ループ３００を利用してメモリアレイを部分的に評価することができる。そのため、最適化ループ３００は、１つまたはメモリセルが工場から提供された仕様外で確実に動作することができることを活かすため、読み出しおよびプログラミングパラメータを試験し、およびデータ読み出し速度等のさまざまな異なる動作条件について検証することができる。

ステップ３０２から３０４を経た１つ以上のメモリセルについての抵抗情報の変更は、結果として工場仕様から得られた最適化された非工場出荷時動作のデルタは、ステップ３０６で格納される。いくつかの実施形態において、ステップ３０６は、複数の異なるメモリセルからの非工場出荷時動作のデルタを一時的に保存し、システム処理が最小化され、システム機能が種々のデルタのデータ移行により低下しない場合、各々のデルタをメタデータおよびページブロック参照テーブル等のセルオーバーヘッド内に引き続いて格納することができる。

図７に戻り、最適化エンジン２８２は、個別にまたは他の最適化スキームとともに集合的に回復最適化２８６を行い得る。回復最適化２８６は、メモリセル自体の動作条件を変更することにより、調整された非工場出荷時動作のパラメータを提供することができる。メモリセル機能に応じて非工場仕様を調整する抵抗最適化２８４と対照的に、回復最適化２８６は、一時的または恒久的を発生するために、既定のパルス幅および振幅を持つ回復電流をセルに通過させることにより、メモリセルの動作パラメータを実際に変更する。

回復最適化２８６は、抵抗シフトを経験しているメモリセルを工場指定の動作条件に戻すことができ得る一方で、種々の実施形態はさらに踏み込んでメモリセルの性能を最適化し、これは図８に示される動作範囲の試験および検証とともに行われ得る。回復最適化２８６は、メモリセルが既定の性能パラメータに一致するように物理的に変更されることを可能にすることができる。例えば、ＰＣＲＡＭメモリセルは、メモリセル内に半非晶質状態を作成することを通して、より強いかまたはより弱いデータ読み出しおよび書き込み電圧を有するように、１つ以上の最適化電流で調整されることができ、これは非工場抵抗状態および基準パルス継続時間に一致することができる。

１つ以上のメモリセルの動作条件を事前対策的に予測する能力は、試験および検証が非因子動作パラメータを得るように所定とされ行われることができるため、抵抗および回復最適化２８４および２８６がより高い正確性および精密性を持つように非工場出荷時動作のパラメータを調整することを可能にする。さらに、最適化ループ３００のような、漸進的により少量のメモリセル上で繰り返し行う最適化作業は、メモリアレイ性能を最適化するためにより巨視的に利用されることができるダイ、ブロック、ページ、およびセクタ傾向を提供することができる。

図９は、図７のランタイム最適化２８８に対応し得るランタイム最適化ループ３１０を提供する。ランタイム最適化ループ３１０は、現在のまたは計画されたメモリセルの抵抗に関して、電圧、電流、温度、および時間等の１つ以上の動作パラメータを調整するために、メモリアレイの一部分上で持続的に行われ得る。図示されるように、ステップ３１２は、対象となる動作パラメータ間の伝達関数を予想し、これらはステップ３１４において引き続きログとして記録される。既定の閾値に傾いているか越えようとしている、ログとして記録された動作の蓄積は、最小限の試験および検証動作でメモリセルの動作パラメータを修正するためにステップ３１６をトリガする。

ステップ３１２、３１４、および３１６に関連付けられる比較的低い処理は、ランタイム最適化ループ３１０が、さまざまな特定のおよび一般的な動作条件を同時に発生することを達成する場合、複数存在することを可能にすることができ、これはアレイ性能を熟達したおよび計画されたユーザ活動に応えるために、最適化エンジン２８２によって利用されることができる。ステップ３１２は、ログとして記録されたメモリアレイ活動が、線形および時間ベースのシステム等の反応的な手法で利用されることができることに基づいて、伝達関数として予測された伝達関数を用いることに限定されないことに留意されたい。

種々の最適化スキーム２８４、２８６、および２８８の、時間、処理能力、およびメモリセル条件に対する適合性は、最適化エンジン２８２によって提供される多様な機能を説明する。現在のメモリセル活動およびメモリセル動作変化の計画されたモデルを持つ条件を演算することにより、最適化エンジン２８２によって、メモリアレイの電位を最大限にするための電圧のプログラミングおよびマルチビットメモリセルへのアップグレード等のさまざまな手法で、メモリセルを調整するために役立てられることができる、データの強力な備蓄を提供することができる。

図１０は、いくつかの実施形態に従い実施される、予測セル最適化ルーチン３２０の例の論理マップを提供する。初めに、評価された動作条件に基づく抵抗シフトの予測がステップ３２２において生成される。かかる予測は、温度、ビットエラー率、およびデータアクセスカウンタ、ならびに将来のメモリアレイ活動のモデリング等のさまざまな処理データと一致することができる。ステップ３２２は、現在のところ既定の抵抗閾値から外れていないセルについての抵抗における将来の偏差を識別するために、ログとして記録された動作の評価および１つ以上のメモリセルに関する試験データを伴い得る。偏差の識別は、欠陥のあるセルの過去の評価および試験に基づいてもよく、または既定の閾値からのセル偏差を示唆する識別された傾向に基づいてもよい。

ステップ３２２からの予測された抵抗シフトは、判定３２４に進むことができ、そこで既定の抵抗範囲から外れると予測された１つ以上のメモリセルの抵抗を最適化するかどうかの判定がなされる。判定３２４は、非工場出荷時動作のパラメータをセルの条件に沿わせるように調整することにより、またはセルを異なる動作特性に調整することにより、メモリセルがよりよく扱われるかどうかを評価し得る。工場出荷時動作のパラメータがメモリセルの動作の変更なく調整されることになった場合、ステップ３２６は、評価エンジン、モデルジェネレータ、および最適化エンジンによって生成され得る既定の表および観察される動作データに従い、１つ以上のメモリセルのための抵抗閾値、読み出し電圧、およびプログラミング電流等の最適な動作パラメータを生じる。新しい非工場出荷時動作のパラメータは次に、最適化されたメモリセルの抵抗状態に対応する、少なくとも更新された読み出しおよび書き込み基準電圧として格納される。ＥＣＣおよび前向きポインタ等のメモリセル動作データの更新は、参照テーブル内に、ならびに伝記的メタデータセル等のオーバーヘッドセル内に集合的に格納されることができる。

ステップ３２８の終わりか、または判定３２４において抵抗最適化が選択されない場合のいずれかに、判定３３０は、動作および選択されたメモリセルの動作パラメータを調整するかどうかを決定する。現在のまたは計画された抵抗偏差を修復するために、またはメモリセル性能を最適化するためにメモリセル関数が変えられるという決定は、ステップ３３２は、既定の幅および継続の回復パルスを持つメモリセル関数を、メモリセルに読み出しおよび書き込みを行っているデータに関連付けられた抵抗、電圧、および電流を、一時的にまたは恒久的に変更するために修正する。

代替的に、ステップ３３４は、メモリセル動作をリアルタイムで評価し、メモリセルについて非工場出荷時動作のパラメータを最適化するために、現在の伝達関数を予測または利用する。ステップ３３４からのメモリセル最適化の結果は、ステップ３３２におけるメモリセル関数の変更および／またはステップ３２６における動作パラメータの変更であり得る。ステップ３３２および／または３２６による変更を含み得る、ステップ３３４からの更新された非工場出荷時動作のパラメータの記憶は、ステップ３３８で行われる。

ルーチン３２０のさまざまなステップおよび決定から、メモリセル性能を最適化するために、１つ以上のメモリセルが工場から非工場出荷時動作のパラメータへと調整されることができるということが理解されるであろう。しかしながら、種々の決定およびステップは、随意に割愛され、変えられ、および追加されることができるため、図１０に示されるルーチン３２０の決定およびさまざまなステップは必要とされない。一例として、高電流振幅およびパルス持続時間に対して、低電流振幅、長いパルス持続時間等の、どのような種類の回復パルスが用いられることになるか決定するために、追加的な判定が、ステップ３３２に先立って評価されることができる。

調整された非工場出荷時動作のパラメータがあれば、データ読み出しの正確さ等の一般特性、ならびにマルチビット抵抗閾値等のメモリセル特定の特性に関して、メモリアレイの性能が最適化されることができる。計画された動作モデルを持つ観察されるメモリアレイ性能を利用するための能力は、メモリアレイ適合性をメモリセル偏差およびユーザ活動に提供することに対して反応的におよび事前対策的の両方であるメモリセル最適化を可能にすることができる。さらに、メモリセルの事前対策的および反応的評価は、異なるように調整された非工場出荷時動作のパラメータを持つ複数の異なる種類の固体メモリの利用および最適化を可能にすることができ、これはそれぞれのメモリの種類の多様な動作の長所を最大限にする。

本開示の種々の実施形態の多くの特性および構成が上記の説明に種々の実施形態の構造および機能の詳細とともに記載されたが、この詳細な記載は単に説明的なものであり、特に本開示の原理の範囲内である部品の構造および配置について、詳細な変更が添付の請求項が表現されている条件の広範囲な趣旨によって示される最大限になされ得るということが理解されるものとする。例えば、特定の要素は、本願の技術の精神および範囲を逸脱することなく、特定の用途によってさまざまに異なる場合がある。

Claims (20)

1. コントローラによって非工場出荷時動作パラメータとともに設定される少なくとも１つの可変抵抗メモリセルを備える装置であって、前記非工場出荷時動作パラメータは、少なくとも１つの可変抵抗メモリセル内の既定の閾値からの識別された変動に応答して割り当てられる、装置。
2. 前記非工場出荷時動作パラメータは、ユーザデータの記憶に先立って前記少なくとも１つの可変抵抗メモリセルに関連付けられた工場出荷時動作パラメータとは異なる、請求項１に記載の装置。
3. 前記工場出荷時動作パラメータは、第１の種類の可変抵抗メモリセル内に存在し、前記非工場出荷時動作パラメータは、第２の種類の可変抵抗メモリセル内に存在する、請求項１に記載の装置。
4. 第１の種類の可変抵抗メモリセルは、プログラム可能な金属化セルを備える、請求項３に記載の装置。
5. 第２の種類の可変抵抗メモリセルは、相変化ランダムアクセスメモリセルを備える、請求項４に記載の装置。
6. 第３の種類の可変抵抗メモリセルは、抵抗性ランダムアクセスメモリセルを備える、請求項５に記載の装置。
7. 前記コントローラは、前記既定の閾値からの変動を反応的に識別するために、複数の異なるメモリセル動作条件を同時に分析するように構成される評価エンジンを備える、請求項１に記載の装置。
8. 前記評価エンジンは、モデルジェネレータに、前記既定の閾値からの変動を事前対策的に識別するためのデータを提供する、請求項７に記載の装置。
9. 前記既定の閾値からの前記識別された変動は、前記既定の閾値と適合する前記少なくとも１つの可変抵抗メモリセルと対応する、請求項８に記載の装置。
10. 少なくとも１つの可変抵抗メモリセル内の既定の閾値からの変動を識別することと、前記既定の閾値からの前記識別された変動に応答して、非工場出荷時動作パラメータを、コントローラの最適化エンジン部分を持つ前記少なくとも１つの可変抵抗メモリセルに割り当てることと、を含む、方法。
11. 前記非工場出荷時動作パラメータは、プログラミング電圧および読み出し電圧である、請求項１０に記載の方法。
12. 前記最適化エンジンは、前記非工場出荷時動作のパラメータを事前対策的に生成する、請求項１０に記載の方法。
13. 前記最適化エンジンは、前記非工場出荷時動作のパラメータを反応的に生成する、請求項１０に記載の方法。
14. 前記非工場出荷時動作のパラメータは、予測された伝達関数に基づいて、前記工場出荷時動作のパラメータを修正する、請求項１０に記載の方法。
15. 前記非工場出荷時動作のパラメータは、観察されたビットレートエラーに関連して前記工場出荷時動作のパラメータを修正する、請求項１０に記載の方法。
16. 前記最適化エンジンは、前記少なくとも１つの可変抵抗メモリセルを貫通して複数の異なる基準電圧を掃引して前記非工場出荷時動作の変数を発生する、請求項１０に記載の方法。
17. 第１の可変抵抗メモリセル内の既定の閾値からの変動を識別することと、前記既定の閾値からの前記識別された変動に応答して、第１の非工場出荷時動作パラメータを、コントローラを持つ前記第１の可変抵抗メモリセルに割り当てることと、を含む、方法。
18. 前記第１の可変抵抗メモリセルは、回復電流および前記変化したメモリセル関数に対応する前記第１の非工場出荷時動作パラメータによって機能的に変化する、請求項１７に記載の方法。
19. 前記第１の可変抵抗メモリセルは、前記回復電流の結果として、変更されたデータプログラミング電圧を有する、請求項１８に記載の方法。
20. 第２の可変抵抗メモリセルは、前記回復電流によって変更されて前記第１の非工場出荷時動作パラメータとは異なる第２の非工場出荷時動作パラメータを有し、前記第２の可変抵抗メモリセルは、前記第１の可変抵抗メモリセルに物理的に隣接し、前記既定の閾値と違わない、請求項１８に記載の方法。