CN102016811B - 用于实现pcram设备的自参考读取操作的方法和装置 - Google Patents

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Abstract

一种用于实现PCRAM阵列的自参考读取操作的方法，其包括将激励应用于与待读取的所选相变元件(PCE)(206)相关联的位线(212)；将该位线的节点(516)上的第一电压与延迟节点(518)上的第二电压进行比较，其中该第二电压表示因与其相关联的电阻/电容时间常数而相对于第一电压的延迟电压；并且确定在读取操作期间第一电压是否降至低于第二电压的值；其中在第一电压在读取操作期间降至低于第二电压的值的情况中，确定将(PCE)(206)编程至非结晶态，并且在第一电压没有降至低于第二电压的值的情况中，确定将(PCE)(206)编程至结晶态。

Description

用于实现PCRAM设备的自参考读取操作的方法和装置
技术领域
本发明一般地涉及集成电路存储器设备，并且尤其涉及用于实现相变随机访问存储器(PCRAM)设备的自参考读取操作的方法和装置。
背景技术
动态随机访问存储器(DRAM)集成电路阵列已经存在了若干年，同时，通过半导体制造技术和电路设计技术的进展，其已经实现了存储容量上的显著增长。这两种技术方面的显著进展还导致了越来越高级别的集成，这允许显著降低存储器阵列的大小和成本并且增加成品率。
DRAM存储器单元通常包括作为基本组件的存取晶体管(开关)和以电荷形式存储二进制数据位的电容器。通常，第一电压存储在该电容器上以表示逻辑“高”或二进制“1”值(例如，VDD)，而存储电容器上的第二电压表示逻辑“低”或二进制“0”值(例如，地)。DRAM设备的基本缺点在于电容器上的电荷最终将漏出，并且因此必须进行供应以“刷新”电容器电荷，否则存储器单元存储的数据位将丢失。
另一方面，传统静态随机访问存储器(SRAM)的存储器单元包括作为基本组件的一个或多个存取晶体管和一个或多个集成电路设备形式的存储器元件，该一个或多个集成电路设备互连以起双稳锁存器的功能。此类双稳锁存器的示例是交叉耦合的反相器对。双稳锁存器如在DRAM存储器单元的情况中无需“刷新”，并且只要它们连续接收供给电压就将可靠地无限存储数据位。然而，此类存储器单元需要较大数量的晶体管，并且因此需要比仅DRAM单元更大量的硅基板面，而且需要汲取比DRAM单元更多的功率。比如DRAM阵列，SRAM阵列也是易失性存储器形式，其中一旦移除了供电则会丢失数据。
因而，持续努力以标识能够存储数据状态、无需大量刷新并且实质上是非易失性的其他类型的存储器元件。最近的研究已经关注于可以编程以展现高或低稳定欧姆状态的电阻材料。此类材料的可编程电阻元件可以编程(设置)至高电阻状态以存储例如二进制“1”数据位，或编程至低电阻状态以存储二进制“0”数据位。然后，可以通过检测读取电压的幅度来获取存储的数据位，该读取电压提供访问设备通过电阻存储器元件切换的电流，因此指示其之前已经被编程至的稳定电阻状态。
相变随机访问存储器(“PCRAM”也称作“PRAM”)是新兴的非易失性存储器技术，该技术使用具有随温度改变的可编程电阻的相变材料(诸如Ge-Sb-Te(GST)合金)来存储数据。诸如GeSb4的其他成分(包括其他元素的替换/添加)也可用于相变材料。因此，将独立相变元件(PCE)用作存储器设备的存储单元。独立PCE的状态是通过加热和冷却过程来进行编程的，其中加热和冷却过程利用电流通过PCE(或PCE附近的分立加热元件)并导致发生欧姆加热来进行电控制。取决于具体应用的温度和用于PCE元件的加热持续时间，将结构“设置”为较低电阻结晶态或“重置”为非结晶、较高电阻态。本质上，对于将PCE元件编程以从结晶态到非结晶态的次数不存在实际的限制，反之亦然。
PCE的相变通常需要高温(例如，取决于材料性质，在200℃之上到900℃)，这可以从流过相变材料或分立电阻器的电流通过Joule加热获得。当将相变材料加热至其熔化温度之上而后快速冷却时，相变材料成为非结晶态以存储数据位“1”。备选地，当将相变材料加热至其结晶温度之上并且在冷却之前在该温度处维持预定的时间时，相变材料成为结晶态以存储数据位“0”。
更具体地，图1是示出了用作PCE存储单元的相变材料的示例性热循环操作的图。如图所示，第一热循环操作包括用于将PCE从结晶形式转换为非结晶形式的“重置(RESET)”脉冲，并且第二热循环操作包括用于将PCE从非结晶形式转换为结晶形式的“设置(SET)”脉冲。在重置脉冲期间，PCM的温度升高到其熔化温度(Tm)之上，之后在短时间t1快速淬火。作为快速淬火的结果，保持了PCM由于熔化而无序的原子排列。因此，在重置脉冲之后PCM保持在非结晶、高电阻状态。在“设置”脉冲期间，PCM在相对于熔化温度而言较低的温度处、持续相对于t1而言较长的时间t2时退火。该过程使非结晶形式能够结晶化为较低的电阻状态。
PCM存储器技术可行性的关键方面在于设计大规模阵列能力，从而允许数百万位的随机访问。例如，这可以通过PCE阵列实现，其中每个PCE阵列由使用字线(WL)(例如从多晶硅栅极材料形成的)和位线(BL)(例如，利用金属互连材料形成的)矩阵的关联存取晶体管门控。可以经由位线(BL)和/或字线(WL)控制通过PCE的电流。然而，由于位线的寄生电容、位线中的电阻变化、存取晶体管中的变化以及其他过程变化，在写入过程中使用的槽电流(以及功率)可以具有变化，因此导致针对低和高电阻状态的电阻值分布。
对设计事务的进一步复杂化的是芯片的操作温度范围。例如，如果在环境温度是-25℃时对一个PCE单元写入并且在环境温度是+85℃时对另一PCE单元写入，则相同逻辑状态的所得电阻可以彼此显著不同。相反，相反状态的电阻实际上可以在值上彼此基本接近。甚至在针对写入和读取操作使用温度补偿电路的情况中，显著的分布将拓宽并且信号边际将缩小。
之前，对PCE存储器单元的读取是通过分别应用电流或电压以及测量所得电压或电流，并且将测量的电流/电压与已知参考值进行比较而实现的。可以通过对低和高值进行平均或将低或高值乘以因子，而在芯片上数字化地设置或生成已知的参考值。无论如何，这些技术中的每个都基本上是相同的，其中将单元待读取的信号与固定参考水平继续比较。而且，如果温度或处理条件改变，从而结晶、非结晶态的单元电阻值存在大变化，则很难确保单个固定参考值对于适当的单元状态检测是合适的。
避免使用单个参考水平的一个方式是利用所谓的“双单元”设计，其中使用每位两个PCE设备。根据逻辑状态，对两个单元中的一个写入低而另一个写入高。在比较期间，如果单元A是高并且B是低，则感测放大器的输出(以及单元的逻辑状态)是1，相反地，如果A是低且B是高，则感测放大器输出是0。虽然这减轻了令一个参考配合水平适合所有位的需要，但是这是以阵列效率(使用每位两个PCE)为非双单元芯片的大致一半为代价的。因而，希望能够以下面的方式实现更完善、鲁棒的PCE读取技术，该方式为对阵列效率无不利影响。
发明内容
在示例性实施方式中，实现相变随机访问存储器(PCRAM)阵列的自参考读取操作的方法克服或减轻了现有技术的之前所述的缺点和缺陷，该方法包括将激励应用于与待读取的所选相变元件(PCE)相关联的位线；将所述位线的节点上的第一电压与延迟节点上的第二电压进行比较，其中所述延迟节点上的所述第二电压表示因与其相关联的电阻/电容时间常数而相对于所述第一电压的延迟电压；以及确定在所述读取操作期间所述第一电压是否降至低于所述第二电压的值；其中在所述读取操作期间所述第一电压降至低于所述第二电压的值的情况中，确定将所述PCE编程至非结晶态，并且在所述读取操作期间所述第一电压没有降至低于所述第二电压的值的情况中，确定将所述PCE编程至结晶态。
在另一实施方式中，一种用于实现相变随机访问存储器(PCRAM)阵列的自参考读取操作的装置，包括：用于将激励应用于与待读取的所选相变元件(PCE)相关联的位线的设备；以及用于将所述位线的节点上的第一电压与延迟节点上的第二电压进行比较的比较器，其中所述延迟节点上的所述第二电压表示因与其相关联的电阻/电容时间常数而相对于所述第一电压的延迟电压，所述比较器配置为确定在所述读取操作期间所述第一电压是否降至低于所述第二电压的值；其中在所述读取操作期间所述第一电压降至低于所述第二电压的值的情况中，确定将所述PCE编程至非结晶态，并且在所述读取操作期间所述第一电压没有降至低于所述第二电压的值的情况中，确定将所述PCE编程至结晶态。
附图说明
参考示例性附图，其中，在多个图中，相同的元素编号相同。
图1是示出了用作PCE存储单元的相变材料的示例性热循环操作的图；
图2是适于根据本发明实施方式使用的示例性PCRAM阵列的示意图；
图3是示出了较低电阻结晶态和较高电阻非结晶态的PCE单元的电阻特性的图，其中该电阻特性是应用于PCE单元的电压的函数；
图4是示出了针对应用的斜升电流，跨越PCE单元而针对非结晶态和结晶态两者所得的电压响应的另一图；
图5是示出了根据本发明实施方式的用于实现PCRAM设备的自参考读取操作的装置的示意图；
图6是示出了图5装置的位线和延迟位线节点处针对应用的斜升电流所得的电压响应的图；以及
图7是示出了可以合并自参考读取装置的PCRAM系统的布局的示意性框图；以及
图8是根据本发明备选实施方式的、用于实现PCRAM设备的自参考读取操作的装置的示意图。
具体实施方式
这里描述了用于实现相变随机访问存储器(PCRAM)设备的自参考读取操作的方法和装置。简而言之，这里的实施方式通过将位线节点电压的值与位线节点值的轻微延迟值进行比较，来检查作为仅非结晶态(不是结晶态)特性的电阻击穿条件。如果PCE处于结晶态，则这些节点之间的电压差将随着应用的、通过PCE的电流的值增加而实质上连续。即，位线节点电压的值将总是高于延迟的位线节点电压的值。
另一方面，如果PCE处于非结晶态，则PCE将随着对其应用的读取电流/电压的量增加而在某些点处击穿。具体地，该击穿将在跨越PCE的电压大于作为非结晶态PCE的特性的击穿电压(Vb)时发生。一旦这发生，位线节点上的电压将突然下降，因为非结晶PCE电阻例如从约100KΩ切换至约1KΩ。使用该示例，已经充电高至Vb的位线现在将突然放电至约1/100Vb。更显著地，该放电将首先出现在位线上，然后出现在延迟的位线节点上的电压上。对于简短时段(例如，0.5ns-5ns)而言，位线节点上的电压将因此在幅度上低于延迟的位线节点上的电压。因此，针对位线和延迟的位线电压的比较机制(例如，感测放大器)的状态将能够检测和锁存该变迁，这指示了单元处于非结晶态。而且，如果感测放大器由于电阻击穿而没有检测到此类变迁，则其将知道单元处于结晶态。如这里进一步的详细描述，产生自参考延迟的位线节点的一个方式是通过耦合至与PCE相关联的位线的合适RC网络。
现在参考图2，其示出了适于根据本发明实施方式使用的示例性PCRAM阵列200的示意图。如图所示，阵列200包括多个独立存储器单元202，其中每个具有存取晶体管204和可编程PCE 206(例如，上述GST元件)。独立单元202以行列布置，其具有耦合至多个字线208的每个存取晶体管204的栅极端，多个字线208耦合至字线控制电路210，如本领域所知的那样。此外，当激活时，每个存取晶体管204将其相应的PCE 206耦合至相关联的位(数据)线212，该位(数据)线212耦合至位线控制电路214(例如，感测放大器，行地址解码器等)，也如本领域所知的那样。位线控制电路将访问的位线(对)耦合至主位线(对)216，该主位线(对)216与读取选择电路218和写入选择电路220两者进行通信。由于写入电路不是本公开的焦点，所有这里不提供对其的详细讨论。
参考图3，示出了绘出PCE的IV特性的图300。曲线302表示非结晶态的高电阻，而曲线304表示结晶态的低电阻。应该指出，两条曲线邻近的虚线例如基于某些处理、编程或温度条件的变化表示该状态的可能电阻曲线的范围和分布。还要指出，根据图3，高电阻曲线304仅延伸高至击穿电压(Vb)，在该击穿电压之上，特性电阻曲线“骤返(snap back)”并且仿佛结晶态的情况，如虚线箭头所示。然而，该电击穿实际上没有改变PCE的晶体状态。
图4是示出了针对应用的斜升电流，跨越PCE单元而针对非结晶态和结晶态两者所得的电压响应的另一图400。虽然跨越结晶相PCE的电压平滑地跟踪斜升电流的值，然而将看到对于非结晶相PCE，最终来到斜升电流使得跨越PCE的电压达到击穿电压的点。在该点处，在再次随着更高的斜升电流稳定增加之前，跨越PCE的电压突然减小(如PCE电阻下降)。无论非结晶态中的该击穿电压的具体值如何，如果可以利用应用的斜升电流检测到击穿本身，则可以读取单元以确定其是非结晶态还是结晶态。即，如果检测到击穿点，则将PCE编程至非结晶态；如果没有检测到，则将PCE编程至结晶态。
因而，图5是示出了根据本发明实施方式的用于实现PCRAM设备的自参考读取操作的装置500的示意图。如图所示，装置500包括斜升电流源502、感测放大器(op-amp)504、感测放大器延迟块506、数据锁存器508以及列开关和位线系统510，其具有通过关联的访问FET 514所选的PCE 512。在图5中，列开关和位线系统510已经简化，从而示出已经选择了一个字线(WL)和一个位线(BL)以及系统将感测PCE状态的点。
感测放大器504的输入(+)中的一个在通过FET 514选择时耦合至与待读取PCE 512相关联的位线节点516。感测放大器504的另一输入(-)耦合至位线节点516的延迟版本，也称为延迟节点518。该延迟通过选择延迟块506的电阻和电容的合适(RC)值来实现，其包括电阻器RSA和电容器CSA。因此，位线节点516上的电压改变导致延迟节点518上的电压的延迟改变。通过比较位线节点516上和延迟节点518上的电压的值，因此可能检测到位线节点516的电压降至低于延迟节点518的电压的值的点。如果这发生，感测放大器504的输出的此类改变可以存储在数据锁存器508中，其反映了读取非结晶态的PCE。应该理解，对感测放大器504的输入的极性可以反转(即，位线节点516耦合至“-”并且延迟节点518耦合至“+”)，只要输出数据锁存器508配置为检测状态的改变(例如，感测放大器504的正常高输出短暂地变迁至低，或感测放大器的正常低输出短暂地变迁至高)。
在所述实施方式中，延迟块506的RC元件(即，RSA、CSA)可以是分立组件。然而，如下所述，可以从现有结构(诸如来自于设备的未访问的、相邻阵列的位线)利用电容组件(CSA)。
图6是示出了针对应用的斜升电流，在将PCE编程至非结晶态时，图5装置的位线和延迟的位线节点处的所得的电压响应的图。在时间t1，斜升电流源502激活，从而使得读取电流流过PCE 512，通过FET 514的字线激活来选择PCE 512来进行读取操作。由于电流的幅度增加，所以跨越PCE 512的电压增加，因此增加了位线节点516上的电压。由于延迟块506内存在RSA和CSA，则电压的相应增加发生在延迟节点518处，但是其相对于位线节点516延迟。在图6中，实线602绘出了位线节点电压曲线，而在图6中，虚线604绘出了延迟节点电压曲线。因为在读取操作之前，初始不存在跨越感测放大器输入的电压差，所以输出数据锁存器508初始在非常短的时间中保持不活跃，直到斜升电流激活之后，存在跨越感测放大器输入建立的电压差(延迟)。因此，在时间t2，激活输出锁存器508，在该时间处，可以从图6中看到在位线节点516和延迟节点518之间建立了电压差。
在时间t2和t3之间，将看到由于延迟块电阻和电容，渐增的延迟节点电压保持小于渐增的位线节点电压。然而，在时间t3，斜升电流现在使得PCE电压到达其非结晶击穿值，从而使得位线节点516上的电压突然下降。由于延迟块，延迟节点518上的电压没有立即跟随该下降，并且作为结果，存在时间窗口(在t3和t4之间)，在该时间窗口期间，延迟节点电压超过位线节点电压。这继而导致感测放大器(VSA)的输出电压的相应改变。在时间t4之后，PCE现在展现了类似于结晶相的类似电特性，并且延迟节点电压再次落在位节点电压之后。然而，感测放大器/锁存器组合检测到并捕获到击穿条件以指示PCE处于非结晶态。
如上所述，在优化阵列效率的努力中，进行了如下构思，代替向阵列设计添加的分立电容器，延迟块506的电容组件(CSA)可以表示来自于阵列的未选择的位线。其优势在于(1)没有因为分立CSA元件而从阵列中消耗附加的面积，以及(2)CSA的电容将非常紧密地跟踪与被感测PCE单元相关联的所选位线的电容。例如，在图7中，存在于阵列部分702中的单元由中心式定位的感测放大器电路704来感测。因而，在自参考电路中使用的延迟块的电容组件可以取自阵列部分706中未选择的位线，其还与感测放大器电路相邻定位。在图8中呈现了所得感测装置的备选实施方式。
如图8所示，图5中的分立电容器CSA由来自于相邻阵列部分706的另一未选择的位线系统替换。连同延迟块506中的RSA，来自于未选择的位线的电容提供延迟节点518上的适当信号延迟，从而感测放大器504可以检测待读取的PCE 512是否处于非结晶态。而且，通过使用相邻阵列部分706，未选择的位线的电容非常紧密地跟踪与被感测PCE单元相关联的所选位线的电容。
设计考虑
按照接近于Rlow(PCE电阻处于结晶态)和Rhigh(PCE电阻处于非结晶态)的RSA值，仿真支持上述自参考感测放大器的功能。这些值可以分别在Rhigh和Rlow值之上或之下，直到某一边际。在提供感测放大器系统对PCE阵列的增加的跟踪的进一步努力中，进行如下构思，RSA元件本身还可以形成自PCE。在此类情况中，RSA将由低电阻状态的PCE组成，因为结晶态表示更稳定的电阻值。例如，如果选择RSA的值为2*Rlow，则串联的两个结晶PCE可以用于RSA。此外，RSA还可以在对PCE电阻进行某些平均中起作用，从而将过程变化纳入考虑，例如使得使用对于所有四个PCE元件而言并行的两个支脚(或全部8个PCE元件的4个并行支脚)。对PCE电阻的该平均可以在几乎任何组织中实现，并且其仅受到PCE链占用面积的限制。然而，如果给出感测放大器的面积，则PCE电阻的任何阵列大小将忽略。
相对于斜升电流源而言，电流的斜率使得其慢于位线系统的充电/放电时间，从而可以检测到其中(针对非结晶态)位线节点上的电压临时降至低于延迟节点上的电压的变迁条件。因此，在示例性实施方式中，选择延迟块506的RC时间常数实质上等于位线和正被读取的(非结晶)PCE的RC时间常数。
代替电流斜升源502，可以使用电流开关或脉冲。仍旧在另一备选示例中，还可以使用斜升电压源，而检测电路查找与集成感测放大器的不连续性。在任何情况中，应优化激励和感测控制系统的设计，从而通过不对重置(非结晶)位进行退火而确保读取是非破坏性的。然而，在位处于结晶(设置)态的情况中，可以认为对位进行退火更可接受。这是对使用电压激励的更多关注。
虽然已经参考一个或多个优选实施方式描述了本发明，但是本领域技术人员应该理解，在不脱离本发明范围的情况下，可以进行各种改变并且可以使用等同物替换其元件。此外，可以进行很多修改以使特定情况或材料适应本发明的教导，这不会脱离其本质范围。因此，目的在于，本发明不限于如为了执行本发明而构思的最好模式所公开的特定实施方式，而是，本发明将包括落入所附权利要求书范围内的所有实施方式。

Claims (16)

1.一种实现相变随机访问存储器(PCRAM)阵列的自参考读取操作的方法，所述方法包括：
将激励应用于与待读取的所选相变元件(PCE)相关联的位线；
将所述位线的节点上的第一电压与延迟节点上的第二电压进行比较，其中所述延迟节点上的所述第二电压表示因与其相关联的电阻／电容时间常数而相对于所述第一电压的延迟电压；以及
确定在读取操作期间所述第一电压是否降至低于所述第二电压的值；
其中在所述读取操作期间所述第一电压降至低于所述第二电压的值的情况中，确定将所述PCE编程至非结晶态，并且在所述读取操作期间所述第一电压没有降至低于所述第二电压的值的情况中，确定将所述PCE编程至结晶态，
其中所述将激励应用于与待读取的PCE相关联的位线包括激活斜升电流源，所述斜升电流源在跨越所述PCE的电压中引起增加，
其中对于将所述PCE编程至所述非结晶态的条件，所述第一电压降至低于所述第二电压的值对应于所述非结晶态的PCE的电压击穿，从而其电阻减小。
2.根据权利要求1所述的方法，其中所述延迟节点和所述位线节点耦合至感测放大器。
3.根据权利要求2所述的方法，还包括捕获数据锁存器中的感测放大器输出中的改变，这对应于读取所述非结晶态的所述PCE。
4.根据权利要求2所述的方法，其中所述延迟节点耦合至包括电阻元件和电容元件的延迟块。
5.根据权利要求4所述的方法，其中所述电容元件包括相对于PCRAM阵列的分立组件。
6.根据权利要求5所述的方法，其中所述电容元件包括与相对于正被读取阵列的相邻阵列相关联的未选择位线。
7.根据权利要求4所述的方法，其中所述电阻元件包括一个或多个结晶态PCE。
8.根据权利要求4所述的方法，其中所述延迟块的RC时间常数被选择以等于所述位线和正被读取PCE的RC时间常数。
9.一种用于实现相变随机访问存储器(PCRAM)阵列的自参考读取操作的装置，包括：
斜升电流源，用于将激励应用于与待读取的所选相变元件(PCE)相关联的位线，所述斜升电流源在跨越所述PCE的电压中引起增加；以及
比较器，用于将所述位线的节点上的第一电压与延迟节点上的第二电压进行比较，其中所述延迟节点上的所述第二电压表示因与其相关联的电阻／电容时间常数而相对于所述第一电压的延迟电压，所述比较器配置为确定在读取操作期间所述第一电压是否降至低于所述第二电压的值；
其中在所述读取操作期间所述第一电压降至低于所述第二电压的值的情况中，所述装置确定将所述PCE编程至非结晶态，其中对于将所述PCE编程至所述非结晶态的条件，所述第一电压降至低于所述第二电压的值对应于所述非结晶态的PCE的电压击穿，从而其电阻减小，并且在所述读取操作期间所述第一电压没有降至低于所述第二电压的值的情况中，所述装置确定将所述PCE编程至结晶态。
10.根据权利要求9所述的装置，其中所述延迟节点和所述位线节点耦合至比较器。
11.根据权利要求10所述的装置，还包括数据锁存器，其配置为捕获比较器输出中的改变，这对应于读取所述非结晶态中的所述PCE。
12.根据权利要求10所述的装置，其中所述延迟节点耦合至包括电阻元件和电容元件的延迟块。
13.根据权利要求12所述的装置，其中所述电容元件包括相对于PCRAM阵列的分立组件。
14.根据权利要求13所述的装置，其中所述电容元件包括与相对于正被读取阵列的相邻阵列相关联的未选择位线。
15.根据权利要求12所述的装置，其中所述电阻元件包括一个或多个结晶态PCE。
16.根据权利要求12所述的装置，其中所述延迟块的RC时间常数被选择以等于所述位线和正被读取PCE的RC时间常数。
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