KR102349351B1 - 자기-선택 메모리 디바이스 액세스 기술 - Google Patents

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아고스티노 피로바노
파비오 펠리쩌
마리오 알레그라
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Abstract

자기-선택 메모리 디바이스 액세스 기술들과 관련된 방법들, 시스템들 및 디바이스들이 설명된다. 자기-선택 메모리 셀은 상기 자기-선택 메모리 셀의 상이한 임계 전압들에 의해 나타내어지는 하나 이상의 데이터 비트를 저장할 수 있다. 프로그래밍 펄스는 상기 자기-선택 메모리 셀에 걸쳐 고정된 전압 레벨 또는 전류 레벨이 유지되는 하나 이상의 지속 시간을 변형함으로써 상기 상이한 임계 전압들을 확립하도록 변경될 수 있다. 상기 자기-선택 메모리 셀은 칼코게나이드 합금을 포함할 수 있다. 상기 칼코게나이드 합금에서의 요소의 불균일한 분포는 상기 자기-선택 메모리 셀의 특정 임계 전압을 결정할 수 있다. 상기 프로그래밍 펄스의 상기 형상은 상기 자기-선택 메모리 셀의 요구되는 논리 상태에 기초하여 상기 칼코게나이드 합금에서의 상기 요소의 분포를 변형시키도록 구성될 수 있다.

Description

자기-선택 메모리 디바이스 액세스 기술
상호 참조
본 특허 출원은 2017년 12월 14일자로 출원된 Tortorelli 외의 "Techniques to Access A Self-Selecting Memory Device"라는 명칭의 미국 특허 출원 제15/842,504호의 우선권을 주장하는, 2018년 11월 29일자로 출원된 Tortorelli 외의 "Techniques to Access A Self-Selecting Memory Device"라는 명칭의 PCT 출원 제PCT/US2018/063116호의 우선권을 주장하며, 이들 각각은 이의 양수인에게 양도되고, 이들 각각은 여기에 그 전문이 참고로 명시적으로 통합된다.
이하는 개괄적으로 메모리 어레이를 동작시키는 것, 보다 구체적으로는 자기-선택 메모리 디바이스 액세스 기술들에 관한다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은 다양한 전자 디바이스에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 2진 디바이스들은 보통 논리 "1" 또는 논리 "0"으로 표기되는 두 개의 상태를 갖는다. 그 외 다른 시스템들에서는, 세 개 이상의 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 기기의 구성요소는 메모리 디바이스에 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 기기의 구성요소는 메모리 디바이스에 상태를 기록 또는 프로그래밍할 수 있다.
자기 하드 디스크들, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전 RAM(FeRAM), 자기 RAM(MRAM), 저항 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 비롯하여, 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀들은 외부 전원이 없을 때에도 장시간 그것들의 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 셀들은 외부 전원에 의해 주기적으로 재생되지 않는 한 시간이 지남에 따라 그것들의 저장된 상태가 손실될 수 있다.
메모리 디바이스들을 개선하는 것은 일반적으로 그 외 다른 지표들 중에서도, 메모리 셀 밀도를 증가시키는 것, 판독/기록 속도를 증가시키는 것, 신뢰성을 증가시키는 것, 데이터 보존을 증가시키는 것, 전력 소모를 감소시키는 것 또는 제조 비용을 감소시키는 것을 포함할 수 있다. 물리적 메모리 셀 밀도를 증가시키지 않고 논리 메모리 셀 밀도를 증가시켜 비트당 비용을 감소시키기 위해 메모리 셀에 하나 이상의 비트의 정보를 저장하는 것이 바람직할 수 있다.
도 1은 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 메모리 셀들의 3차원 어레이를 갖는 메모리 디바이스 도해의 일례를 도시한다.
도 2는 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 3차원 메모리 어레이의 일례를 도시한다.
도 3은 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 임계 전압 분포들의 예들을 도시한다.
도 4는 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 전기 펄스들의 실시 예들을 도시한다.
도 5는 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 칼코게나이드 합금의 구성 성분의 공간 분포들의 예들을 도시한다.
도 6은 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 임계 전압 대 프로그래밍 전류(VTH-IPROG) 플롯의 일례를 도시한다.
도 7 및 8은 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 디바이스의 블록도들들 도시한다.
도 9는 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 메모리 어레이를 포함하는 시스템의 블록도를 도시한다.
도 10 내지 도 12는 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 위한 방법들을 도시한다.
칼코게나이드 합금을 포함하는 자기-선택 메모리 셀은 단일 극성의 프로그래밍 펄스의 다양한 형상을 사용함으로써 하나 이상의 데이터 비트를 저장하도록 프로그래밍될 수 있다. 프로그래밍 펄스의 전체 형상들은 프로그래밍 펄스의 전류 또는 전압 진폭을 변경함으로써 뿐만 아니라 고정된 전압 레벨 또는 고정된 전류 레벨이 유지되는 하나 이상의 지속 기간을 변형함으로써 달라질 수 있다. 일부 경우에, 프로그래밍 펄스의 형상은 전압 레벨 또는 전류 레벨이 변화하는 부분들(예를 들어, 램프 전압, 램프 전류)을 포함할 수 있다.
프로그래밍 펄스는 프로그래밍 펄스에 의해 확립되는 전기장에 기초하여 칼코게나이드 합금의 구성 성분(요소 또는 일부분이라고 할 수도 있음)이 이동하게 할 수 있다. 칼코게나이드 합금을 통해 흐르는 전기 전류는 구성 성분의 이동을 가능하게 하기 위해 합금을 가열시킬 수 있다. 결과적으로, 합금에서의 구성 성분의 불균일한 분포가 발달되어, 프로그래밍 펄스 인가시 합금 조성들을 국부 변화시킬 수 있다. 판독 펄스가 자기-선택 메모리 셀에 인가될 때, 자기-선택 메모리 셀은 합금에서의 구성 성분의 국부 농도에 의해 설정되었을 수 있는 특정 임계 전압(VTH)을 나타낼 수 있다. 그로 인해, 프로그래밍 펄스의 적절한 형상들을 결정 및 인가함으로써 하나 이상의 데이터 비트를 저장하기 위해서는 자기-선택 메모리 셀의 다수의 임계 전압(예를 들어, 둘 이상의 VTH 레벨)이 설정될 수 있다.
일부 실시 예에서, 프로그래밍 펄스들의 상이한 형상들은 자기-선택 메모리 디바이스가 하나 이상의 데이터 비트를 저장할 수 있게 하기 위해 주어진 칼코게나이드 합금에 대해 상이한 임계 전압 레벨들을 확립하는데 사용될 수 있다. 프로그래밍 펄스들의 형상들은 자기-선택 메모리 셀에 사용되는 칼코게나이드 합금에 기초하여 구성될 수 있다. 예를 들어, 합금이 비교적 단순한 형상을 갖는 프로그래밍 펄스에 반응하여 합금의 조성들을 국부적으로 변형하는 것에 보다 적합한 상이한 칼코게나이드 합금이 자기-선택 메모리 디바이스에 사용될 수 있다. 자기-선택 메모리 디바이스 또는 멀티 레벨 자기-선택 메모리 디바이스에 사용하기 위한 특정 칼코게나이드 합금을 선택하는데 있어서 고려할 다른 요인들은 제조 프로세스 동안 합금의 열적 안정성, 제조 프로세스 동안 합금의 기계적 안정성, 자기-선택 메모리 디바이스의 전기적 특성들(예를 들어, 사이클링 성능, 시간에 따른 VTH 안정성, 데이터 유지 성능, 선택 해제 바이어스하 누설 전류 레벨) 또는 이들의 조합을 포함할 수 있다.
위에서 소개된 본 개시의 특징들이 아래에서 교차점 아키텍처를 갖는 메모리 어레이의 상황에서 더 설명된다. 그 다음 일부 실시 예에서의 자기-선택 메모리 디바이스 액세스 기술들과 관련된 메모리 어레이를 동작시키기 위한 구체적인 예들이 설명된다. 또한 본 개시의 이러한 그리고 다른 특징들이 자기-선택 메모리 디바이스 액세스 기술들에 관한 장치도들, 시스템도들 및 흐름도들에 의해 도시되고 그것들을 참조하여 설명된다.
도 1은 본 개시의 실시 예들에 따른 예시적인 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)는 전자 메모리 장치라고도 할 수 있다. 도 1은 메모리 디바이스(100)의 다양한 구성요소 및 특징의 예시적인 표현이다. 그에 따라, 메모리 디바이스(100)의 구성요소들 및 특징들이 메모리 디바이스(100) 내 그것들의 실제 물리적 위치들이 아니라, 기능적 상호 관계들을 나타내도록 도시됨이 이해되어야 한다. 도 1의 예시적인 예에서, 메모리 디바이스(100)는 3-차원(3D) 메모리 어레이(102)를 포함한다. 3D 메모리 어레이(102)는 상이한 상태들을 저장하도록 프로그램 가능할 수 있는 메모리 셀들(105)을 포함한다. 일부 실시 예에서, 각 메모리 셀 (105)은 논리 0 및 논리 1로 표기되는 두 개의 상태를 저장하도록 프로그램 가능할 수 있다. 일부 실시 예에서, 메모리 셀(105)은 둘보다 많은 논리 상태를 저장하도록 구성될 수 있다. 일부 실시 예에서, 메모리 셀(105)은 자기-선택 메모리 셀을 포함할 수 있다. 도 1에 포함되는 일부 요소가 숫자 지시자로 라벨링되어 있지만, 다른 대응하는 요소들은 도시된 특징들의 가시성 및 명확성을 증가시키기 위해, 그것들이 동일하거나 유사한 것으로 이해되더라도, 라벨링되지 않는다.
일부 경우에, 메모리 셀(예를 들어, 자기-선택 메모리 셀)은 그와 연관된 임계 전압을 가질 수 있는 비정질 상태로 유지되는 물질을 포함할 수 있다.―즉, 인가된 전압이 임계 전압을 초과한 이후 전류가 흐를 수 있다. 그에 따라, 인가된 전압이 임계 전압 미만인 경우에는, 감지할 수 없는 전류량이 흐를 수 있다. 일부 실시 예에서, 전류 흐름 또는 이의 부족은 선택된 메모리 셀에 저장된 정보를 판독하기 위해 도 1을 참조하여 설명된 바와 같은 감지 구성요소(125)에 의해 감지될 수 있다. 일부 실시 예에서, 물질은 칼코게나이드 합금일 수 있다. 칼코게나이드 합금의 조성은 프로그래밍 펄스를 인가시 국부적으로 변형될 수 있고 메모리 셀(105)은 특정 수의 상이한 임계 전압 레벨(예를 들어, 둘 이상의 임계 전압 레벨)을 나타낼 수 있다. 따라서, 메모리 셀(105)은 하나 이상의 데이터 비트들를 저장할 수 있을 수 있다. 후술될 바와 같이, 메모리 셀(105)의 임계 전압으로 나타내어지는 그것의 논리 상태를 설정하는 것은 메모리 요소를 가열함으로써 보조될 수 있다.
3D 메모리 어레이(102)는 차례로 쌓아 형성되는 둘 이상의 2-차원(2D) 메모리 어레이를 포함할 수 있다. 이는 2D 어레이들과 비교할 때 단일 다이 또는 기판 상에 배치 또는 생성될 수 있는 메모리 셀들의 수를 증가시킬 수 있으며, 이는 결과적으로 메모리 디바이스의 생산 비용을 감소, 또는 그것의 성능을 증가시킬 수 있거나, 또는 둘 다일 수 있다. 도 1에 도시된 예에 기초하여, 메모리 어레이(102)는 두 개의 레벨의 메모리 셀들(105)을 포함하고 그에 따라 3D 메모리 어레이인 것으로 고려될 수 있으나; 레벨들의 수는 둘로 제한되지 않는다. 각 레벨은 메모리 셀들(105)이 각 레벨에 걸쳐 서로 정렬(정확히, 중첩하여 또는 대략)될 수 있도록 정렬 또는 위치되어, 메모리 셀 스택(145)을 형성할 수 있다. 일부 실시 예에서, 메모리 셀 스택(145)은 차례로 쌓아 놓이면서 후술될 바와 같이 양자가 액세스 라인을 공유하는 다수의 자기-선택 메모리 셀을 포함할 수 있다. 일부 경우에, 자기-선택 메모리 셀들은 멀티 레벨 저장 기술들을 사용하여 하나보다 많은 데이터 비트를 저장하도록 구성된 멀티 레벨 자기-선택 메모리 셀들일 수 있다.
일부 실시 예에서, 메모리 셀들(105)의 각 로우는 액세스 라인(110)에 연결되고, 메모리 셀들(105)의 컬럼은 비트 라인(115)에 연결된다. 액세스 라인들(110) 및 비트 라인들(115)은 서로 실질적으로 수직일 수 있고 메모미 셀들의 어레이를 생성할 수 있다. 도 1에 도시된 바와 같이, 메모리 셀 스택(145)에서의 두 개의 메모리 셀(105)은 비트 라인(115)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 비트 라인(115)은 상측 메모리 셀(105)의 하단 전극 및 하측 메모리 셀(105)의 상단 전극과 전자 통신할 수 있다. 다른 구성들, 예를 들어, 제3 층이 그 하측 층과 워드 라인(110)을 공유할 수 있는 구성도 가능할 수 있다. 일반적으로, 하나의 메모리 셀(105)은 워드 라인(110) 및 비트 라인(115)과 같은 두 개의 전도성 라인의 교차부에 위치될 수 있다. 이러한 교차부는 메모리 셀의 어드레스라고 할 수 있다. 타겟 메모리 셀(105)은 여자된 워드 라인(110) 및 비트 라인(115)의 교차부에 위치되는 메모리 셀(105)일 수 있다; 즉, 여자되어 그것들의 교차부의 메모리 셀(105)을 판독 또는 기록하기 위해 액세스 라인(110) 및 디지트 라인(115)이 여자될 수 있다. 동일한 액세스 라인(110) 또는 비트 라인(115)과 전자 통신하는(예를 들어, 그것에 연결되는) 다른 메모리 셀들(105)은 미타겟 메모리 셀들(105)이라고 할 수 있다.
상술된 바와 같이, 메모리 셀(105) 및 액세스 라인(110) 또는 비트 라인(115)에는 전극들이 연결될 수 있다. "전극"이라는 용어는 전기 도체를 지칭할 수 있고 일부 경우에, 메모리 셀(105)에 대한 전기 접점으로 채용될 수 있다. 전극은 메모리 디바이스(100)의 요소들 또는 구성요소들 간에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 또는 기타 같은 종류의 것을 포함할 수 있다. 일부 실시 예에서, 메모리 셀(105)은 제1 전극과 제2 전극 사이에 위치되는 칼코게나이드 합금을 포함할 수 있다. 제1 전극의 일측은 액세스 라인(110)에 연결되고 제1 전극의 타측은 칼코게나이드 합금에 연결될 수 있다. 또한, 제2 전극의 일측은 비트 라인(115)에 연결되고 제2 전극의 타측은 칼코게나이드 합금에 연결될 수 있다. 제1 전극 및 제2 전극은 동일한 물질(예를 들어, 탄소)이거나 상이한 물질일 수 있다.
판독 및 기록과 같은 동작들은 액세스 라인(110) 및 비트 라인(115)을 활성화 또는 선택함으로써 메모리 셀들(105)에 관해 수행될 수 있다. 일부 실시 예에서, 액세스 라인들(110)은 워드 라인들(110)이라고 할 수도 있고, 비트 라인들(115)은 디지트 라인들(115)이라고도 할 수 있다. 워드 라인들 및 비트 라인들, 또는 그것들의 유사체들의 지칭은 이해 또는 운용을 잃지 않고 호환 가능하다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인들(110) 및 디지트 라인들(115)은 금속들(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금들, 탄소, 전도성으로 도핑된 반도체들 또는 다른 전송성 물질들, 합금들, 화합물들 또는 그 밖에 유사한 것과 같은 전도성 물질들로 구성될 수 있다.
일부 아키텍처에서, 셀의 논리 저장 디바이스(예를 들어, PCM 셀에서의 레지스터, FeRAM 셀에서의 커패시터)는 선택 구성요소에 의해 디지트 라인과 전기적으로 분리될 수 있다. 워드 라인(110)은 선택 구성요소에 연결될 수 있고 이를 제어할 수 있다. 예를 들어, 선택 구성요소는 트랜지스터일 수 있고 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인(110)을 활성화시키면 메모리 셀(105)의 커패시터와 그것의 대응하는 디지트 라인(115) 사이가 전기적으로 연결되거나 폐쇄된 회로가 된다. 그 다음, 메모리 셀(105)을 판독 또는 기록하기 위해 디지트 라인이 액세스될 수 있다. 메모리 셀(105)을 선택시, 결과적인 신호가 저장된 논리 상태를 결정하는데 사용될 수 있다. 일부 경우에, 제1 논리 상태는 전류가 없거나 무시할 수 있는 작은 전류에 대응할 수 있는 반면, 제2 논리 상태는 유한 전류에 대응할 수 있다. 일부 경우에, 메모리 셀(105)은 두 개의 단자를 갖는 자기-선택 메모리 셀을 포함할 수 있고 별개의 선택 구성요소는 필요로 하지 않을 수 있다. 그에 따라, 자기-선택 메모리 셀의 하나의 단자가 워드 라인(110)에 전기적으로 연결될 수 있고, 자기-선택 메모리 셀의 다른 단자는 디지트 라인(115)에 전기적으로 연결될 수 있다.
메모리 셀들(105)에 액세스하는 것은 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하고 수신된 로우 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킬 수 있다. 유사하게, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 어드레스를 수신하고 적절한 디지트 라인(115)을 활성화시킬 수 있다. 예를 들어, 메모리 어레이 (102)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인 (110) 및 DL_1 내지 DL_N(여기서 M 및 N은 어레이 크기에 따름)으로 라벨링된 다수의 디지트 라인 (115)을 포함할 수 있다. 그에 따라, 워드 라인(110) 및 디지트 라인(115), 예를 들어, WL_2 및 DL_3를 활성화시킴으로써 그것들의 교차점에서 메모리 셀(105)이 액세스될 수 있다.
액세스시, 메모리 셀(105)은 메모리 셀 (105)의 저장된 상태를 결정하도록 감지 구성요소(125)에 의해 판독, 또는 감지될 수 있다. 예를 들어, 전압이 메모리 셀(105)에 인가될 수 있다(대응하는 워드 라인(110) 및 비트 라인(115)을 사용하여) 및 결과 전류의 존재는 메모리 셀(105)의 인가된 전압 및 임계 전압에 따를 수 있다. 일부 경우에, 하나보다 많은 전압이 인가될 수 있다. 또한, 인가된 전압이 전류 흐름을 초래하지 않으면, 감지 구성요소(125)에 의해 전류가 검출될 때까지 다른 전압들이 인가될 수 있다. 전류 흐름을 초래한 전압을 평가함으로써, 메모리 셀(105)의 저장된 논리 상태가 결정될 수 있다. 일부 경우에는, 전류 흐름이 검출될 때까지 전압의 크기가 램프 업될 수 있다. 다른 경우들에서는, 전류가 검출될 때까지 미리 결정된 전압들이 순차적으로 인가될 수 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있고 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항 또는 임계 전압에 따를 수 있다.
일부 실시 예에서, 자기-선택 메모리 셀에 저장된 둘 이상의 임계 전압 레벨 중 하나를 결정하기 위해 일련의 미리 결정된 전압이 인가될 수 있다. 미리 결정된 전압 레벨들은 선형 모드에서 자기-선택 메모리 셀의 특정 임계 전압을 검출하기 위해 크기가 증가할 수 있다. 대안적으로, 미리 결정된 전압 레벨들은 이진 탐색 모드에서 자기-선택 메모리 셀의 특정 임계 전압을 검출하기 위해 크기가 증가 또는 감소할 수 있다. 미리 결정된 전압 레벨들은 자기-선택 메모리 셀을 프로그래밍하는데 사용되는 전압과 동일한 극성을 가질 수 있다. 미리 결정된 전압 레벨들은 자기-선택 메모리 셀을 프로그래밍하는데 사용되는 전압과 반대 극성을 가질 수도 있다. 미리 결정된 전압의 범위는 자기-선택 메모리 셀의 임계 전압의 범위에 의해 결정될 수 있다.
감지 구성요소(125)는 다양한 트랜지스터 또는 증폭기를 포함하여 신호들의 차이를 검출 및 증폭할 수 있으며, 이는 래칭(latching)으로 지칭될 수 있다. 그 다음, 메모리 셀(105)의 검출된 로직 상태가 컬럼 디코더(130)를 통해 출력(135)으로서 출력될 수 있다. 일부 경우에, 감지 구성요소(125)는 컬럼 디코더 (130) 또는 로우 디코더 (120)의 일부분일 수 있다. 또는, 감지 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더 (120)에 연결되거나 그것과 전자 통신할 수 있다. 도 1은 또한 감지 구성요소(125-a)를 배열시키는 대안적인 옵션을 도시한다(점선 박스에). 해당 기술분야의 통상의 기술자라면 감지 구성요소가 그것의 기능적 목적들을 잃지 않고 컬럼 디코더 또는 로우 디코더 중 어느 하나와 연관될 수 있음을 이해할 것이다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 유사하게 활성화시킴으로써 설정 또는 기록될 수 있고 메모리 셀(105)에 적어도 하나의 로직 값이 저장될 수 있다. 컬럼 디코더(130) 또는 로우 디코더(120)는 메모리 셀들(105)에 기록될 데이터, 예를 들어 입력/출력(135)을 수용할 수 있다. 칼코게나이드 합금을 포함하는 자기-선택 메모리 셀의 경우, 메모리 셀(105)은 단일 극성을 갖는 프로그래밍 펄스를 인가함으로써, 예를 들어, 합금의 국부 조성을 변형시킴으로써 데이터를 저장하도록 기록될 수 있다. 프로그래밍 펄스는 자기-선택 메모리 셀에 확립될 특정 임계 전압에 따라 다양한 형상을 가질 수 있다. 이러한 프로세스는 도 4 내지 도 6을 참조하여 더 상세하게 후술된다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 로직 상태를 저하 또는 훼손시킬 수 있고 원래 로직 상태를 메모리 셀(105)에 복귀시키기 위해 재기록 또는 리프레시 동작들이 수행될 수 있다. DRAM에서, 예를 들어, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 로직 상태에 오류를 일으킬 수 있다. 따라서 로직 상태는 감지 동작 후 재기록될 수 있다. 또한, 단일 워드 라인(110)을 활성화하는 것은 로우의 모든 메모리 셀을 방전시킬 수 있다; 그에 따라, 로우의 여러 또는 모든 메모리 셀(105)이 재기록될 필요가 있을 수 있다. 그러나, 비휘발성 메모리, 이를테면 자기-선택 메모리, PCM, FeRAM 또는 3D NAND 메모리에서, 메모리 셀(105)에 액세스하는 것은 논리 상태를 파괴하지 않을 수 있고, 그에 따라 메모리 셀(105)은 액세스 이후 재기록을 필요로 하지 않을 수 있다.
메모리 제어기(140)는 다양한 구성요소, 예를 들어, 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성요소(125)를 통해 메모리 셀들(105)의 동작(예를 들어, 판독, 기록, 재기록, 리프레시, 방전)을 제어할 수 있다. 일부 경우에, 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 위치될 수 있다. 메모리 제어기(140)는 요구되는 워드 라인(110) 및 디지트 라인(115)을 활성화시키기 위한 로우 및 컬럼 어드레스 신호들을 생성할 수 있다. 또한 메모리 제어기(140)는 메모리 디바이스(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 메모리 제어기(140)는 자기-선택 메모리 셀의 요구되는 논리 상태 및 자기-선택 메모리 셀의 요구되는 논리 상태에 대응하는 임계 전압에 기초하여 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하고, 자기-선택 메모리 셀에 프로그래밍 펄스를 인가할 수 있다. 일반적으로, 여기서 논의되는 인가된 전압 또는 전류의 진폭, 형상 또는 지속 기간은 조절되거나 변경될 수 있고 메모리 디바이스(100)를 동작시키는 것에서 논의되는 다양한 동작에 대해 상이할 수 있다. 뿐만 아니라, 메모리 어레이(102) 내 하나의, 다수의 또는 모든 메모리 셀(105)은 동시에 액세스될 수 있다; 예를 들어, 메모리 어레이(102)의 다수의 또는 모든 셀은 모든 메모리 셀(105) 또는 메모리 셀들의 그룹(105)이 단일 논리 상태로 설정되는 리셋 동작 동안 동시에 액세스될 수 있다.
도 2는 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 3D 메모리 어레이(202)의 일례를 도시한다. 메모리 어레이(202)는 도 1을 참조하여 설명된 메모리 어레이(102)의 부분들의 일례일 수 있다. 메모리 어레이(202)는 기판(204) 위에 위치되는 메모리 셀들의 제1 어레이 또는 데크(205) 및 제1 어레이 또는 데크(205) 위의 메모리 셀들의 제2 어레이 또는 데크(210)를 포함할 수 있다. 또한 메모리 어레이(202)는 도 1을 참조하여 설명된 바와 같은 워드 라인(110) 및 비트 라인(115)의 예들일 수 있는 워드 라인(110-a) 및 워드 라인(110-b), 및 비트 라인(115-a)을 포함할 수 있다. 제1 데크(205) 및 제2 데크(210)의 메모리 셀들은 각각 하나 이상의 자기-선택 메모리 셀을 가질 수 있다. 도 2에 포함되는 일부 요소가 숫자 지시자로 라벨링되어 있지만, 다른 대응하는 요소들은 도시된 특징들의 가시성 및 명확성을 증가시키기 위해, 그것들이 동일하거나 유사한 것으로 이해되더라도, 라벨링되지 않는다.
제1 데크(205)의 자기-선택 메모리 셀은 제1 전극(215-a), 칼코게나이드 합금(220-a) 및 제2 전극(225-a)을 포함할 수 있다. 또한, 제2 메모리 데크(210)의 자기-선택 메모리 셀은 제1 전극(215-b), 칼코게나이드 합금(220-b) 및 제2 전극(225-b)을 포함할 수 있다. 제1 데크(205) 및 제2 데크(210)의 자기-선택 메모리 셀들은 일부 실시 예에서, 각 데크(205 및 210)의 대응하는 자기-선택 메모리 셀들이 도 1을 참?C여 설명된 바와 같은 비트 라인들(115) 또는 워드 라인들(110)을 공유할 수 있도록 공통 전도성 라인들을 가질 수 있다. 예를 들어, 제2 데크(210)의 제1 전극(215-b) 및 제1 데크(205)의 제2 전극(225-a)은 비트 라인(115-a)이 수직으로 인접한 자기-선택 메모리 셀에 의해 공유되도록 비트 라인(115-a)에 연결될 수 있다.
메모리 어레이(202)의 아키텍처는 메모리 셀이 도 2에 도시된 바와 같이 워드 라인과 비트 라인 간의 토폴로지 교차점에서 형성되는 교차점 아키텍처라고 할 수 있다. 그러한 교차점 아키텍처는 다른 메모리 아키텍처들에 비해 생산 비용이 저렴한 비교적 고밀도 데이터 스토리지를 제공할 수 있다. 예를 들어, 교차점 아키텍처는 다른 아키텍처들과 비교하여 감소된 면적 및 결과적으로 증가된 메모리 셀 밀도를 갖는 메모리 셀들을 가질 수 있다. 예를 들어, 아키텍처는 3-단자 선택 구성요소를 갖는 것들과 같은 6F2 메모리 셀 영역을 갖는 다른 아키텍처들에 비교하여, 4F2(여기서 F는 가장 작은 피처 크기) 메모리 셀 영역을 가질 수 있다. 예를 들어, DRAM은 각 메모리 셀에 대한 선택 구성요소로서 3-단자 디바이스인 트랜지스터를 사용할 수 있고 교차점 아키텍처와 비교하여 큰 메모리 셀 영역을 가질 수 있다.
일부 아키텍처(도시되지 않음)에서, 복수의 워드 라인은 기판에 평행한 평면들 또는 기판에 평행한 티어들 상에 형성될 수 있다. 복수의 워드 라인은 복수의 비트 라인 각각이 수직으로 정렬된 홀 세트를 관통하도록 복수의 비트 라인이 워드 라인들의 평면들에 직교하게(예를 들어, 비트 라인들이 워드 라인들의 평면들 및 수평 기판에 대하여 수직으로 배치되게) 하도록 복수의 홀을 포함하도록 구성될 수 있다. 저장 요소를 포함하는 메모리 셀들(예를 들어, 칼코게나이드 합금을 포함하는 자기-선택 메모리 셀)은 워드 라인들 및 비트 라인들의 교차부들(예를 들어, 수직으로 정렬된 홀 세트에서 워드 라인들과 비트 라인 간의 공간들)에 형성될 수 있다. 도 1을 참조하여 상술된 바와 유사한 방식으로, 메모리 셀들(예를 들어, 칼코게나이드 합금을 포함하는 자기-선택 메모리 셀들)은 각각의 액세스 라인들(예를 들어, 비트 라인 및 워드 라인)을 선택하고 압 또는 전류 펄스들을 인가함으로써 동작(예를 들어, 판독 및/또는 프로그래밍)될 수 있다.
도 2의 예는 두 개의 메모리 데크를 도시하며, 다른 구성들도 가능하다. 일부 실시 예에서, 자기-선택 메모리 셀들의 단일 메모리 데크는 2-차원 메모리라고 할 수 있는 기판(204) 위에 구성될 수 있다. 일부 실시 예에서, 메모리 셀들의 세 개 또는 네 개의 메모리 데크는 3-차원 교차점 아키텍처로 유사한 방식으로 구성될 수 있다. 일부 실시 예에서, 하나 이상의 메모리 데크는 칼코게나이드 합금(220)을 포함하는 자기-선택 메모리 셀을 포함할 수 있다. 칼코게나이드 합금들(220)은 예를 들어, 칼코게나이드 유리 이르?껴?, 예를 들어, 셀레늄(Se), 텔루륨(Te), 비소(As), 안티모니(Sb), 탄소(C), 게르마늄(Ge) 및 실리콘(Si)의 합금을 포함할 수 있다. 일부 실시 예에서, 주로 셀레늄(Se), 비소(As) 및 게르마늄(Ge)을 갖는 칼코게나이드 합금을 SAG-합금이라 할 수 있다. 일부 실시 예에서, SAG-합금은 실리콘(Si)을 포함할 수 있고 그러한 칼코게나이드 합금은 SiSAG-합금이라 할 수 있다. 일부 실시 예에서, 칼코게나이드 유리는 각각 원자 또는 분자 형태들의, 수소(H), 산소(O), 질소(N), 염소(Cl) 또는 불소(F)와 같은 추가 원소들을 포함할 수 있다.
일부 실시 예에서, 칼코게나이드 합금(220)을 포함하는 자기-선택 메모리 셀은 비트 라인(115) 및 워드 라인(110)을 사용하여 자기-선택 메모리 셀에 프로그래밍 펄스를 인가함으로써 특정 임계 전압을 나타내도록 프로그래밍될 수 있다. 둘 이상의 임계 전압 레벨 중 하나인 특정 임계 전압은 칼코게나이드 합금(220)의 국부 조성을 변형시킴으로써 확립될 수 있다. 일부 실시 예에서, 셀레늄은 칼코게나이드 합금(220) 내에 불균일한 농도 프로파일을 나타낼 수 있고, 그에 따라 인가되는 프로그래밍 펄스에 반응하여, 칼코게나이드 합금(220)의 국부 조성을 변형시킬 수 있다. 프로그래밍 펄스는 자기-선택 메모리 셀에 대해 의도된 특정 임계 전압 레벨에 따라 다양한 형상(예를 들어, 다수의 전압 또는 전류 레벨 및 지속 시간들)을 가질 수 있다. 그 후, 일부 실시 예에서, 미리 결정된 전압들을 갖는 일련의 판독 펄스가 비트 라인(115) 및 워드 라인(110)을 사용하여 자기-선택 메모리 셀에 인가될 수 있다. 판독 펄스들의 미리 결정된 전압 레벨들은 자기-선택 메모리 셀의 특정 임계 전압을 검출하기 위해 크기가 증가 또는 감소할 수 있다. 일부 실시 예에서, 판독 펄스의 미리 결정된 전압은 자기-선택 메모리 셀을 프로그래밍하는데 사용되는 프로그래밍 펄스의 전압과 동일한 극성을 가질 수 있다. 일부 실시 예에서, 판독 펄스의 미리 결정된 전압은 자기-선택 메모리 셀을 프로그래밍하는데 사용되는 프로그래밍 펄스의 전압과 반대 극성을 가질 수 있다.
도 3은 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 임계 전압(VTH) 분포들(300)의 예들을 도시한다. 자기-선택 메모리 셀은 다중 레벨 저장 기술들을 사용하여 다수의 데이터 비트를 포함하는 논리 상태를 저장하도록 구성될 수 있다. 일부 자기-선택 메모리 셀에서, 칼코게나이드 합금은 다중 레벨 저장을 위한 상이한 임계 전압들을 달성하도록 변형될 수 있다. 그러한 방식으로 합금을 변형시킬 때, 논리 상태에 대한 정확한 전압 임계치가 분포에 따라 예상되는 값에서 변할 수 있다. VTH 분포들(300)은 전압 임계치들이 자기-선택 메모리 셀에서의 중앙값 주위에서 어떻게 변할 수 있는지를 도시한다.
VTH 분포들(300)은 하나 이상의 메모리 셀의 임계 전압들(x-축)의 함수로서 특정 VTH를 갖는 메모리 셀들의 수(y-축)를 도시한다. 일부 실시 예에서, 자기-선택 메모리 셀들은 도 1 및 도 2를 참조하여 설명된 바와 같이 칼코게나이드 합금을 포함할 수 있다. VTH 분포들(300)은 셀당 적어도 2 비트를 저장하는 다중 레벨 셀 동작 방식을 나타낼 수 있다. 분포(310)는 VTH1의 중앙 VTH 값을 나타낼 수 있다. 유사하게, 분포들(320, 330 및 340)은 각각 VTH2, VTH3 및 VTH4의 중앙 VTH 값들을 나타낼 수 있다. 분포들(310, 320, 330 및 340)은 셀당 2 비트를 저장하여 각각 네 개의 논리 상태, 즉 00, 01, 10 및 11 중 하나를 나타낼 수 있다. 일부 실시 예에서, 두 개의 분포는 중첩 부분을 가질 수 있고, 그에 따라 두 개의 분포 간이 명확히 분리되지 않을 수 있다. 일부 실시 예에서, 각 분포는 그 중앙 VTH를 중심으로 대칭적이지 않을 수 있다. 일부 실시 예에서, 각 분포는 VTH 값들의 상이한 범위들을 나타낼 수 있다.
분배(예를 들어, 분배(310))의 최고 전압과 인접한 분배(예를 들어, 분배(320))의 최저 전압 간 전압차는 판독 윈도우(예를 들어, 판독 윈도우(350))라고 할 수 있다. 일부 실시 예에서, 판독 윈도우는 양 또는 음일 수 있다. 일부 실시 예에서, 판독 윈도우는 판독 펄스와 연관된 전압 레벨과 관련될 수 있다. 예를 들어, 자기-선택 메모리 셀에 인가되는 판독 펄스의 전압 레벨은 판독 윈도우(예를 들어, 판독 윈도우(350)) 내에 속하여 자기-선택 메모리 셀이 판독 펄스의 전압보다 낮은 임계 전압(예를 들어, VTH 분포(310)의 일부분일 수 있는 임계 전압)을 나타내는지 또는 높은 임계 전압(예를 들어, VTH 분포(320), VTH 분포(330) 또는 VTH 분포(340)의 일부분일 수 있는 임계 전압)을 나타내는지 결정할 수 있다. 그러한 결정은 판독 펄스를 인가시 자기-선택 메모리 셀이 턴 온되었는지(예를 들어, 자기-선택 메모리 셀의 VTH가 판독 펄스의 전압보다 낮은지) 여부에 기초하여 이루어질 수 있다. 자기-선택 메모리 셀이 턴 온되지 않을(예를 들어, 자기-선택 메모리 셀의 VTH가 판독 펄스의 전압보다 높을) 때, 판독 펄스의 전압은 분포들(320, 330 또는 340)의 일부분일 수 있는 자기-선택 메모리 셀의 특정 VTH를 결정하기 위해 값(예를 들어, 판독 윈도우(360) 또는 판독 윈도우(370)에 대응하는 값)으로 증가될 수 있다.
일부 실시 예에서, 칼코게나이드 합금의 조성의 국부 변화들은 상이한 VTH 값들의 자가-선택 메모리 셀들(예를 들어, VTH1, VTH2, VTH3 또는 VTH4)을 생성할 수 있다. 도 4에 도시된 바와 같은 프로그래밍 펄스 형상들의 변화들이 합금이 합금을 통해 흐르는 전류에 의해 가열될 수 있는 동안 칼코게나이드 합금의 원소(예를 들어, 셀레늄)를 이동시키기 위해 전기장의 세기를 변경함으로써 칼코게나이드 합금의 조성에 국부 변화들을 생성하기 위해 자기-선택 메모리 셀에 적용될 수 있다.
도 4는 본 개시의 다양한 실시 예에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 전기 펄스들(400)의 예들을 도시한다. 400의 전기 펄스들은 시간(x-축)에 대하여 자기-선택 메모리 셀들에 인가되는 전압 또는 전류(y-축)의 다양한 형상을 도시한다. 다양한 형상은 자기-선택 메모리 셀들에 인가되는 프로그래밍 펄스에 대해 결정될 수 있다. 다음의 일부 예가 예시 목적으로 전압 레벨들에서 자기-선택 메모리 셀들에 인가되는 프로그래밍 펄스들의 다양한 형상을 설명한다. 전류 레벨들에서 자기-선택 메모리 셀들에 인가되는 프로그래밍 펄스들의 다양한 형상이 기능을 잃지 않고 유사하게 사용될 수 있음을 이해해야 한다.
펄스(410)는 전압 진폭의 고정된 레벨(V1 또는 V2)이 유지되는 단일 지속 시간(T1)을 갖는 직사각형 펄스라고 할 수 있다. 전압(V0)은 펄스들의 기준선을 나타내고, 일부 실시 예에서, 제1 전압(예를 들어, 접지, 가상 접지, 대략 0 V)에 있을 수 있다. 일부 실시 예에서, T1의 범위는 수 나노초(nsec)에서 마이크로초(μsec)까지의 길이, 예를 들어, 10 nsec 내지 1 μsec 사이일 수 있다. 일부 실시 예에서, V1은 자기-선택 메모리 셀을 통해 흐르는 수십 마이크로-암페어(μA) 범위의 전류 레벨에 대응할 수 있는 한편, V2는 자기-선택 메모리 셀을 통해 흐르는 수십 내지 수백 μA의 전류 레벨에 대응할 수 있다. 일부 실시 예에서, 특정 조성(예를 들어, SAG-계 합금)을 갖는 칼코게나이드 합금을 갖는 자기-선택 메모리 셀은 V1을 갖는 직사각형 펄스(410) 또는 V2를 갖는 직사각형 펄스(410)를 수신시 임계 전압의 감지할 수 있을 정도의 차이는 나타내지 않을 수 있다. SAG-계 칼코게나이드 합금의 거동은 그것의 비정질 구조에 기인 가능할 수 있고 합금의 원소(예를 들어, 셀레늄)의 공간 프로파일 분포에서 감지할 수 있을 정도의 순 변화를 개시하기 위해 직사각형 펄스 진폭의 보다 상당한 변화를 필요로 할 수 있다. 일부 실시 예에서, 반대로, SiSAG-계 칼코게나이드 합금을 갖는 자기-선택 메모리 셀이 V1을 갖는 직사각형 펄스(410) 또는 V2를 갖는 직사각형 펄스(410)를 인가시 임계 전압들의 감지할 수 있을 정도의 차이들을 나타낼 수 있다. 일부 경우에, V1과 V2 사이의 중간 진폭들을 갖는 직사각형 펄스들(도시되지 않음)의 인가는 보다 상세히 후술될 바와 같이 중간 임계 전압들을 야기할 수 있다. 일부 실시 예에서, 자기-선택 메모리 셀의 임계 전압의 감지할 수 있을 정도의 차이를 야기하는 전류 레벨은 자기-선택 메모리 셀의 물리적 크기, 자기-선택 메모리 셀에 사용되는 칼코게나이드 합금, 또는 이들의 조합에 따라 다양할 수 있다.
펄스(420)는 고정된 레벨의 전압 진폭(예를 들어, V3, V4, V5 또는 V6)이 유지되는 하나보다 많은 지속 시간(예를 들어, 네 개의 지속 기간, T2a, T2b, T2c 및 T2d)을 갖는 하향 계단 펄스라고 할 수 있다. 전체 지속 시간(T2)은 하나보다 많은 지속 시간의 합일 수 있다. 일부 실시 예에서, T2는 수 nsec 또는 μsec 길이, 예를 들어, 50 nsec 내지 1 μsec일 수 있다. 이에 대응하여, 각 지속 시간, 예를 들어, T2a, T2b, T2c 및 T2d는 길이가 대략 수 nsec 내지 1 μsec일 수 있다. 일부 실시 예에서, 각 지속 시간은 상이할 수 있다. 일부 실시 예에서, 대략 수십 또는 수백 μA의 전체 전류 레벨이 자기-선택 메모리 셀을 통해 흐를 수 있다. 일부 경우에, 펄스(420)는 상향 계단 펄스가 되도록 변형될 수 있다.
특정 조성(예를 들어, SAG-계 합금)을 갖는 칼코게나이드 합금을 갖는 자기-선택 메모리 셀은 자기-선택 메모리 셀을 프로그래밍하기 위해 상이한 V2 레벨들을 갖는 하향 계단 펄스(420) 또는 직사각형 펄스(410)를 수신시 임계 전압들의 감지할 수 있을 정도의 차이들을 나타낼 수 있다. 상이한 임계 전압을 나타내는 SAG-계 칼코게나이드 합금의 거동은 합금의 원소(예를 들어, 셀레늄)의 공간 프로파일 분포의 감지할 수 있을 정도의 순 변화에 기인 가능할 수 있다. 공간 프로파일 분포의 그러한 변화들은 직사각형 펄스(410)의 전압 진폭(V2)과 비교할 때 지속 시간(T2a) 동안 전압 진폭(V6)에 대응하는 합금에 걸친 보다 강한 전기장에 적어도 부분적으로 기인하여 하향 계단 펄스(420)가 인가될 때 발생할 수 있다. 하향 계단 펄스(420)의 잔여 지속 시간 동안, 예를 들어 T2b, T2c 및 T2d의 전기장은 칼코게나이드 합금을 통해 흐르는 전류가 원소(예를 들어, 셀레늄)의 이동을 보조하기 위해 열 에너지를 제공할 수 있는 동안 원소(예를 들어, 셀레늄)의 이동을 추가로 촉진할 수 있다. 따라서, 하나 이상의 데이터 비트를 저장하기 위해 상이한 임계 전압들을 나타내기 위한 특정 칼코게나이드 합금을 갖는데 다양한 형태의 프로그래밍 펄스가 사용될 수 있다. 일부 실시 예에서, 지속 시간들과 연관된 고정된 전압 레벨들은 자기-선택 메모리 셀의 특정 임계 전압을 확립하기 위해 증가 또는 감소될 수 있다. 일부 실시 예에서, 하나 이상의 데이터 비트를 자기-선택 메모리 셀에 저장하는데 상향 계단 펄스가 사용될 수 있다.
펄스(430)는 하향 삼각 펄스라고 할 수 있다. 펄스(430)는 지속 시간들의 수가 증가되고 각 지속 시간 동안 유지되는 각 고정된 전압 레벨 간의 차이들이 감소된 펄스(420)의 극단적인 경우로 간주될 수 있다. 일부 실시 예에서, 하향 삼각 펄스의 전압(또는 전류) 진폭은 연속적으로(도시되지 않음), 예를 들어 단계들 없이 변경될 수 있다. 펄스(430)는 상향 삼각 펄스로 변형될 수 있음을 이해해야 한다. 일부 실시 예에서, 상향 삼각 펄스가 판독 펄스로서 사용될 수 있다. 예를 들어, 상향 삼각 판독 펄스가 자기-선택 메모리 셀에 인가될 때, 자기-선택 메모리 셀이 턴 온(즉, 상향 삼각 판독 펄스의 전압 레벨이 자기-선택 메모리 셀의 특정 임계 전압보다 크게 될 때)으로 가는 지속 시간은 자기-선택 메모리 셀의 특정 임계 전압에 대응할 수 있다. 그로 인해, 자기-선택 메모리 셀의 특정 임계 전압과 연관된 특정 논리 상태를 결정하는 것은 상향 삼각 판독 펄스를 인가하고 자기-선택 메모리 셀이 턴 온하여 경과된 지속 시간을 모니터링함으로써 가능할 수 있다.
상향 삼각 판독 펄스의 최대 전압 레벨(예를 들어, V7)은 자기-선택 메모리 셀에 저장된 논리 상태와 연관된 최고 임계 전압에 기초하여 결정될 수 있다. 상향 삼각 판독 펄스와 관련된 전압 레벨의 범위(예를 들어, V7과 V0 간 차이)는 자기-선택 메모리 셀에 저장된 논리 상태들과 연관된 임계 전압들의 범위(예를 들어, 분포(310) 내지 분포(340))에 기초하여 결정될 수 있다. 지속 시간(T3)은 프로그래밍 동작 동안 전압 레벨들의 범위 및 임계 전압 배치의 세에 기초하여 결정될 수 있다. 예를 들어, 네 개의 논리 상태를 나타내는 임계 전압들의 전체 범위가 동일하게 유지된다고 가정하면, 판독 윈도우가 비교적 큰 경우(예를 들어, 도 3의 판독 윈도우(350)가 비교적 클 수 있다는 것은 임계 전압 분포들(310 및 320)이 그것들의 중앙 전압들(VTH1 및 VTH2) 주위에 비교적 밀집할 수 있음을 나타냄), 판독 윈도우가 비교적 작은 경우(예를 들어, 도 3의 판독 윈도우(350)가 비교적 작을 수 있다는 것은 분포들(310 및 320)이 그것들의 중앙 전압들(VTH1 및 VTH2) 주위에 비교적 넓을 수 있음을 나타냄)과 비교할 때 펄스(430)에서의 각 고정된 전압 레벨들 간 차이들은 비교적 클 수 있고 T3는 비교적 짧을 수 있다.
펄스(440)는 특정 종류의 칼코게나이드 합금(예를 들어, SiSAG-계 칼코게나이드 합금)을 포함하는 자기-선택 메모리 셀의 특정 임계 전압을 생성하도록 결정된 프로그래밍 펄스의 형상을 나타낼 수 있다. 일부 실시 예에서, 전체 지속 시간(T4)은 T1 또는 T2와 유사하게 수십 nsec에서 μsec 길이까지, 예를 들어, 50 nsec 내지 1μsec일 수 있다. 전압 레벨들(예를 들어, V8, V9 또는 V10)은 자기-선택 메모리 셀의 요구되는 특정 임계 전압에 의해 결정될 수 있다. T4 동안 자기-선택 메모리 셀을 통해 흐르는 전체 전류 레벨은 특정 수의 중간 값에 따라 20 μA에서 수백 μA까지 다양할 수 있다. 각 지속 시간(T4a, T4b, T4c)은 동일하거나 상이할 수 있다. 지속 시간들의 수는 펄스(440)에 도시된 바와 같이 세 개일 수 있거나 펄스(410)에 도시된 바와 같이 그보다 작거나 펄스(420)에 도시된 바와 같이 그보다 클 수 있다. 일부 실시 예에서, 메모리 제어기는 자기-선택 메모리 셀의 요구되는 논리 상태 및 대응하는 임계 전압을 결정할 수 있으며, 요구되는 논리 상태는 하나 이상의 데이터 비트를 나타낸다. 메모리 제어기는 자기-선택 메모리 셀의 임계 전압을 얻기 위해 프로그래밍 펄스의 형상을 결정할 수 있다. 프로그래밍 펄스의 형상의 그러한 결정은 고정된 전압 진폭이 유지되는 하나 이상의 지속 시간을 결정하는 것 또는 프로그래밍 펄스가 자기-선택 메모리 셀에 인가될 때 프로그래밍 펄스의 형상을 변화시키도록 자기-선택 메모리 셀을 통해 흐르는 전류를 변화시키는 것을 포함할 수 있다.
상술된 바와 같이, 프로그래밍 펄스의 다양한 펄스 형상이 하나 이상의 데이터 비트를 자기-선택 메모리 셀에 저장하는데 사용될 수 있다. 주어진 칼코게나이드 합금(예를 들어, SAG-계 합금)에 대해 둘 이상의 고유한 임계 전압 분포를 확립하기 위해 복합적 펄스 형상(예를 들어, 펄스(420), 펄스(440) 또는 다양한 펄스의 조합)이 바람직할 수 있다. 반대로, 다른 칼코게나이드 합금(예를 들어, SiSAG-계 합금)에 대한 둘 이상의 고유한 임계 전압 분포를 확립하기 위해서는 단순한 펄스 형상(예를 들어, 펄스(410))이 사용될 수 있다. 상술된 바와 같이, 자기-선택 메모리 디바이스를 설계하기 위한 특정 칼코게나이드 합금의 선택은 제조 프로세스 동안 합금의 열적 및 기계적 안정성 및 자기-선택 메모리 디바이스들의 전기적 특성들(예를 들어, 사이클링 성능, 시간에 따른 VTH 안정성, 데이터 유지 성능, 선택 해제 바이어스하 누설 전류 레벨) 또는 이들의 조합과 같은 다른 고려 사항들을 포함할 수 있다.
도 5는 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 칼코게나이드 합금의 구성 성분의 공간 분포들(500)의 도해들을 도시한다. 칼코게나이드 합금의 구성 성분의 공간 분포들(500)은 자기-선택 메모리 셀의 액세스 동작 동안 인가되는 프로그래밍 펄스에 의해 설정될 수 있다. 공간 분포들(500)은 자기-선택 메모리 셀의 임계 전압을 결정할 수 있고 자기-선택 메모리 셀의 임계 전압은 자기-선택 메모리 셀 상에 저장된 논리 상태를 결정할 수 있다.
도해(501)는 제1 전극(505)과 제2 전극(515) 사이에 위치된 칼코게나이드 합금(510)을 도시한다. 칼코게나이드 합금(510), 제1 전극(505) 및 제2 전극(515)의 합성 스택은 도 2를 참조하여 도시된 자기-선택 메모리 디바이스(예를 들어, 225-a, 220-a 및 215-a를 포함하는 합성 스택)의 일부분의 일례일 수 있다. 일부 실시 예에서, 도해(501)는 SiSAG-계 칼코게나이드 합금에서의 구성 성분(예를 들어, 셀레늄)의 공간 분포를 도시할 수 있다. 칼코게나이드 합금(510)의 균일한 음영은 자기-선택 메모리 디바이스가 전계 응력을 받지 않고 제조될 때 칼코게나이드 합금(510) 내 셀레늄의 균일한 분포를 나타낼 수 있다. 제1 전극(505)과 제2 전극(515) 사이의 칼코게나이드 합금(510)의 구성 성분(예를 들어, 셀레늄)의 공간 프로파일은 제1 전극(505) 또는 제2 전극(515)으로부터의 거리의 함수로서 구성 성분(예를 들어, 셀레늄)의 농도로서 나타내어질 수 있다. 농도는 도 5에 도시된 바와 같이 칼코게나이드 합금(510)과 제1 전극(505) 간의 제1 인터페이스를 나타내는 525-a , 칼코게나이드 합금(510)과 제2 전극(515) 간의 제2 인터페이스를 나타내는 525-b의 축들로 나타내어질 수 있다. 농도 프로파일(520)은 자기-선택 메모리 디바이스가 전계 응력을 받지 않고 제조될 때 구성 성분(예를 들어, 셀레늄)의 균일한 분포를 나타낼 수 있다. 도 5에 포함되는 일부 요소가 숫자 지시자로 라벨링되어 있지만, 다른 대응하는 요소들은 도시된 특징들의 가시성 및 명확성을 증가시키기 위해, 그것들이 동일하거나 유사한 것으로 이해되더라도, 라벨링되지 않는다.
칼코게나이드 합금(510)에는 자기-선택 메모리 셀을 프로그래밍하기 위해 단일 극성을 갖는 프로그래밍 펄스가 인가될 수 있다. 프로그래밍 펄스는 도 4를 참조하여 도시된 다양한 펄스 형상 중 하나일 수 있다. 프로그래밍 펄스는 액세스 라인(예를 들어, 도 2를 참조하여 도시된 바와 같은 비트 라인(115-a))에 전기적으로 연결되는 제1 전극(505)과 다른 액세스 라인(예를 들어,도 2를 참조하여 도시된 바와 같은 워드 라인(110-a))에 전기적으로 연결되는 제2 전극(515) 간 전압차를 이용하여 칼코게나이드 합금(510)에 인가될 수 있다. 대안적으로, 프로그래밍 펄스는 액세스 라인(예를 들어, 도 2를 참조하여 도시된 바와 같은 비트 라인(115-a))에 전기적으로 연결되는 제1 전극(505)으로부터 다른 액세스 라인(예를 들어,도 2를 참조하여 도시된 바와 같은 워드 라인(110-a))에 전기적으로 연결되는 제2 전극(515)으로 또는 그 반대로 흐르는 전류를 사용하여 칼코게나이드 합금(510)에 인가될 수 있다.
프로그래밍 펄스의 극성은 두 전극 중 어느 전극이 다른 전극에 대하여 더 높은 전위 레벨을 취하는지를 결정할 수 있고 본 개시에 대해 어떤 방식으로도 제한적이지 않을 수 있다. 프로그래밍 펄스의 극성은 자기-선택 메모리 디바이스가 디바이스의 다른 설계 요인들 및 구성요소들, 예를 들어, 다양한 형상의 펄스들을 생성하는 주변 회로와 호환 가능하도록 설계될 때 결정될 수 있다. 일부 실시 예에서, 판독 펄스는 전극들(505 및 515)에 전기적으로 연결되는 액세스 라인들(예를 들어, 도 2를 참조하여 도시된 바와 같은 비트 라인(115-a) 및 워드 라인(110-a))의 조합을 선택함으로써 프로그래밍 펄스와 유사한 방식으로 칼코게나이드 합금(510)에 인가될 수 있다. 일부 실시 예에서, 판독 펄스는 또한 단일 극성을 가질 수도 있다. 일부 실시 예에서, 판독 펄스는 프로그래밍 펄스와 동일한 극성을 가질 수 있다. 일부 실시 예에서, 판독 펄스는 프로그래밍 펄스와 상이한 극성을 가질 수도 있다. 일부 실시 예에서, 주변 회로 설계는 프로그래밍 펄스와 판독 펄스 간에 동일한 극성이 사용될 때 비교적 단순할 수 있다.
칼코게나이드 합금(510)에 프로그래밍 펄스가 인가될 때, 제1 전극(505)과 제2 전극(515) 간의 전위차로 인해 칼코게나이드 합금(510)에 걸쳐 전기장이 확립될 수 있고 칼코게나이드 합금(510)을 통해 전류가 흐를 수 있다. 전기장의 영향하에서, 칼코게나이드 합금(510)의 이온 형태를 취할 수 있는 구성 성분(요소 또는 일부분이라고 할 수도 있음)은 제1 전극(505) 또는 제2 전극(515) 중 어느 하나쪽으로 이동할 수 있다. 일부 실시 예에서, SiSAG-계 칼코게나이드 합금에서의 셀레늄 이온들(예를 들어, 음의 순 전하를 갖는 셀레늄 원자들)은 다른 전극에 대하여 양의 전위를 나타내는 전극쪽으로 이동할 수 있다. 동시에, 칼코게나이드 합금(510)을 통해 흐르는 전류는 칼코게나이드 합금(510) 및 전극들이 보일 수 있는 저항으로 인해 칼코게나이드 합금(510)을 가열할 수 있다. 그러한 가열은 전기장하에서 칼코게나이드 합금(510)에서의 이온 이동을 돕거나 촉진할 수 있다. 일부 예에서, 단일 극성을 갖는 프로그래밍 펄스는 시작 조성 프로파일을 특징으로 하는 자기-선택 메모리 셀의 시작 상태(예를 들어, 설정 상태)에 기초할 수 있다. 일부 예에서, 자기-선택 메모리 셀은 동작들 사이에서 재설정 또는 소거될 수 있다(예를 들어, 재설정 펄스를 사용하여). 그러한 예들에서, 프로그래밍 펄스는 자기-선택 메모리 셀의 재설정 상태에 기초할 수 있다.
결과적으로, 칼코게나이드 합금(510)(예를 들어, SiSAG-계 칼코게나이드 합금) 내의 구성 성분(예를 들어, 셀레늄)의 공간 분포의 불균일한 비대칭 프로파일은 칼코게나이드 합금(510)에 프로그래밍 펄스를 인가하는 것에 응답하여 발달될 수 있다. 뿐만 아니라, 도 4를 참조하여 도시된 바와 같이, 다양한 형상의 프로그래밍 펄스는 전기장의 크기 및 가열 강도를 변경함으로써 구성 성분의 공간 분포들의 다양한 프로파일을 생성할 수 있다. 그러한 불균일한 비대칭 공간 분포는 칼코게나이드 합금(510)의 조성의 국부 변화들을 초래할 수 있다. 일부 실시 예에서, 칼코게나이드 합금(510)의 그러한 국부 변화들은 칼코게나이드 합금(510)의 저항의 국부 변화들을 초래할 수 있다.
또한 도 5에는 도해들(501-a, 501-b, 501-c 및 501-d)로 나타내어지는 칼코게나이드 합금(510)의 네 개의 상이한 상태가 도시되어 있다. 예를 들어, 칼코게나이드 합금(510-a)의 불균일한 음영은 프로그래밍 펄스를 인가하는 것에 응답하여 확립되는 칼코게나이드 합금(510)의 구성 성분(예를 들어, SiSAG-계 합금의 셀레늄)의 불균일한 공간 분포를 나타낼 수 있다. 다시 말해, 보다 어두운 음영 영역은 보다 밝은 음영 영역과 비교할 때 구성 성분(예를 들어, SiSAG-계 합금에서의 셀레늄)의 보다 높은 농도를 갖는 칼코게나이드 합금(510)의 일부분을 나타낼 수 있다. 이에 대응하여, 농도 프로파일들(520-a, 520-b, 520-c 및 520-d)은 제1 전극(505)과 제2 전극(515) 간 거리의 함수로서 칼코게나이드 합금(510)의 구성 성분(예를 들어, 셀레늄)의 불균일한 공간 분포들을 나타낼 수 있다. 농도 프로파일들은 도 5에 도시된 바와 같이 선형 또는 비선형일 수 있다. 인가되는 프로그래밍 펄스의 극성에 따라 음영들 및 프로파일들이 반전될 수 있음(예를 들어, 도해(501-c)와 비교할 때 도해(501-a) 또는 프로파일(520-d)와 비교할 때 프로파일(520-b))이 이해되어야 한다. 또한, 도 4를 참조하여 설명된 바와 같은 상이한 형상들을 갖는 프로그래밍 펄스들을 인가함으로써 추가 농도 프로파일들(도 5에 도시되지 않음)이 얻어질 수 있음이 이해되어야 한다. 추가 농도 프로파일들은 도 5에 도시된 농도 프로파일들보다 중간 레벨의 농도 구배 또는 보다 급격한 농도 프로파일을 가질 수 있다. 이와 같이, 본 개시는 네 개의 상이한 농도 프로파일을 갖는 도 5에 도시된 예시적인 예들로 제한되지 않는다.
각 도해(501-a, 501-b, 501-c 또는 501-d)는 칼코게나이드 합금(510)에 인가되는 특정 프로그래밍 펄스와 연관될 수 있다. 예를 들어, 도해(501-a)는 전압 진폭(V1)을 갖는 펄스(410)가 인가된 후 셀레늄 농도의 프로파일 면에서 칼코게나이드 합금(510)의 상태를 나타낼 수 있다. 또한, 도해(501-d)는 전압 진폭(V2)을 갖는 펄스(410)가 인가된 후 셀레늄 농도의 프로파일 면에서 칼코게나이드 합금(510)의 상태를 나타낼 수 있다. 도해들(501-b 또는 501-c)는 V1과 V2 사이 전압 진폭을 갖는 다른 펄스(410) 이후 셀레늄 농도의 프로파일들의 면에서 칼코게나이드 합금(510)의 상태를 나타낼 수 있다. 프로그래밍 펄스의 다른 형태들,예를 들어 도 4에 도시된 바와 같은 펄스(420) 또는 펄스(440)가 칼코게나이드 합금(510)의 구성 성분(예를 들어, 셀레늄)의 특정 불균일한 농도 프로파일 또는 특정 국부 조성 변화들, 또는 칼코게나이드 합금(510) 내 특정 국부 저항률 변화들(이는 결과적으로 자기-선택 메모리 셀의 특정 임계 전압을 생성할 수 있음)을 타겟으로 하기 위해 전체 전압(또는 전류) 진폭들의 변화들과 조합하여 사용될 수 있다.
칼코게나이드 합금(510)의 구성 성분(예를 들어, 셀레늄)의 특정 불균일한 비대칭 농도 프로파일은 판독 펄스가 인가될 때 칼코게나이드 합금(510)을 포함하는 자기-선택 메모리 디바이스의 특정 임계 전압에 대응할 수 있다. 상술된 바와 같이, 비정질 칼코게나이드 합금을 포함하는 메모리 셀(예를 들어, 자기-선택 메모리 셀)은 그와 연관된 임계 전압을 가질 수 있다―즉, 인가된 판독 전압이 임계 전압을 초과한 후 감지할 수 있을 정도의 전류량이 흐를 수 있다. 그에 따라, 인가된 판독 전압이 자기-선택 메모리 셀의 임계 전압 미만인 경우에는, 감지할 수 없는 전류량이 흐를 수 있다. 일부 실시 예에서, 전류 흐름 또는 이의 부족은 선택된 자기-선택 메모리 셀에 저장된 정보를 판독하기 위해 도 1을 참조하여 설명된 바와 같은 감지 구성요소(125)에 의해 감지될 수 있다.
임계 거동은 특정 구성 성분(예를 들어, 셀레늄)의 국부 농도, 또는 국부 조성물, 또는 칼코게나이드 합금(510)의 국부 저항에 따를 수 있다. 일부 실시 예에서, 자기-선택 메모리 디바이스의 특정 임계 전압은 제1 전극(505) 또는 제2 전극(515)의 또는 그 부근의 칼코게나이드 합금(510)의 구성 성분의 농도에 기초하여 결정될 수 있다. 그에 따라, 칼코게나이드 합금(510)의 구성 성분(예를 들어, 셀레늄)의 농도 프로파일들의 면에서 도해들(501-a, 501-b, 501-c 및 501-d)로 나타내어지는 칼코게나이드 합금(510)의 네 개의 상이한 상태가 자기-선택 메모리 디바이스의 네 개의 특정 임계 전압(예를 들어, VTH1, VTH2, VTH3 및 VTH4)을 나타내며, 그로 인해 셀당 2 비트를 저장하는 다중 레벨 셀 구성을 나타낼 수 있다. 도해(501-a, 501-b, 501-c 또는 501-d)로 나타내어지는 칼코게나이드 합금(510)의 각각의 상태들은 00, 01, 10 및 11의 네 개의 상이한 논리 상태 중 하나를 나타낼 수 있다. 일부 실시 예에서, 자기-선택 메모리 디바이스의 임계 전압은 칼코게나이드 합금(510)과 전극들 간의 인터페이스에 또는 그 부근에 확립된 칼코게나이드 합금(510)의 구성 성분의 국부 농도에 비례할 수 있다. 예로서, 칼코게나이드 합금(510)과 제2 전극(515) 간의 인터페이스에 확립된 칼코게나이드 합금(510)의 구성 성분(예를 들어, 셀레늄)의 더 높은 농도의 결과로서 VTH4가 VTH1보다 클 수 있다.
메모리 제어기가 자기-선택 메모리 셀의 특정 임계 전압을 얻기 위한 프로그래밍 펄스의 형상을 결정할 때, 메모리 제어기는 자기-선택 메모리 셀의 현재 상태 및 자기-선택 메모리 셀의 요구되는 임계 전압에 기초하여 프로그래밍 펄스의 형상을 결정할 수 있다. 예를 들어, V1을 갖는 직사각형 펄스(410)는 자기-선택 메모리 셀이 현재 VTH3의 임계 전압을 나타내는 경우 자기-선택 메모리 셀이 VTH4를 생성하기에 충분할 수 있다. 그러나, 자기-선택 메모리 셀이 현재 VTH1의 임계 전압을 나타내는 경우 동일한 자기-선택 메모리 셀이 VTH4를 생성하기 위해서는 V2를 갖는 직사각형 펄스(410)가 사용될 수 있다. 대안적으로, 자기-선택 메모리 셀의 논리 상태가 논리 상태 00(예를 들어, VTH1에서 논리 상태 11(예를 들어, VTH4)로 또는 논리 상태 10(예를 들어, VTH3)에서 논리 상태 11(예를 들어, VTH4)로 변화하는 상이한 경우들에 대해 상이한 형상들의 펄스(440)가 결정될 수 있다.
도 6은 본 개시의 다양한 실시 예에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 임계 전압 대 프로그래밍 전류(VTH-IPROG) 플롯(600)의 일례를 도시한다. 자기-선택 메모리 디바이스는 도 5를 참조하여 도시된 바와 같이 제1 전극(505) 및 제2 전극(515)을 포함하는 또는 도 2를 참조하여 도시된 바와 같이 제1 전극(215-a) 및 제2 전극(225-a)을 포함하는 합성 스택의 일부분일 수 있는 칼코게나이드 합금(510)을 포함할 수 있다. VTH-IPROG 플롯(600)에서, 자기-선택 메모리 디바이스의 임계 전압들은 수평축(즉, x-축)에서의 프로그래밍 펄스와 연관된 전류의 함수로서 수직축(즉, y-축)에 나타내어진다. 도 6에서는, 도해들(501-a, 501-b, 501-c 및 501-d) 뿐만 아니라 임계 전압 분포들(300)로 나타내어지는 칼코게나이드 합금(510)의 네 개의 상이한 상태가 병치되어 있다. VTH-IPROG 플롯(600)은 00, 01, 10 또는 11 중 하나의 논리 상태들에 각각 대응하는 네 개의 구별 가능한 임계 전압 분포로 나타내어지는 바와 같이 셀당 2 비트를 저장하는 자기-선택 메모리 디바이스의 네 개의 논리 상태를 나타낼 수 있다. 특정 논리 상태의 중앙 VTH(예를 들어, 00의 논리 상태의 VTH1) 주위 변화들은 실제 프로그래밍 전류들의 변동들로 인한 임계 전압들의 변동들 및 결과적인 VTH 값들을 나타낼 수 있다.
프로그래밍 전류(IPROG)의 증가는 자기-선택 메모리 셀의 임계 전압의 증가에 대응할 수 있다. 예를 들어, 자기-선택 메모리 셀에 프로그래밍 펄스(예를 들어, 칼코게나이드 합금(510)을 통해 흐르는 전류(I1)를 유발하는 프로그래밍 펄스)가 인가될 때, 자기-선택 메모리 셀은 VTH1에 대응하는 임계 전압을 나타낼 수 있다. 자기-선택 메모리 디바이스에 프로그래밍 펄스(예를 들어, 칼코게나이드 합금(510)을 통해 흐르는 전류(I3)를 유발하는 프로그래밍 펄스)가 인가될 때, 자기-선택 메모리 디바이스는 VTH3에 대응하는 임계 전압을 나타낼 수 있다. 그러한 임계 전압의 증가는 도 5를 참조하여 도시된 바와 같이, 도해들(501-a과 501-c) 간 전극들에서의 또는 그 부근에서의 구성 성분(예를 들어, SiSAG-계 칼코게나이드 합금에서의 셀레늄)의 상이한 농도 프로파일들, 그로 인해 증가된 프로그래밍 전류(IPROG)에 의해 확립되는 칼코게나이드 합금의 상이한 국부 조성들 또는 칼코게나이드 합금의 상이한 국부 저항률에 기인 가능할 수 있다.
자기-선택 메모리 셀의 임계 전압은 칼코게나이드 합금과 전극들 간의 인터페이스에 또는 그 부근에 확립된 칼코게나이드 합금(510)의 구성 성분의 국부 농도에 비례할 수 있다. 예로서, 프로그래밍 펄스에 응답하여 칼코게나이드 합금(510)과 제2 전극(515) 간의 인터페이스에 확립된 칼코게나이드 합금(510)의 구성 성분(예를 들어, 셀레늄)의 더 높은 농도의 결과로서 VTH4가 VTH1보다 클 수 있다. 칼코게나이드 합금(510)의 다른 구성 성분들(예를 들어, SiSAG-계 칼코게나이드 합금에서의 실리콘, 게르마늄, 비소, 또는 이들의 조합)은 프로그래밍 펄스하에서 상이하게 거동할 수 있고 상이한 농도 프로파일(예를 들어, 칼코게나이드 합금(510)과 제2 전극(515) 간 인터페이스에서 보다 낮은 농도를 갖는 뒤집힌 농도 프로파일)을 나타낼 수 있다.
일부 실시 예에서, 자기-선택 메모리 셀의 임계 전압을 감소시키기 위해 자기-선택 메모리 셀에 반대 극성을 갖는 프로그래밍 펄스가 인가될 수 있다. 자기-선택 메모리 셀의 임계 전압의 감소는 반대 극성을 갖는 프로그래밍 펄스에 응답하여 칼코게나이드 합금(510)의 구성 성분(예를 들어, 셀레늄)의 농도의 감소에 기인할 수 있다. 일부 실시 예에서, 보다 작은 진폭(예를 들어, 펄스(410)의 V1)을 갖는 프로그래밍 펄스는 보다 큰 진폭(예를 들어, 펄스(410)의 V2)을 갖는 프로그래밍 펄스에 응답하여 보다 큰 임계 전압을 갖도록 프로그래밍되었던 자기-선택 메모리 셀의 임계 전압을 감소시킬 수 있다.
상술된 바와 같이, 단일 극성을 갖는 프로그래밍 펄스의 형상들은 칼코게나이드 합금(510)의 구성 성분(예를 들어, 셀레늄)의 공간 분포를 변경하기 위해 칼코게나이드 합금에 걸친 전기장의 상이한 세기들, IPROG의 상이한 레벨들 및 상이한 가열 강도들을 생성하도록 변형될 수 있다. 그로 인해, 프로그래밍 펄스의 형상들은 자기-선택 메모리 셀에서 특정 임계 전압을 실현하도록 변형될 수 있다. 일부 실시 예에서, 다중 레벨 셀 프로그래밍(예를 들어, 도 6을 참조하여 설명된 네 개의 상이한 논리 상태를 갖도록 자기-선택 메모리 셀을 프로그래밍하는 것)은도 4를 참조하여 설명된 프로그래밍 펄스들(예를 들어, 펄스(410))을 사용하여 달성될 수 있다. 다중 레벨 셀 프로그래밍은 구성 성분의 실질적으로 균일한 농도 프로파일(예를 들어, 농도 프로파일(520))을 갖는 자기-선택 메모리 셀로 시작할 수 있다. 프로그래밍 펄스의 진폭들이 증가할 때(예를 들어, 펄스(410)의 V2 대 V1), 농도 프로파일은 칼코게나이드 합금(510)과 제2 전극(515) 간 인터페이스에 보다 높은 농도를 확립하는 보다 큰 농도 구배(예를 들어, 농도 프로파일(520-a 또는 520)과 비교할 때 농도 프로파일(520-b))를 발달시킬 수 있다. 인터페이스에서의 보다 높은 농도는 보다 큰 임계 전압을 실현할 수 있다. 그에 따라, 프로그래밍 펄스들의 진폭들을 점진적으로 증가시켜 인터페이스에서의 칼코게나이드 합금의 구성 성분의 농도를 점진적으로 증가시킴으로써 다중 레벨 셀 프로그래밍이 달성될 수 있다 도 6의 예는 네 개의 상이한 논리 상태를 갖고 셀당 2 비트를 저장하는 다중 레벨 셀 프로그래밍 방식을 도시하지만, 본 개시는 셀당 2 비트로 제한되지 않을 수 있다.
도 7은 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 메모리 어레이(705)의 블록도(700)를 도시한다. 메모리 어레이(705)는 전자 메모리 장치라고 할 수 있고, 여기서 설명된 바와 같은 메모리 디바이스(100)의 구성요소의 일례일 수 있다.
메모리 어레이(705)는 하나 이상의 메모리 셀(710), 메모리 제어기(715), 워드 라인(720), 기준 구성요소(730), 감지 구성요소(735), 디지트 라인(740) 및 래치(745)를 포함할 수 있다. 이러한 구성요소들은 서로 전자 통신할 수 있고 여기서 설명된 기능들 중 하나 이상을 수행할 수 있다. 일부 경우에, 메모리 셀들(710)은 자기-선택 메모리 셀들을 포함할 수 있다. 일부 경우에, 메모리 제어기(715)는 바이어싱 구성요소(750) 및 타이밍 구성요소(755)를 포함할 수 있다. 일부 경우에, 감지 구성요소(735)는 기준 구성요소(730)로서의 역할을 할 수 있다. 다른 경우들에서, 기준 구성요소(730)는 선택적일 수 있다. 또한, 도 7은 감지 구성요소(736), 래치(746) 및 기준 구성요소(731)를 배열하는 대안적인 개략적인 옵션을 도시한다(점선 박스에). 해당 기술분야의 통상의 기술자는 감지 구성요소 및 관련 구성요소들(즉, 래치 및 기준 구성요소)가 그것들의 기능적 목적을 잃지 않고 컬럼 디코더 또는 로우 디코더 중 어느 하나와 연관될 수 있음을 이해할 것이다.
메모리 제어기(715)는 도 1 및 도 2를 참조하여 설명된 워드 라인(110), 디지트 라인(115) 및 감지 구성요소(125)의 예들일 수 있는 워드 라인(720), 디지트 라인(740) 및 감지 구성요소(735)와 전자 통신할 수 있다. 메모리 어레이(705)의 구성요소들은 서로 전자 통신할 수 있고 및 도 1 내지 도 6을 참조하여 설명된 기능들의 양태들을 수행할 수 있다. 일부 경우에, 기준 구성요소(730), 감지 구성요소(735) 및 래치(745)는 메모리 제어기(715)의 구성요소들일 수 있다.
일부 실시 예에서, 디지트 라인(740)은 감지 구성요소(735) 및 자기-선택 메모리 셀(710)과 전자 통신한다. 자기-선택 메모리 셀(710)은 논리 상태(예를 들어, 제1, 제2 또는 제3 논리 상태)로 기록 가능할 수 있다. 워드 라인(720)은 메모리 제어기(715) 및 자기-선택 메모리 셀(710)과 전자 통신할 수 있다. 감지 구성요소(735)는 메모리 제어기(715), 디지트 라인(740), 래치(745) 및 기준 라인(760)과 전자 통신할 수 있다. 기준 구성요소(730)는 메모리 제어기(715) 및 기준 라인(760)과 전자 통신할 수 있다. 감지 제어 라인(765)은 감지 구성요소(735) 및 메모리 제어기(715)와 전자 통신할 수 있다. 이러한 구성요소들은 또한 다른 구성요소들, 연결부들 또는 버스들을 통해, 위에서 나열되지 않은 구성요소들에 더하여, 메모리 어레이(705)의 내부 및 외부 양자의 다른 구성요소들과 전자 통신할 수도 있다.
메모리 제어기(715)는 그러한 다양한 노드에 전압을 인가함으로써 워드 라인(720) 또는 디지트 라인(740)을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 구성요소(750)는 상술된 바와 같이 자기-선택 메모리 셀(710)을 판독 또는 기록하기 위해 자기-선택 메모리 셀(710)을 동작시키기 위한 전압을인가하도록 구성될 수 있다. 일부 경우에, 메모리 제어기(715)는 여기서 설명된 바와 같이, 로우 디코더, 컬럼 디코더 또는 양자를 포함할 수 있다. 이는 메모리 제어기(715)가 도 1을 참조하여 도시된 바와 같은 하나 이상의 메모리 셀(105)에 액세스할 수 있게 할 수 있다. 또한 바이어싱 구성요소(750)는 감지 구성요소(735)에 대한 기준 신호를 생성하기 위한 전압을 기준 구성요소(730)에 제공할 수 있다. 또한, 바이어싱 구성요소(750)는 감지 구성요소(735)의 동작을 위한 전압들을 제공할 수도 있다.
일부 실시 예에서, 메모리 제어기(715)는 타이밍 구성요소(755)를 사용하여 그것의 동작들을 수행 할 수 있다. 예를 들어, 타이밍 구성요소(755)는 여기서 논의된 판독 및 기록과 같은 메모리 기능들을 수행하기 위한 스위칭 및 전압 인가를 위한 타이밍을 포함하여 다양한 워드 라인 선택 또는 플레이트 라인 바이어싱의 타이밍을 제어할 수 있다. 일부 경우에, 타이밍 구성요소(755)는 바이어싱 구성요소(750)의 동작들을 제어할 수 있다.
기준 구성요소(730)는 감지 구성요소(735)에 대한 기준 신호를 생성하기 위한 다양한 구성요소를 포함할 수 있다. 기준 구성요소(730)는 기준 신호를 생성하도록 구성된 회로를 포함할 수 있다. 일부 경우에, 기준 구성요소(730)는 다른 자기-선택 메모리 셀들(105)을 사용하여 구현될 수 있다. 감지 구성요소(735)는 자기-선택 메모리 셀(710)로부터의(디지트 라인(740)을 통한) 신호를 기준 구성요소(730)로부터의 기준 신호와 비교할 수 있다. 논리 상태를 결정시, 그 다음 감지 구성요소는 래치(745)에 출력을 저장할 수 있으며, 여기서 그것은 메모리 어레이(705)가 일부분인 전자 디바이스의 동작들에 따라 사용될 수 있다. 감지 구성요소(735)는 래치(745) 및 자기-선택 메모리 셀(710)과 전자 통신하는 감지 증폭기를 포함할 수 있다.
메모리 제어기(715) 및/또는 그것의 다양한 하위 구성요소의 적어도 일부는 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 메모리 제어기(715) 및/또는 그것의 다양한 하위 구성요소의 적어도 일부의 기능들은 본 개시에 설명된 기능들을 수행하도록 설계된 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그램 가능 게이트 어레이(FPGA) 또는 다른 프로그램 가능 논리 디바이스, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성요소들 또는 이들의 임의의 조합에 의해 실행될 수 있다. 메모리 제어기(715) 및/또는 그것의 다양한 하위 구성요소의 적어도 일부는 기능들의 부분들이 하나 이상의 물리적 디바이스에 의해 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 일부 실시 예에서, 메모리 제어기(715) 및/또는 그것의 다양한 하위 구성요소의 적어도 일부는 본 개시의 다양한 실시 예에 따른 별도의 그리고 별개의 구성요소일 수 있다. 다른 예들에서, 메모리 제어기(715) 및/또는 그것의 다양한 하위 구성요소의 적어도 일부는 이에 제한되지는 않지만 I/O 구성요소, 송수신기, 네트워크 서버, 다른 컴퓨팅 디바이스, 본 개시에 설명된 하나 이상의 다른 구성요소 또는 본 개시의 다양한 실시 예에 따른 이들의 조합을 포함하여 하나 이상의 다른 하드웨어 구성요소와 조합될 수 있다.
메모리 제어기(715)는 자기-선택 메모리 셀의 요구되는 논리 상태(요구되는 논리 상태는 하나 이상의 데이터 비트를 나타냄)를 결정하고, 자기-선택 메모리 셀의 요구되는 논리 상태에 대응하는 자기-선택 메모리 셀의 임계 전압을 결정하고, 자기-선택 메모리 셀의 임계 전압을 얻기 위해 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하며, 프로그래밍 펄스의 형상을 결정하는 것에 기초하여 자기-선택 메모리 셀에 프로그래밍 펄스를 인가할 수 있다. 메모리 제어기(715)는 또한 칼코게나이드 합금을 포함하는 자기-선택 메모리 셀의 요구되는 임계 전압(요구되는 임계 전압은 하나 이상의 데이터 비트를 나타내는 자기-선택 메모리 셀의 논리 상태에 대응함)을 결정하고, 자기-선택 메모리 셀의 요구되는 임계 전압을 얻기 위해 자기-선택 메모리 셀을 통해 흐르는 전류를 생성하는 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하며, 프로그래밍 펄스의 형상을 결정하는 것에 기초하여 자기-선택 메모리 셀에 프로그래밍 펄스를 인가하여 전류의 방향을 따라 칼코게나이드 합금의 적어도 부분의 공간 분포(자기-선택 메모리 셀의 요구되는 임계 전압은 칼코게나이드 합금의 적어도 부분의 공간 분포에 적어도 부분적으로 기초함)를 변경할 수 있다.
도 8은 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 메모리 제어기(815)의 블록도(800)를 도시한다. 메모리 제어기(815)는 도 7 및 도 9를 참조하여 설명된 메모리 제어기(715 및 915)의 양태들의 일례일 수 있다. 메모리 제어기(815)는 바이어싱 구성요소(820), 타이밍 구성요소(825), 프로그래밍 구성요소(830) 및 판독 구성요소(840)를 포함할 수 있다. 이러한 모듈들의 각각은 직접 또는 간접적으로, 서로 통신할 수 있다(예를 들어, 하나 이상의 버스를 통해).
일부 실시 예에서, 바이어싱 구성요소(802)는 프로그래밍 펄스의 형상을 결정하는 것에 기초하여 자기-선택 메모리 셀에 프로그래밍 펄스를 인가하거나, 프로그래밍 펄스가 자기-선택 메모리 셀에 인가될 때 프로그래밍 펄스의 형상을 변화시키도록 자기-선택 메모리 셀을 통해 흐르는 전류를 변화시키거나, 칼코게나이드 합금을 통해 흐르는 전류를 생성하는 결과로서 칼코게나이드 합금을 가열하거나, 또는 칼코게나이드 합금을 가열하는 것에 기초하여 칼코게나이드 합금의 제1 측과 칼코게나이드 합금의 제2 측 간 칼코게나이드 합금의 적어도 하나의 구성 성분의 순 이동(net movement)을 개시할 수 있다.
일부 실시 예에서, 바이어싱 구성요소(820)는 단일 극성을 갖는 하나 이상의 판독 펄스를 인가하거나, 프로그래밍 펄스의 형상을 결정하는 것에 기초하여 자기-선택 메모리 셀에 프로그래밍 펄스를 인가하여 전류의 방향을 따라 칼코게나이드 합금의 적어도 부분의 공간 분포(자기-선택 메모리 셀의 요구되는 임계 전압은 칼코게나이드 합금의 적어도 부분의 공간 분포에 적어도 부분적으로 기초함)를 변경하거나, 또는 칼코게나이드 합금의 적어도 하나의 부분의 순 이동을 보조하기 위해 자기-선택 메모리 셀을 통해 흐르는 전류에 적어도 부분적으로 기초하여 칼코게나이드 합금을 가열할 수 있다.
일부 실시 예에서, 바이어싱 구성요소(820)는 프로그래밍 펄스와 동일한 극성 또는 프로그래밍 펄스와 상이한한 극성을 갖는 하나 이상의 판독 펄스를 인가할 수 있다. 일부 경우에, 자기-선택 메모리 셀에 프로그래밍 펄스를 인가하는 것은 칼코게나이드 합금을 통해 흐르는 전류를 생성하는 것 및 칼코게나이드 합금의 적어도 하나의 부분의 순 이동을 야기하도록 고정된 전압 진폭에 기초하여 칼코게나이드 합금에 걸쳐 전기장을 확립하는 것을 포함할 수 있다.
일부 실시 예에서, 타이밍 구성요소(825)는 각 지속 시간 동안 자기-선택 메모리 셀을 통해 흐르는 전류를 생성하도록 고정된 전압 진폭이 유지되는 하나 이상의 지속 시간을 결정할 수 있다.
일부 실시 예에서, 프로그래밍 구성요소(830)는 자기-선택 메모리 셀의 요구되는 논리 상태(요구되는 논리 상태는 하나 이상의 데이터 비트를 나타냄)를 결정하고, 자기-선택 메모리 셀의 요구되는 논리 상태에 대응하는 자기-선택 메모리 셀의 임계 전압을 결정하고, 자기-선택 메모리 셀의 임계 전압을 얻기 위해 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하고, 칼코게나이드 합금의 제1 측과 칼코게나이드 합금의 제2 측 간 칼코게나이드 합금의 적어도 하나의 구성 성분의 비대칭 공간 분포의 상이한 프로파일들을 생성하도록 프로그래밍 펄스의 형상을 변화시키며, 칼코게나이드 합금을 포함하는 자기-선택 메모리 셀의 요구되는 임계 전압(요구되는 임계 전압은 하나 이상의 데이터 비트를 나타내는 자기-선택 메모리 셀의 논리 상태에 대응함)을 결정할 수 있다.
일부 실시 예에서, 프로그래밍 구성요소(830)는 자기-선택 메모리 셀의 요구되는 임계 전압을 얻기 위해 자기-선택 메모리 셀을 통해 흐르는 전류를 생성하는 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하고, 제1 인터페이스 또는 제2 인터페이스 중 어느 하나에서의 칼코게나이드 합금의 적어도 하나의 부분의 농도에 기초하여 자기-선택 메모리 셀의 요구되는 임계 전압을 설정할 수 있다.
일부 실시 예에서, 판독 구성요소(840)는 하나 이상의 판독 펄스를 인가하는 것에 기초하여 자기-선택 메모리 셀의 임계 전압을 검출하고, 자기-선택 메모리 셀의 임계 전압에 기초하여 자기-선택 메모리 셀의 논리 상태를 결정하며, 자기-선택 메모리 셀의 임계 전압을 검출하는 하나 이상의 판독 펄스를 인가하는 것에 기초하여 자기-선택 메모리 셀의 논리 상태를 결정할 수 있다.
도 9는 본 개시의 실시 예들에 따른 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 디바이스(905)를 포함하는 시스템(900)의 도해를 도시한다. 디바이스(905)는 예를 들어, 도 1을 참조하여 상술된 바와 같은 메모리 디바이스(100)의 구성요소들의 일례이거나 그것들을 포함할 수 있다. 디바이스(905)는 메모리 제어기(915), 메모리 셀들(920), 기본 입력/출력 시스템(BIOS) 구성요소(925), 프로세서(930), I/O 제어기(935) 및 주변 구성요소들(940)을 포함하여 송수신 통신을 위한 구성요소들을 포함하는 양방향 음성 및 데이터 통신을 위한 구성요소들을 포함할 수 있다. 이러한 구성요소들은 하나 이상의 버스(예를 들어, 버스(910))을 통해 전자 통신할 수 있다.
메모리 셀들(920)은 여기서 설명된 바와 같이 정보를 저장할 수 있다(즉, 논리 상태의 형태로). 일부 실시 예에서, 메모리 셀들(920)은 자기-선택 메모리 셀들을 포함하는 교차점 메모리 어레이를 포함할 수 있다. 메모리 제어기(915)는 교차점 어레이와 결합될 수 있고 도 8을 참조하여 상술된 바와 같이 액세스 동작들(예를 들어, 프로그래밍 또는 판독)을 수행하도록 동작 가능할 수 있다. 일부 실시 예에서, 메모리 제어기(915)는 판독 펄스의 극성 및 판독 펄스의 극성과 상이할 수 있는 프로그래밍 펄스의 극성을 생성하는 주변 회로를 포함할 수 있다. 일부 실시 예에서, 교차점 메모리 어레이는 각각 칼코게나이드 합금을 포함하는 자기-선택 메모리 셀의 둘 이상의 데크를 포함하며, 칼코게나이드의 제1측은 제1 전극과 인터페이싱하고 칼코게나이드의 제2측은 제2 전극과 인터페이싱한다.
BIOS 구성요소(925)는 펌웨어로서 동작되는 BIOS를 포함하는 소프트웨어 구성요소이며, 이는 다양한 하드웨어 구성요소를 초기화 및 실행할 수 있다. 또한 BIOS 구성요소(925)는 프로세서와 다양한 다른 구성요소, 예를 들어, 주변 구성요소, 입력/출력 제어 구성요소 등 간 데이터 흐름을 관리할 수 있다. BIOS 구성요소(925)는 판독 전용 메모리(ROM), 플래시 메모리 또는 임의의 다른 비휘발성 메모리에 저장되는 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(930)는 지능형 하드웨어 디바이스(예를 들어, 범용 프로세서, DSP, 중앙 처리 유닛(CPU), 마이크로 제어기, ASIC, FPGA, 프로그램 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 구성요소, 이산 하드웨어 구성요소 또는 이들의 임의의 조합)을 포함할 수 있다. 일부 경우에, 프로세서(930)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 다른 경우들에서, 메모리 제어기는 프로세서(930)로 통합될 수 있다. 프로세서(930)는 다양한 기능(예를 들어, 자기-선택 메모리 디바이스 액세스 기술들을 지원하는 기능들 또는 작업들)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능한 명령들을 실행하도록 구성될 수 있다.
I/O 제어기(935)는 디바이스(905)의 입력 및 출력 신호들을 관리할 수 있다. 또한 I/O 제어기(935)는 디바이스(905)로 통합되지 않은 주변 기기들을 관리할 수 있다. 일부 경우에, I/O 제어기(935)은 외부 주변 기기에 대한 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우에, I/O 제어기(935)는 iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX® 또는 다른 알려져 있는 운영 체제와 같은 운영 체제를 이용할 수 있다. 다른 경우들에서, I/O 제어기(935)는 모뎀, 키보드, 마우스, 터치 스크린 또는 유사한 디바이스를 나타내거나 이와 상호 작용할 수 있다. 일부 경우에, I/O 제어기(935)는 프로세서의 부분으로서 구현될 수 있다. 일부 경우에, 사용자는 I/O 제어기(935)를 통해 또는 I/O 제어기(935)에 의해 제어되는 하드웨어 구성요소들을 통해 디바이스(905)와 상호 작용할 수 있다.
주변 구성요소들(940)은 임의의 입력 또는 출력 디바이스, 또는 그러한 디바이스들을 위한 인터페이스를 포함할 수 있다. 예들은 디스크 제어기들, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB (universal serial bus) 제어기, 직렬 또는 병렬 포트, 또는 PCI(peripheral component interconnect) 또는 AGP(accelerated graphics port) 슬롯들과 같은 주변 카드 슬롯들을 포함할 수 있다.
입력 디바이스(945)은 디바이스(905) 또는 그것의 구성요소들에 입력을 제공하는 디바이스(905) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 다른 디바이스들과의 또는 그것들 간의 인터페이스를 포함할 수 있다. 일부 경우에, 입력(945)은 I/O 제어기(935)에 의해 관리될 수 있고, 주변 구성요소(940)를 통해 디바이스(905)와 상호 작용할 수 있다.
또한 출력 디바이스(950)은 디바이스(905) 또는 그것의 구성요소들 중 임의의 구성요소로부터 출력을 수신하도록 구성된 디바이스(905) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(950)의 예들은 디스플레이, 오디오 스피커들, 인쇄 디바이스, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우에, 출력(950)은 주변 구성요소(들)(940)를 통해 디바이스(905)와 인터페이싱하는 주변 요소일 수 있다. 일부 경우에, 출력(950)은 I/O 제어기(935)에 의해 관리될 수 있다.
디바이스(905)의 구성요소들은 그것들의 기능들을 수행하도록 설계된 회로를 포함할 수 있다. 이는 여기서 설명된 기능들을 수행하도록 구성된 다양한 회로 요소, 예를 들어, 전도성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들 또는 다른 활성 또는 비활성 요소들을 포함할 수 있다. 디바이스(905)는 컴퓨터, 서버, 랩탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대 전화, 웨어러블 전자 디바이스, 개인용 전자 디바이스 또는 그 밖에 유사한 것일 수 있다. 또는 디바이스(905)는 그러한 디바이스의 일 부분 또는 양태일 수 있다.
도 10은 본 개시의 다양한 실시 예에 따른 자기-선택 메모리 디바이스 액세스 방법(1000)을 도시하는 흐름도를 도시한다. 방법(1000)의 동작들은 여기서 설명된 바와 같은 메모리 디바이스(100) 또는 그것의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작들은 도 1 및 도 7 내지 도 9를 참조하여 설명된 바와 같은 메모리 제어기에 의해 수행될 수 있다. 일부 실시 예에서, 메모리 디바이스(100)는 디바이스의 기능적 요소들을 제어하여 후술될 기능들을 수행하기 위한 코드들의 집합을 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스(100)는 전용 하드웨어를 사용하여 후술될 기능들의 양태들을 수행할 수 있다.
블록(1005)에서, 메모리 디바이스(100)는 자기-선택 메모리 셀의 요구되는 논리 상태(요구되는 논리 상태는 하나 이상의 데이터 비트를 나타냄)를 결정할 수 있다. 블록(1005)의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(1005)의 동작들의 양태들은 도 7 내지 도 9를 참조하여 설명된 프로그래밍 구성요소에 의해 수행될 수 있다.
블록(1010)에서, 메모리 디바이스(100)는 자기-선택 메모리 셀의 요구되는 논리 상태에 대응하는 자기-선택 메모리 셀의 임계 전압을 결정할 수 있다. 블록(1010)의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(1010)의 동작들의 양태들은 도 7 내지 도 9를 참조하여 설명된 프로그래밍 구성요소에 의해 수행될 수 있다.
블록(1015)에서, 메모리 디바이스(100)는 자기-선택 메모리 셀의 임계 전압을 얻기 위해 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정할 수 있다. 블록(1015)의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(1015)의 동작들의 양태들은 도 7 내지 도 9를 참조하여 설명된 프로그래밍 구성요소에 의해 수행될 수 있다.
블록(1020)에서, 메모리 디바이스(100)는 상기 프로그래밍 펄스의 상기 형상을 결정하는 것에 적어도 부분적으로 기초하여 상기 자기-선택 메모리 셀에 상기 프로그래밍 펄스를 인가할 수 있다. 블록(1020)의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(1020)의 동작들의 양태들은 도 7 내지 도 9를 참조하여 설명된 바이어싱 구성요소에 의해 수행될 수 있다.
일부 경우에, 방법(1000)은 또한 자기-선택 메모리 셀의 요구되는 논리 상태(요구되는 논리 상태는 하나 이상의 데이터 비트를 나타냄)를 결정하는 단계를 포함할 수 있다. 일부 경우에, 하나 이상의 판독 펄스의 극성은 프로그래밍 펄스의 극성과 상이하다. 일부 경우에, 방법(1000)은 또한 자기-선택 메모리 셀의 임계 전압을 얻기 위해 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하는 단계를 포함할 수 있다. 일부 경우에, 방법(1000)은 또한 프로그래밍 펄스의 형상을 결정하는 것에 적어도 부분적으로 기초하여 자기-선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계를 포함할 수 있다. 일부 경우에, 프로그래밍 펄스의 형상을 결정하는 단계는: 고정된 전압 진폭이 유지되는 하나 이상의 지속 시간을 결정하는 단계를 포함한다. 일부 경우에, 방법(1000)은 또한 프로그래밍 펄스가 자기-선택 메모리 셀에 인가될 때 프로그래밍 펄스의 형상을 변화시키도록 자기-선택 메모리 셀을 통해 흐르는 전류를 변화시키는 단계를 포함할 수 있다.
일부 경우에, 방법(1000)은 또한 프로그래밍 펄스의 형상을 자기-선택 메모리 셀의 상이한 임계 전압들을 생성하도록 변화시키는 단계를 포함할 수 있다. 일부 경우에, 프로그래밍 펄스의 형상의 변화들은 제2 전압 레벨 또는 제2 전류 레벨이 제1 전압 레벨 또는 제1 전류 레벨이 확립하는 자기-선택 메모리 셀의 임계 전압보다 큰 임계 전압을 확립한다는 것에 적어도 부분적으로 기초하여 제1 전압 레벨보다 큰 제2 전압 레벨 또는 제1 전류 레벨보다 큰 제2 전류 레벨을 포함한다. 일부 경우에, 자기-선택 메모리 셀은 칼코게나이드 합금을 포함하되, 칼코게나이드의 제1측은 제1 전극과 인터페이싱하고 칼코게나이드의 제2측은 제2 전극과 인터페이싱한다. 일부 경우에, 자기-선택 메모리 셀의 임계 전압은 칼코게나이드 합금의 제1 측 또는 칼코게나이드 합금의 제2 측의 칼코게나이드 합금의 국부 조성에 적어도 부분적으로 기초하여 설정된다. 일부 경우에, 칼코게나이드 합금은: 실리콘(Si), 셀레늄(Se), 비소(As) 또는 게르마늄(Ge) 중 적어도 하나를 포함한다. 일부 경우에, 자기-선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계는: 칼코게나이드 합금의 제1 측과 칼코게나이드 합금의 제2 측 간 칼코게나이드 합금의 적어도 하나의 구성 성분의 비대칭 공간 분포를 생성하는 단계를 포함한다. 일부 경우에, 방법(1000)은 또한 자기-선택 메모리 셀의 요구되는 논리 상태에 대응하는 자기-선택 메모리 셀의 임계 전압을 결정하는 단계를 포함할 수 있다.
일부 경우에, 방법(1000)은 또한 칼코게나이드 합금의 상1 측과 칼코게나이드 합금의 제2 측 간 칼코게나이드 합금의 적어도 하나의 구성 성분의 비대칭 공간 분포의 상이한 프로파일들을 생성하도록 프로그래밍 펄스의 형상을 변화시키는 단계를 포함할 수 있다. 일부 경우에, 자기-선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계는: 칼코게나이드 합금을 통해 흐르는 전류를 생성하는 단계를 포함한다. 일부 경우에, 방법(1000)은 또한 칼코게나이드 합금을 통해 흐르는 전류를 생성하는 것에 적어도 부분적으로 기초하여 칼코게나이드 합금을 가열하는 단계를 포함할 수 있다. 일부 경우에, 방법(1000)은 또한 칼코게나이드 합금을 가열하는 것에 적어도 부분적으로 기초하여 칼코게나이드 합금의 제1 측과 칼코게나이드 합금의 제2 측 간 칼코게나이드 합금의 적어도 하나의 구성 성분의 순 이동(net movement)을 개시하는 단계를 포함할 수 있다.
일부 경우에, 자기-선택 메모리 셀의 임계 전압은 칼코게나이드 합금의 제1 측 또는 칼코게나이드 합금의 제2 측에서의 칼코게나이드 합금의 적어도 하나의 구성 성분의 농도에 의해 설정된다. 일부 경우에, 자기-선택 메모리 셀의 임계 전압은 칼코게나이드 합금의 제1 측 또는 칼코게나이드 합금의 제2 측에서의 칼코게나이드 합금의 적어도 하나의 구성 성분의 농도에 비례한다. 일부 경우에, 자기-선택 메모리 셀은 메모리 어레이의 하나 이상의 데크를 포함하는 3차원 교차점 메모리 어레이의 부분이고 메모리 어레이의 각 데크는 메모리 어레이의 기판 또는 다른 데크 중 어느 하나의 위에 배치된다. 일부 경우에, 자기-선택 메모리 셀은 수평으로 배치되는 제2 액세스 라인들을 가로지르는 수직으로 배치되는 제1 액세스 라인들을 포함하는 3차원 메모리 어레이의 부분이다. 일부 경우에, 방법(1000)은 또한 단일 극성을 갖는 하나 이상의 판독 펄스를 인가하는 단계를 포함할 수 있다. 일부 경우에, 방법(1000)은 또한 하나 이상의 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 자기-선택 메모리 셀의 임계 전압을 검출하는 단계를 포함할 수 있다. 일부 경우에, 방법(1000)은 또한 자기-선택 메모리 셀의 임계 전압을 검출하는 단계에 적어도 부분적으로 기초하여 자기-선택 메모리 셀의 논리 상태를 결정하는 단계를 포함할 수 있다. 일부 경우에, 비대칭 공간 분포를 생성하는 칼코게나이드 합금의 적어도 하나의 구성 성분은 셀레늄(Se)이다.
일부 실시 예에서, 자기-선택 메모리 디바이스에 액세스하기 위한 장치가 설명된다. 장치는 자기-선택 메모리 셀의 요구되는 논리 상태(요구되는 논리 상태는 하나 이상의 데이터 비트를 나타냄)를 결정하기 위한 수단, 자기-선택 메모리 셀의 요구되는 논리 상태에 대응하는 자기-선택 메모리 셀의 임계 전압을 결정하기 위한 수단, 자기-선택 메모리 셀의 임계 전압을 얻기 위해 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하기 위한 수단, 및 프로그래밍 펄스의 형상을 결정하는 것에 적어도 부분적으로 기초하여 자기-선택 메모리 셀에 프로그래밍 펄스를 인가하기 위한 수단을 포함할 수 있다.
일부 경우에, 장치는: 고정된 전압 진폭이 유지되는 하나 이상의 지속 시간을 결정하기 위한 수단을 더 포함할 수 있다. 일부 경우에, 장치는 프로그래밍 펄스가 자기-선택 메모리 셀에 인가될 때 프로그래밍 펄스의 형상을 변화시키도록 자기-선택 메모리 셀을 통해 흐르는 전류를 변화시키기 위한 수단을 더 포함할 수 있다. 일부 경우에, 장치는 칼코게나이드 합금의 제1 측과 칼코게나이드 합금의 제2 측 간 칼코게나이드 합금의 적어도 하나의 구성 성분의 비대칭 공간 분포의 상이한 프로파일들을 생성하도록 프로그래밍 펄스의 형상을 변화시키기 위한 수단을 더 포함할 수 있다. 일부 경우에, 장치는 단일 극성을 갖는 하나 이상의 판독 펄스를 인가하기 위한 수단, 하나 이상의 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 자기-선택 메모리 셀의 임계 전압을 검출하기 위한 수단, 및 자기-선택 메모리 셀의 임계 전압을 검출하는 것에 적어도 부분적으로 기초하여 자기-선택 메모리 셀의 논리 상태를 결정하기 위한 수단을 더 포함할 수 있다. 일부 예에서, 프로그래밍 펄스의 형상의 변화는 자기-선택 메모리 셀의 상이한 임계 전압들을 생성할 수 있다. 일부 예에서, 하나 이상의 판독 펄스의 극성은 프로그래밍 펄스의 극성과 상이하다. 일부 예에서, 프로그래밍 펄스의 형상의 변화들은 제2 전압 레벨 또는 제2 전류 레벨이 제1 전압 레벨 또는 제1 전류 레벨이 확립하는 자기-선택 메모리 셀의 임계 전압보다 큰 임계 전압을 확립한다는 것에 적어도 부분적으로 기초하여 제1 전압 레벨보다 큰 제2 전압 레벨 또는 제1 전류 레벨보다 큰 제2 전류 레벨을 포함한다. 일부 예에서, 자기-선택 메모리 셀은 칼코게나이드 합금을 포함하되, 칼코게나이드의 제1 측은 제1 전극과 인터페이싱하고 칼코게나이드의 제2 측은 제2 전극과 인터페이싱한다.
일부 경우에, 장치는 자기-선택 메모리 셀의 임계 전압을 칼코게나이드 합금의 제1 측 또는 칼코게나이드 합금의 제2 측의 칼코게나이드 합금의 국부 조성에 적어도 부분적으로 기초하여 설정하기 위한 수단을 더 포함할 수 있다. 일부 예에서, 칼코게나이드 합금은: 실리콘(Si), 셀레늄(Se), 비소(As) 또는 게르마늄(Ge) 중 적어도 하나를 포함한다. 일부 경우에, 장치는 칼코게나이드 합금의 제1 측과 칼코게나이드 합금의 제2 측 간 칼코게나이드 합금의 적어도 하나의 구성 성분의 비대칭 공간 분포를 생성하기 위한 수단을 더 포함할 수 있다. 일부 예에서, 비대칭 공간 분포를 생성하는 칼코게나이드 합금의 적어도 하나의 구성 성분은 셀레늄(Se)이다.
일부 경우에, 장치는 칼코게나이드 합금을 통해 흐르는 전류를 생성하고, 상기 칼코게나이드 합금을 통해 흐르는 전류를 생성하는 것에 적어도 부분적으로 기초하여 칼코게나이드 합금을 가열하며, 상기 칼코게나이드 합금을 가열하는 것에 적어도 부분적으로 기초하여 칼코게나이드 합금의 제1 측과 칼코게나이드 합금의 제2 측 간 칼코게나이드 합금의 적어도 하나의 구성 성분의 순 이동(net movement)을 개시하기 위한 수단을 더 포함할 수 있다. 일부 예에서, 자기-선택 메모리 셀의 임계 전압은 칼코게나이드 합금의 제1 측 또는 칼코게나이드 합금의 제2 측에서의 칼코게나이드 합금의 적어도 하나의 구성 성분의 농도에 의해 설정된다. 일부 예에서, 자기-선택 메모리 셀의 임계 전압은 칼코게나이드 합금의 제1 측 또는 칼코게나이드 합금의 제2 측에서의 칼코게나이드 합금의 적어도 하나의 구성 성분의 국부 농도에 비례한다.
일부 예에서, 자기-선택 메모리 셀은 메모리 어레이의 하나 이상의 데크를 포함하는 3차원 교차점 메모리 어레이의 부분이고 메모리 어레이의 각 데크는 메모리 어레이의 다른 데크 또는 기판 중 어느 하나의 위에 배치된다. 일부 예에서, 자기-선택 메모리 셀은 수평으로 배치되는 제2 액세스 라인들을 가로지르는 수직으로 배치되는 제1 액세스 라인들을 포함하는 3차원 메모리 어레이의 부분이다.
도 11은 본 개시의 다양한 실시 예에 따른 자기-선택 메모리 디바이스 액세스 방법(1100)을 도시하는 흐름도를 도시한다. 방법(1100)의 동작들은 여기서 설명된 바와 같은 메모리 디바이스(100) 또는 그것의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작들은 도 1 및 도 7 내지 도 9를 참조하여 설명된 바와 같은 메모리 제어기에 의해 수행될 수 있다. 일부 실시 예에서, 메모리 디바이스(100)는 디바이스의 기능적 요소들을 제어하여 후술될 기능들을 수행하기 위한 코드들의 집합을 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스(100)는 전용 하드웨어를 사용하여 후술될 기능들의 양태들을 수행할 수 있다.
블록(1105)에서, 메모리 디바이스(100)는 또한 칼코게나이드 합금을 포함하는 자기-선택 메모리 셀의 요구되는 임계 전압(요구되는 임계 전압은 하나 이상의 데이터 비트를 나타내는 자기-선택 메모리 셀의 논리 상태에 대응함)을 결정할 수 있다. 블록(1105)의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(1115)의 동작들의 양태들은 도 7 내지 도 9를 참조하여 설명된 프로그래밍 구성요소에 의해 수행될 수 있다.
블록(1110)에서, 메모리 디바이스(100)는 자기-선택 메모리 셀의 요구되는 임계 전압을 얻기 위해 자기-선택 메모리 셀을 통해 흐르는 전류를 생성하는 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정할 수 있다. 블록(1110)의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(1110)의 동작들의 양태들은 도 7 내지 도 9를 참조하여 설명된 프로그래밍 구성요소에 의해 수행될 수 있다.
블록(1115)에서, 메모리 디바이스(100)는 프로그래밍 펄스의 형상에 적어도 부분적으로 기초하여 자기-선택 메모리 셀에 프로그래밍 펄스를 인가함으로써 전류의 방향을 따라 칼코게나이드 합금의 적어도 부분의 공간 분포를 변경할 수 있되, 자기-선택 메모리 셀의 요구되는 임계 전압은 칼코게나이드 합금의 적어도 부분의 공간 분포에 적어도 부분적으로 기초한다. 블록(1105)의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(1115)의 동작들의 양태들은 도 7 내지 도 9를 참조하여 설명된 바이어싱 구성요소에 의해 수행될 수 있다.
일부 경우에, 방법(1100)은 또한 칼코게나이드 합금을 포함하는 자기-선택 메모리 셀의 요구되는 임계 전압(하나 이상의 데이터 비트를 나타내는 자기-선택 메모리 셀의 논리 상태에 대응함)을 결정하는 단계를 포함할 수 있다. 일부 경우에, 방법(1100)은 또한 자기-선택 메모리 셀의 요구되는 임계 전압을 얻기 위해 자기-선택 메모리 셀을 통해 흐르는 전류를 생성하는 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하는 단계를 포함할 수 있다. 일부 경우에, 방법(1100)은 또한 프로그래밍 펄스의 형상을 결정하는 것에 기초하여 자기-선택 메모리 셀에 프로그래밍 펄스를 인가하여 전류의 방향을 따라 칼코게나이드 합금의 적어도 부분의 공간 분포(자기-선택 메모리 셀의 요구되는 임계 전압은 칼코게나이드 합금의 적어도 부분의 공간 분포에 적어도 부분적으로 기초함)를 변경하는 단계를 포함할 수 있다.
일부 경우에, 프로그래밍 펄스의 형상을 결정하는 단계는: 각 지속 시간 동안 자기-선택 메모리 셀을 통해 흐르는 전류를 생성하도록 고정된 전압 진폭이 유지되는 하나 이상의 지속 시간을 결정하는 단계를 포함한다. 일부 경우에, 자기-선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계는: 칼코게나이드 합금의 적어도 하나의 부분의 순 이동을 야기하도록 고정된 전압 진폭에 적어도 부분적으로 기초하여 칼코게나이드 합금에 걸쳐 전기장을 확립하는 단계를 포함한다. 일부 경우에, 방법(1100)은 또한 칼코게나이드 합금의 적어도 하나의 부분의 순 이동을 보조하기 위해 상기 자기-선택 메모리 셀을 통해 흐르는 전류에 적어도 부분적으로 기초하여 칼코게나이드 합금을 가열시키는 단계를 포함할 수 있다. 일부 경우에, 방법(1100)은 제1 인터페이스 또는 제2 인터페이스 중 어느 하나에서의 칼코게나이드 합금의 적어도 하나의 부분의 농도에 적어도 부분적으로 기초하여 자기-선택 메모리 셀의 요구되는 임계 전압을 설정하는 단계를 포함할 수 있다. 일부 경우에, 방법(1100)은 또한 프로그래밍 펄스와 동일한 극성을 갖는 하나 이상의 판독 펄스를 인가하는 단계를 포함할 수 있다. 일부 경우에, 방법(1100)은 또한 자기-선택 메모리 셀의 임계 전압을 검출하는 하나 이상의 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 자기-선택 메모리 셀의 논리 상태를 결정하는 단계를 포함할 수 있다.
일부 실시 예에서, 자기-선택 메모리 디바이스에 액세스하기 위한 장치가 설명된다. 장치는 칼코게나이드 합금을 포함하는 자기-선택 메모리 셀의 요구되는 임계 전압(요구되는 임계 전압은 하나 이상의 데이터 비트를 나타내는 자기-선택 메모리 셀의 논리 상태에 대응함)을 결정하기 위한 수단, 자기-선택 메모리 셀의 요구되는 임계 전압을 얻기 위해 자기-선택 메모리 셀을 통해 흐르는 전류를 생성하는 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하기 위한 수단, 및 프로그래밍 펄스의 형상을 결정하는 것에 기초하여 자기-선택 메모리 셀에 프로그래밍 펄스를 인가하여 전류의 방향을 따라 칼코게나이드 합금의 적어도 부분의 공간 분포(자기-선택 메모리 셀의 요구되는 임계 전압은 칼코게나이드 합금의 적어도 부분의 공간 분포에 적어도 부분적으로 기초함)를 변경하기 위한 수단을 포함할 수 있다.
일부 경우에, 장치는 제1 인터페이스 또는 제2 인터페이스 중 어느 하나에서의 칼코게나이드 합금의 적어도 하나의 부분의 농도에 적어도 부분적으로 기초하여 자기-선택 메모리 셀의 요구되는 임계 전압을 설정하기 위한 수단을 더 포함할 수 있으며 자기-선택 메모리 셀은 칼코게나이드 합금의 제1 측과 접촉하는 제1 전극 간의 제1 인터페이스 및 칼코게나이드 합금의 제2 측과 접촉하는 제2 전극 간의 제2 인터페이스를 포함한다. 일부 경우에, 장치는 프로그래밍 펄스와 동일한 극성을 갖는 하나 이상의 판독 펄스를 인가하기 위한 수단, 및 자기-선택 메모리 셀의 임계 전압을 검출하는 하나 이상의 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 자기-선택 메모리 셀의 논리 상태를 결정하기 위한 수단을 더 포함할 수 있다.
일부 경우에, 장치는 각 지속 시간 동안 자기-선택 메모리 셀을 통해 흐르는 전류를 생성하도록 고정된 전압 진폭이 유지되는 하나 이상의 지속 시간을 결정하기 위한 수단을 더 포함할 수 있다. 일부 예에서, 장치는 칼코게나이드 합금의 적어도 하나의 부분의 순 이동을 야기하도록 고정된 전압 진폭에 적어도 부분적으로 기초하여 칼코게나이드 합금에 걸쳐 전기장을 확립하고, 상기 칼코게나이드 합금의 적어도 하나의 부분의 순 이동을 보조하기 위해 자기-선택 메모리 셀을 통해 흐르는 전류에 적어도 부분적으로 기초하여 칼코게나이드 합금을 가열시키기 위한 수단을 더 포함할 수 있다.
도 12는 본 개시의 다양한 실시 예에 따른 자기-선택 메모리 디바이스 액세스 방법(1200)을 도시하는 흐름도를 도시한다. 방법(1200)의 동작들은 여기서 설명된 바와 같은 메모리 디바이스(100) 또는 그것의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(1200)의 동작들은 도 1 및 도 7 내지 도 9를 참조하여 설명된 바와 같은 메모리 제어기에 의해 수행될 수 있다. 일부 실시 예에서, 메모리 디바이스(100)는 디바이스의 기능적 요소들을 제어하여 후술될 기능들을 수행하기 위한 코드들의 집합을 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스(100)는 전용 하드웨어를 사용하여 후술될 기능들의 양태들을 수행할 수 있다.
블록(1205)에서, 메모리 디바이스(100)는 전극과의 인터페이스를 갖는 칼코게나이드 합금을 포함하는 자기-선택 메모리 셀의 임계 전압(임계 전압은 하나 이상의 데이터 비트를 나타내는 요구되는 논리 상태에 대응함)을 결정할수 있다. 블록(1205)의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(1205)의 동작들의 양태들은 도 7 내지 도 9를 참조하여 설명된 프로그래밍 구성요소에 의해 수행될 수 있다.
블록(1210)에서, 메모리 디바이스(100)는 자기-선택 메모리 셀의 임계 전압을 결정하는 것에 적어도 부분적으로 기초하여 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정할 수 있다. 블록(1210)의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(1210)의 동작들의 양태들은 도 7 내지 도 9를 참조하여 설명된 프로그래밍 구성요소에 의해 수행될 수 있다.
블록(1215)에서, 메모리 디바이스(100)는 프로그래밍 펄스의 형상을 결정하는 것에 적어도 부분적으로 기초하여 자기-선택 메모리 셀에 프로그래밍 펄스를 인가함으로써 전극과의 인터페이스에서의 자기-선택 메모리 셀의 적어도 부분의 국부 농도를 변경할 수 있다. 블록(1215)의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(1215)의 동작들의 양태들은 도 7 내지 도 9를 참조하여 설명된 바이어싱 구성요소에 의해 수행될 수 있다.
일부 경우에, 방법(1200)은 또한 전극과의 인터페이스를 갖는 칼코게나이드 합금을 포함하는 자기-선택 메모리 셀의 임계 전압(임계 전압은 하나 이상의 데이터 비트를 나타내는 요구되는 논리 상태에 대응함)을 결정하는 단계를 포함할 수 있다. 일부 경우에, 자기-선택 메모리 셀의 임계 전압은 인터페이스에서의 칼코게나이드 합금의 국부 조성에 적어도 부분적으로 기초하여 설정된다. 일부 경우에, 자기-선택 메모리 셀의 임계 전압은 인터페이스에서의 칼코게나이드 합금의 적어도 하나의 구성 성분의 농도에 비례한다. 일부 경우에, 방법(1200)은 또한 자기-선택 메모리 셀의 임계 전압을 결정하는 것에 적어도 부분적으로 기초하여 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하는 단계를 포함할 수 있다. 일부 경우에, 방법(1200)은 또한 프로그래밍 펄스의 형상을 결정하는 것에 적어도 부분적으로 기초하여 자기-선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계를 포함할 수 있다.
일부 실시 예에서, 자기-선택 메모리 디바이스에 액세스하기 위한 장치가 설명된다. 장치는 전극과의 인터페이스를 갖는 칼코게나이드 합금을 포함하는 자기-선택 메모리 셀의 임계 전압(임계 전압은 하나 이상의 데이터 비트를 나타내는 요구되는 논리 상태에 대응함)을 결정하기 위한 수단, 자기-선택 메모리 셀의 임계 전압을 결정하는 것에 적어도 부분적으로 기초하여 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하기 위한 수단, 및 프로그래밍 펄스의 형상을 결정하는 것에 적어도 부분적으로 기초하여 자기-선택 메모리 셀에 프로그래밍 펄스를 인가함으로써 전극과의 인터페이스에서의 자기-선택 메모리 셀의 적어도 하나의 부분의 국부 농도를 변경하기 위한 수단을 포함할 수 있다.
일부 예에서, 자기-선택 메모리 셀의 임계 전압은 인터페이스에서의 칼코게나이드 합금의 국부 조성에 적어도 부분적으로 기초하여 설정된다. 일부 예에서, 자기-선택 메모리 셀의 임계 전압은 인터페이스에서의 칼코게나이드 합금의 적어도 하나의 구성 성분의 농도에 비례한다.
일부 실시 예에서, 자기-선택 메모리 디바이스에 액세스하기 위한 다른 장치가 설명된다. 장치는 자기-선택 메모리 셀을 포함하는 교차점 메모리 어레이 및 교차점 메모리 어레이와 연결되는 제어기를 포함하며, 제어기는: 상기 자기-선택 메모리 셀의 요구되는 논리 상태(요구되는 논리 상태는 하나 이상의 데이터 비트를 나타냄)를 결정하기 위한 수단, 자기-선택 메모리 셀의 요구되는 논리 상태에 대응하는 자기-선택 메모리 셀의 임계 전압을 결정하기 위한 수단, 상기 자기-선택 메모리 셀의 임계 전압을 얻기 위해 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하기 위한 수단, 및 프로그래밍 펄스의 형상을 결정하는 것에 적어도 부분적으로 기초하여 자기-선택 메모리 셀에 프로그래밍 펄스를 인가하기 위한 수단을 포함한다. 일부 예에서, 메모리 디바이스는 하나 이상의 판독 펄스의 극성 및 하나 이상의 판독 펄스의 극성과 상이한 프로그래밍 펄스의 극성을 생성하는 주변 회로를 더 포함할 수 있다.
일부 예에서, 교차점 메모리 어레이는 각각 칼코게나이드 합금을 포함하는 자기-선택 메모리 셀의 둘 이상의 데크를 포함하며, 칼코게나이드의 제1 측은 제1 전극과 인터페이싱하고 칼코게나이드의 제2 측은 제2 전극과 인터페이싱한다. 일부 예에서, 제어기는 또한 단일 극성을 갖는 하나 이상의 판독 펄스를 인가하기 위한 수단, 하나 이상의 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 자기-선택 메모리 셀의 임계 전압을 검출하기 위한 수단, 및 자기-선택 메모리 셀의 임계 전압을 검출하는 것에 적어도 부분적으로 기초하여 자기-선택 메모리 셀의 논리 상태를 결정하기 위한 수단과 작동 가능할 수 있다.
상술된 방법들은 가능한 구현 예들을 설명한 것이고, 동작들 및 단계들이 재배열되거나 그 외 다르게 수정될 수 있으며, 다른 구현 예들이 가능하다는 점에 유의해야 한다. 뿐만 아니라, 상기 방법들 중 둘 이상으로부터의 실시 예들은 조합될 수 있다.
여기에 설명된 정보 및 신호들은 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 나타내어질 수 있다. 일부 도면은 신호들을 하나의 신호로서 도시할 수 있으나; 해당 기술분야의 통상의 기술자는 신호가 신호들의 버스를 나타낼 수 있으며, 이때 버스는 다양한 비트 폭을 가질 수 있다는 것을 이해할 것이다.
여기서 사용될 때, "가상 접지"라는 용어는 대략 제로 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지는 않는 전기 회로의 노드를 지칭한다. 그에 따라, 가상 접지의 전압은 일시적으로 변동하고 정상 상태에서 대략 0V로 복귀할 수 있다. 가상 접지는 연산 증폭기들 및 저항기들로 이루어지는 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 그 외 다른 구현 예들도 또한 가능하다. "가상 접지시키는 것" 또는 "가상 접지되는"은 대략 0V에 연결됨을 의미한다.
"전자 통신" 및 "접속된"이라는 용어는 구성요소들 간 전자 흐름을 지원하는 구성요소들 간 관계를 지칭한다. 이는 구성요소들 간 직접 연결이 포함할 수도 있고 중간 구성요소들을 포함할 수도 있다. 서로 전자 통신하거나 접속되는 구성요소들은 전자들 또는 신호들을 능동적으로 교환할 수 있거나(예를 들어, 여자된 회로에서) 전자들 또는 신호들을 능동적으로 교환하지 않을 수 있지만(예를 들어, 여자되지 않은 회로에서) 회로가 여자될 시 전자들 또는 신호들을 교환하도록 구성되고 동작 가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성요소는 스위치의 상태 (즉, 개방 또는 폐쇄)에 관계없이 전자 통신하거나 접속될 수 있다.
여기서 사용될 때, "실질적으로"는 수정된 특성(예를 들어, 실질적으로 용어에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점들을 달성하기에 충분히 가까워야 함을 의미한다.
여기서 사용될 때, "전극"이라는 용어는 전기 도체를 지칭할 수 있고 일부 경우에, 메모리 셀 또는 메모리 어레이의 다른 구성요소에 대한 전기 접점으로 채용될 수 있다. 전극은 메모리 디바이스(100)의 요소들 또는 구성요소들 간에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 또는 기타 같은 종류의 것을 포함할 수 있다.
칼코게나이드 물질들은 황(S) 원소, 텔루륨(Te) 원소 또는 Se 원소 중 적어도 하나를 포함하는 물질들 또는 합금들일 수 있다. 비정질 칼코게나이드 물질들은 S, Se, Te, Ge, As, Al, Si, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O),은(Ag), 니켈(Ni), 백금(Pt)의 합금들을 포함할 수 있다. 예시적인 칼코게나이드 물질들 및 합금들은 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd 또는 Ge-Te-Sn-P를 포함할 수 있나, 이에 제한되지는 않는다. 하이픈으로 연결된 화학 조성물 표기법은 여기서 사용될 때, 특정 화합물 또는 합금에 포함되는 원소들을 나타내고 표기된 원소들을 수반하는 모든 화학량론을 나타내는 것으로 의도된다. 예를 들어, Ge-Te은 GexTey(여기서 x 및 y는 임의의 양수일 수 있음)를 포함할 수 있다. 가변 저항 물질들의 다른 예들은 2 이상의 금속, 예를 들어 전이 금속, 알칼리 토금속 및/또는 희토류 금속을 포함하는 이원 금속 산화물 물질들 또는 혼합 원자가 산화물을 포함할 수 있다. 실시 예들은 메모리 셀들의 메모리 요소들과 연관된 특정 가변 저항 물질 또는 물질들로 제한되지는 않는다. 예를 들어, 가변 저항 물질들의 그 외 다른 예들이 메모리 요소들을 형성하는데 사용될 수 있고 다른 것들 중에서도 칼코게나이드 물질들, 거대 자기 저항 물질들 또는 폴리머 기반 물질들을 포함할 수 있다.
"분리된"이라는 용어는 전자들이 현재 흐를 수 없는 구성요소들 간 관계를 지칭한다; 구성요소들은 그것들 간에 개방 회로가 있을 경우 서로 분리된다. 예를 들어, 스위치에 의해 물리적으로 연결되는 두 개의 구성요소는 스위치가 개방될 때 서로 분리될 수 있다.
메모리 디바이스(100)를 비롯한 여기서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 몇몇 경우, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판 상 반도체 물질들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 서브 영역들의 도전성은 이에 제한되지는 않지만 인, 붕소 또는 비소를 비롯한 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단들에 의해 수행될 수 있다.
여기서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타내고 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자들은 도전체들, 예를 들어, 금속들을 통해 그 외 다른 전자 요소들에 연결될 수 있다. 소스 및 드레인은 도전성일 수 있고 과도핑된, 예를 들어, 축퇴 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형(즉, 대부분 캐리어가 전자)이면, FET는 n-형 FET로 지칭될 수 있다. 채널이 p-형(즉, 대부분 캐리어가 홀)이면, FET는 p-형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물로 캡핑될 수 있다. 채널 도전성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각, n-형 FET 또는 p-형 FET에 인가하면 채널이 도통될 수 있다. 트랜지스터는 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온" 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터의 임계 전압보다 미만의 전압이 트랜지스터 게이트에 인가될 때 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면들과 관련하여, 본 출원에 제시된 설명은 예시적인 구성들을 설명하는 것이고 구현될 수 있거나 본 청구범위의 범위 내에 있는 모든 예를 나타내지는 않는다. 여기서 사용된 "대표적인"이라는 용어는 "예, 사례 또는 예시로서의 역할을 하는"을 의미하고 "바람직한" 또는 "그 외 다른 예들에 비해 유리한"을 의미하지는 않는다. 발명을 실시하기 위한 구체적인 내용은 설명된 기술들에 대한 이해를 제공하기 위해 구체적인 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이러한 구체적인 세부 사항들 없이도 실시될 수 있다. 일부 사례에서, 주지된 구조들 및 장치들은 설명된 예들의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 구성요소들 또는 특징들은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소는 참조 라벨 다음 유사한 구성요소들을 구별하는 대시 기호 및 제2 라벨이 뒤따르는 것에 의해 구별될 수 있다. 본 명세서에서 제1 참조 라벨이 사용될 경우, 제2 참조 라벨과 무관하게 동일한 제1 참조 라벨을 갖는 유사한 구성요소들 중 임의의 구성요소에 설명이 적용 가능하다.
여기에 설명된 정보 및 신호들은 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 나타내어질 수 있다.
여기서의 개시와 관련되어 설명된 다양한 예시적인 블록 및 모듈은 본 출원에서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 그 외 다른 프로그램 가능 논리 소자, 별개의 게이트 또는 트랜지스터 논리, 별개의 하드웨어 구성요소들 또는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 통상적인 프로세서, 제어기, 마이크로 제어기 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 장치들의 조합(예를 들어, 디지털 신호 프로세서(DSP) 및 마이크로 프로세서의 조합, 다수의 마이크로 프로세서, DSP 코어와 관련되는 하나 이상의 마이크로 프로세서 또는 임의의 그 외 다른 그러한 구성)으로 구현될 수도 있다.
여기에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 지시 또는 코드로서 저장되거나 전송될 수 있다. 다른 예들 및 구현 예들이 본 개시 내용 및 첨부된 청구범위의 범위 내이다. 예를 들어, 소프트웨어의 성질에 기인하여, 상술한 기능들은 프로세서, 하드웨어, 펌웨어, 배선 또는 이들의 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 피처들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 비롯하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구범위를 비롯하여 본 출원에서 사용될 때, 항목들의 리스트에 사용되는 "또는"(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구로 끝나는 항목들의 리스트)은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 여기서 사용될 때, "~에 기초하여"라는 구는 조건들의 폐집합을 언급하는 것으로 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 설명되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 양자에 기초할 수 있다. 다시 말해, 여기서 사용될 때, "~에 기초하여"라는 구는 "~에 적어도 부분적으로 기초하여"라는 구와 동일한 방식으로 간주되어야 한다.
컴퓨터 판독 가능 매체는 컴퓨터 프로그램을 한 장소에서 다른 장소로 전달하는 것을 가능하게 하는 임의의 매체를 비롯하여 비일시적 컴퓨터 저장 매체 및 통신 매체 양자를 포함한다. 비일시적 저장 매체는 범용 또는 전용 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 그리고 제한 없이, 비일시적 컴퓨터 판독 가능 매체는 지시들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단을 수송 또는 저장하는 데 사용될 수 있고 범용 또는 전용 컴퓨터 또는 범용 또는 전용 프로세서에 의해 액세스될 수 있는 RAM, ROM, 전기적 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 그 외 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 그 외 다른 자기 저장 장치들 또는 임의의 그 외 다른 비일시적인 매체를 포함할 수 있다. 또한, 임의의 연결은 적절하게 컴퓨터 판독 가능 매체로 칭해진다. 예를 들어, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선(DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들을 사용하여 웹 사이트, 서버 또는 그 외 다른 원격 소스에서 소프트웨어가 전송된다면, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선 (DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 디스크(disk) 및 디스크(disc)는 여기서 사용될 때, CD, 레이저 디스크, 광 디스크, 디지털 다기능 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며 이때 디스크들(disks)은 일반적으로 데이터를 자기적으로 재생하는 한편 디스크들(discs)은 데이터를 레이저로 광학적으로 재생한다. 상기의 조합들 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
여기서의 설명은 해당 기술분야의 통상의 기술자가 본 발명을 제조 또는 사용할 수 있게 하기 위해 제공된다. 해당 기술분야의 통상의 기술자는 본 개시에 대한 다양한 변형을 쉽게 이해할 수 있을 것이고, 여기에 정의된 일반적인 원리들은 본 개시의 범위에서 벗어나지 않고 그 외 다른 변형 예들에 적용될 수 있다. 따라서, 본 개시는 본 출원에서 설명된 예들 및 설계들로 제한되지 않고, 여기에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따른다.

Claims (36)

  1. 방법으로서,
    자기-선택 메모리 셀의 요구되는 논리 상태를 결정하는 단계로서, 상기 요구되는 논리 상태는 하나 이상의 데이터 비트를 나타내는, 상기 논리 상태를 결정하는 단계 - 상기 자기-선택 메모리 셀은 칼코게나이드 합금을 포함하되, 상기 칼코게나이드 합금의 제1측은 제1 전극과 인터페이싱하고 상기 칼코게나이드 합금의 제2측은 제2 전극과 인터페이싱함 - ;
    상기 자기-선택 메모리 셀의 상기 요구되는 논리 상태에 대응하는 상기 자기-선택 메모리 셀의 임계 전압을 결정하는 단계 - 상기 자기-선택 메모리 셀의 상기 임계 전압은 상기 칼코게나이드 합금의 상기 제1 측 또는 상기 칼코게나이드 합금의 상기 제2 측의 상기 칼코게나이드 합금의 국부 조성에 적어도 부분적으로 기초하여 설정됨 - ;
    상기 자기-선택 메모리 셀의 상기 임계 전압을 얻기 위해 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하는 단계; 및
    상기 프로그래밍 펄스의 상기 형상을 결정하는 단계에 적어도 부분적으로 기초하여 상기 자기-선택 메모리 셀에 상기 프로그래밍 펄스를 인가하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서, 상기 프로그래밍 펄스의 상기 형상을 결정하는 단계는:
    고정된 전압 진폭이 유지되는 하나 이상의 지속 시간을 결정하는 단계를 포함하는, 방법.
  3. 청구항 1에 있어서,
    상기 프로그래밍 펄스가 상기 자기-선택 메모리 셀에 인가될 때 상기 프로그래밍 펄스의 상기 형상을 변화시키도록 상기 자기-선택 메모리 셀을 통해 흐르는 전류를 변화시키는 단계를 더 포함하는, 방법.
  4. 청구항 1에 있어서, 상기 프로그래밍 펄스의 상기 형상의 변화는 상기 자기-선택 메모리 셀의 상이한 임계 전압들을 생성하는, 방법.
  5. 청구항 4에 있어서, 상기 프로그래밍 펄스의 상기 형상의 상기 변화는, 제2 전압 레벨 또는 제2 전류 레벨이 제1 전압 레벨 또는 제1 전류 레벨이 확립하는 상기 자기-선택 메모리 셀의 임계 전압보다 큰 임계 전압을 확립한다는 것에 적어도 부분적으로 기초하여 상기 제1 전압 레벨보다 큰 제2 전압 레벨 또는 상기 제1 전류 레벨보다 큰 제2 전류 레벨을 포함하는, 방법.
  6. 삭제
  7. 삭제
  8. 청구항 1에 있어서, 상기 칼코게나이드 합금은 실리콘(Si), 셀레늄(Se), 비소(As) 또는 게르마늄(Ge) 중 적어도 하나를 포함하는, 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 청구항 1에 있어서, 상기 자기-선택 메모리 셀에 상기 프로그래밍 펄스를 인가하는 단계는:
    상기 칼코게나이드 합금을 통해 흐르는 전류를 생성하는 단계;
    상기 칼코게나이드 합금을 통해 흐르는 상기 전류를 생성하는 것에 적어도 부분적으로 기초하여 상기 칼코게나이드 합금을 가열하는 단계; 및
    상기 칼코게나이드 합금을 가열하는 단계에 적어도 부분적으로 기초하여 상기 칼코게나이드 합금의 상기 제1 측과 상기 칼코게나이드 합금의 상기 제2 측 간 상기 칼코게나이드 합금의 적어도 하나의 구성 성분의 순 이동(net movement)을 개시하는 단계를 포함하는, 방법.
  13. 청구항 12에 있어서, 상기 자기-선택 메모리 셀의 상기 임계 전압은 상기 칼코게나이드 합금의 상기 제1 측 또는 상기 칼코게나이드 합금의 상기 제2 측에서의 상기 칼코게나이드 합금의 상기 적어도 하나의 구성 성분의 농도에 의해 설정되는, 방법.
  14. 청구항 12에 있어서, 상기 자기-선택 메모리 셀의 상기 임계 전압은 상기 칼코게나이드 합금의 상기 제1 측 또는 상기 칼코게나이드 합금의 상기 제2 측에서의 상기 칼코게나이드 합금의 상기 적어도 하나의 구성 성분의 국부 농도에 비례하는, 방법.
  15. 청구항 1에 있어서, 상기 자기-선택 메모리 셀은 메모리 어레이의 하나 이상의 데크를 포함하는 3차원 교차점 메모리 어레이의 부분이고 메모리 어레이의 각 데크는 메모리 어레이의 다른 데크 또는 기판 중 어느 하나의 위에 배치되는, 방법.
  16. 청구항 1에 있어서, 상기 자기-선택 메모리 셀은 수평으로 배치되는 제2 액세스 라인들을 가로지르는 수직으로 배치되는 제1 액세스 라인들을 포함하는 3차원 메모리 어레이의 부분인, 방법.
  17. 청구항 1에 있어서,
    단일 극성을 갖는 하나 이상의 판독 펄스를 인가하는 단계;
    상기 하나 이상의 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 상기 자기-선택 메모리 셀의 상기 임계 전압을 검출하는 단계; 및
    상기 자기-선택 메모리 셀의 상기 임계 전압을 검출하는 단계에 적어도 부분적으로 기초하여 상기 자기-선택 메모리 셀의 상기 요구되는 논리 상태를 결정하는 단계를 더 포함하는, 방법.
  18. 청구항 17에 있어서, 상기 하나 이상의 판독 펄스의 상기 극성과 상기 프로그래밍 펄스의 상기 극성이 상이한, 방법.
  19. 방법으로서,
    칼코게나이드 합금을 포함하는 자기-선택 메모리 셀의 요구되는 임계 전압을 결정하는 단계로서, 상기 요구되는 임계 전압은 하나 이상의 데이터 비트를 나타내는 상기 자기-선택 메모리 셀의 논리 상태에 대응하는, 상기 임계 전압을 결정하는 단계;
    상기 자기-선택 메모리 셀의 상기 요구되는 임계 전압을 얻기 위해 상기 자기-선택 메모리 셀을 통해 흐르는 전류를 생성하는 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하는 단계; 및
    상기 프로그래밍 펄스의 상기 형상을 결정하는 단계에 적어도 부분적으로 기초하여 상기 자기-선택 메모리 셀에 상기 프로그래밍 펄스를 인가함으로써 상기 전류의 방향을 따라 상기 칼코게나이드 합금의 적어도 하나의 부분의 공간 분포를 변경하는 단계로서, 상기 자기-선택 메모리 셀의 상기 요구되는 임계 전압은 상기 칼코게나이드 합금의 상기 적어도 하나의 부분의 상기 공간 분포에 적어도 부분적으로 기초하는, 상기 적어도 하나의 부분의 공간 분포를 변경하는 단계를 포함하는, 방법.
  20. 청구항 19에 있어서, 상기 프로그래밍 펄스의 상기 형상을 결정하는 단계는:
    각 지속 시간 동안 상기 자기-선택 메모리 셀을 통해 흐르는 상기 전류를 생성하도록 고정된 전압 진폭이 유지되는 하나 이상의 지속 시간을 결정하는 단계를 포함하는, 방법.
  21. 청구항 19에 있어서, 상기 자기-선택 메모리 셀에 상기 프로그래밍 펄스를 인가하는 것은:
    상기 칼코게나이드 합금의 상기 적어도 하나의 부분의 순 이동을 야기하도록 고정된 전압 진폭에 적어도 부분적으로 기초하여 상기 칼코게나이드 합금에 걸쳐 전기장을 확립하는 것; 및
    상기 칼코게나이드 합금의 상기 적어도 하나의 부분의 상기 순 이동을 보조하기 위해 상기 자기-선택 메모리 셀을 통해 흐르는 전류에 적어도 부분적으로 기초하여 상기 칼코게나이드 합금을 가열시키는 것을 포함하는, 방법.
  22. 청구항 19에 있어서, 상기 자기-선택 메모리 셀은 상기 칼코게나이드 합금의 제1 측과 접촉하는 제1 전극 간의 제1 인터페이스 및 상기 칼코게나이드 합금의 제2 측과 접촉하는 제2 전극 간의 제2 인터페이스를 포함하며, 상기 방법은:
    상기 제1 인터페이스 또는 상기 제2 인터페이스 중 어느 하나에서의 상기 칼코게나이드 합금의 상기 적어도 하나의 부분의 농도에 적어도 부분적으로 기초하여 상기 자기-선택 메모리 셀의 상기 요구되는 임계 전압을 설정하는 단계를 더 포함하는, 방법.
  23. 청구항 19에 있어서,
    상기 프로그래밍 펄스와 동일한 극성을 갖는 하나 이상의 판독 펄스를 인가하는 단계; 및
    상기 자기-선택 메모리 셀의 임계 전압을 검출하는 상기 하나 이상의 판독 펄스를 인가하는 단계에 적어도 부분적으로 기초하여 상기 자기-선택 메모리 셀의 상기 논리 상태를 결정하는 단계를 더 포함하는, 방법.
  24. 방법으로서,
    전극과의 인터페이스를 갖는 칼코게나이드 합금을 포함하는 자기-선택 메모리 셀의 임계 전압을 결정하는 단계로서, 상기 임계 전압은 하나 이상의 데이터 비트를 나타내는 요구되는 논리 상태에 대응하는, 상기 임계 전압을 결정하는 단계;
    상기 자기-선택 메모리 셀의 상기 임계 전압을 결정하는 단계에 적어도 부분적으로 기초하여 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하는 단계; 및
    상기 프로그래밍 펄스의 상기 형상을 결정하는 단계에 적어도 부분적으로 기초하여 상기 자기-선택 메모리 셀에 상기 프로그래밍 펄스를 인가함으로써 상기 전극과의 상기 인터페이스에서의 상기 자기-선택 메모리 셀의 적어도 하나의 부분의 국부 농도를 변경하는 단계를 포함하는, 방법.
  25. 청구항 24에 있어서, 상기 자기-선택 메모리 셀의 상기 임계 전압은 상기 인터페이스에서의 상기 칼코게나이드 합금의 국부 조성에 적어도 부분적으로 기초하여 설정되는, 방법.
  26. 청구항 24에 있어서, 상기 자기-선택 메모리 셀의 상기 임계 전압은 상기 인터페이스에서의 상기 칼코게나이드 합금의 적어도 하나의 구성 성분의 농도에 비례하는, 방법.
  27. 메모리 디바이스로서,
    자기-선택 메모리 셀을 포함하는 교차점 메모리 어레이;
    상기 교차점 메모리 어레이와 연결되는 제어기를 포함하며, 상기 제어기는:
    상기 자기-선택 메모리 셀의 요구되는 논리 상태를 결정하도록 - 상기 요구되는 논리 상태는 하나 이상의 데이터 비트를 나타내며, 상기 자기-선택 메모리 셀은 칼코게나이드 합금을 포함하되, 상기 칼코게나이드 합금의 제1측은 제1 전극과 인터페이싱하고 상기 칼코게나이드 합금의 제2측은 제2 전극과 인터페이싱함 - ;
    상기 자기-선택 메모리 셀의 상기 요구되는 논리 상태에 대응하는 상기 자기-선택 메모리 셀의 임계 전압을 결정하도록 - 상기 자기-선택 메모리 셀의 상기 임계 전압은 상기 칼코게나이드 합금의 상기 제1 측 또는 상기 칼코게나이드 합금의 상기 제2 측의 상기 칼코게나이드 합금의 국부 조성에 적어도 부분적으로 기초하여 설정됨 -;
    상기 자기-선택 메모리 셀의 상기 임계 전압을 얻기 위해 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하도록; 그리고
    상기 프로그래밍 펄스의 상기 형상을 결정하는 것에 적어도 부분적으로 기초하여 상기 자기-선택 메모리 셀에 상기 프로그래밍 펄스를 인가하도록 동작 가능한, 메모리 디바이스.
  28. 삭제
  29. 청구항 27에 있어서, 상기 제어기는 또한:
    단일 극성을 갖는 하나 이상의 판독 펄스를 인가하도록;
    상기 하나 이상의 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 상기 자기-선택 메모리 셀의 상기 임계 전압을 검출하도록; 그리고
    상기 자기-선택 메모리 셀의 상기 임계 전압을 검출하는 것에 적어도 부분적으로 기초하여 상기 자기-선택 메모리 셀의 상기 요구되는 논리 상태를 결정하도록 동작 가능한, 메모리 디바이스.
  30. 청구항 29에 있어서, 상기 메모리 디바이스는:
    상기 하나 이상의 판독 펄스의 상기 극성 및 상기 하나 이상의 판독 펄스의 상기 극성과 상이한 상기 프로그래밍 펄스의 상기 극성을 생성하는 주변 회로를 더 포함하는, 메모리 디바이스.
  31. 방법으로서,
    자기-선택 메모리 셀의 요구되는 논리 상태를 결정하는 단계로서, 상기 요구되는 논리 상태는 하나 이상의 데이터 비트를 나타내는, 상기 논리 상태를 결정하는 단계 - 상기 자기-선택 메모리 셀은 칼코게나이드 합금을 포함하되, 상기 칼코게나이드 합금의 제1측은 제1 전극과 인터페이싱하고 상기 칼코게나이드 합금의 제2측은 제2 전극과 인터페이싱함 -;
    상기 자기-선택 메모리 셀의 상기 요구되는 논리 상태에 대응하는 상기 자기-선택 메모리 셀의 임계 전압을 결정하는 단계;
    상기 자기-선택 메모리 셀의 상기 임계 전압을 얻기 위해 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하는 단계; 및
    상기 프로그래밍 펄스의 상기 형상을 결정하는 단계에 적어도 부분적으로 기초하여 상기 자기-선택 메모리 셀에 상기 프로그래밍 펄스를 인가하는 단계 - 상기 자기-선택 메모리 셀에 상기 프로그래밍 펄스를 인가하는 단계는 상기 칼코게나이드 합금의 상기 제1 측과 상기 칼코게나이드 합금의 상기 제2 측 간 상기 칼코게나이드 합금의 적어도 하나의 구성 성분의 비대칭 공간 분포를 생성하는 단계를 포함함 -;
    를 포함하는, 방법.
  32. 청구항 31에 있어서, 상기 비대칭 공간 분포를 생성하는 상기 칼코게나이드 합금의 상기 적어도 하나의 구성 성분은 셀레늄(Se)인, 방법.
  33. 청구항 31에 있어서,
    상기 칼코게나이드 합금의 상기 제1 측과 상기 칼코게나이드 합금의 상기 제2 측 간 상기 칼코게나이드 합금의 상기 적어도 하나의 구성 성분의 상기 비대칭 공간 분포의 상이한 프로파일들을 생성하도록 상기 프로그래밍 펄스의 상기 형상을 변화시키는 단계를 더 포함하는, 방법.
  34. 청구항 31에 있어서, 상기 프로그래밍 펄스의 상기 형상을 결정하는 단계는:
    고정된 전압 진폭이 유지되는 하나 이상의 지속 시간을 결정하는 단계를 포함하는, 방법.
  35. 청구항 31에 있어서,
    상기 프로그래밍 펄스가 상기 자기-선택 메모리 셀에 인가될 때 상기 프로그래밍 펄스의 상기 형상을 변화시키도록 상기 자기-선택 메모리 셀을 통해 흐르는 전류 레벨을 변화시키는 단계를 더 포함하는, 방법.
  36. 청구항 31에 있어서, 상기 프로그래밍 펄스의 상기 형상의 변화는 상기 자기-선택 메모리 셀의 상이한 임계 전압들을 생성하는, 방법.
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