JP4535439B2 - 半導体集積回路装置 - Google Patents
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Description
103 電極1
154 プラグ電極
110,142,143 結晶相
111,141 アモルファス相
121 1回”0”書込後のアモルファス相の長さ
131 Ge2Sb2Te5
132 Ge1.8Sb1.8Te5.4
133 Ge2.2Sb2.2Te4.6
144 多数回”0”書込後のアモルファス相の長さ
151 メモリセル
152 選択トランジスタ
153 情報記憶部
154 プラグ電極
155 上部電極
161,171,202,251,253 第1のパルス
162,172,203,252,254 第2のパルス
184 ワード線
185 ソース線
186,197 ビット線
192 ヒーター層
193 接着層
194 電極2
195 電極1
196 プラグ
198 拡散層
201 第1の電流パルス
202 第2の電流パルス
203 第3の電流パルス
Claims (14)
- 複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ビット線に流れる第1のパルス電流と前記第1のパルス電流の逆方向に流れる第2のパルス電流により情報を書き込み、前記情報記憶部が、第1の電極層と、加熱により抵抗値が変化する相変化材料層と、第2の電極層からなることを特徴とする半導体記憶装置。
- 前記第1のパルス電流のパルス幅が前記第2のパルス電流のパルス幅と異なることを特徴とする請求項1に記載された半導体記憶装置。
- 前記第1のパルス電流のパルス幅が前記第2のパルス電流のパルス幅より長いことを特徴とする請求項2に記載された半導体記憶装置。
- 前記第1のパルス電流の振幅が前記第2のパルス電流の振幅と異なることを特徴とする請求項1に記載された半導体記憶装置。
- 前記第1のパルス電流の振幅が前記第2のパルス電流の振幅より大きいことを特徴とする請求項4に記載された半導体記憶装置。
- 前記選択素子がMIS型トランジスタからなることを特徴とする請求項1に記載された半導体記憶装置。
- 前記選択素子がバイポーラ型トランジスタからなることを特徴とする請求項1に記載された半導体記憶装置。
- 前記選択素子が接合からなることを特徴とする請求項1に記載された半導体記憶装置。
- 前記相変化材料層が少なくともTeを含有する材料であることを特徴とする請求項1に記載された半導体記憶装置。
- 複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ビット線に流れる50〜1000マイクロアンペアの比較的大きな振幅で5〜100ナノ秒の比較的短いパルス幅を持つ第1のパルス電流と、前記第1のパルス電流に連続する20〜400マイクロアンペアの比較的小さな振幅で50〜1000ナノ秒のパルス幅の前記第1のパルス電流と逆方向の第2のパルス電流により情報を書き込み、前記情報記憶部が、第1の電極層と、加熱により抵抗値が変化する相変化材料層と、第2の電極層からなることを特徴とする半導体記憶装置。
- 複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と前記情報記憶部に隣接した界面層と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ワード線と直交する方向に流れる第1のパルス電流と前記第1のパルス電流の逆方向に流れる第2のパルス電流により情報を書き込み、前記界面層の組成が、シリコンもしくはカーボンであり、前記情報記憶部が、第1の電極層と、加熱により抵抗値が変化する相変化材料層と、第2の電極層からなることを特徴とする半導体記憶装置。
- 複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ビット線に流れる第1のパルス電流と前記第1のパルス電流より振幅の小さな第2のパルス電流とさらに第3のパルス電流により情報を書き込み、前記第1、前記第2、前記第3のパルス電流のいずれかが異なる方向に流れ、前記情報記憶部が、第1の電極層と、加熱により抵抗値が変化する相変化材料層と、第2の電極層からなることを特徴とする半導体記憶装置。
- 複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ビット線に流れる第1のパルス電流と前記第1のパルス電流の逆方向に流れる2つ以上のパルス電流により情報を書き込み、前記情報記憶部が、第1の電極層と、加熱により抵抗値が変化する相変化材料層と、第2の電極層からなることを特徴とする半導体記憶装置。
- 複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ビット線に流れる第1のパルス電流と前記第1のパルス電流の逆方向に流れる第2のパルス電流により情報を書き込み、前記情報記憶部が、第1の電極層と、加熱により抵抗値が変化する相変化材料層と、第2の電極層からなることを特徴とする半導体記憶装置を混載したマイコン。
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