JP4966311B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP4966311B2 JP4966311B2 JP2008535200A JP2008535200A JP4966311B2 JP 4966311 B2 JP4966311 B2 JP 4966311B2 JP 2008535200 A JP2008535200 A JP 2008535200A JP 2008535200 A JP2008535200 A JP 2008535200A JP 4966311 B2 JP4966311 B2 JP 4966311B2
- Authority
- JP
- Japan
- Prior art keywords
- phase change
- change element
- semiconductor integrated
- integrated circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 72
- 230000015654 memory Effects 0.000 claims description 165
- 230000008859 change Effects 0.000 claims description 103
- 238000001816 cooling Methods 0.000 claims description 8
- 230000000630 rising effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 29
- 150000004770 chalcogenides Chemical class 0.000 description 28
- 238000003860 storage Methods 0.000 description 27
- 239000010410 layer Substances 0.000 description 21
- 238000004519 manufacturing process Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 101100078997 Arabidopsis thaliana MWL1 gene Proteins 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 101100180053 Danio rerio isl2b gene Proteins 0.000 description 3
- 101100126319 Oncorhynchus tshawytscha isl3 gene Proteins 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 2
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052714 tellurium Inorganic materials 0.000 description 2
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 2
- 101001053263 Homo sapiens Insulin gene enhancer protein ISL-1 Proteins 0.000 description 1
- 101001053270 Homo sapiens Insulin gene enhancer protein ISL-2 Proteins 0.000 description 1
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 1
- 102100024392 Insulin gene enhancer protein ISL-1 Human genes 0.000 description 1
- 102100024390 Insulin gene enhancer protein ISL-2 Human genes 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 229910001215 Te alloy Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000005295 random walk Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
Description
前述したように、非選択メモリセルのディスターブが生じる原因は、ビット線の電圧が変化するときに、同じビット線に接続され、ワード線が異なるメモリセルに電流が流れることである。この解決策として、本実施の形態1では、ビット線の電圧変化の速度を低下させることで、相変化素子に含まれる容量成分の充放電の時間を長くする。これによって、ピーク電流を低減されることができるため、熱拡散により非選択メモリセルの発熱が減り、ディスターブの影響を小さくできる。
本実施の形態2では、実施の形態1で説明した立ち上がり/立ち下がり時間を長くする機能を実現する回路構成の一例について説明する。図8は、本発明の実施の形態2による半導体集積回路装置において、その構成の一例を示す回路図である。図8に示す半導体集積回路装置は、メモリアレイ部ARYと、X系アドレスデコーダX−DECと、Y系アドレスデコーダY−DECと、読み出し・書き込み回路RWCにより構成される。メモリアレイ部ARYは、複数のワード線WL0〜WLnと、複数のビット線BL0〜BLmと、各ワード線と各ビット線の交点にそれぞれ設けられた複数のメモリセルMC00〜MCnmから構成される。なお、実際には、これに加えて例えば複数のビット線BL0〜BLmと対になる形で複数のソース線SL0〜SLmが含まれる場合もあるが、ここでは省略してソース線SLをグラウンドGNDとしている。
本実施の形態3では、実施の形態1で説明した立ち上がり/立ち下がり時間を長くする機能を実現する、実施の形態2とは異なる回路構成の一例について説明する。図10は、本発明の実施の形態3による半導体集積回路装置において、その構成の一例を示す回路図である。図10に示す半導体集積回路装置は、メモリアレイ部ARYaと、X系アドレスデコーダX−DECaと、Y系アドレスデコーダY−DECaと、読み出し・書き込み回路RWCaにより構成される。
本実施の形態4では、実施の形態1で説明した立ち上がり/立ち下がり時間を長くする機能を実現する、実施の形態2,3とは異なる回路構成の一例について説明する。図12は、本発明の実施の形態4による半導体集積回路装置において、その構成の一例を示す回路図である。図12に示す半導体集積回路装置は、メモリアレイ部ARYbと、X系アドレスデコーダX−DECbと、Y系アドレスデコーダY−DECbと、読み出し・書き込み回路RWCbにより構成される。図12の構成例は、実施の形態3で述べた図10の構成例を変形したものであり、以下、図10の構成例と異なる箇所に着目して説明を行う。
本実施の形態5の半導体集積回路装置は、非選択メモリセルに対するディスターブを、メモリセルの構成によって防止するものである。図14は、本発明の実施の形態5による半導体集積回路装置において、それに含まれるメモリセルの構成例を示す回路図である。図14のメモリセルMCは、選択素子SWと記憶素子(相変化素子)Rに加えてダイオードDを備えている。選択素子SWは、例えばNMOSトランジスタであり、ゲートがワード線WLに接続され、ソースがソース線SLに接続され、ドレインが相変化素子Rの一端に接続される。相変化素子Rの他端は、ダイオードDのカソードに接続され、ダイオードDのアノードは、ビット線BLに接続される。
本実施の形態6の半導体集積回路装置は、実施の形態5と同様に、非選択メモリセルに対するディスターブを、メモリセルの構成によって防止するものである。図15は、本発明の実施の形態6による半導体集積回路装置において、それに含まれるメモリセルの構成例を示す回路図である。図15のメモリセルMCは、2つの選択素子SWa,SWbと、その間に接続された記憶素子(相変化素子)Rとを備えている。選択素子SWa,SWbは、例えばNMOSトランジスタである。SWaは、ゲートがワード線WLに接続され、ドレインがビット線BLに接続され、ソースが相変化素子Rの一端に接続される。SWbは、ゲートがワード線WLに接続され、ドレインが相変化素子Rの他端に接続され、ソースがソース線SLに接続される。
Claims (14)
- 複数のワード線と、
前記複数のワード線と交差する方向に延在する複数のビット線と、
前記複数のワード線と前記複数のビット線の交点にそれぞれ配置された複数のメモリセルとを含み、
前記複数のメモリセルのそれぞれは、
前記複数のビット線のいずれかに一端が接続され、高抵抗状態または低抵抗状態に書き込まれることで情報を記憶する相変化素子と、
前記相変化素子の他端に一端が接続され、前記複数のワード線のいずれかによってオン/オフが制御される第1トランジスタとを備え、
前記相変化素子を高抵抗状態に書き込む際、前記複数のビット線の立ち上がり時間は、前記複数のワード線の立ち上がり時間よりも長い、又は、前記複数のビット線の立ち下がり時間は、前記複数のワード線の立ち下がり時間より長いことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、更に、
前記相変化素子を低抵抗状態に書き込む際、前記複数のビット線の立ち上がり時間は、前記複数のワード線の立ち上がり時間よりも長い、又は、前記複数のビット線の立ち下がり時間は、前記複数のワード線の立ち下がり時間より長いことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記複数のビット線は、アドレスデコーダからの選択信号によってオン/オフが制御される第2トランジスタを介して書き込み回路に接続され、
前記書き込み回路は、前記相変化素子を高抵抗状態に書き込む際、前記書き込み回路内に設けられた容量素子を用いて、前記複数のビット線の立ち上がり時間/立ち下がり時間を長くすることを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記複数のビット線は、アドレスデコーダからの選択信号によってオン/オフが制御される第2トランジスタを介して書き込み回路に接続され、
前記書き込み回路は、前記相変化素子を高抵抗状態に書き込む際の駆動能力が低く設計されることによって、前記複数のビット線の立ち上がり時間/立ち下がり時間を長くすることを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記相変化素子を高抵抗状態に書き込む際、前記相変化素子に対応するワード線の立ち下がりを用いて前記相変化素子を急冷させることを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記相変化素子の前記第1トランジスタ側の接続部には、前記相変化素子に対して効率的に熱を伝達するための容量性の界面層が形成されていることを特徴とする半導体集積回路装置。 - 請求項4記載の半導体集積回路装置において、
前記書き込み回路は、前記相変化素子を高抵抗状態に書き込む際、前記相変化素子に対応するビット線に向けて第3トランジスタを介して電圧信号または電流信号を出力し、
前記第3トランジスタは、前記第2トランジスタよりも駆動能力が小さいことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記複数のビット線は、アドレスデコーダからの選択信号によってオン/オフが制御される第2トランジスタを介して書き込み回路に接続され、
前記書き込み回路は、前記相変化素子を高抵抗状態に書き込む際と低抵抗状態に書き込む際とで同一の回路を用いて同一レベルの電圧値を出力し、
前記複数のワード線は、前記相変化素子を高抵抗状態に書き込む際に第1レベルの電圧値を出力し、前記相変化素子を低抵抗状態に書き込む際に第2レベルの電圧値を出力するワード線駆動回路によって駆動されることを特徴とする半導体集積回路装置。 - 請求項8記載の半導体集積回路装置において、
前記書き込み回路は、前記相変化素子を高抵抗状態に書き込む際と低抵抗状態に書き込む際とで第4トランジスタを介して同一レベルの電圧値を出力し、
前記第4トランジスタは、前記第2トランジスタよりも駆動能力が小さいことを特徴とする半導体集積回路装置。 - 請求項8記載の半導体集積回路装置において、
前記相変化素子を高抵抗状態に書き込む際、前記相変化素子に対応するワード線の立ち下がりを用いて前記相変化素子を急冷させることを特徴とする半導体集積回路装置。 - 請求項8記載の半導体集積回路装置において、
前記相変化素子の前記第1トランジスタ側の接続部には、前記相変化素子に対して効率的に熱を伝達するための容量性の界面層が形成されていることを特徴とする半導体集積回路装置。 - 複数のワード線と、
前記複数のワード線と交差する方向に延在する複数のビット線と、
前記複数のワード線と前記複数のビット線の交点にそれぞれ配置された複数のメモリセルとを含み、
前記複数のメモリセルのそれぞれは、
前記複数のビット線のいずれかに一端が接続され、高抵抗状態または低抵抗状態に書き込まれることで情報を記憶する相変化素子と、
前記相変化素子の他端に一端が接続され、前記複数のワード線のいずれかによってオン/オフが制御される第1トランジスタとを備え、
前記複数のビット線は、アドレスデコーダからの選択信号によってオン/オフが制御される第2トランジスタを介して書き込み回路に接続され、
前記書き込み回路は、前記相変化素子を高抵抗状態に書き込む際、前記相変化素子に対応するビット線に向けて第3トランジスタを介して電圧信号または電流信号を出力し、
前記第3トランジスタの駆動能力は、前記第2トランジスタの駆動能力に比べて小さく、
前記書き込み回路は、前記相変化素子を低抵抗状態に書き込む際、前記相変化素子に対応するビット線に向けて第5トランジスタを介して電圧信号または電流信号を出力し、
前記第5トランジスタの駆動能力は、前記第2トランジスタの駆動能力に比べて小さく、
前記相変化素子を高抵抗状態または低抵抗状態に書き込む際、前記複数のビット線の立ち上がり時間は、前記複数のワード線の立ち上がり時間よりも長い、又は、前記複数のビット線の立ち下がり時間は、前記複数のワード線の立ち下がり時間より長いことを特徴とする半導体集積回路装置。 - 請求項12記載の半導体集積回路装置において、
前記相変化素子を高抵抗状態に書き込む際、前記相変化素子に対応するワード線の立ち下がりを用いて前記相変化素子を急冷させることを特徴とする半導体集積回路装置。 - 請求項12記載の半導体集積回路装置において、
前記相変化素子の前記第1トランジスタ側の接続部には、前記相変化素子に対して効率的に熱を伝達するための容量性の界面層が形成されていることを特徴とする半導体集積回路装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2006/318481 WO2008035392A1 (fr) | 2006-09-19 | 2006-09-19 | Dispositif de circuit intégré à semi-conducteur |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011240973A Division JP2012064303A (ja) | 2011-11-02 | 2011-11-02 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2008035392A1 JPWO2008035392A1 (ja) | 2010-01-28 |
JP4966311B2 true JP4966311B2 (ja) | 2012-07-04 |
Family
ID=39200226
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008535200A Expired - Fee Related JP4966311B2 (ja) | 2006-09-19 | 2006-09-19 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP4966311B2 (ja) |
WO (1) | WO2008035392A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5205662B2 (ja) * | 2008-04-01 | 2013-06-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
WO2010041325A1 (ja) | 2008-10-09 | 2010-04-15 | 株式会社 東芝 | クロスポイント型抵抗変化メモリ |
WO2011004448A1 (ja) * | 2009-07-06 | 2011-01-13 | 株式会社日立製作所 | 半導体記憶装置およびその製造方法 |
JP5562890B2 (ja) * | 2011-03-30 | 2014-07-30 | 株式会社東芝 | 抵抗変化メモリ |
KR101891153B1 (ko) | 2012-02-14 | 2018-08-23 | 삼성전자주식회사 | 저항성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템 |
CN102543170B (zh) * | 2012-02-17 | 2014-10-29 | 北京时代全芯科技有限公司 | 一种实现相变存储器低功耗的方法 |
JP2020155166A (ja) * | 2019-03-19 | 2020-09-24 | 株式会社東芝 | 抵抗変化型メモリ及びその駆動方法 |
JP2020155192A (ja) | 2019-03-22 | 2020-09-24 | キオクシア株式会社 | メモリデバイス |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004171625A (ja) * | 2002-11-18 | 2004-06-17 | Renesas Technology Corp | 不揮発性記憶装置 |
JP4540352B2 (ja) * | 2003-09-12 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 記憶装置 |
JP4646636B2 (ja) * | 2004-02-20 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN1954428B (zh) * | 2004-05-14 | 2010-09-29 | 株式会社瑞萨科技 | 半导体存储器件 |
JP2006244561A (ja) * | 2005-03-01 | 2006-09-14 | Renesas Technology Corp | 半導体装置 |
-
2006
- 2006-09-19 JP JP2008535200A patent/JP4966311B2/ja not_active Expired - Fee Related
- 2006-09-19 WO PCT/JP2006/318481 patent/WO2008035392A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
JPWO2008035392A1 (ja) | 2010-01-28 |
WO2008035392A1 (fr) | 2008-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4901763B2 (ja) | 半導体装置 | |
JP4995834B2 (ja) | 半導体記憶装置 | |
TWI431761B (zh) | 半導體積體電路裝置 | |
JP4567963B2 (ja) | 半導体集積回路装置 | |
JP5396011B2 (ja) | 相変化メモリ装置 | |
JP4966311B2 (ja) | 半導体集積回路装置 | |
US7502252B2 (en) | Nonvolatile semiconductor memory device and phase change memory device | |
US7227776B2 (en) | Phase change random access memory (PRAM) device | |
JP4191211B2 (ja) | 不揮発性メモリ及びその制御方法 | |
US7382647B1 (en) | Rectifying element for a crosspoint based memory array architecture | |
US7796426B2 (en) | Semiconductor device | |
JP2005150243A (ja) | 相転移メモリ | |
JPWO2007141865A1 (ja) | 半導体装置及びその製造方法 | |
CN111816238A (zh) | 阻变存储器件 | |
US20070279975A1 (en) | Refreshing a phase change memory | |
JP4668668B2 (ja) | 半導体装置 | |
JP2012064303A (ja) | 半導体集積回路装置 | |
JP5308497B2 (ja) | 半導体装置 | |
JP2013137851A (ja) | 半導体記憶装置 | |
KR20090016198A (ko) | 상 변화 메모리 장치 및 그 동작방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110913 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111102 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120306 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120330 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150406 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |