JP2020155192A - メモリデバイス - Google Patents

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Abstract

【課題】メモリデバイスの特性を向上する。【解決手段】実施形態のメモリデバイスは、第１の配線ＷＬと第２の配線ＢＬとの間に電気的に接続され、メモリ素子を含むメモリセルＭＣと、第１の電圧から第１の電圧より大きい第２の電圧までの範囲の第１の電源ドメインＤＯＭ１内に設けられ、第１の配線ＷＬに対する第２の電圧の供給及び停止を制御する第１の回路７００と、第１の電圧より小さい第３の電圧から第１の電圧までの範囲の第２の電源ドメインＤＯＭ２内に設けられ、第２の配線ＢＬに対する第３の電圧の供給及び停止を制御する第２の回路７１０と、第１の電圧より低い第４の電圧から第１の電圧より高い第５の電圧までの範囲の第３の電源ドメインＤＯＭ３内に設けられ、第１及び第２の配線ＷＬ，ＢＬに対する第６の電圧の供給及び停止を制御する第３の回路７５０と、を含む。【選択図】 図５

Description

本発明の実施形態は、メモリデバイスに関する。
磁気メモリ、抵抗変化メモリ、及び相変化メモリなどの新規のメモリデバイスの研究及び開発が、推進されている。
国際公開第２００８／０３５３９２号公報 国際公開第２０１０／０４１３２５号公報 米国特許第９，２０２，５３８号明細書
メモリデバイスの特性を向上する。
本実施形態のメモリデバイスは、第１の配線と、第２の配線と、前記第１の配線と前記第２の配線との間に電気的に接続され、メモリ素子を含むメモリセルと、第１の電圧から前記第１の電圧より大きい第２の電圧までの範囲の第１の電源ドメイン内に設けられ、前記第１の配線に対する前記第２の電圧の供給の開始及び停止を制御する第１の回路と、前記第１の電圧より小さい第３の電圧から前記第１の電圧までの範囲の第２の電源ドメイン内に設けられ、前記第２の配線に対する前記第３の電圧の供給の開始及び停止を制御する第２の回路と、前記第１の電圧より低い第４の電圧から前記第１の電圧より高い第５の電圧までの範囲の第３の電源ドメイン内に設けられ、前記第１の配線及び前記第２の配線に対する第６の電圧の供給及び停止を制御する第３の回路と、含む。
第１の実施形態のメモリデバイスの構成例を示す図。 第１の実施形態のメモリデバイスの構成例を示す図。 第１の実施形態のメモリデバイスの構成例を示す図。 第１の実施形態のメモリデバイスの構成例を示す図。 第１の実施形態のメモリデバイスの構成例を示す図。 第１の実施形態のメモリデバイスの構成例を示す図。 第１の実施形態のメモリデバイスの動作例を示す図。 第２の実施形態のメモリデバイスの構成例を示す図。 第３の実施形態のメモリデバイスの構成例を示す図。
図１乃至図９を参照して、実施形態のメモリデバイスについて、説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
（１） 第１の実施形態
図１乃至図７を参照して、第１の実施形態のメモリデバイスについて、説明する。
（ａ） 構成例
図１乃至図５を参照して、本実施形態オンメモリデバイスの構成例について、説明する。
図１は、本実施形態のメモリデバイスの構成例を示すブロック図である。
図１に示されるように、本実施形態のメモリデバイス５００は、メモリセルアレイ１００、ロウ制御回路１１０、カラム制御回路１２０、書き込み回路１４０、読み出し回路１５０、Ｉ／Ｏ回路１６０、電圧生成回路１７０、及び、制御回路１９０などを含む。
メモリセルアレイ１００は、複数のメモリセルＭＣ及び複数の配線を含む。メモリセルＭＣは、対応する配線に接続されている。各メモリセルＭＣは、可変抵抗素子１を含む。
ロウ制御回路１１０は、メモリセルアレイ１００の複数のロウを制御する。ロウ制御回路１１０に、アドレスのデコード結果（ロウアドレス）が供給される。ロウ制御回路１１０は、アドレスのデコード結果に基づいたロウ（例えば、ワード線）を、選択状態に設定する。以下において、選択状態に設定されたロウ（又はワード線）は、選択ロウ（又は選択ワード線）とよばれる。選択ロウ以外のロウは、非選択ロウ（又は非選択ワード線）とよばれる。
例えば、ロウ制御回路１１０は、マルチプレクサ（ワード線選択回路）１１１、ワード線ドライバ１１２などを有する。
カラム制御回路１２０は、メモリセルアレイ１００の複数のカラムを制御する。カラム制御回路１２０に、制御回路１９０からのアドレスのデコード結果（カラムアドレス）が供給される。カラム制御回路１２０は、アドレスのデコード結果に基づいたカラム（例えば、少なくとも１つのビット線）を、選択状態に設定する。以下において、選択状態に設定されたカラム（又はビット線）は、選択カラム（又は選択ビット線）とよばれる。選択カラム以外のカラムは、非選択カラム（又は非選択ビット線）とよばれる。
カラム制御回路１２０は、マルチプレクサ（ビット線選択回路）１２１、ビット線ドライバ１２２などを有する。
書き込み回路（書き込み制御回路、又は、書き込みドライバともよばれる）１４０は、書き込み動作（データの書き込み）のための各種の制御を行う。書き込み回路１４０は、書き込み動作時において、電流及び／又は電圧によって形成される書き込みパルスを、ロウ制御回路１１０及びカラム制御回路１２０を介してメモリセルＭＣに供給する。これによって、データＤＴが、メモリセルＭＣに書き込まれる。
例えば、書き込み回路１４０は、電圧源及び／又は電流源、ラッチ回路などを有する。
読み出し回路（読み出し制御回路、又は、読み出しドライバともよばれる）１５０は、読み出し動作（データの読み出し）のための各種の制御を行う。読み出し回路１５０は、読み出し動作時において、読み出しパルス（例えば、読み出し電流）をロウ制御回路１１０及びカラム制御回路１２０を介してメモリセルＭＣに供給する。読み出し回路１５０は、ビット線ＢＬの電位又は電流値をセンスする。このセンス結果に基づいて、メモリセルＭＣ内のデータが、読み出される。
例えば、読み出し回路１５０は、電圧源及び／又は電流源、ラッチ回路、センスアンプ回路などを有する。
尚、書き込み回路１４０及び読み出し回路１５０は、互いに独立な回路に限定されない。例えば、書き込み回路と読み出し回路とは、相互に利用可能な共通な構成要素を有し、１つの統合的な回路として、メモリデバイス５００内に提供されてもよい。
Ｉ／Ｏ回路（入出力回路）１６０は、メモリデバイス５００内における各種の信号の送受信のためのインターフェイス回路である。
Ｉ／Ｏ回路１６０は、書き込み動作時において、外部デバイス（コントローラ又はホストデバイス）のプロセッサ９００からのデータＤＴを、書き込みデータとして、書き込み回路１４０に転送する。Ｉ／Ｏ回路１６０は、読み出し動作時において、メモリセルアレイ１００から読み出し回路１５０へ出力されたデータＤＴを、読み出しデータとして、プロセッサ９００へ転送する。
Ｉ／Ｏ回路１６０は、プロセッサ９００からのアドレスＡＤＲ及びコマンドＣＭＤを、制御回路１９０に転送する。Ｉ／Ｏ回路１６０は、様々な制御信号ＣＮＴを、制御回路１９０と外部デバイスとの間で送受信する。
電圧生成回路１７０は、外部デバイスから提供された電源電圧を用いて、メモリセルアレイ１００の各種の動作のための電圧を生成する。例えば、電圧生成回路１７０は、書き込み動作時において、書き込み動作のために生成された様々な電圧を、書き込み回路１４０に出力する。電圧生成回路１７０は、読み出し動作時において、読み出し動作のために生成された様々な電圧を、読み出し回路１５０に出力する。
制御回路（ステートマシーン、シーケンサ又は内部コントローラともよばれる）１９０は、制御信号ＣＮＴ、アドレスＡＤＲ及びコマンドＣＭＤに基づいて、メモリデバイス５００内の各回路の動作を制御する。
例えば、コマンドＣＭＤは、メモリデバイス５００が実行すべき動作を示す信号である。例えば、アドレスＡＤＲは、メモリセルアレイ１００内の動作対象の１以上のメモリセル（以下では、選択セルとよばれる）の座標を示す信号である。アドレスＡＤＲは、選択セルのロウアドレス及びカラムアドレスを含む。例えば、制御信号ＣＮＴは、外部デバイスとメモリデバイス５００との間の動作タイミング及びメモリデバイス５００の内部の動作タイミングを制御するための信号である。
制御回路１９０は、例えば、コマンドデコーダ、アドレスデコーダ、及びラッチ回路などを有する。
＜メモリセルアレイ＞
図２は、メモリデバイスのメモリセルアレイの構成の一例を示す、等価回路図である。
図２に示されるように、メモリデバイス５００は、メモリセルアレイ１００内において、複数のワード線ＷＬは、Ｙ方向に配列される。各ワード線ＷＬは、Ｘ方向に延在する。メモリセルアレイ１００内において、複数のビット線ＢＬは、Ｘ方向に配列される。各ビット線ＢＬは、Ｙ方向に延在している。
メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの交差位置に配置される。メモリセルＭＣの一端は、ビット線ＢＬに接続され、メモリセルＭＣの他端は、ワード線ＷＬに接続されている。
Ｘ方向に配列された複数のメモリセルＭＣは、１つのワード線ＷＬに共通に接続される。Ｙ方向に配列された複数のメモリセルＭＣは、１つのビット線ＢＬに共通に接続されている。
例えば、本実施形態のメモリデバイスが、相変化メモリである場合、１つのメモリセルＭＣは、１つの相変化素子（可変抵抗素子）１及び１つのスイッチング素子２を含む。
相変化メモリにおいて、相変化素子１は、メモリセルＭＣのメモリ素子として機能する。相変化素子１は、供給された書き込みパルスに応じて、相変化素子１内の層の状態（相）が、結晶状態及びアモルファス状態に可逆的に変化する。相変化素子１において、層の結晶状態／アモルファス状態に応じて、層の導電性（抵抗値又はインピーダンス）が変わる。相変化素子１は、層が取り得る複数の相（状態）とデータとの関連付けによって、１ビット以上のデータを記憶するメモリ素子として用いられる。
スイッチング素子２は、メモリセルＭＣのオン／オフ（選択／非選択）を切り替える。
スイッチング素子２は、スイッチング素子２のしきい値電圧以上の電圧がメモリセルＭＣに印加されている場合において、オン状態（低抵抗状態、導通状態）に設定される。スイッチング素子２は、スイッチング素子２のしきい値電圧未満の電圧がメモリセルに印加されている場合に、オフ状態（高抵抗状態、非導通状態）に設定される。
オン状態のスイッチング素子２は、電流をメモリセルＭＣ内に流すことが可能である。オン状態のスイッチング素子２は、ビット線とワード線との間の電位差に応じて、ビット線側からワード線側に向かって流れる電流、又は、ワード線側からビット線側に向かって流れる電流を、相変化素子１に供給する。スイッチング素子２は、相変化素子１に双方向に電流を流すことが可能な素子である。例えば、スイッチング素子２は、双方向ダイオードとして機能する。
図３は、本実施形態の相変化メモリにおける、メモリセルアレイの構造例を示す鳥瞰図である。
図３に示されるように、メモリセルアレイ１００は、複数の配線５１、複数のメモリセルＭＣ、及び、複数の配線５５を含む。
配線５１は、Ｘ方向に延在する。複数の配線５１は、Ｙ方向に並んでいる。
配線５５は、Ｙ方向に延在する。複数の配線５５は、Ｘ方向に並んでいる。配線５５は、Ｚ方向における配線５１の上方に設けられている。
尚、Ｘ方向は、層間膜９の表面に対して平行な方向である。Ｙ方向は、層間膜９の表面に対して平行な方向で、且つ、Ｘ方向に交差する（例えば、直交する）方向である。Ｚ方向は、層間膜９の表面（Ｘ−Ｙ平面）に対して垂直な方向である。
配線５１及び配線５５のうち、一方の配線はワード線であり、他方の配線はビット線である。図３の例において、配線５１がワード線ＷＬであり、配線５５がビット線ＢＬである。
複数のメモリセルＭＣは、メモリセルアレイ１００のＸ−Ｙ平面内に２次元に配列されている。
メモリセルＭＣは、配線５１と配線５５との間に設けられている。メモリセルＭＣは、配線５１上に積層されている。配線５５は、メモリセルＭＣ上に積層されている。
例えば、メモリセルＭＣは、四角柱の構造を有する。相変化素子１及びスイッチング素子２は、四角形の断面形状を有する。メモリセルＭＣは、円柱の構造を有してもよい。円柱状のメモリセルＭＣにおいて、相変化素子１及びスイッチング素子２は、四角形の断面形状を有する。
メモリセルアレイ１００の構造は、図３の例に限定されない。
例えば、メモリセルアレイ１００において、複数のメモリセルＭＣが、Ｚ方向に配置されてもよい。この場合において、Ｚ方向に隣り合うメモリセルＭＣが、配線５５（又は配線５１）を共有する。例えば、Ｚ方向に隣り合うメモリセルＭＣにおいて、Ｚ方向における相変化素子１及びスイッチング素子２の配列（配置順序）は、共有する配線５５を中心に鏡像関係になるように設定されることが好ましい。
図４は、本実施形態の相変化メモリにおける、メモリセルアレイの断面構造を示している。図４は、Ｘ方向に沿うメモリセルアレイの断面（Ｘ−Ｚ平面）を示している。
図４に示されるように、メモリセルＭＣは、相変化素子１とスイッチング素子２とを含む積層体である。相変化素子１が、Ｚ方向においてスイッチング素子２上に設けられている。
スイッチング素子２は、２端子を有する可変抵抗素子である。スイッチング素子２は、２つの電極（端子）２１，２３と、スイッチング層（抵抗変化層）２２とを含む。スイッチング素子２において、電極２１、スイッチング層２２、及び電極２３が、Ｚ方向に沿って配置されている。電極２１は、配線（ここでは、ワード線）５１の上面上に設けられている。スイッチング層２２は、電極２１の上面上に設けられている。電極２３は、スイッチング層２２の上面上に設けられている。このように、スイッチング層２２は、Ｚ方向において２つの電極２１，２３間に設けられている。例えば、スイッチング層２２の材料は、遷移金属酸化物、又は、カルコゲナイド化合物などである。
相変化素子１は、２つの端子を有する。相変化素子１は、例えば、２つの電極（端子）１１，１３と、相変化層（化合物層）１２とを含む。相変化素子１において、電極１１、相変化層１２、及び電極１３が、Ｚ方向に沿って配置されている。電極１１は、電極２３の上面上に設けられている。相変化層１２は、電極１１の上面上に設けられている。電極１３は、相変化層１２の上面上に設けられている。配線（ここでは、ビット線）５５は、電極１３Ｂの上面上に設けられている。このように、相変化層１２は、Ｚ方向において２つの電極１１，１３間に設けられている。例えば、相変化層１２の材料は、カルコゲナイド化合物（例えば、ＧｅＳｂＴｅ）である。
尚、メモリセルにおいて、スイッチング素子２の電極２３の材料は、相変化素子１の電極（導電層）１１の材料と同じでもよい。この場合において、スイッチング素子２及び相変化素子１において、素子１，２間の１つの電極が、共有されてもよい。
相変化素子１の相変化層１２の状態は、相変化層１２に対する熱（例えば、ジュール熱）の印加によって、変化する。相変化層１２の状態（相）がアモルファス状態である場合、相変化素子１の抵抗状態は、高抵抗状態となる。相変化層１２の状態が結晶状態である場合、相変化素子１の抵抗状態は、低抵抗状態となる。
例えば、相変化素子１の相変化層１２が結晶状態である状態は、セット状態とよばれる。相変化素子１の相変化層１２がアモルファス状態である状態は、リセット状態とよばれる。
相変化素子１の状態をリセット状態からセット状態に変える書き込み動作は、セット動作とよばれる。相変化素子１の状態をセット状態からリセット状態に変える書き込み動作は、リセット動作とよばれる。
例えば、リセット動作に用いられる書き込み電圧（以下では、リセット電圧とよばれる）のパルス形状は、セット動作に用いられる書き込み電圧（以下では、セット電圧とよばれる）パルス形状と異なる。リセット電圧の電圧値は、セット電圧の電圧値より高い。セット電圧のパルス幅は、リセット電圧のパルス幅より長い。
このように、相変化層１２の状態は、リセット電圧の印加による相変化層１２に対する比較的高い温度の発生から急冷することによって、アモルファス状態（リセット状態）となる。相変化層１２の状態は、セット電圧の印加による比較的低い温度の発生から徐冷することによって、結晶状態となる。
＜書き込み回路＞
図５は、本実施形態の相変化メモリにおける、書き込み回路の構成例の模式図である。
図５に示されるように、本実施形態の相変化メモリ５００において、書き込み回路１４０は、３以上の電源ドメイン（電圧領域ともよばれる）ＤＯＭ１，ＤＯＭ２，ＤＯＭ３を含む。電源ドメインは、ある電圧値の範囲を有する独立に制御可能な回路領域（又は、１以上の素子／回路）である。
第１の電源ドメインＤＯＭ１において、基準電圧（例えば、グランド電圧）“ＶＧＮＤ”から正の電圧“ＶＡ”までの範囲の電圧が、ドメインＤＯＭ１内の１以上の回路／素子に対して、供給される。
例えば、第１の電源ドメインＤＯＭ１に属する回路（以下では、正電圧回路又は正電圧出力回路ともよばれる）は、正の電圧又はグランド電圧を出力できる。
第１の電源ドメインＤＯＭ１の電圧は、ワード線ＷＬ及びビット線ＢＬのうち一方（例えば、ワード線）に対する電圧の供給に用いられる。
第２の電源ドメインＤＯＭ２は、第１の電源ドメインＤＯＭ１から独立している。
第２の電源ドメインＤＯＭ２において、負の電圧“−ＶＡ”から基準電圧“ＶＧＮＤ”までの範囲の電圧が、ドメインＤＯＭ２内の１以上の回路／素子に対して、供給される。
例えば、第２の電源ドメインＤＯＭ２に属する回路（以下では、負電圧回路又は負電圧出力回路ともよばれる）７１０は、負の電圧又はグランド電圧を出力できる。
第２の電源ドメインＤＯＭ２の電圧は、ワード線ＷＬ及びビット線ＢＬのうち他方（例えば、ビット線）に対する電圧の供給に用いられる。
例えば、第２の電源ドメインＤＯＭ２で用いられる上限の電圧“ＶＧＮＤ”と下限の電圧“−ＶＡ”との電位差の絶対値は、第１の電源ドメインＤＯＭ１で用いられる上限の電圧“＋ＶＡ”と下限の電圧“ＶＧＮＤ”との電位差の絶対値と同じである。
第３の電源ドメインＤＯＭ３において、第１の電圧ドメインＤＯＭ１と第２の電圧ドメインＤＯＭ２との中間の範囲の電圧が、電圧ドメインＤＯＭ３内の１以上の回路／素子に対して、供給される。
例えば、第３の電圧ドメインＤＯＭ３において、負の電圧“−ＶＢ”から正の電圧“＋ＶＢ”までの範囲の電圧が、ドメイン内の１つ以上の回路／素子に対して、供給される。ＶＢの電圧値の絶対値は、ＶＡの電圧値の絶対値より小さい。例えば、電圧ＶＢの絶対値は、おおよそＶＡ／２の絶対値に等しい。
例えば、第３の電源ドメインＤＯＭ３で用いられる上限の電圧（電圧値）“＋ＶＢ”と下限の電圧“−ＶＢ”との電位差の絶対値は、第１の電源ドメインＤＯＭ１で用いられる上限の電圧“＋ＶＡ”と下限の電圧“ＶＧＮＤ”との電位差の絶対値と同じである。
例えば、第３の電源ドメインＤＯＭ３に属する回路７５０は、負の電圧、正の電圧又はグランド電圧を出力できる。
第３の電源ドメインＤＯＭ３の電圧は、ワード線ＷＬとビット線ＢＬとに対する電圧の供給に、共通に用いられる。
例えば、ワード線ＷＬの制御に関する回路７００が、第１の電圧ドメインＤＯＭ１内に設けられている。例えば、本実施形態において、回路７００は、ワード線活性化回路である。ワード線活性化回路７００は、選択アドレスに対応するワード線（以下では、選択ワード線とよばれる）を活性化する。ワード線活性化回路７００は、選択ワード線の活性化時に、選択ワード線に電圧（以下では、ワード線活性化電圧ともよばれる）を供給する。
例えば、ビット線ＢＬの制御に関する回路７１０が、第２の電圧ドメインＤＯＭ２内に設けられている。本実施形態において、回路７１０は、ビット線活性化回路とよばれる。ビット線活性化回路７１０は、選択アドレスに対応するビット線（以下では、選択ビット線とよばれる）を活性化する。ビット線活性化回路７１０は、選択ビット線の活性化時に、選択ビット線に電圧（以下では、ビット線活性化電圧ともよばれる）を供給する。
例えば、ワード線ＷＬ及びビット線ＢＬの両方の制御に関する回路７５０が、第３の電圧ドメインＤＯＭ３内に設けられている。本実施形態において、回路７５０は、プリチャージ回路とよばれる。プリチャージ回路７５０は、ワード線及びビット線に非活性化電圧を供給する。
このように、本実施形態のメモリデバイス（例えば、相変化メモリ）は、ワード線ＷＬの制御のための電源ドメインＤＯＭ１及びビット線ＢＬの制御のための電源ドメインＤＯＭ２に加えて、ワード線ＷＬとビット線ＢＬとの制御に共通に用いられる電源ドメインＤＯＭ３を含む。これらの３つの電源ドメインＤＯＭ１，ＤＯＭ２，ＤＯＭ３は、互いに異なる電圧の範囲を有する。各電源ドメインＤＯＭ１，ＤＯＭ２，ＤＯＭ３内の回路７００，７１０，７５０は、互いに異なる範囲の電圧で、動作する。回路７００，７１０，７５０は、異なる電圧を、ワード線ＷＬ及び／又はビット線ＢＬに供給する。
尚、ワード線活性化回路７００は、ロウ制御回路１１０内の構成要素とみなされる場合もある。ビット線活性化回路７１０は、カラム制御回路１２０内の構成要素とみなされる場合もある。プリチャージ回路７５０は、ロウ制御回路１１０及び／又はカラム制御回路１２０内の構成要素とみなされる場合もある。
（ｂ） 実施例
図６及び図７を参照して、本実施形態の相変化メモリの実施例について、説明する。
＜構成例＞
図６は、本実施形態の相変化メモリにおける、書き込み回路の実施例の一例を示す回路図である。
本実施形態の相変化メモリにおいて、書き込み回路１４０は、信号入力回路７７０と、ワード線活性化回路７００と、ビット線活性化回路７１０と、プリチャージ回路７５０と、を含む。
信号入力回路（インターフェイス回路）７７０は、例えば、インバータ７７１を含む。
インバータ７７１の入力端子は、制御回路１９０に接続される。インバータ７７１の出力端子は、ワード線活性化回路７００、ビット線活性化回路７１０及びプリチャージ回路７５０にそれぞれ接続される。
例えば、インバータ７７１の出力端子は、遅延回路７８１を介して、ワード線活性化回路７００に接続される。インバータ７７１の出力端子は、遅延回路７８２及びインバータ７８３を介して、ビット線活性化回路７１０に接続されている。
例えば、インバータ７７１は、グランド電圧“ＶＧＮＤ”から正の電圧“ＶＸ”までの範囲の電源ドメインＤＯＭ４内に設けられている。例えば、“ＶＸ”は、＋２Ｖ（＋１Ｖから＋３Ｖまでの範囲内の電圧）である。“ＶＧＮＤ”は、０Ｖである。
遅延回路７８１の入力端子は、インバータ７７１の出力端子に接続される。遅延回路７８１の出力端子は、ワード線活性化回路７００に接続される。遅延回路７８１は、例えば、時定数τ１を有する。
遅延回路７８２の入力端子は、インバータ７７１の出力端子に接続される。遅延回路７８２の出力端子は、インバータ７８３の入力端子に接続される。インバータ７８３の出力端子は、ビット線活性化回路７１０に接続される。遅延回路７８２は、例えば、時定数τ２を有する。
インバータ７８３は、信号の伝搬のタイミングの調整、及び／又は、信号の極性の調整のために、遅延回路７８２とビット線活性化回路７１０との間に設けられる。
例えば、遅延回路７８１，７８２及びインバータ７８３は、電源ドメインＤＯＭ４の電圧（＋Ｖｘ，ＶＧＮＤ）を用いて、動作する。
尚、時定数τ１，τ２及びインバータ７８３の有無は、信号ＡＣＴの“Ｈ”レベルへの遷移タイミングからトランジスタ７０３がオンするまでの遅延量、及び、信号ＡＣＴの遷移タイミングからトランジスタ７１３がオンするまでの遅延量が揃うよう、それぞれ決定される。
ワード線活性化回路（正電圧回路）７００は、書き込み動作時に、ワード線ＷＬの活性化を制御する。ワード線活性化回路７００は、書き込み動作時に、ある電圧値の電圧を、ワード線ＷＬに供給する。
ワード線活性化回路７００は、レベルシフタ７０１、インバータ７０２Ａ，７０２Ｂ及びＰ型の電界効果トランジスタ（電圧供給素子）７０３を含む。
レベルシフタ７０１の入力端子は、遅延回路７８１を介して、インバータ７７１の出力端子に接続されている。レベルシフタ７０１の出力端子は、インバータ７０２Ａの入力端子に接続される。
レベルシフタ７０１は、電源ドメインＤＯＭ４で用いられる電圧を電源ドメインＤＯＭ１で用いられる電圧に、シフトする。レベルシフタ７０１は、入力された信号（電源ドメインＤＯＭ４からの信号）の信号レベルの電圧値を、レベルシフタ７０１の出力信号（電源ドメインＤＯＭ１で用いられる信号）の信号レベルの電圧値に対応した値に変換する。
インバータ７０２Ａの出力端子は、インバータ７０２Ｂの入力端子に接続される。インバータ７０２Ｂの出力端子は、電界効果トランジスタ（以下では、トランジスタと表記される）７０３のゲートに接続される。
インバータ７０２Ａ，７０２Ｂは、信号の伝搬のタイミングの調整、回路／素子間（信号パス上）のロジック段数の調整、及び／又は、信号の極性の調整のために、レベルシフタ７０１とトランジスタ７０３との間に設けられている。それゆえ、インバータ７０２Ａ，７０２Ｂの数は、１つ以下の場合もあるし、３つ以上の場合もある。インバータ７０２Ａ，７０２Ｂのように、タイミングの調整、ロジック段数の調整、信号の極性の調整などのために、信号パス上（２つの構成要素間）に設けられた素子／回路は、調整回路とよばれる。
Ｐ型のトランジスタ７０３の電流経路の一端は、電源端子７９１に接続される。トランジスタ７０３の電流経路の他端は、グローバルワード線ＧＷＬに接続される。
正の電源電圧“ＶＡ”が、電源端子７９１に供給される。
ワード線活性化回路（正電圧回路）７００は、第１の電源ドメインＤＯＭ１内に設けられた回路である。第１の電源ドメインＤＯＭ１は、グランド電圧“ＶＧＮＤ”から正の電源電圧“ＶＡ”までの範囲の電圧を用いる。例えば、“ＶＡ”は、＋６Ｖ程度（＋５Ｖから＋７Ｖまでの範囲の電圧）であり、“ＶＧＮＤ”は、０Ｖである。
ビット線活性化回路（負電圧回路）７１０は、書き込み動作時に、ビット線ＢＬの活性化を制御する。ビット線活性化回路７１０は、書き込み動作時に、ある電圧値の電圧を、ビット線ＢＬに供給する。
ビット線活性化回路７１０は、レベルシフタ７１１、インバータ７１２Ａ，７１２Ｂ及びＮ型のトランジスタ（電圧供給素子）７１３を含む。
レベルシフタ７１１の入力端子は、インバータ７８３の出力端子に接続される。レベルシフタ７１１の出力端子は、インバータ７１２Ａの入力端子に接続される。
レベルシフタ７１１は、電源ドメインＤＯＭ４で用いられる電圧を電源ドメインＤＯＭ２で用いられる電圧に、シフトする。レベルシフタ７１１は、入力された信号（電源ドメインＤＯＭ４からの信号）の信号レベルの電圧値を、レベルシフタ７１１の出力信号（電源ドメインＤＯＭ２で用いられる信号）の信号レベルの電圧値に対応した値に変換する。
インバータ７１２Ａの出力端子は、インバータ７１２Ｂの入力端子に接続される。インバータ７１２Ｂの出力端子は、トランジスタ７１３のゲートに接続される。
インバータ７１２Ａ，７１２Ｂは、信号の伝搬のタイミングの調整、及び／又は、信号の増幅のために、レベルシフタ７１１とトランジスタ７１３との間に設けられる。それゆえ、インバータ７１２Ａ，７１２Ｂの数は、１つ以下の場合もあるし、３つ以上の場合もある。但し、インバータ７１２Ａ，７１２Ｂの数（段数）は、インバータ７０２Ａ，７０２Ｂの数と同じであることが望ましい。
トランジスタ７１３の電流経路の一端は、電源端子７９２に接続される。トランジスタ７１３の電流経路の他端は、グローバルビット線ＧＢＬに接続される。
負の電源電圧“−ＶＡ”が、電源端子７９２に供給される。
ビット線活性化回路７１０は、第２の電圧ドメインＤＯＭ２内に設けられた回路である。
第２の電源ドメインＤＯＭ２は、負の電源電圧“−ＶＡ”からグランド電圧“ＶＧＮＤ”までの範囲の電圧を用いる。例えば、“−ＶＡ”は、−６Ｖ程度（−５Ｖから−７Ｖの範囲の電圧）である。“−ＶＡ”の電圧値の絶対値は、“＋ＶＡ”の電圧値の絶対値と同じであることが望ましい。
尚、正の電圧（＋ＶＡ）及び負の電圧（−ＶＡ）の電圧値は、書き込み動作に用いられる電圧及び／又は相変化素子の構成に応じて、適宜変更され得る。
プリチャージ回路７５０は、書き込み動作終了時に、ワード線ＷＬ及びビット線ＢＬをプリチャージする。
プリチャージ回路７５０は、レベルシフタ７５１、インバータ７５２，７５３、転送ゲート７５４、及び、トランジスタ（電圧供給素子）７５５，７５６を含む。
レベルシフタ７５１の入力端子は、インバータ７７１の出力端子に接続される。レベルシフタ７５１の出力端子は、インバータ７５２の入力端子に接続される。
レベルシフタ７５１は、電源ドメインＤＯＭ４で用いられる電圧を電源ドメインＤＯＭ３で用いられる電圧に、変換する。レベルシフタ７５１は、入力された信号（電源ドメインＤＯＭ４からの信号）の信号レベルの電圧値を、レベルシフタ７５１の出力信号（電源ドメインＤＯＭ３で用いられる信号）の信号レベルの電圧値に対応した値に変換する。
インバータ７５２の出力端子は、インバータ７５３の入力端子、及び、転送ゲート７５４の一方の端子に接続される。
インバータ７５３の出力端子は、Ｎ型のトランジスタ７５５のゲートに接続される。
トランジスタ７５５の電流経路の一端は、電源端子７９３に接続される。トランジスタ７５５の電流経路の他端は、グローバルワード線ＧＷＬに接続される。
転送ゲート７５４の他方の端子は、Ｐ型のトランジスタ７５６のゲートに接続される。尚、転送ゲート７５４は、ソース端子及びドレイン端子が互いに接続されたＰ型のトランジスタとＮ型のトランジスタとで構成されている。転送ゲート７５４は、Ｐ型及びＮ型のトランジスタの両方が常時オンしているように、ゲート電圧に所定の定電位が印加されている。
トランジスタ７５６の電流経路の一端は、電源端子７９４に接続される。トランジスタ７５６の電流経路の他端は、グローバルビット線ＧＢＬに接続される。
ある電圧値を有する電圧（以下では、プリチャージ電圧とよばれる）“ＶＵＸ”が、電源端子７９３に供給される。ＶＵＸの電圧値は、例えば、０Ｖである。
ある電圧値を有する電圧（以下では、プリチャージ電圧とよばれる）“ＶＵＢ”が、電源端子７９４に供給される。ＶＵＢの電圧値は、例えば、０Ｖである。
尚、プリチャージ電圧（非活性電圧）ＶＵＸ，ＶＵＢの電圧値は、０Ｖに限定されず、書き込み動作に用いられる電圧及び／又は書き込み回路の回路構成に応じて、適宜変更され得る。また、ビット線ＢＬに対するプリチャージ電圧ＶＵＢの電圧値が、ワード線ＷＬに対するプリチャージ電圧ＶＵＸと異なる場合もある。
グローバルワード線ＧＷＬは、ワード線活性化回路７００とワード線選択回路（例えば、マルチプレクサ）１１１との間に接続される。
グローバルビット線ＧＢＬは、ビット線活性化回路７１０とビット線選択回路（例えば、マルチプレクサ）１２１との間に接続される。
尚、ワード線ドライバが、ワード線活性化回路７００とワード線選択回路１１１との間に接続されてもよい。ビット線ドライバが、ビット線活性化回路７１０とビット線選択回路１２１との間に接続されてもよい。
マルチプレクサ１１１，１２１によって、ワード線活性化回路７００及びビット線活性化回路７１０が、選択セルＭＣに電気的に接続される。ワード線電圧が、マルチプレクサ１１１を介してワード線活性化回路７００からワード線ＷＬに供給される。ビット線電圧が、マルチプレクサ１２１を介してビット線活性化回路７１０から選択ビット線に供給される。
これによって、選択ワード線ＷＬと選択ビット線ＢＬとの間の電位差が、書き込み電圧として、選択セルに印加される。書き込むべきデータに応じたパルス形状の書き込み電圧によって、選択セルＭＣ内の相変化素子の相変化層１２の相が、変化する。
この結果として、データが、選択セル内に書き込まれる。
（動作例）
図７を参照して、本実施形態の相変化メモリの動作例について、説明する。
図７は、本実施形態の相変化メモリの動作例を説明するためのタイミングチャートである。ここでは、図１乃至図６も適宜用いて、本実施形態の相変化メモリの動作例が、説明される。
＜時刻ｔ０＞
例えば、図１のプロセッサ９００は、書き込みコマンドＣＭＤ、選択セルを示すアドレスＡＤＲ、メモリセルアレイ１００内に書き込まれるべきデータ（以下では、書き込みデータとよばれる）及び制御信号ＣＮＴを、本実施形態の相変化メモリ５００に転送する。
相変化メモリ５００において、Ｉ／Ｏ回路１６０が、コマンドＣＭＤ、アドレスＡＤＲ、制御信号ＣＮＴ及び書き込みデータＤＴを、受け取る。
Ｉ／Ｏ回路１６０は、コマンドＣＭＤ、アドレスＡＤＲ及び制御信号ＣＮＴを、制御回路１９０に転送する。Ｉ／Ｏ回路１６０は、書き込みデータＤＴを書き込み回路１４０に転送する。
制御回路１９０は、コマンドＣＭＤ及びアドレスＡＤＲをそれぞれデコードする。制御回路１９０は、アドレスＡＤＲのデコード結果を、ロウ制御回路１１０及びカラム制御回路１２０に転送する。制御回路１９０は、コマンドＣＭＤのデコード結果を、書き込み回路１４０に転送する。制御回路１９０は、制御信号ＣＮＴに基づいて、相変化メモリ５００内の各回路の動作タイミングを制御する。
信号ＡＣＴの信号レベルが、“Ｌ（low）”レベルである期間において、インバータ７７１は、“Ｈ（High）”レベルの信号ｘＡＣＴを出力する。
プリチャージ回路７５０において、レベルシフタ７５１は、信号ｘＡＣＴの信号レベルに対応する電圧値を、電源ドメインＤＯＭ３で用いられる電圧値にシフトする。電源ドメインＤＯＭ３のプリチャージ回路７５０において、“Ｈ”レベルの信号ｘＡＣＴの電圧値は、＋２Ｖから＋３Ｖに変換される。
“Ｈ”レベルの信号ｘＡＣＴが、レベルシフタ７５１からインバータ７５２に供給される。転送ゲート７５４は、制御信号ＳＷによって、オン状態に設定される。
インバータ７５２は、“Ｌ”レベルの信号（信号ｘＡＣＴの反転信号）を、インバータ７５３及び転送ゲート７５４に供給する。電源ドメインＤＯＭ３において、“Ｌ”レベルの信号は、−３Ｖの電圧値を有する。
インバータ７５３は、“Ｈ”レベルの信号を、Ｎ型のトランジスタ７５５に供給する。トランジスタ７５５は、オン状態に設定される。
常時オン状態の転送ゲート７５４は、“Ｌ”レベルの信号を、Ｐ型のトランジスタ７５６に供給する。トランジスタ７５６は、オン状態に設定される。
オン状態のトランジスタ７５５は、０Ｖの電圧を、グローバルワード線ＧＷＬに供給する。これによって、０Ｖの電圧が、グローバルワード線ＧＷＬ及びマルチプレクサ１１１を介して、選択ワード線ＷＬに供給される。
これと同時に、オン状態のトランジスタ７５６は、０Ｖの電圧を、グローバルビット線ＧＢＬに供給する。０Ｖの電圧が、グローバルビット線ＧＢＬ及びマルチプレクサ１２１を介して、選択ビット線ＢＬに供給される。
このように、選択ワード線ＷＬ及び選択ビット線ＢＬは、０Ｖの電圧にプリチャージされる。
尚、制御信号ＡＣＴが“Ｌ”レベルである期間において、ワード線活性化回路７００及びビット線活性化回路７１０は、オフ状態に設定される。それゆえ、ワード線活性化回路７００及びビット線活性化回路７１０は、グローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬに電圧を供給しない。
＜時刻ｔ１＞
時刻ｔ１において、制御回路１９０は、コマンドＣＭＤのデコード結果及び制御信号ＣＮＴに基づいて、信号ＡＣＴの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。これによって、“Ｈ”レベルの信号ＡＣＴが、書き込み回路１４０に転送される。
書き込み回路１４０は、“Ｈ”レベルの信号ＡＣＴを受け取る。例えば、書き込み回路１４０は、選択セルに対してリセット動作を実行する。
“Ｈ”レベルの信号ＡＣＴが、書き込み回路１４０の信号入力回路７７０に、入力される。信号入力回路７７０において、インバータ７７１は、“Ｈ”レベルの信号ＡＣＴを受け取る。インバータ７７１は、“Ｌ”レベルの信号ｘＡＣＴを、出力する。
“Ｌ”レベルの信号ｘＡＣＴが、プリチャージ回路７５０に供給される。
プリチャージ回路７５０において、レベルシフタ７５１は、信号ｘＡＣＴの電圧値を、電源ドメインＤＯＭ３で用いられる電圧値にシフトする。電源ドメインＤＯＭ３のプリチャージ回路７５０において、“Ｌ”レベルの信号ｘＡＣＴの電圧値は、０Ｖから−３Ｖに変換される。
インバータ７５２は、“Ｈ”レベルの信号を、インバータ７５３及び転送ゲート７５４に供給する。
インバータ７５３は、“Ｌ”レベルの信号を、Ｎ型のトランジスタ７５５のゲートに供給する。これによって、トランジスタ７５５は、オフ状態に設定される。オフ状態のトランジスタ７５５は、グローバルワード線ＧＷＬを電源端子７９３から電気的に分離する。
常時オン状態の転送ゲート７５４は、“Ｈ”レベルの信号を、Ｐ型のトランジスタ７５６のゲートに供給する。これによって、トランジスタ７５６は、オフ状態に設定される。オフ状態のトランジスタ７５６は、グローバルビット線ＧＢＬを電源端子７９４から電気的に分離する。
これによって、選択ワード線ＷＬ及び選択ビット線ＢＬに対するプリチャージは、停止される。
＜時刻ｔ２＞
ワード線活性化回路７００及びビット線活性化回路７１０は、“Ｌ”レベルの信号ｘＡＣＴによるプリチャージ回路７５０の動作と並行して、動作する。
信号ｘＡＣＴは、遅延回路７８１を介して、ワード線活性化回路７００に転送される。信号ｘＡＣＴは、遅延回路７８２及びインバータ７８３を介して、ビット線活性化回路７１０に転送される。
それゆえ、時刻ｔ２において、“Ｌ”レベルの信号ｘＡＣＴは、遅延回路７８１，７８２の遅延量に応じて、プリチャージ回路７５０における信号の受け取りタイミングより遅いタイミングで、ワード線活性化回路７００及びビット線活性化回路７１０に供給される。
時定数τ１に応じたタイミングで、“Ｌ”レベルの信号が、遅延回路７８１からワード線活性化回路７００に転送される。時定数τ２及びインバータ７８３の動作に応じたタイミングで、“Ｈ”レベルの信号が、インバータ７８３からビット線活性化回路７１０に転送される。
尚、本実施形態において、遅延回路７８１とワード線活性化回路７００との間の遅延量は、遅延回路７８１とビット線活性化回路７１０との間の遅延量と同じ大きさ（時定数τ）に設定される。それゆえ、ワード線活性化回路７００が“Ｌ”レベルの信号を受け取るタイミングは、ビット線活性化回路７１０が“Ｌ”レベルの信号を受け取るタイミングと実質的に同じとする。
ワード線活性化回路７００において、“Ｌ”レベルの信号の信号レベルは、レベルシフタ７０１によって、電源ドメインＤＯＭ１で用いられる電圧に対応した値に、シフトされる。
例えば、レベルシフタ７０１は、０Ｖの電圧値に対応する“Ｌ”レベルの信号ｄＡＣＴ１を、インバータ７０２Ａに供給する。インバータ７０２Ａは、＋６Ｖの電圧値に対応する“Ｈ”レベルの信号を、インバータ７０２Ｂに供給する。
インバータ７０２Ｂは、０Ｖの“Ｌ”レベルの信号を、Ｐ型のトランジスタ７０３のゲートに供給する。＋６Ｖの電圧が、トランジスタ７０３のソースに供給されている。それゆえ、トランジスタ７０３は、“Ｌ”レベルの信号によって、オン状態に設定される。
これによって、オン状態のトランジスタ７０３は、＋６Ｖの電圧を、グローバルワード線ＧＷＬに供給する。
ビット線活性化回路７１０において、“Ｈ”レベルの信号の信号レベルは、電源ドメインＤＯＭ２で用いられる電圧に対応した値に、シフトされる。
例えば、レベルシフタ７１１は、０Ｖの電圧値に対応する“Ｈ”レベルの信号を、インバータ７１２Ａに供給する。インバータ７１２Ａは、−６Ｖの電圧値に対応する“Ｌ”レベルの信号を、インバータ７１２Ｂに供給する。
インバータ７１２Ｂは、０Ｖの“Ｈ”レベルの信号を、Ｎ型のトランジスタ７１３のゲートに供給する。−６Ｖの電圧が、トランジスタ７１３のソースに供給されている。それゆえ、トランジスタ７１３は、オン状態に設定される。
これによって、オン状態のトランジスタ７１３は、−６Ｖの電圧を、グローバルビット線ＧＢＬに供給する。
トランジスタ７０３及びトランジスタ７１３がオン状態に設定された時において、例えば、プリチャージ回路７５０は、グローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬから電気的に分離されている。プリチャージ回路７５０からの電圧の供給は、停止されている。
それゆえ、ワード線活性化回路７００の出力電圧（＋６Ｖ）が、グローバルワード線ＧＷＬ及びマルチプレクサ１１１を介して、選択ワード線ＷＬに供給される。ビット線活性化回路７１０の出力電圧（−６Ｖ）が、グローバルビット線ＧＢＬ及びマルチプレクサ１２１を介して、選択ビット線ＢＬに供給される。
それゆえ、選択ワード線ＷＬと選択ビット線ＢＬとの間の電位差は、＋１２Ｖである。このように、書き込み電圧が、選択セルに印加される。
本実施形態において、プリチャージ状態から書き込み電圧の印加状態への配線ＧＷＬ，ＧＢＬの電位の変化において、独立した電源ドメインＤＯＭ３からの０Ｖのプリチャージ電圧の供給によって、グローバルワード線（ワード線）の電位のシフト量（電位の変位量の絶対値）は、グローバルビット線（ビット線）の電位のシフト量と実質的に同じである。
＜時刻ｔ３＞
時刻ｔ３において、制御回路１９０は、制御信号ＡＣＴの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。
“Ｈ”レベルの信号ｘＡＣＴが、プリチャージ回路７５０に供給される。これによって、プリチャージ回路７５０において、トランジスタ７５５，７５６は、オン状態に設定される。プリチャージ回路７５０からグローバルワード線ＧＷＬへ電圧が転送され、及び、プリチャージ回路７５０からグローバルビット線ＧＢＬへ電圧が、転送される。
ここで、プリチャージ電圧は０Ｖなので、プリチャージ回路７５０からグローバルワード線／グローバルビット線ＧＷＬ，ＧＢＬへの電位の転送が生じたとしても、選択ワード線ＷＬの電位及び選択ビット線ＢＬの電位は、ほとんど変化しない。
上述のように、遅延回路の時定数（遅延量）が、インバータ７７１からワード線活性化回路７００までの信号パスに含まれている。それゆえ、信号ｘＡＣＴによってプリチャージ回路７５０がグローバルワード線ＧＷＬに電気的に接続されたタイミングにおいて、“Ｌ”レベルの信号が、ワード線活性化回路７００に供給される。
したがって、ワード線活性化回路７００は、グローバルワード線ＧＷＬ及びワード線ＷＬに対する＋６Ｖの電圧の供給を、継続する。
これと同様に、“Ｈ”レベルの信号ｘＡＣＴによってプリチャージ回路７５０がグローバルビット線ＧＢＬに電気的に接続されたタイミングにおいて、“Ｈ”レベルの信号ｄＡＣＴ２が、信号の遅延によって、ビット線活性化回路７１０に供給される。
それゆえ、信号ＡＣＴが“Ｈ”レベルから“Ｌ”レベルに遷移した直後のタイミングにおいて、ビット線活性化回路７１０は、グローバルビット線ＧＢＬ及びビット線ＢＬに対する−６Ｖの電圧の供給を、継続する。
このように、制御信号ＡＣＴの信号レベルが“Ｌ”レベルに設定された直後のタイミングにおいて、１２Ｖの書き込み電圧（例えば、リセット電圧）が、選択セルに対して、継続して供給される。
＜時刻ｔ４＞
時刻ｔ４において、回路７００に供給される信号の信号レベルが、遅延回路の時定数（遅延量）τに応じたタイミングで、“Ｌ”レベルから“Ｈ”レベルに変わる。
ワード線活性化回路７００において、トランジスタ７０３は、“Ｈ”レベルの信号によって、オフ状態に設定される。これによって、ワード線活性化回路７００からワード線ＷＬへの電圧の供給は、遮断される。
ビット線活性化回路７１０において、トランジスタ７１３は、“Ｌ”レベルの信号によって、オフ状態に設定される。これによって、ビット線活性化回路７１０からビット線ＢＬへの電圧の供給は、遮断される。
この結果として、選択セルに対する書き込み電圧の供給は、停止される。
以上のように、本実施形態の相変化メモリの書き込み動作（例えば、リセット動作）は、完了する。
本実施形態の相変化メモリにおいて、リセット動作及びセット動作は、書き込み電圧の電圧値及びパルス幅が異なるのみで、リセット動作及びセット動作の実質的な動作は、同じである。
それゆえ、本実施形態において、セット動作の説明は、省略する。例えば、制御信号ＡＣＴが“Ｈ”レベルに設定される期間、ワード線活性化回路７００の出力電圧、ビット線活性化回路７１０の出力電圧が、セット動作とリセット動作とで異なる。
尚、本実施形態の相変化メモリの読み出し動作は、周知の読み出し動作が適用され得る。それゆえ、本実施形態の相変化メモリの読み出し動作の説明は、省略される。
（ｃ）まとめ
本実施形態のメモリデバイス（例えば、相変化メモリ）は、第１の電源ドメインＤＯＭ１に属する回路７００と、第２の電源ドメインＤＯＭ２に属する回路７１０とを含む。回路７００は、ワード線の制御（例えば、ワード線に対する電圧の供給）を行う。回路７１０は、ビット線の制御（例えば、ビット線に対する電圧の供給）を行う。
本実施形態のメモリデバイスは、第３の電源ドメインＤＯＭ３に属する回路７５０を含む。回路７５０は、ワード線／ビット線の非活性化（例えば、リセット電圧／セット電圧の印加前のプリチャージ）を行う。
本実施形態において、第３の電源ドメインＤＯＭ３は、第１及び第２の電源ドメインＤＯＭ１，ＤＯＭ２から独立している。
これによって、本実施形態のメモリデバイスは、ワード線の活性化/非活性化、ビット線線の活性化/非活性化を担う信号経路について、それぞれの経路に挿入されるレベルシフタにおける電圧のシフト方向（電圧の極性）の違い、各レベルシフタにおけるシフト量の違い、信号経路の違い、などに起因する、ワード線及びビット線に対する電圧の供給のタイミングのずれなどを、低減できる。
それゆえ、本実施形態のメモリデバイスは、ワード線及びビット線に対する電圧の供給のタイミングを、比較的容易に揃えることができる。
本実施形態のメモリデバイスは、ビット線の非活性化のタイミングがワード線の非活性化のタイミングからずれたとしても、ワード線及びビット線における電位のアンダーシュー／オーバーシュートに起因して、ワード線及びビット線に接続される回路（例えば、マルチプレクサ）内のＰＮ接合に意図しないフォワードバイアスが発生するのを回避できる。本実施形態のメモリデバイスは、ワード線及びビット線に接続される回路に対する他の方法によるフォワードバイアス対策を、軽減できる。この結果として、本実施形態のメモリデバイスは、ワード線及びビット線に接続される回路を、比較的簡素化でき、回路の面積の増大を抑制できる。
以上のように、本実施形態のメモリデバイスは、動作の信頼性を向上できる。
したがって、本実施形態のメモリデバイスは、メモリデバイスの特性を向上できる。
（２）第２の実施形態
図８を参照して、第２の実施形態のメモリデバイスについて、説明する。
図８は、本実施形態のメモリデバイス（例えば、相変化メモリ）の構成例を示す回路図である。
図８に示されるように、本実施形態のメモリデバイス５００は、信号入力回路７７０と回路７００，７１０，７５０との間に、電圧のシフト量の緩衝のための回路（以下では、コア共通回路とよばれる）７６０を、さらに含む。
コア共通回路７６０は、第５の電源ドメインＤＯＭ５内に設けられる。電源ドメインＤＯＭ５は、他の電源ドメインＤＯＭ１，ＤＯＭ２，ＤＯＭ３から独立している。
コア共通回路７６０は、レベルシフタ７６１及びインバータ７６２Ａ，７６２Ｂを含む。
レベルシフタ７６１の入力端子は、インバータ７７１の出力端子に接続される。レベルシフタ７６１の出力端子は、インバータ７６２Ａの入力端子に接続される。インバータ７６２Ａの出力端子は、インバータ７６２Ｂの入力端子に接続される。インバータ７６２Ｂの出力端子は、ワード線活性化回路７００、ビット線活性化回路７１０、及び、プリチャージ回路７５０に接続される。
レベルシフタ７６１は、入力される信号に対応する電圧値を、出力される信号に用いられる電圧値のレベルにシフトする。
インバータ７６２Ａ，７６２Ｂは、信号の増幅、動作タイミングの調整、及び／又は回路間の素子の段数の調整などのために、設けられている。
例えば、コア共通回路７６０の電圧ドメインＤＯＭ５において、＋２Ｖから−２Ｖの範囲の電圧が、用いられる。
例えば、インバータ７７１は、インターフェイス／周辺回路（信号入力回路）７７０内に設けられている。
インターフェイス／周辺回路７７０の電圧ドメインＤＯＭ４において、＋２Ｖから０Ｖの範囲の電圧が、用いられる。
ワード線活性化回路（コア正電圧回路）７００は、レベルシフタ７０１、インバータ７０２Ａ，７０２Ｂ及びトランジスタ７０３などを含む。
レベルシフタ７０１の入力端子は、コア共通回路７６０内のインバータ７６２Ｂの出力端子に接続される。レベルシフタ７０１の出力端子は、インバータ７０２Ａの入力端子に接続される。インバータ７０２Ａの出力端子は、インバータ７０２Ｂの入力端子に接続される。
Ｐ型のトランジスタ７０３のゲートは、インバータ７０２Ｂの出力端子に接続される。
トランジスタ７０３の電流経路の一端は、電源端子７９１に接続される。トランジスタ７０３の電流経路の他端は、ノードＮＤ１に接続される。
ある電圧値（例えば、＋６Ｖ）の電源電圧“＋ＶＡ”が、電源端子７９１に供給される。
例えば、ワード線活性化回路７００の電圧ドメインＤＯＭ１において、＋６Ｖから０Ｖの範囲の電圧が、用いられる。
例えば、レベルシフタ７０１は、コア共通回路７６０からの＋２Ｖの信号レベルを＋６Ｖの信号レベルにシフトする。レベルシフタ７０１は、コア共通回路７８０からの−２Ｖの信号レベルを０Ｖの信号レベルにシフトする。
ビット線活性化回路（コア負電圧回路）７１０は、レベルシフタ７１１、インバータ７１２Ａ、転送ゲート７１５及びＮ型のトランジスタ７１３を含む。
レベルシフタ７１１の入力端子は、コア共通回路７６０内のインバータ７６２Ｂの出力端子に接続される。
レベルシフタ７１１の出力端子は、インバータ７１２Ａの入力端子に接続される。インバータ７１２Ａの出力端子は、転送ゲート７１５の一方の端子に接続される。
トランジスタ７１３のゲートは、転送ゲート７１５の他方の端子に接続される。
トランジスタ７１３の電流経路の一端は、電源端子７９２に接続される。トランジスタの電流経路の他端は、ノードＮＤ２に接続される。
負の電源電圧“−ＶＡ”が、電源端子７９２に供給される。負の電源電圧“―ＶＡ”の電圧値は、例えば、−６Ｖ程度である。
例えば、ビット線活性化回路７１０の電圧ドメインＤＯＭ２において、０Ｖから−６Ｖの範囲の電圧が用いられる。
例えば、レベルシフタ７１１は、コア共通回路７６０からの＋２Ｖの信号レベルを０Ｖの信号レベルにシフトする。レベルシフタ７０１は、コア共通回路７６０からの−２Ｖの信号レベルを−６Ｖの信号レベルにシフトする。
プリチャージ回路７５０は、レベルシフタ７５１、インバータ７５２，７５３、転送ゲート７５４、及び、トランジスタ７５５，７５６を含む。
レベルシフタ７５１の入力端子は、コア共通回路７６０のインバータ７６２Ｂの出力端子に接続される。レベルシフタ７５１の出力端子は、インバータ７５２の入力端子に接続される。
インバータ７５２の出力端子は、インバータ７５３の入力端子に接続されている。Ｎ型のトランジスタ７５５のゲートは、インバータ７５３の出力端子に接続される。
トランジスタ７５５の電流経路の一端は、電源端子７９３に接続される。トランジスタ７５５の電流経路の他端は、ノードＮＤ１に接続される。
インバータ７５２の出力端子は、転送ゲート７５４の一方の端子に接続される。
Ｐ型のトランジスタ７５６のゲートは、転送ゲート７５４の他方の端子に接続される。トランジスタ７５６の電流経路の一端は、電源端子７９４に接続される。トランジスタ７５６の電流経路の他端は、ノードＮＤ２に接続される。
ある電圧値（例えば、０Ｖ）の電圧ＶＵＸが、電源端子７９３に供給される。ある電圧値（例えば、０Ｖ）の電圧ＶＵＢが、電源端子７９４に供給される。
例えば、レベルシフタ７５１は、コア共通回路７６０からの＋２Ｖの信号レベルを＋３Ｖの信号レベルにシフトする。レベルシフタ７５１は、コア共通回路７６０からの−２Ｖの信号レベルを−３Ｖの信号レベルにシフトする。
ノードＮＤ１は、グローバルワード線ＧＷＬに接続される。ノードＮＤ２は、グローバルビット線ＧＢＬに接続される。
ワード線活性化回路７００は、正の電圧“＋ＶＡ”を、グローバルワード線ＧＷＬに供給する。正の電圧“＋ＶＡ”は、マルチプレクサ１１１を介して選択ワード線ＷＬに供給される。
ビット線活性化回路７１０は、負の電圧“−ＶＡ”を、グローバルビット線ＧＢＬに供給する。負の電圧“−ＶＡ”は、マルチプレクサ１２１を介して選択ビット線ＢＬに供給される。
プリチャージ回路７５０は、電圧“ＶＵＸ”を、グローバルワード線ＧＷＬに供給する。電圧“ＶＵＸ”は、マルチプレクサ１１１を介して選択ワード線ＷＬに供給される。“ＶＵＸ”の電圧値は、例えば、０Ｖ（グランド電圧）である。
プリチャージ回路７５０は、電圧“ＶＵＢ”を、グローバルビット線ＧＢＬに供給する。電圧“ＶＵＢ”は、マルチプレクサ１２１を介して選択ビット線ＢＬに供給される。“ＶＵＢ”の電圧値は、例えば、０Ｖ（グランド電圧）である。
これによって、本実施形態において、グローバルワード線ＧＷＬの電位は、０Ｖから＋６Ｖの範囲で変化し、グローバルビット線ＧＢＬの電位は、−６Ｖから０Ｖの範囲で変化する。
本実施形態において、制御信号ＡＣＴが“Ｌ”レベルである場合、プリチャージ回路７５０は、グローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬのそれぞれに、０Ｖのプリチャージ電圧ＶＵＸ，ＶＵＢを、供給する。この一方で、ワード線活性化回路７００は、グローバルワード線ＧＷＬから電気的に分離され、ビット線活性化回路７１０は、グローバルビット線ＧＢＬから電気的に分離される。
制御信号ＡＣＴが“Ｈ”レベルである場合、プリチャージ回路７５０は、グローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬから電気的に分離される。この一方で、ワード線活性化回路７００は、＋６Ｖの電圧をグローバルワード線ＧＷＬに供給し、ビット線活性化回路７１０は、−６Ｖの電圧をグローバルビット線ＧＢＬに供給する。
本実施形態において、相変化メモリの動作は、上述の図７を用いて説明した例と実質的に同じである。それゆえ、本実施形態において、相変化メモリの動作例の説明は、省略される。
本実施形態の相変化メモリにおいて、第１の実施形態と同様に、プリチャージ回路が、０Ｖの電圧を用いてワード線ＷＬ及びビット線ＢＬをプリチャージした後、ワード線活性化回路が、正の電圧をワード線に供給し、ビット線活性化回路が、負の電圧をワード線に供給する。
本実施形態の相変化メモリにおいて、コア共通回路７６０は、前段の回路（ここでは、インターフェイス／周辺回路）の電源ドメインの電圧範囲と後段の回路（ここでは、ワード線活性化回路、ビット線活性化回路及びプリチャージ回路）の電源ドメインの電圧範囲との間の電圧を用いた電圧ドメインで、動作する。
これによって、本実施形態の相変化メモリは、信号の入力側の前段の回路の電源ドメインで用いられる電圧から後段の複数の回路の電源ドメインで用いられる電圧へのシフトに関して、後段の複数の回路での電圧のシフトの速度の違いが縮小される。
本実施形態の相変化メモリは、ワード線の制御（例えば、活性化及び／又は電圧の供給）に関する回路の動作タイミングとビット線の制御（例えば、活性化及び／又は電圧の供給）に関する動作タイミングとのずれを、さらに低減できる。
したがって、本実施形態のメモリデバイスは、メモリデバイスの特性を向上できる。
（３） 第３の実施形態
図９を参照して、第３の実施形態のメモリデバイスについて、説明する。
図９は、第３の実施形態のメモリデバイス（例えば、相変化メモリ）を説明するための模式図である。
本実施形態において、図９に示されるように、第１及び第２の実施形態における電源ドメインＤＯＭ３が、電源ドメインＤＯＭ３Ａと電源ドメインＤＯＭ３Ｂに分離されており、非活性（プリチャージ）時に、メモリセルＭＣに電圧を供給する回路が、互いに異なる電源ドメインに設けられてもよい。
第１の電源ドメインＤＯＭ１内に、ワード線活性化回路７００が、設けられている。
ワード線活性化回路７００は、電圧供給のための素子（以下では、電圧供給素子とよばれる）７０３と、制御回路７０９とを含む。
電圧供給素子７０３は、選択されたワード線ＷＬにワード線（メモリセル）の活性化のための電圧を供給する。
電圧供給素子７０３は、例えば、Ｐ型のトランジスタである。トランジスタ７０３の電流経路の一端は、グローバルワード線（配線）ＧＷＬに接続される。トランジスタ７０３の電流経路の他端は、電源端子７９１に接続されている。トランジスタ７０３のゲートは、制御回路７０９に接続されている。トランジスタ７０３のしきい値電圧は、“ＶｔｈＡ”程度である。
例えば、電源端子７９１には、電圧ＶＡが印加される。電圧ＶＡは、例えば、正の電圧である。
制御回路７０９は、電圧供給素子（トランジスタ）７０３のオン／オフ、動作のタイミング、及び、オン状態／オフ状態の期間を、制御する。例えば、制御回路７０９は、ワード線活性化回路７００の前段の回路の電圧のレベルを、ワード線活性化回路７００で用いられる電圧のレベルに、変換する。
例えば、制御回路７０９は、レベルシフタ、インバータ、遅延回路及び転送ゲートなどを、含む。
電圧ドメインＤＯＭ１において、電圧ＶＸ１から電圧ＶＺ１までの範囲の電圧が、供給される。電圧ＶＸ１は、“ＶＡ”以上の電圧値を有する。電圧ＶＺ１は、“ＶＡ−ＶＹ１”より低い電圧値を有する。電圧ＶＹ１（絶対値）は、電圧供給素子７０３のしきい値電圧（絶対値）以上の電圧値を有する。
第２の電源ドメインＤＯＭ２内に、ビット線活性化回路７１０が、設けられている。
ビット線活性化回路７１０は、電圧供給素子７１３と、制御回路７１９とを含む。
電圧供給素子７１３は、選択されたビット線ＢＬにビット線の活性化のための電圧を供給する。
電圧供給素子７１３は、例えば、Ｎ型のトランジスタである。トランジスタ７１３の電流経路の一端は、グローバルビット線ＧＢＬに接続される。トランジスタ７１３の電流経路の他端は、第２の電源端子７９２に接続される。トランジスタ７１３のゲートは、制御回路７１９に接続されている。トランジスタ７０３のしきい値電圧は、“ＶｔｈＢ”程度である。
例えば、第２の電源端子７９２には、電圧ＶＤが印加される。電圧ＶＤは、例えば、負の電圧である。
制御回路７１９は、トランジスタ７１３のオン／オフ、動作のタイミング、オン状態／オフ状態の期間を、制御する。
例えば、制御回路７１９は、ビット線活性化回路７１０の前段の回路の電圧のレベルを、ビット線活性化回路７１０で用いられる電圧のレベルに、変換する。
例えば、制御回路７１９は、レベルシフタ、インバータ、遅延回路及び転送ゲートなどを、含む。
電圧ドメインＤＯＭ２において、電圧ＶＸ２から電圧ＶＺ２までの範囲の電圧が、供給される。電圧ＶＸ２は、“ＶＤ”以下の電圧値を有する。電圧ＶＺ２は、“ＶＤ＋ＶＹ２”より高い電圧値を有する。電圧ＶＹ２（絶対値）は、電圧供給素子７１３のしきい値電圧（絶対値）以上の電圧値を有する。
第３の電源ドメインＤＯＭ３Ａ内に、ワード線非活性化回路（ワード線プリチャージ回路）７５０Ａが、設けられている。
ワード線非活性化回路７５０Ａは、電圧供給素子７５５と、制御回路７５９Ａとを含む。
電圧供給素子７５５は、ワード線ＷＬにワード線（メモリセル）の非活性化のための電圧を供給する。
電圧供給素子７５５は、例えば、Ｎ型のトランジスタである。トランジスタ７５５の電流経路の一端は、グローバルワード線ＧＷＬに接続される。トランジスタ７５５の電流経路の他端は、電源端子７９３Ａに接続されている。トランジスタ７５５のゲートは、制御回路７５９Ａに接続されている。トランジスタ７５５のしきい値電圧は、“ＶｔｈＣ”である。
例えば、第３の電源端子７９３Ａには、電圧ＶＢが印加される。電圧ＶＢは、例えば、負の電圧である。
制御回路７５９Ａは、電圧供給素子（トランジスタ）７５５のオン／オフ、動作のタイミング、及び、オン状態／オフ状態の期間を、制御する。例えば、制御回路７５９Ａは、ワード線非活性化回路７５０Ａの前段の回路の電圧のレベルを、ワード線非活性化回路７５０Ａで用いられる電圧のレベルに、変換する。
例えば、制御回路７５９Ａは、レベルシフタ、インバータ、遅延回路及び転送ゲートなどを、含む。
電圧ドメインＤＯＭ３Ａにおいて、電圧ＶＸ３から電圧ＶＺ３までの範囲の電圧が、供給される。電圧ＶＸ３は、“ＶＢ”以上の電圧値を有する。電圧ＶＺ３は、“ＶＢ＋ＶＹ３”より高い電圧値を有する。電圧ＶＹ３（絶対値）は、電圧供給素子７５５のしきい値電圧（絶対値）以上の電圧値を有する。
第４の電源ドメインＤＯＭ３Ｂ内に、ビット線非活性化回路（ビット線プリチャージ回路）７５０Ｂが、設けられている。
ビット線非活性化回路７５０Ｂは、電圧供給素子７５６と、制御回路７５９Ｂとを含む。
電圧供給素子７５６は、ビット線ＢＬにビット線ＢＬの非活性化のための電圧を供給する。
電圧供給素子７５６は、例えば、Ｐ型のトランジスタである。トランジスタ７５６の電流経路の一端は、ビット線に接続される。トランジスタ７５６の電流経路の他端は、第４の電源端子に接続される。トランジスタ７５６のゲートは、制御回路７５９Ｂに接続されている。トランジスタ７５６のしきい値電圧は、“ＶｔｈＤ”である。
例えば、第４の電源端子７９３Ｂには、電圧ＶＣが印加される。電圧ＶＣは、例えば、正の電圧である。
制御回路７５９Ｂは、電圧供給素子（トランジスタ）７５６のオン／オフ、動作のタイミング、オン状態／オフ状態の期間を、制御する。
例えば、制御回路７５９Ｂは、ビット線非活性化回路７５０Ｂの前段の回路の電圧のレベルを、ビット線非活性化回路７５０Ｂで用いられる電圧のレベルに、変換する。
例えば、制御回路７５９Ｂは、レベルシフタ、インバータ、遅延回路及び転送ゲートなどを、含む。
電圧ドメインＤＯＭ３Ｂにおいて、電圧ＶＸ４から電圧ＶＺ４までの範囲の電圧が、供給される。電圧ＶＸ４は、“ＶＣ”以上の電圧値を有する。電圧ＶＺ３は、“ＶＣ−ＶＹ４”より低い電圧値を有する。電圧ＶＹ４（絶対値）は、電圧供給素子７５６のしきい値電圧（絶対値）以上の電圧値を有する。
本実施形態のメモリデバイス（例えば、相変化メモリ）のように、ワード線及びビット線の非活性化のための回路が異なる電源ドメインに設けられても、上述の実施形態と実質的に同様の効果を得ることができる。
（４） その他
実施形態のメモリデバイスにおいて、メモリセル及びメモリセルアレイの構成は、図２乃至図４の例に限定されない。
例えば、本実施形態のメモリデバイスにおいて、電界効果トランジスタを有するメモリセルが、用いられてもよい。電界効果トランジスタ（以下では、セルトランジスタとよばれる）は、メモリセルのスイッチング素子として、機能する。メモリセルは、ビット線ペアを形成する２つのビット線と、ワード線とに接続される。セルトランジスタの電流経路の一端は、第１のビット線に接続され、セルトランジスタの電流経路の他端は、相変化素子（可変抵抗素子）の一端に接続され、相変化素子の他端は、第２のビット線（ソース線）に接続される。セルトランジスタのゲートは、ワード線に接続される。
本実施形態のメモリデバイスは、ＭＲＡＭ（磁気メモリ）、又は、ＲｅＲＡＭ（抵抗変化メモリ）でもよい。
本実施形態において、「接続」との記載は、２つの構成要素が他の要素を介さずに直接的に接続された場合に限らず、２つの構成要素が他の要素を介して間接的に接続された場合も、その構成要素間の関係に応じて適宜含み得る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：可変抵抗素子、７００：ワード線活性化回路、７１０：ビット線活性化回路、７５０：プリチャージ回路。

Claims (7)

  1. 第１の配線と、
    第２の配線と、
    前記第１の配線と前記第２の配線との間に電気的に接続され、メモリ素子を含むメモリセルと、
    第１の電圧から前記第１の電圧より大きい第２の電圧までの範囲の第１の電源ドメイン内に設けられ、前記第１の配線に対する前記第２の電圧の供給の開始及び停止を制御する第１の回路と、
    前記第１の電圧より小さい第３の電圧から前記第１の電圧までの範囲の第２の電源ドメイン内に設けられ、前記第２の配線に対する前記第３の電圧の供給の開始及び停止を制御する第２の回路と、
    前記第１の電圧より低い第４の電圧から前記第１の電圧より高い第５の電圧までの範囲の第３の電源ドメイン内に設けられ、前記第１の配線及び前記第２の配線に対する第６の電圧の供給及び停止を制御する第３の回路と、
    を具備するメモリデバイス。
  2. 前記第３の回路が、前記第６の電圧を前記第１の配線及び前記第２の配線にそれぞれ供給した後、前記第１の回路が、前記第１の配線への前記第２の電圧の供給を停止し、前記第２の回路が、前記第２の配線への前記第３の電圧の供給を停止する、
    請求項１に記載のメモリデバイス。
  3. 前記第２の電圧は正の電圧であり、前記第３の電圧は負の電圧であり、
    前記第２の電圧と前記第３の電圧の電圧との差が、前記メモリセルに対する書き込み電圧に対応する、
    請求項１又は２に記載のメモリデバイス。
  4. 第４の電源ドメイン内に設けられた第４の回路を、
    さらに具備し、
    前記第１の回路は、
    前記第４の回路に電気的に接続された第１のレベルシフタと、
    前記第１のレベルシフタに電気的に接続された第１の調整回路と、
    前記第１の調整回路に電気的に接続された第１のゲートと、前記第１の配線に電気的に接続された第１の端子と、前記第２の電圧が供給される第２の端子と、を有する第１のトランジスタと、
    を含み、
    前記第２の回路は、
    前記第４の回路に電気的に接続された第２のレベルシフタと、
    前記第２のレベルシフタに電気的に接続された第２の調整回路と、
    前記第２の調整回路に電気的に接続された第２のゲートと、前記第２の配線に電気的に接続された第３の端子と、前記第３の電圧が供給される第４の端子と、を有する第２のトランジスタと、
    を含み、
    前記第３の回路は、
    前記第４の回路に電気的に接続された第３のレベルシフタと、
    前記第３のレベルシフタに電気的に接続された第３の調整回路と、
    前記第３の調整回路に接続された第３のゲートと、前記第１の配線に電気的に接続された第５の端子と、前記第６の電圧が供給される第６の端子と、を有する第３のトランジスタと、
    前記第３のレベルシフタに電気的に接続された第４の調整回路と、
    前記第４の調整回路に電気的に接続された第４のゲートと、前記第２の配線に電気的に接続された第７の端子と、前記第６の電圧が供給される第８の端子と、を有する第４のトランジスタと、
    を含み、
    前記第１乃至４の調整回路は、前記第１乃至４の調整回路の各々が転送する信号の極性及び信号のタイミングを調整する、
    請求項１乃至３のうちいずれか１項に記載のメモリデバイス。
  5. 前記第３の電圧の電圧値の絶対値は、前記第２の電圧の電圧値の絶対値と同じであり、
    前記第１の電圧と前記第２の電圧との電位差、前記第１の電圧と前記第３の電圧との電位差、及び前記第４の電圧と前記第５の電圧との電位差は、同じである、
    請求項１乃至４のうちいずれか１項に記載のメモリデバイス。
  6. 前記メモリ素子は、相変化素子である、
    請求項１乃至４のうちいずれか１項に記載のメモリデバイス。
  7. 第１の配線と、
    第２の配線と、
    前記第１の配線と前記第２の配線との間に電気的に接続され、メモリ素子を含むメモリセルと、
    第１の電圧から前記第１の電圧より大きい第２の電圧までの範囲の第１の電源ドメイン内に設けられ、前記第１の配線に対する前記第２の電圧の供給の開始及び停止を制御する第１の回路と、
    前記第１の電圧より小さい第３の電圧から前記第１の電圧までの範囲の第２の電源ドメイン内に設けられ、前記第２の配線に対する前記第３の電圧の供給の開始及び停止を制御する第２の回路と、
    前記第１の電圧より低い第４の電圧から前記第１の電圧より高い第５の電圧までの範囲の第３の電源ドメイン内に設けられ、前記第１の配線に対する第６の電圧の供給の開始及び停止を制御する第３の回路と、
    前記第１の電圧より低い第７の電圧から前記第１の電圧より高い第８の電圧までの範囲の第４の電源ドメイン内に設けられ、前記第２の配線に対する第９の電圧の供給の開始及び停止を制御する第４の回路と、
    を具備するメモリデバイス。
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* Cited by examiner, † Cited by third party
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US11386945B2 (en) 2020-10-02 2022-07-12 Sandisk Technologies Llc Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line
US11328759B2 (en) * 2020-10-02 2022-05-10 Sandisk Technologies Llc Signal preserve in MRAM during reading

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163475A (en) * 1999-02-13 2000-12-19 Proebsting; Robert J. Bit line cross-over layout arrangement
WO2008035392A1 (fr) 2006-09-19 2008-03-27 Renesas Technology Corp. Dispositif de circuit intégré à semi-conducteur
JP4371149B2 (ja) * 2007-01-09 2009-11-25 ソニー株式会社 半導体メモリデバイス、センスアンプ回路、および、メモリセルの読み出し方法
JP2008171478A (ja) * 2007-01-09 2008-07-24 Sony Corp 半導体メモリデバイスおよびセンスアンプ回路
US7535756B2 (en) * 2007-01-31 2009-05-19 Macronix International Co., Ltd. Method to tighten set distribution for PCRAM
WO2010041325A1 (ja) 2008-10-09 2010-04-15 株式会社 東芝 クロスポイント型抵抗変化メモリ
US9171631B2 (en) * 2012-04-23 2015-10-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method for controlling the same
US9202538B2 (en) 2013-12-05 2015-12-01 Infineon Technologies Ag Wordline activation
CN103730163B (zh) * 2013-12-27 2017-02-15 深圳市国微电子有限公司 一种可编程存储系统
CN103811062B (zh) * 2014-03-07 2017-01-25 上海华虹宏力半导体制造有限公司 存储器及存储器的读取方法
JP6829831B2 (ja) * 2016-12-02 2021-02-17 国立研究開発法人産業技術総合研究所 抵抗変化型メモリ
JP2018160293A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 不揮発性メモリ

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