JP2020155192A - メモリデバイス - Google Patents
メモリデバイス Download PDFInfo
- Publication number
- JP2020155192A JP2020155192A JP2019054486A JP2019054486A JP2020155192A JP 2020155192 A JP2020155192 A JP 2020155192A JP 2019054486 A JP2019054486 A JP 2019054486A JP 2019054486 A JP2019054486 A JP 2019054486A JP 2020155192 A JP2020155192 A JP 2020155192A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- wiring
- power supply
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008859 change Effects 0.000 claims description 75
- 101100279566 Arabidopsis thaliana EMB514 gene Proteins 0.000 abstract description 25
- 101100268514 Mus musculus Serpina1a gene Proteins 0.000 abstract description 25
- ZACLXWTWERGCLX-MDUHGFIHSA-N dom-1 Chemical compound O([C@@H]1C=C(C([C@@H](O)[C@@]11CO)=O)C)[C@@H]2[C@H](O)C[C@@]1(C)C2=C ZACLXWTWERGCLX-MDUHGFIHSA-N 0.000 abstract description 25
- 101100268515 Mus musculus Serpina1b gene Proteins 0.000 abstract description 24
- 101100268516 Mus musculus Serpina1c gene Proteins 0.000 abstract description 24
- 230000004913 activation Effects 0.000 description 97
- 239000010410 layer Substances 0.000 description 29
- 238000012546 transfer Methods 0.000 description 29
- 101100268517 Mus musculus Serpina1d gene Proteins 0.000 description 9
- 230000009849 deactivation Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 101100268518 Mus musculus Serpina1e gene Proteins 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- -1 chalcogenide compound Chemical class 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 229910000618 GeSbTe Inorganic materials 0.000 description 1
- 240000004050 Pentaglottis sempervirens Species 0.000 description 1
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/003—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0038—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0061—Timing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0026—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0028—Word-line or row circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0078—Write using current through the cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/72—Array wherein the access device being a diode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】メモリデバイスの特性を向上する。【解決手段】実施形態のメモリデバイスは、第1の配線WLと第2の配線BLとの間に電気的に接続され、メモリ素子を含むメモリセルMCと、第1の電圧から第1の電圧より大きい第2の電圧までの範囲の第1の電源ドメインDOM1内に設けられ、第1の配線WLに対する第2の電圧の供給及び停止を制御する第1の回路700と、第1の電圧より小さい第3の電圧から第1の電圧までの範囲の第2の電源ドメインDOM2内に設けられ、第2の配線BLに対する第3の電圧の供給及び停止を制御する第2の回路710と、第1の電圧より低い第4の電圧から第1の電圧より高い第5の電圧までの範囲の第3の電源ドメインDOM3内に設けられ、第1及び第2の配線WL,BLに対する第6の電圧の供給及び停止を制御する第3の回路750と、を含む。【選択図】 図5
Description
本発明の実施形態は、メモリデバイスに関する。
磁気メモリ、抵抗変化メモリ、及び相変化メモリなどの新規のメモリデバイスの研究及び開発が、推進されている。
メモリデバイスの特性を向上する。
本実施形態のメモリデバイスは、第1の配線と、第2の配線と、前記第1の配線と前記第2の配線との間に電気的に接続され、メモリ素子を含むメモリセルと、第1の電圧から前記第1の電圧より大きい第2の電圧までの範囲の第1の電源ドメイン内に設けられ、前記第1の配線に対する前記第2の電圧の供給の開始及び停止を制御する第1の回路と、前記第1の電圧より小さい第3の電圧から前記第1の電圧までの範囲の第2の電源ドメイン内に設けられ、前記第2の配線に対する前記第3の電圧の供給の開始及び停止を制御する第2の回路と、前記第1の電圧より低い第4の電圧から前記第1の電圧より高い第5の電圧までの範囲の第3の電源ドメイン内に設けられ、前記第1の配線及び前記第2の配線に対する第6の電圧の供給及び停止を制御する第3の回路と、含む。
図1乃至図9を参照して、実施形態のメモリデバイスについて、説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字/英字を伴った参照符号(例えば、ワード線WLやビット線BL、各種の電圧及び信号など)を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字/英字が省略された記載(参照符号)が用いられる。
また、以下の各実施形態において、末尾に区別化のための数字/英字を伴った参照符号(例えば、ワード線WLやビット線BL、各種の電圧及び信号など)を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字/英字が省略された記載(参照符号)が用いられる。
(1) 第1の実施形態
図1乃至図7を参照して、第1の実施形態のメモリデバイスについて、説明する。
図1乃至図7を参照して、第1の実施形態のメモリデバイスについて、説明する。
(a) 構成例
図1乃至図5を参照して、本実施形態オンメモリデバイスの構成例について、説明する。
図1乃至図5を参照して、本実施形態オンメモリデバイスの構成例について、説明する。
図1は、本実施形態のメモリデバイスの構成例を示すブロック図である。
図1に示されるように、本実施形態のメモリデバイス500は、メモリセルアレイ100、ロウ制御回路110、カラム制御回路120、書き込み回路140、読み出し回路150、I/O回路160、電圧生成回路170、及び、制御回路190などを含む。
メモリセルアレイ100は、複数のメモリセルMC及び複数の配線を含む。メモリセルMCは、対応する配線に接続されている。各メモリセルMCは、可変抵抗素子1を含む。
ロウ制御回路110は、メモリセルアレイ100の複数のロウを制御する。ロウ制御回路110に、アドレスのデコード結果(ロウアドレス)が供給される。ロウ制御回路110は、アドレスのデコード結果に基づいたロウ(例えば、ワード線)を、選択状態に設定する。以下において、選択状態に設定されたロウ(又はワード線)は、選択ロウ(又は選択ワード線)とよばれる。選択ロウ以外のロウは、非選択ロウ(又は非選択ワード線)とよばれる。
例えば、ロウ制御回路110は、マルチプレクサ(ワード線選択回路)111、ワード線ドライバ112などを有する。
カラム制御回路120は、メモリセルアレイ100の複数のカラムを制御する。カラム制御回路120に、制御回路190からのアドレスのデコード結果(カラムアドレス)が供給される。カラム制御回路120は、アドレスのデコード結果に基づいたカラム(例えば、少なくとも1つのビット線)を、選択状態に設定する。以下において、選択状態に設定されたカラム(又はビット線)は、選択カラム(又は選択ビット線)とよばれる。選択カラム以外のカラムは、非選択カラム(又は非選択ビット線)とよばれる。
カラム制御回路120は、マルチプレクサ(ビット線選択回路)121、ビット線ドライバ122などを有する。
書き込み回路(書き込み制御回路、又は、書き込みドライバともよばれる)140は、書き込み動作(データの書き込み)のための各種の制御を行う。書き込み回路140は、書き込み動作時において、電流及び/又は電圧によって形成される書き込みパルスを、ロウ制御回路110及びカラム制御回路120を介してメモリセルMCに供給する。これによって、データDTが、メモリセルMCに書き込まれる。
例えば、書き込み回路140は、電圧源及び/又は電流源、ラッチ回路などを有する。
読み出し回路(読み出し制御回路、又は、読み出しドライバともよばれる)150は、読み出し動作(データの読み出し)のための各種の制御を行う。読み出し回路150は、読み出し動作時において、読み出しパルス(例えば、読み出し電流)をロウ制御回路110及びカラム制御回路120を介してメモリセルMCに供給する。読み出し回路150は、ビット線BLの電位又は電流値をセンスする。このセンス結果に基づいて、メモリセルMC内のデータが、読み出される。
例えば、読み出し回路150は、電圧源及び/又は電流源、ラッチ回路、センスアンプ回路などを有する。
尚、書き込み回路140及び読み出し回路150は、互いに独立な回路に限定されない。例えば、書き込み回路と読み出し回路とは、相互に利用可能な共通な構成要素を有し、1つの統合的な回路として、メモリデバイス500内に提供されてもよい。
I/O回路(入出力回路)160は、メモリデバイス500内における各種の信号の送受信のためのインターフェイス回路である。
I/O回路160は、書き込み動作時において、外部デバイス(コントローラ又はホストデバイス)のプロセッサ900からのデータDTを、書き込みデータとして、書き込み回路140に転送する。I/O回路160は、読み出し動作時において、メモリセルアレイ100から読み出し回路150へ出力されたデータDTを、読み出しデータとして、プロセッサ900へ転送する。
I/O回路160は、プロセッサ900からのアドレスADR及びコマンドCMDを、制御回路190に転送する。I/O回路160は、様々な制御信号CNTを、制御回路190と外部デバイスとの間で送受信する。
電圧生成回路170は、外部デバイスから提供された電源電圧を用いて、メモリセルアレイ100の各種の動作のための電圧を生成する。例えば、電圧生成回路170は、書き込み動作時において、書き込み動作のために生成された様々な電圧を、書き込み回路140に出力する。電圧生成回路170は、読み出し動作時において、読み出し動作のために生成された様々な電圧を、読み出し回路150に出力する。
制御回路(ステートマシーン、シーケンサ又は内部コントローラともよばれる)190は、制御信号CNT、アドレスADR及びコマンドCMDに基づいて、メモリデバイス500内の各回路の動作を制御する。
例えば、コマンドCMDは、メモリデバイス500が実行すべき動作を示す信号である。例えば、アドレスADRは、メモリセルアレイ100内の動作対象の1以上のメモリセル(以下では、選択セルとよばれる)の座標を示す信号である。アドレスADRは、選択セルのロウアドレス及びカラムアドレスを含む。例えば、制御信号CNTは、外部デバイスとメモリデバイス500との間の動作タイミング及びメモリデバイス500の内部の動作タイミングを制御するための信号である。
制御回路190は、例えば、コマンドデコーダ、アドレスデコーダ、及びラッチ回路などを有する。
<メモリセルアレイ>
図2は、メモリデバイスのメモリセルアレイの構成の一例を示す、等価回路図である。
図2は、メモリデバイスのメモリセルアレイの構成の一例を示す、等価回路図である。
図2に示されるように、メモリデバイス500は、メモリセルアレイ100内において、複数のワード線WLは、Y方向に配列される。各ワード線WLは、X方向に延在する。メモリセルアレイ100内において、複数のビット線BLは、X方向に配列される。各ビット線BLは、Y方向に延在している。
メモリセルMCは、ビット線BLとワード線WLとの交差位置に配置される。メモリセルMCの一端は、ビット線BLに接続され、メモリセルMCの他端は、ワード線WLに接続されている。
X方向に配列された複数のメモリセルMCは、1つのワード線WLに共通に接続される。Y方向に配列された複数のメモリセルMCは、1つのビット線BLに共通に接続されている。
例えば、本実施形態のメモリデバイスが、相変化メモリである場合、1つのメモリセルMCは、1つの相変化素子(可変抵抗素子)1及び1つのスイッチング素子2を含む。
相変化メモリにおいて、相変化素子1は、メモリセルMCのメモリ素子として機能する。相変化素子1は、供給された書き込みパルスに応じて、相変化素子1内の層の状態(相)が、結晶状態及びアモルファス状態に可逆的に変化する。相変化素子1において、層の結晶状態/アモルファス状態に応じて、層の導電性(抵抗値又はインピーダンス)が変わる。相変化素子1は、層が取り得る複数の相(状態)とデータとの関連付けによって、1ビット以上のデータを記憶するメモリ素子として用いられる。
スイッチング素子2は、メモリセルMCのオン/オフ(選択/非選択)を切り替える。
スイッチング素子2は、スイッチング素子2のしきい値電圧以上の電圧がメモリセルMCに印加されている場合において、オン状態(低抵抗状態、導通状態)に設定される。スイッチング素子2は、スイッチング素子2のしきい値電圧未満の電圧がメモリセルに印加されている場合に、オフ状態(高抵抗状態、非導通状態)に設定される。
スイッチング素子2は、スイッチング素子2のしきい値電圧以上の電圧がメモリセルMCに印加されている場合において、オン状態(低抵抗状態、導通状態)に設定される。スイッチング素子2は、スイッチング素子2のしきい値電圧未満の電圧がメモリセルに印加されている場合に、オフ状態(高抵抗状態、非導通状態)に設定される。
オン状態のスイッチング素子2は、電流をメモリセルMC内に流すことが可能である。オン状態のスイッチング素子2は、ビット線とワード線との間の電位差に応じて、ビット線側からワード線側に向かって流れる電流、又は、ワード線側からビット線側に向かって流れる電流を、相変化素子1に供給する。スイッチング素子2は、相変化素子1に双方向に電流を流すことが可能な素子である。例えば、スイッチング素子2は、双方向ダイオードとして機能する。
図3は、本実施形態の相変化メモリにおける、メモリセルアレイの構造例を示す鳥瞰図である。
図3に示されるように、メモリセルアレイ100は、複数の配線51、複数のメモリセルMC、及び、複数の配線55を含む。
配線51は、X方向に延在する。複数の配線51は、Y方向に並んでいる。
配線55は、Y方向に延在する。複数の配線55は、X方向に並んでいる。配線55は、Z方向における配線51の上方に設けられている。
配線55は、Y方向に延在する。複数の配線55は、X方向に並んでいる。配線55は、Z方向における配線51の上方に設けられている。
尚、X方向は、層間膜9の表面に対して平行な方向である。Y方向は、層間膜9の表面に対して平行な方向で、且つ、X方向に交差する(例えば、直交する)方向である。Z方向は、層間膜9の表面(X−Y平面)に対して垂直な方向である。
配線51及び配線55のうち、一方の配線はワード線であり、他方の配線はビット線である。図3の例において、配線51がワード線WLであり、配線55がビット線BLである。
複数のメモリセルMCは、メモリセルアレイ100のX−Y平面内に2次元に配列されている。
メモリセルMCは、配線51と配線55との間に設けられている。メモリセルMCは、配線51上に積層されている。配線55は、メモリセルMC上に積層されている。
例えば、メモリセルMCは、四角柱の構造を有する。相変化素子1及びスイッチング素子2は、四角形の断面形状を有する。メモリセルMCは、円柱の構造を有してもよい。円柱状のメモリセルMCにおいて、相変化素子1及びスイッチング素子2は、四角形の断面形状を有する。
メモリセルアレイ100の構造は、図3の例に限定されない。
例えば、メモリセルアレイ100において、複数のメモリセルMCが、Z方向に配置されてもよい。この場合において、Z方向に隣り合うメモリセルMCが、配線55(又は配線51)を共有する。例えば、Z方向に隣り合うメモリセルMCにおいて、Z方向における相変化素子1及びスイッチング素子2の配列(配置順序)は、共有する配線55を中心に鏡像関係になるように設定されることが好ましい。
例えば、メモリセルアレイ100において、複数のメモリセルMCが、Z方向に配置されてもよい。この場合において、Z方向に隣り合うメモリセルMCが、配線55(又は配線51)を共有する。例えば、Z方向に隣り合うメモリセルMCにおいて、Z方向における相変化素子1及びスイッチング素子2の配列(配置順序)は、共有する配線55を中心に鏡像関係になるように設定されることが好ましい。
図4は、本実施形態の相変化メモリにおける、メモリセルアレイの断面構造を示している。図4は、X方向に沿うメモリセルアレイの断面(X−Z平面)を示している。
図4に示されるように、メモリセルMCは、相変化素子1とスイッチング素子2とを含む積層体である。相変化素子1が、Z方向においてスイッチング素子2上に設けられている。
スイッチング素子2は、2端子を有する可変抵抗素子である。スイッチング素子2は、2つの電極(端子)21,23と、スイッチング層(抵抗変化層)22とを含む。スイッチング素子2において、電極21、スイッチング層22、及び電極23が、Z方向に沿って配置されている。電極21は、配線(ここでは、ワード線)51の上面上に設けられている。スイッチング層22は、電極21の上面上に設けられている。電極23は、スイッチング層22の上面上に設けられている。このように、スイッチング層22は、Z方向において2つの電極21,23間に設けられている。例えば、スイッチング層22の材料は、遷移金属酸化物、又は、カルコゲナイド化合物などである。
相変化素子1は、2つの端子を有する。相変化素子1は、例えば、2つの電極(端子)11,13と、相変化層(化合物層)12とを含む。相変化素子1において、電極11、相変化層12、及び電極13が、Z方向に沿って配置されている。電極11は、電極23の上面上に設けられている。相変化層12は、電極11の上面上に設けられている。電極13は、相変化層12の上面上に設けられている。配線(ここでは、ビット線)55は、電極13Bの上面上に設けられている。このように、相変化層12は、Z方向において2つの電極11,13間に設けられている。例えば、相変化層12の材料は、カルコゲナイド化合物(例えば、GeSbTe)である。
尚、メモリセルにおいて、スイッチング素子2の電極23の材料は、相変化素子1の電極(導電層)11の材料と同じでもよい。この場合において、スイッチング素子2及び相変化素子1において、素子1,2間の1つの電極が、共有されてもよい。
相変化素子1の相変化層12の状態は、相変化層12に対する熱(例えば、ジュール熱)の印加によって、変化する。相変化層12の状態(相)がアモルファス状態である場合、相変化素子1の抵抗状態は、高抵抗状態となる。相変化層12の状態が結晶状態である場合、相変化素子1の抵抗状態は、低抵抗状態となる。
例えば、相変化素子1の相変化層12が結晶状態である状態は、セット状態とよばれる。相変化素子1の相変化層12がアモルファス状態である状態は、リセット状態とよばれる。
相変化素子1の状態をリセット状態からセット状態に変える書き込み動作は、セット動作とよばれる。相変化素子1の状態をセット状態からリセット状態に変える書き込み動作は、リセット動作とよばれる。
例えば、リセット動作に用いられる書き込み電圧(以下では、リセット電圧とよばれる)のパルス形状は、セット動作に用いられる書き込み電圧(以下では、セット電圧とよばれる)パルス形状と異なる。リセット電圧の電圧値は、セット電圧の電圧値より高い。セット電圧のパルス幅は、リセット電圧のパルス幅より長い。
このように、相変化層12の状態は、リセット電圧の印加による相変化層12に対する比較的高い温度の発生から急冷することによって、アモルファス状態(リセット状態)となる。相変化層12の状態は、セット電圧の印加による比較的低い温度の発生から徐冷することによって、結晶状態となる。
<書き込み回路>
図5は、本実施形態の相変化メモリにおける、書き込み回路の構成例の模式図である。
図5は、本実施形態の相変化メモリにおける、書き込み回路の構成例の模式図である。
図5に示されるように、本実施形態の相変化メモリ500において、書き込み回路140は、3以上の電源ドメイン(電圧領域ともよばれる)DOM1,DOM2,DOM3を含む。電源ドメインは、ある電圧値の範囲を有する独立に制御可能な回路領域(又は、1以上の素子/回路)である。
第1の電源ドメインDOM1において、基準電圧(例えば、グランド電圧)“VGND”から正の電圧“VA”までの範囲の電圧が、ドメインDOM1内の1以上の回路/素子に対して、供給される。
例えば、第1の電源ドメインDOM1に属する回路(以下では、正電圧回路又は正電圧出力回路ともよばれる)は、正の電圧又はグランド電圧を出力できる。
第1の電源ドメインDOM1の電圧は、ワード線WL及びビット線BLのうち一方(例えば、ワード線)に対する電圧の供給に用いられる。
第1の電源ドメインDOM1の電圧は、ワード線WL及びビット線BLのうち一方(例えば、ワード線)に対する電圧の供給に用いられる。
第2の電源ドメインDOM2は、第1の電源ドメインDOM1から独立している。
第2の電源ドメインDOM2において、負の電圧“−VA”から基準電圧“VGND”までの範囲の電圧が、ドメインDOM2内の1以上の回路/素子に対して、供給される。
例えば、第2の電源ドメインDOM2に属する回路(以下では、負電圧回路又は負電圧出力回路ともよばれる)710は、負の電圧又はグランド電圧を出力できる。
第2の電源ドメインDOM2の電圧は、ワード線WL及びビット線BLのうち他方(例えば、ビット線)に対する電圧の供給に用いられる。
第2の電源ドメインDOM2の電圧は、ワード線WL及びビット線BLのうち他方(例えば、ビット線)に対する電圧の供給に用いられる。
例えば、第2の電源ドメインDOM2で用いられる上限の電圧“VGND”と下限の電圧“−VA”との電位差の絶対値は、第1の電源ドメインDOM1で用いられる上限の電圧“+VA”と下限の電圧“VGND”との電位差の絶対値と同じである。
第3の電源ドメインDOM3において、第1の電圧ドメインDOM1と第2の電圧ドメインDOM2との中間の範囲の電圧が、電圧ドメインDOM3内の1以上の回路/素子に対して、供給される。
例えば、第3の電圧ドメインDOM3において、負の電圧“−VB”から正の電圧“+VB”までの範囲の電圧が、ドメイン内の1つ以上の回路/素子に対して、供給される。VBの電圧値の絶対値は、VAの電圧値の絶対値より小さい。例えば、電圧VBの絶対値は、おおよそVA/2の絶対値に等しい。
例えば、第3の電源ドメインDOM3で用いられる上限の電圧(電圧値)“+VB”と下限の電圧“−VB”との電位差の絶対値は、第1の電源ドメインDOM1で用いられる上限の電圧“+VA”と下限の電圧“VGND”との電位差の絶対値と同じである。
例えば、第3の電源ドメインDOM3に属する回路750は、負の電圧、正の電圧又はグランド電圧を出力できる。
第3の電源ドメインDOM3の電圧は、ワード線WLとビット線BLとに対する電圧の供給に、共通に用いられる。
第3の電源ドメインDOM3の電圧は、ワード線WLとビット線BLとに対する電圧の供給に、共通に用いられる。
例えば、ワード線WLの制御に関する回路700が、第1の電圧ドメインDOM1内に設けられている。例えば、本実施形態において、回路700は、ワード線活性化回路である。ワード線活性化回路700は、選択アドレスに対応するワード線(以下では、選択ワード線とよばれる)を活性化する。ワード線活性化回路700は、選択ワード線の活性化時に、選択ワード線に電圧(以下では、ワード線活性化電圧ともよばれる)を供給する。
例えば、ビット線BLの制御に関する回路710が、第2の電圧ドメインDOM2内に設けられている。本実施形態において、回路710は、ビット線活性化回路とよばれる。ビット線活性化回路710は、選択アドレスに対応するビット線(以下では、選択ビット線とよばれる)を活性化する。ビット線活性化回路710は、選択ビット線の活性化時に、選択ビット線に電圧(以下では、ビット線活性化電圧ともよばれる)を供給する。
例えば、ワード線WL及びビット線BLの両方の制御に関する回路750が、第3の電圧ドメインDOM3内に設けられている。本実施形態において、回路750は、プリチャージ回路とよばれる。プリチャージ回路750は、ワード線及びビット線に非活性化電圧を供給する。
このように、本実施形態のメモリデバイス(例えば、相変化メモリ)は、ワード線WLの制御のための電源ドメインDOM1及びビット線BLの制御のための電源ドメインDOM2に加えて、ワード線WLとビット線BLとの制御に共通に用いられる電源ドメインDOM3を含む。これらの3つの電源ドメインDOM1,DOM2,DOM3は、互いに異なる電圧の範囲を有する。各電源ドメインDOM1,DOM2,DOM3内の回路700,710,750は、互いに異なる範囲の電圧で、動作する。回路700,710,750は、異なる電圧を、ワード線WL及び/又はビット線BLに供給する。
尚、ワード線活性化回路700は、ロウ制御回路110内の構成要素とみなされる場合もある。ビット線活性化回路710は、カラム制御回路120内の構成要素とみなされる場合もある。プリチャージ回路750は、ロウ制御回路110及び/又はカラム制御回路120内の構成要素とみなされる場合もある。
(b) 実施例
図6及び図7を参照して、本実施形態の相変化メモリの実施例について、説明する。
図6及び図7を参照して、本実施形態の相変化メモリの実施例について、説明する。
<構成例>
図6は、本実施形態の相変化メモリにおける、書き込み回路の実施例の一例を示す回路図である。
図6は、本実施形態の相変化メモリにおける、書き込み回路の実施例の一例を示す回路図である。
本実施形態の相変化メモリにおいて、書き込み回路140は、信号入力回路770と、ワード線活性化回路700と、ビット線活性化回路710と、プリチャージ回路750と、を含む。
信号入力回路(インターフェイス回路)770は、例えば、インバータ771を含む。
インバータ771の入力端子は、制御回路190に接続される。インバータ771の出力端子は、ワード線活性化回路700、ビット線活性化回路710及びプリチャージ回路750にそれぞれ接続される。
例えば、インバータ771の出力端子は、遅延回路781を介して、ワード線活性化回路700に接続される。インバータ771の出力端子は、遅延回路782及びインバータ783を介して、ビット線活性化回路710に接続されている。
例えば、インバータ771は、グランド電圧“VGND”から正の電圧“VX”までの範囲の電源ドメインDOM4内に設けられている。例えば、“VX”は、+2V(+1Vから+3Vまでの範囲内の電圧)である。“VGND”は、0Vである。
遅延回路781の入力端子は、インバータ771の出力端子に接続される。遅延回路781の出力端子は、ワード線活性化回路700に接続される。遅延回路781は、例えば、時定数τ1を有する。
遅延回路782の入力端子は、インバータ771の出力端子に接続される。遅延回路782の出力端子は、インバータ783の入力端子に接続される。インバータ783の出力端子は、ビット線活性化回路710に接続される。遅延回路782は、例えば、時定数τ2を有する。
インバータ783は、信号の伝搬のタイミングの調整、及び/又は、信号の極性の調整のために、遅延回路782とビット線活性化回路710との間に設けられる。
例えば、遅延回路781,782及びインバータ783は、電源ドメインDOM4の電圧(+Vx,VGND)を用いて、動作する。
例えば、遅延回路781,782及びインバータ783は、電源ドメインDOM4の電圧(+Vx,VGND)を用いて、動作する。
尚、時定数τ1,τ2及びインバータ783の有無は、信号ACTの“H”レベルへの遷移タイミングからトランジスタ703がオンするまでの遅延量、及び、信号ACTの遷移タイミングからトランジスタ713がオンするまでの遅延量が揃うよう、それぞれ決定される。
ワード線活性化回路(正電圧回路)700は、書き込み動作時に、ワード線WLの活性化を制御する。ワード線活性化回路700は、書き込み動作時に、ある電圧値の電圧を、ワード線WLに供給する。
ワード線活性化回路700は、レベルシフタ701、インバータ702A,702B及びP型の電界効果トランジスタ(電圧供給素子)703を含む。
レベルシフタ701の入力端子は、遅延回路781を介して、インバータ771の出力端子に接続されている。レベルシフタ701の出力端子は、インバータ702Aの入力端子に接続される。
レベルシフタ701は、電源ドメインDOM4で用いられる電圧を電源ドメインDOM1で用いられる電圧に、シフトする。レベルシフタ701は、入力された信号(電源ドメインDOM4からの信号)の信号レベルの電圧値を、レベルシフタ701の出力信号(電源ドメインDOM1で用いられる信号)の信号レベルの電圧値に対応した値に変換する。
レベルシフタ701は、電源ドメインDOM4で用いられる電圧を電源ドメインDOM1で用いられる電圧に、シフトする。レベルシフタ701は、入力された信号(電源ドメインDOM4からの信号)の信号レベルの電圧値を、レベルシフタ701の出力信号(電源ドメインDOM1で用いられる信号)の信号レベルの電圧値に対応した値に変換する。
インバータ702Aの出力端子は、インバータ702Bの入力端子に接続される。インバータ702Bの出力端子は、電界効果トランジスタ(以下では、トランジスタと表記される)703のゲートに接続される。
インバータ702A,702Bは、信号の伝搬のタイミングの調整、回路/素子間(信号パス上)のロジック段数の調整、及び/又は、信号の極性の調整のために、レベルシフタ701とトランジスタ703との間に設けられている。それゆえ、インバータ702A,702Bの数は、1つ以下の場合もあるし、3つ以上の場合もある。インバータ702A,702Bのように、タイミングの調整、ロジック段数の調整、信号の極性の調整などのために、信号パス上(2つの構成要素間)に設けられた素子/回路は、調整回路とよばれる。
P型のトランジスタ703の電流経路の一端は、電源端子791に接続される。トランジスタ703の電流経路の他端は、グローバルワード線GWLに接続される。
正の電源電圧“VA”が、電源端子791に供給される。
正の電源電圧“VA”が、電源端子791に供給される。
ワード線活性化回路(正電圧回路)700は、第1の電源ドメインDOM1内に設けられた回路である。第1の電源ドメインDOM1は、グランド電圧“VGND”から正の電源電圧“VA”までの範囲の電圧を用いる。例えば、“VA”は、+6V程度(+5Vから+7Vまでの範囲の電圧)であり、“VGND”は、0Vである。
ビット線活性化回路(負電圧回路)710は、書き込み動作時に、ビット線BLの活性化を制御する。ビット線活性化回路710は、書き込み動作時に、ある電圧値の電圧を、ビット線BLに供給する。
ビット線活性化回路710は、レベルシフタ711、インバータ712A,712B及びN型のトランジスタ(電圧供給素子)713を含む。
レベルシフタ711の入力端子は、インバータ783の出力端子に接続される。レベルシフタ711の出力端子は、インバータ712Aの入力端子に接続される。
レベルシフタ711は、電源ドメインDOM4で用いられる電圧を電源ドメインDOM2で用いられる電圧に、シフトする。レベルシフタ711は、入力された信号(電源ドメインDOM4からの信号)の信号レベルの電圧値を、レベルシフタ711の出力信号(電源ドメインDOM2で用いられる信号)の信号レベルの電圧値に対応した値に変換する。
インバータ712Aの出力端子は、インバータ712Bの入力端子に接続される。インバータ712Bの出力端子は、トランジスタ713のゲートに接続される。
インバータ712A,712Bは、信号の伝搬のタイミングの調整、及び/又は、信号の増幅のために、レベルシフタ711とトランジスタ713との間に設けられる。それゆえ、インバータ712A,712Bの数は、1つ以下の場合もあるし、3つ以上の場合もある。但し、インバータ712A,712Bの数(段数)は、インバータ702A,702Bの数と同じであることが望ましい。
トランジスタ713の電流経路の一端は、電源端子792に接続される。トランジスタ713の電流経路の他端は、グローバルビット線GBLに接続される。
負の電源電圧“−VA”が、電源端子792に供給される。
負の電源電圧“−VA”が、電源端子792に供給される。
ビット線活性化回路710は、第2の電圧ドメインDOM2内に設けられた回路である。
第2の電源ドメインDOM2は、負の電源電圧“−VA”からグランド電圧“VGND”までの範囲の電圧を用いる。例えば、“−VA”は、−6V程度(−5Vから−7Vの範囲の電圧)である。“−VA”の電圧値の絶対値は、“+VA”の電圧値の絶対値と同じであることが望ましい。
尚、正の電圧(+VA)及び負の電圧(−VA)の電圧値は、書き込み動作に用いられる電圧及び/又は相変化素子の構成に応じて、適宜変更され得る。
第2の電源ドメインDOM2は、負の電源電圧“−VA”からグランド電圧“VGND”までの範囲の電圧を用いる。例えば、“−VA”は、−6V程度(−5Vから−7Vの範囲の電圧)である。“−VA”の電圧値の絶対値は、“+VA”の電圧値の絶対値と同じであることが望ましい。
尚、正の電圧(+VA)及び負の電圧(−VA)の電圧値は、書き込み動作に用いられる電圧及び/又は相変化素子の構成に応じて、適宜変更され得る。
プリチャージ回路750は、書き込み動作終了時に、ワード線WL及びビット線BLをプリチャージする。
プリチャージ回路750は、レベルシフタ751、インバータ752,753、転送ゲート754、及び、トランジスタ(電圧供給素子)755,756を含む。
レベルシフタ751の入力端子は、インバータ771の出力端子に接続される。レベルシフタ751の出力端子は、インバータ752の入力端子に接続される。
レベルシフタ751は、電源ドメインDOM4で用いられる電圧を電源ドメインDOM3で用いられる電圧に、変換する。レベルシフタ751は、入力された信号(電源ドメインDOM4からの信号)の信号レベルの電圧値を、レベルシフタ751の出力信号(電源ドメインDOM3で用いられる信号)の信号レベルの電圧値に対応した値に変換する。
インバータ752の出力端子は、インバータ753の入力端子、及び、転送ゲート754の一方の端子に接続される。
インバータ753の出力端子は、N型のトランジスタ755のゲートに接続される。
トランジスタ755の電流経路の一端は、電源端子793に接続される。トランジスタ755の電流経路の他端は、グローバルワード線GWLに接続される。
トランジスタ755の電流経路の一端は、電源端子793に接続される。トランジスタ755の電流経路の他端は、グローバルワード線GWLに接続される。
転送ゲート754の他方の端子は、P型のトランジスタ756のゲートに接続される。尚、転送ゲート754は、ソース端子及びドレイン端子が互いに接続されたP型のトランジスタとN型のトランジスタとで構成されている。転送ゲート754は、P型及びN型のトランジスタの両方が常時オンしているように、ゲート電圧に所定の定電位が印加されている。
トランジスタ756の電流経路の一端は、電源端子794に接続される。トランジスタ756の電流経路の他端は、グローバルビット線GBLに接続される。
ある電圧値を有する電圧(以下では、プリチャージ電圧とよばれる)“VUX”が、電源端子793に供給される。VUXの電圧値は、例えば、0Vである。
ある電圧値を有する電圧(以下では、プリチャージ電圧とよばれる)“VUB”が、電源端子794に供給される。VUBの電圧値は、例えば、0Vである。
ある電圧値を有する電圧(以下では、プリチャージ電圧とよばれる)“VUB”が、電源端子794に供給される。VUBの電圧値は、例えば、0Vである。
尚、プリチャージ電圧(非活性電圧)VUX,VUBの電圧値は、0Vに限定されず、書き込み動作に用いられる電圧及び/又は書き込み回路の回路構成に応じて、適宜変更され得る。また、ビット線BLに対するプリチャージ電圧VUBの電圧値が、ワード線WLに対するプリチャージ電圧VUXと異なる場合もある。
グローバルワード線GWLは、ワード線活性化回路700とワード線選択回路(例えば、マルチプレクサ)111との間に接続される。
グローバルビット線GBLは、ビット線活性化回路710とビット線選択回路(例えば、マルチプレクサ)121との間に接続される。
グローバルビット線GBLは、ビット線活性化回路710とビット線選択回路(例えば、マルチプレクサ)121との間に接続される。
尚、ワード線ドライバが、ワード線活性化回路700とワード線選択回路111との間に接続されてもよい。ビット線ドライバが、ビット線活性化回路710とビット線選択回路121との間に接続されてもよい。
マルチプレクサ111,121によって、ワード線活性化回路700及びビット線活性化回路710が、選択セルMCに電気的に接続される。ワード線電圧が、マルチプレクサ111を介してワード線活性化回路700からワード線WLに供給される。ビット線電圧が、マルチプレクサ121を介してビット線活性化回路710から選択ビット線に供給される。
これによって、選択ワード線WLと選択ビット線BLとの間の電位差が、書き込み電圧として、選択セルに印加される。書き込むべきデータに応じたパルス形状の書き込み電圧によって、選択セルMC内の相変化素子の相変化層12の相が、変化する。
この結果として、データが、選択セル内に書き込まれる。
(動作例)
図7を参照して、本実施形態の相変化メモリの動作例について、説明する。
図7を参照して、本実施形態の相変化メモリの動作例について、説明する。
図7は、本実施形態の相変化メモリの動作例を説明するためのタイミングチャートである。ここでは、図1乃至図6も適宜用いて、本実施形態の相変化メモリの動作例が、説明される。
<時刻t0>
例えば、図1のプロセッサ900は、書き込みコマンドCMD、選択セルを示すアドレスADR、メモリセルアレイ100内に書き込まれるべきデータ(以下では、書き込みデータとよばれる)及び制御信号CNTを、本実施形態の相変化メモリ500に転送する。
例えば、図1のプロセッサ900は、書き込みコマンドCMD、選択セルを示すアドレスADR、メモリセルアレイ100内に書き込まれるべきデータ(以下では、書き込みデータとよばれる)及び制御信号CNTを、本実施形態の相変化メモリ500に転送する。
相変化メモリ500において、I/O回路160が、コマンドCMD、アドレスADR、制御信号CNT及び書き込みデータDTを、受け取る。
I/O回路160は、コマンドCMD、アドレスADR及び制御信号CNTを、制御回路190に転送する。I/O回路160は、書き込みデータDTを書き込み回路140に転送する。
制御回路190は、コマンドCMD及びアドレスADRをそれぞれデコードする。制御回路190は、アドレスADRのデコード結果を、ロウ制御回路110及びカラム制御回路120に転送する。制御回路190は、コマンドCMDのデコード結果を、書き込み回路140に転送する。制御回路190は、制御信号CNTに基づいて、相変化メモリ500内の各回路の動作タイミングを制御する。
信号ACTの信号レベルが、“L(low)”レベルである期間において、インバータ771は、“H(High)”レベルの信号xACTを出力する。
プリチャージ回路750において、レベルシフタ751は、信号xACTの信号レベルに対応する電圧値を、電源ドメインDOM3で用いられる電圧値にシフトする。電源ドメインDOM3のプリチャージ回路750において、“H”レベルの信号xACTの電圧値は、+2Vから+3Vに変換される。
“H”レベルの信号xACTが、レベルシフタ751からインバータ752に供給される。転送ゲート754は、制御信号SWによって、オン状態に設定される。
インバータ752は、“L”レベルの信号(信号xACTの反転信号)を、インバータ753及び転送ゲート754に供給する。電源ドメインDOM3において、“L”レベルの信号は、−3Vの電圧値を有する。
インバータ752は、“L”レベルの信号(信号xACTの反転信号)を、インバータ753及び転送ゲート754に供給する。電源ドメインDOM3において、“L”レベルの信号は、−3Vの電圧値を有する。
インバータ753は、“H”レベルの信号を、N型のトランジスタ755に供給する。トランジスタ755は、オン状態に設定される。
常時オン状態の転送ゲート754は、“L”レベルの信号を、P型のトランジスタ756に供給する。トランジスタ756は、オン状態に設定される。
常時オン状態の転送ゲート754は、“L”レベルの信号を、P型のトランジスタ756に供給する。トランジスタ756は、オン状態に設定される。
オン状態のトランジスタ755は、0Vの電圧を、グローバルワード線GWLに供給する。これによって、0Vの電圧が、グローバルワード線GWL及びマルチプレクサ111を介して、選択ワード線WLに供給される。
これと同時に、オン状態のトランジスタ756は、0Vの電圧を、グローバルビット線GBLに供給する。0Vの電圧が、グローバルビット線GBL及びマルチプレクサ121を介して、選択ビット線BLに供給される。
これと同時に、オン状態のトランジスタ756は、0Vの電圧を、グローバルビット線GBLに供給する。0Vの電圧が、グローバルビット線GBL及びマルチプレクサ121を介して、選択ビット線BLに供給される。
このように、選択ワード線WL及び選択ビット線BLは、0Vの電圧にプリチャージされる。
尚、制御信号ACTが“L”レベルである期間において、ワード線活性化回路700及びビット線活性化回路710は、オフ状態に設定される。それゆえ、ワード線活性化回路700及びビット線活性化回路710は、グローバルワード線GWL及びグローバルビット線GBLに電圧を供給しない。
<時刻t1>
時刻t1において、制御回路190は、コマンドCMDのデコード結果及び制御信号CNTに基づいて、信号ACTの信号レベルを、“L”レベルから“H”レベルに変える。これによって、“H”レベルの信号ACTが、書き込み回路140に転送される。
時刻t1において、制御回路190は、コマンドCMDのデコード結果及び制御信号CNTに基づいて、信号ACTの信号レベルを、“L”レベルから“H”レベルに変える。これによって、“H”レベルの信号ACTが、書き込み回路140に転送される。
書き込み回路140は、“H”レベルの信号ACTを受け取る。例えば、書き込み回路140は、選択セルに対してリセット動作を実行する。
“H”レベルの信号ACTが、書き込み回路140の信号入力回路770に、入力される。信号入力回路770において、インバータ771は、“H”レベルの信号ACTを受け取る。インバータ771は、“L”レベルの信号xACTを、出力する。
“L”レベルの信号xACTが、プリチャージ回路750に供給される。
プリチャージ回路750において、レベルシフタ751は、信号xACTの電圧値を、電源ドメインDOM3で用いられる電圧値にシフトする。電源ドメインDOM3のプリチャージ回路750において、“L”レベルの信号xACTの電圧値は、0Vから−3Vに変換される。
インバータ752は、“H”レベルの信号を、インバータ753及び転送ゲート754に供給する。
インバータ753は、“L”レベルの信号を、N型のトランジスタ755のゲートに供給する。これによって、トランジスタ755は、オフ状態に設定される。オフ状態のトランジスタ755は、グローバルワード線GWLを電源端子793から電気的に分離する。
常時オン状態の転送ゲート754は、“H”レベルの信号を、P型のトランジスタ756のゲートに供給する。これによって、トランジスタ756は、オフ状態に設定される。オフ状態のトランジスタ756は、グローバルビット線GBLを電源端子794から電気的に分離する。
これによって、選択ワード線WL及び選択ビット線BLに対するプリチャージは、停止される。
<時刻t2>
ワード線活性化回路700及びビット線活性化回路710は、“L”レベルの信号xACTによるプリチャージ回路750の動作と並行して、動作する。
ワード線活性化回路700及びビット線活性化回路710は、“L”レベルの信号xACTによるプリチャージ回路750の動作と並行して、動作する。
信号xACTは、遅延回路781を介して、ワード線活性化回路700に転送される。信号xACTは、遅延回路782及びインバータ783を介して、ビット線活性化回路710に転送される。
それゆえ、時刻t2において、“L”レベルの信号xACTは、遅延回路781,782の遅延量に応じて、プリチャージ回路750における信号の受け取りタイミングより遅いタイミングで、ワード線活性化回路700及びビット線活性化回路710に供給される。
時定数τ1に応じたタイミングで、“L”レベルの信号が、遅延回路781からワード線活性化回路700に転送される。時定数τ2及びインバータ783の動作に応じたタイミングで、“H”レベルの信号が、インバータ783からビット線活性化回路710に転送される。
尚、本実施形態において、遅延回路781とワード線活性化回路700との間の遅延量は、遅延回路781とビット線活性化回路710との間の遅延量と同じ大きさ(時定数τ)に設定される。それゆえ、ワード線活性化回路700が“L”レベルの信号を受け取るタイミングは、ビット線活性化回路710が“L”レベルの信号を受け取るタイミングと実質的に同じとする。
ワード線活性化回路700において、“L”レベルの信号の信号レベルは、レベルシフタ701によって、電源ドメインDOM1で用いられる電圧に対応した値に、シフトされる。
例えば、レベルシフタ701は、0Vの電圧値に対応する“L”レベルの信号dACT1を、インバータ702Aに供給する。インバータ702Aは、+6Vの電圧値に対応する“H”レベルの信号を、インバータ702Bに供給する。
インバータ702Bは、0Vの“L”レベルの信号を、P型のトランジスタ703のゲートに供給する。+6Vの電圧が、トランジスタ703のソースに供給されている。それゆえ、トランジスタ703は、“L”レベルの信号によって、オン状態に設定される。
これによって、オン状態のトランジスタ703は、+6Vの電圧を、グローバルワード線GWLに供給する。
ビット線活性化回路710において、“H”レベルの信号の信号レベルは、電源ドメインDOM2で用いられる電圧に対応した値に、シフトされる。
例えば、レベルシフタ711は、0Vの電圧値に対応する“H”レベルの信号を、インバータ712Aに供給する。インバータ712Aは、−6Vの電圧値に対応する“L”レベルの信号を、インバータ712Bに供給する。
インバータ712Bは、0Vの“H”レベルの信号を、N型のトランジスタ713のゲートに供給する。−6Vの電圧が、トランジスタ713のソースに供給されている。それゆえ、トランジスタ713は、オン状態に設定される。
これによって、オン状態のトランジスタ713は、−6Vの電圧を、グローバルビット線GBLに供給する。
トランジスタ703及びトランジスタ713がオン状態に設定された時において、例えば、プリチャージ回路750は、グローバルワード線GWL及びグローバルビット線GBLから電気的に分離されている。プリチャージ回路750からの電圧の供給は、停止されている。
それゆえ、ワード線活性化回路700の出力電圧(+6V)が、グローバルワード線GWL及びマルチプレクサ111を介して、選択ワード線WLに供給される。ビット線活性化回路710の出力電圧(−6V)が、グローバルビット線GBL及びマルチプレクサ121を介して、選択ビット線BLに供給される。
それゆえ、選択ワード線WLと選択ビット線BLとの間の電位差は、+12Vである。このように、書き込み電圧が、選択セルに印加される。
本実施形態において、プリチャージ状態から書き込み電圧の印加状態への配線GWL,GBLの電位の変化において、独立した電源ドメインDOM3からの0Vのプリチャージ電圧の供給によって、グローバルワード線(ワード線)の電位のシフト量(電位の変位量の絶対値)は、グローバルビット線(ビット線)の電位のシフト量と実質的に同じである。
<時刻t3>
時刻t3において、制御回路190は、制御信号ACTの信号レベルを、“H”レベルから“L”レベルに変える。
時刻t3において、制御回路190は、制御信号ACTの信号レベルを、“H”レベルから“L”レベルに変える。
“H”レベルの信号xACTが、プリチャージ回路750に供給される。これによって、プリチャージ回路750において、トランジスタ755,756は、オン状態に設定される。プリチャージ回路750からグローバルワード線GWLへ電圧が転送され、及び、プリチャージ回路750からグローバルビット線GBLへ電圧が、転送される。
ここで、プリチャージ電圧は0Vなので、プリチャージ回路750からグローバルワード線/グローバルビット線GWL,GBLへの電位の転送が生じたとしても、選択ワード線WLの電位及び選択ビット線BLの電位は、ほとんど変化しない。
上述のように、遅延回路の時定数(遅延量)が、インバータ771からワード線活性化回路700までの信号パスに含まれている。それゆえ、信号xACTによってプリチャージ回路750がグローバルワード線GWLに電気的に接続されたタイミングにおいて、“L”レベルの信号が、ワード線活性化回路700に供給される。
したがって、ワード線活性化回路700は、グローバルワード線GWL及びワード線WLに対する+6Vの電圧の供給を、継続する。
これと同様に、“H”レベルの信号xACTによってプリチャージ回路750がグローバルビット線GBLに電気的に接続されたタイミングにおいて、“H”レベルの信号dACT2が、信号の遅延によって、ビット線活性化回路710に供給される。
それゆえ、信号ACTが“H”レベルから“L”レベルに遷移した直後のタイミングにおいて、ビット線活性化回路710は、グローバルビット線GBL及びビット線BLに対する−6Vの電圧の供給を、継続する。
このように、制御信号ACTの信号レベルが“L”レベルに設定された直後のタイミングにおいて、12Vの書き込み電圧(例えば、リセット電圧)が、選択セルに対して、継続して供給される。
<時刻t4>
時刻t4において、回路700に供給される信号の信号レベルが、遅延回路の時定数(遅延量)τに応じたタイミングで、“L”レベルから“H”レベルに変わる。
ワード線活性化回路700において、トランジスタ703は、“H”レベルの信号によって、オフ状態に設定される。これによって、ワード線活性化回路700からワード線WLへの電圧の供給は、遮断される。
ビット線活性化回路710において、トランジスタ713は、“L”レベルの信号によって、オフ状態に設定される。これによって、ビット線活性化回路710からビット線BLへの電圧の供給は、遮断される。
時刻t4において、回路700に供給される信号の信号レベルが、遅延回路の時定数(遅延量)τに応じたタイミングで、“L”レベルから“H”レベルに変わる。
ワード線活性化回路700において、トランジスタ703は、“H”レベルの信号によって、オフ状態に設定される。これによって、ワード線活性化回路700からワード線WLへの電圧の供給は、遮断される。
ビット線活性化回路710において、トランジスタ713は、“L”レベルの信号によって、オフ状態に設定される。これによって、ビット線活性化回路710からビット線BLへの電圧の供給は、遮断される。
この結果として、選択セルに対する書き込み電圧の供給は、停止される。
以上のように、本実施形態の相変化メモリの書き込み動作(例えば、リセット動作)は、完了する。
本実施形態の相変化メモリにおいて、リセット動作及びセット動作は、書き込み電圧の電圧値及びパルス幅が異なるのみで、リセット動作及びセット動作の実質的な動作は、同じである。
それゆえ、本実施形態において、セット動作の説明は、省略する。例えば、制御信号ACTが“H”レベルに設定される期間、ワード線活性化回路700の出力電圧、ビット線活性化回路710の出力電圧が、セット動作とリセット動作とで異なる。
尚、本実施形態の相変化メモリの読み出し動作は、周知の読み出し動作が適用され得る。それゆえ、本実施形態の相変化メモリの読み出し動作の説明は、省略される。
(c)まとめ
本実施形態のメモリデバイス(例えば、相変化メモリ)は、第1の電源ドメインDOM1に属する回路700と、第2の電源ドメインDOM2に属する回路710とを含む。回路700は、ワード線の制御(例えば、ワード線に対する電圧の供給)を行う。回路710は、ビット線の制御(例えば、ビット線に対する電圧の供給)を行う。
本実施形態のメモリデバイス(例えば、相変化メモリ)は、第1の電源ドメインDOM1に属する回路700と、第2の電源ドメインDOM2に属する回路710とを含む。回路700は、ワード線の制御(例えば、ワード線に対する電圧の供給)を行う。回路710は、ビット線の制御(例えば、ビット線に対する電圧の供給)を行う。
本実施形態のメモリデバイスは、第3の電源ドメインDOM3に属する回路750を含む。回路750は、ワード線/ビット線の非活性化(例えば、リセット電圧/セット電圧の印加前のプリチャージ)を行う。
本実施形態において、第3の電源ドメインDOM3は、第1及び第2の電源ドメインDOM1,DOM2から独立している。
これによって、本実施形態のメモリデバイスは、ワード線の活性化/非活性化、ビット線線の活性化/非活性化を担う信号経路について、それぞれの経路に挿入されるレベルシフタにおける電圧のシフト方向(電圧の極性)の違い、各レベルシフタにおけるシフト量の違い、信号経路の違い、などに起因する、ワード線及びビット線に対する電圧の供給のタイミングのずれなどを、低減できる。
それゆえ、本実施形態のメモリデバイスは、ワード線及びビット線に対する電圧の供給のタイミングを、比較的容易に揃えることができる。
本実施形態のメモリデバイスは、ビット線の非活性化のタイミングがワード線の非活性化のタイミングからずれたとしても、ワード線及びビット線における電位のアンダーシュー/オーバーシュートに起因して、ワード線及びビット線に接続される回路(例えば、マルチプレクサ)内のPN接合に意図しないフォワードバイアスが発生するのを回避できる。本実施形態のメモリデバイスは、ワード線及びビット線に接続される回路に対する他の方法によるフォワードバイアス対策を、軽減できる。この結果として、本実施形態のメモリデバイスは、ワード線及びビット線に接続される回路を、比較的簡素化でき、回路の面積の増大を抑制できる。
以上のように、本実施形態のメモリデバイスは、動作の信頼性を向上できる。
したがって、本実施形態のメモリデバイスは、メモリデバイスの特性を向上できる。
(2)第2の実施形態
図8を参照して、第2の実施形態のメモリデバイスについて、説明する。
図8を参照して、第2の実施形態のメモリデバイスについて、説明する。
図8は、本実施形態のメモリデバイス(例えば、相変化メモリ)の構成例を示す回路図である。
図8に示されるように、本実施形態のメモリデバイス500は、信号入力回路770と回路700,710,750との間に、電圧のシフト量の緩衝のための回路(以下では、コア共通回路とよばれる)760を、さらに含む。
コア共通回路760は、第5の電源ドメインDOM5内に設けられる。電源ドメインDOM5は、他の電源ドメインDOM1,DOM2,DOM3から独立している。
コア共通回路760は、レベルシフタ761及びインバータ762A,762Bを含む。
レベルシフタ761の入力端子は、インバータ771の出力端子に接続される。レベルシフタ761の出力端子は、インバータ762Aの入力端子に接続される。インバータ762Aの出力端子は、インバータ762Bの入力端子に接続される。インバータ762Bの出力端子は、ワード線活性化回路700、ビット線活性化回路710、及び、プリチャージ回路750に接続される。
レベルシフタ761は、入力される信号に対応する電圧値を、出力される信号に用いられる電圧値のレベルにシフトする。
インバータ762A,762Bは、信号の増幅、動作タイミングの調整、及び/又は回路間の素子の段数の調整などのために、設けられている。
例えば、コア共通回路760の電圧ドメインDOM5において、+2Vから−2Vの範囲の電圧が、用いられる。
例えば、インバータ771は、インターフェイス/周辺回路(信号入力回路)770内に設けられている。
インターフェイス/周辺回路770の電圧ドメインDOM4において、+2Vから0Vの範囲の電圧が、用いられる。
ワード線活性化回路(コア正電圧回路)700は、レベルシフタ701、インバータ702A,702B及びトランジスタ703などを含む。
レベルシフタ701の入力端子は、コア共通回路760内のインバータ762Bの出力端子に接続される。レベルシフタ701の出力端子は、インバータ702Aの入力端子に接続される。インバータ702Aの出力端子は、インバータ702Bの入力端子に接続される。
P型のトランジスタ703のゲートは、インバータ702Bの出力端子に接続される。
トランジスタ703の電流経路の一端は、電源端子791に接続される。トランジスタ703の電流経路の他端は、ノードND1に接続される。
ある電圧値(例えば、+6V)の電源電圧“+VA”が、電源端子791に供給される。
例えば、ワード線活性化回路700の電圧ドメインDOM1において、+6Vから0Vの範囲の電圧が、用いられる。
例えば、レベルシフタ701は、コア共通回路760からの+2Vの信号レベルを+6Vの信号レベルにシフトする。レベルシフタ701は、コア共通回路780からの−2Vの信号レベルを0Vの信号レベルにシフトする。
ビット線活性化回路(コア負電圧回路)710は、レベルシフタ711、インバータ712A、転送ゲート715及びN型のトランジスタ713を含む。
レベルシフタ711の入力端子は、コア共通回路760内のインバータ762Bの出力端子に接続される。
レベルシフタ711の出力端子は、インバータ712Aの入力端子に接続される。インバータ712Aの出力端子は、転送ゲート715の一方の端子に接続される。
トランジスタ713のゲートは、転送ゲート715の他方の端子に接続される。
トランジスタ713の電流経路の一端は、電源端子792に接続される。トランジスタの電流経路の他端は、ノードND2に接続される。
負の電源電圧“−VA”が、電源端子792に供給される。負の電源電圧“―VA”の電圧値は、例えば、−6V程度である。
例えば、ビット線活性化回路710の電圧ドメインDOM2において、0Vから−6Vの範囲の電圧が用いられる。
例えば、レベルシフタ711は、コア共通回路760からの+2Vの信号レベルを0Vの信号レベルにシフトする。レベルシフタ701は、コア共通回路760からの−2Vの信号レベルを−6Vの信号レベルにシフトする。
プリチャージ回路750は、レベルシフタ751、インバータ752,753、転送ゲート754、及び、トランジスタ755,756を含む。
レベルシフタ751の入力端子は、コア共通回路760のインバータ762Bの出力端子に接続される。レベルシフタ751の出力端子は、インバータ752の入力端子に接続される。
インバータ752の出力端子は、インバータ753の入力端子に接続されている。N型のトランジスタ755のゲートは、インバータ753の出力端子に接続される。
トランジスタ755の電流経路の一端は、電源端子793に接続される。トランジスタ755の電流経路の他端は、ノードND1に接続される。
トランジスタ755の電流経路の一端は、電源端子793に接続される。トランジスタ755の電流経路の他端は、ノードND1に接続される。
インバータ752の出力端子は、転送ゲート754の一方の端子に接続される。
P型のトランジスタ756のゲートは、転送ゲート754の他方の端子に接続される。トランジスタ756の電流経路の一端は、電源端子794に接続される。トランジスタ756の電流経路の他端は、ノードND2に接続される。
ある電圧値(例えば、0V)の電圧VUXが、電源端子793に供給される。ある電圧値(例えば、0V)の電圧VUBが、電源端子794に供給される。
例えば、レベルシフタ751は、コア共通回路760からの+2Vの信号レベルを+3Vの信号レベルにシフトする。レベルシフタ751は、コア共通回路760からの−2Vの信号レベルを−3Vの信号レベルにシフトする。
ノードND1は、グローバルワード線GWLに接続される。ノードND2は、グローバルビット線GBLに接続される。
ワード線活性化回路700は、正の電圧“+VA”を、グローバルワード線GWLに供給する。正の電圧“+VA”は、マルチプレクサ111を介して選択ワード線WLに供給される。
ビット線活性化回路710は、負の電圧“−VA”を、グローバルビット線GBLに供給する。負の電圧“−VA”は、マルチプレクサ121を介して選択ビット線BLに供給される。
ビット線活性化回路710は、負の電圧“−VA”を、グローバルビット線GBLに供給する。負の電圧“−VA”は、マルチプレクサ121を介して選択ビット線BLに供給される。
プリチャージ回路750は、電圧“VUX”を、グローバルワード線GWLに供給する。電圧“VUX”は、マルチプレクサ111を介して選択ワード線WLに供給される。“VUX”の電圧値は、例えば、0V(グランド電圧)である。
プリチャージ回路750は、電圧“VUB”を、グローバルビット線GBLに供給する。電圧“VUB”は、マルチプレクサ121を介して選択ビット線BLに供給される。“VUB”の電圧値は、例えば、0V(グランド電圧)である。
これによって、本実施形態において、グローバルワード線GWLの電位は、0Vから+6Vの範囲で変化し、グローバルビット線GBLの電位は、−6Vから0Vの範囲で変化する。
本実施形態において、制御信号ACTが“L”レベルである場合、プリチャージ回路750は、グローバルワード線GWL及びグローバルビット線GBLのそれぞれに、0Vのプリチャージ電圧VUX,VUBを、供給する。この一方で、ワード線活性化回路700は、グローバルワード線GWLから電気的に分離され、ビット線活性化回路710は、グローバルビット線GBLから電気的に分離される。
制御信号ACTが“H”レベルである場合、プリチャージ回路750は、グローバルワード線GWL及びグローバルビット線GBLから電気的に分離される。この一方で、ワード線活性化回路700は、+6Vの電圧をグローバルワード線GWLに供給し、ビット線活性化回路710は、−6Vの電圧をグローバルビット線GBLに供給する。
本実施形態において、相変化メモリの動作は、上述の図7を用いて説明した例と実質的に同じである。それゆえ、本実施形態において、相変化メモリの動作例の説明は、省略される。
本実施形態の相変化メモリにおいて、第1の実施形態と同様に、プリチャージ回路が、0Vの電圧を用いてワード線WL及びビット線BLをプリチャージした後、ワード線活性化回路が、正の電圧をワード線に供給し、ビット線活性化回路が、負の電圧をワード線に供給する。
本実施形態の相変化メモリにおいて、コア共通回路760は、前段の回路(ここでは、インターフェイス/周辺回路)の電源ドメインの電圧範囲と後段の回路(ここでは、ワード線活性化回路、ビット線活性化回路及びプリチャージ回路)の電源ドメインの電圧範囲との間の電圧を用いた電圧ドメインで、動作する。
これによって、本実施形態の相変化メモリは、信号の入力側の前段の回路の電源ドメインで用いられる電圧から後段の複数の回路の電源ドメインで用いられる電圧へのシフトに関して、後段の複数の回路での電圧のシフトの速度の違いが縮小される。
本実施形態の相変化メモリは、ワード線の制御(例えば、活性化及び/又は電圧の供給)に関する回路の動作タイミングとビット線の制御(例えば、活性化及び/又は電圧の供給)に関する動作タイミングとのずれを、さらに低減できる。
したがって、本実施形態のメモリデバイスは、メモリデバイスの特性を向上できる。
(3) 第3の実施形態
図9を参照して、第3の実施形態のメモリデバイスについて、説明する。
図9を参照して、第3の実施形態のメモリデバイスについて、説明する。
図9は、第3の実施形態のメモリデバイス(例えば、相変化メモリ)を説明するための模式図である。
本実施形態において、図9に示されるように、第1及び第2の実施形態における電源ドメインDOM3が、電源ドメインDOM3Aと電源ドメインDOM3Bに分離されており、非活性(プリチャージ)時に、メモリセルMCに電圧を供給する回路が、互いに異なる電源ドメインに設けられてもよい。
第1の電源ドメインDOM1内に、ワード線活性化回路700が、設けられている。
ワード線活性化回路700は、電圧供給のための素子(以下では、電圧供給素子とよばれる)703と、制御回路709とを含む。
電圧供給素子703は、選択されたワード線WLにワード線(メモリセル)の活性化のための電圧を供給する。
電圧供給素子703は、例えば、P型のトランジスタである。トランジスタ703の電流経路の一端は、グローバルワード線(配線)GWLに接続される。トランジスタ703の電流経路の他端は、電源端子791に接続されている。トランジスタ703のゲートは、制御回路709に接続されている。トランジスタ703のしきい値電圧は、“VthA”程度である。
例えば、電源端子791には、電圧VAが印加される。電圧VAは、例えば、正の電圧である。
制御回路709は、電圧供給素子(トランジスタ)703のオン/オフ、動作のタイミング、及び、オン状態/オフ状態の期間を、制御する。例えば、制御回路709は、ワード線活性化回路700の前段の回路の電圧のレベルを、ワード線活性化回路700で用いられる電圧のレベルに、変換する。
例えば、制御回路709は、レベルシフタ、インバータ、遅延回路及び転送ゲートなどを、含む。
例えば、制御回路709は、レベルシフタ、インバータ、遅延回路及び転送ゲートなどを、含む。
電圧ドメインDOM1において、電圧VX1から電圧VZ1までの範囲の電圧が、供給される。電圧VX1は、“VA”以上の電圧値を有する。電圧VZ1は、“VA−VY1”より低い電圧値を有する。電圧VY1(絶対値)は、電圧供給素子703のしきい値電圧(絶対値)以上の電圧値を有する。
第2の電源ドメインDOM2内に、ビット線活性化回路710が、設けられている。
ビット線活性化回路710は、電圧供給素子713と、制御回路719とを含む。
電圧供給素子713は、選択されたビット線BLにビット線の活性化のための電圧を供給する。
電圧供給素子713は、例えば、N型のトランジスタである。トランジスタ713の電流経路の一端は、グローバルビット線GBLに接続される。トランジスタ713の電流経路の他端は、第2の電源端子792に接続される。トランジスタ713のゲートは、制御回路719に接続されている。トランジスタ703のしきい値電圧は、“VthB”程度である。
例えば、第2の電源端子792には、電圧VDが印加される。電圧VDは、例えば、負の電圧である。
制御回路719は、トランジスタ713のオン/オフ、動作のタイミング、オン状態/オフ状態の期間を、制御する。
例えば、制御回路719は、ビット線活性化回路710の前段の回路の電圧のレベルを、ビット線活性化回路710で用いられる電圧のレベルに、変換する。
例えば、制御回路719は、レベルシフタ、インバータ、遅延回路及び転送ゲートなどを、含む。
電圧ドメインDOM2において、電圧VX2から電圧VZ2までの範囲の電圧が、供給される。電圧VX2は、“VD”以下の電圧値を有する。電圧VZ2は、“VD+VY2”より高い電圧値を有する。電圧VY2(絶対値)は、電圧供給素子713のしきい値電圧(絶対値)以上の電圧値を有する。
第3の電源ドメインDOM3A内に、ワード線非活性化回路(ワード線プリチャージ回路)750Aが、設けられている。
ワード線非活性化回路750Aは、電圧供給素子755と、制御回路759Aとを含む。
電圧供給素子755は、ワード線WLにワード線(メモリセル)の非活性化のための電圧を供給する。
電圧供給素子755は、例えば、N型のトランジスタである。トランジスタ755の電流経路の一端は、グローバルワード線GWLに接続される。トランジスタ755の電流経路の他端は、電源端子793Aに接続されている。トランジスタ755のゲートは、制御回路759Aに接続されている。トランジスタ755のしきい値電圧は、“VthC”である。
例えば、第3の電源端子793Aには、電圧VBが印加される。電圧VBは、例えば、負の電圧である。
制御回路759Aは、電圧供給素子(トランジスタ)755のオン/オフ、動作のタイミング、及び、オン状態/オフ状態の期間を、制御する。例えば、制御回路759Aは、ワード線非活性化回路750Aの前段の回路の電圧のレベルを、ワード線非活性化回路750Aで用いられる電圧のレベルに、変換する。
例えば、制御回路759Aは、レベルシフタ、インバータ、遅延回路及び転送ゲートなどを、含む。
例えば、制御回路759Aは、レベルシフタ、インバータ、遅延回路及び転送ゲートなどを、含む。
電圧ドメインDOM3Aにおいて、電圧VX3から電圧VZ3までの範囲の電圧が、供給される。電圧VX3は、“VB”以上の電圧値を有する。電圧VZ3は、“VB+VY3”より高い電圧値を有する。電圧VY3(絶対値)は、電圧供給素子755のしきい値電圧(絶対値)以上の電圧値を有する。
第4の電源ドメインDOM3B内に、ビット線非活性化回路(ビット線プリチャージ回路)750Bが、設けられている。
ビット線非活性化回路750Bは、電圧供給素子756と、制御回路759Bとを含む。
電圧供給素子756は、ビット線BLにビット線BLの非活性化のための電圧を供給する。
電圧供給素子756は、例えば、P型のトランジスタである。トランジスタ756の電流経路の一端は、ビット線に接続される。トランジスタ756の電流経路の他端は、第4の電源端子に接続される。トランジスタ756のゲートは、制御回路759Bに接続されている。トランジスタ756のしきい値電圧は、“VthD”である。
例えば、第4の電源端子793Bには、電圧VCが印加される。電圧VCは、例えば、正の電圧である。
制御回路759Bは、電圧供給素子(トランジスタ)756のオン/オフ、動作のタイミング、オン状態/オフ状態の期間を、制御する。
例えば、制御回路759Bは、ビット線非活性化回路750Bの前段の回路の電圧のレベルを、ビット線非活性化回路750Bで用いられる電圧のレベルに、変換する。
例えば、制御回路759Bは、レベルシフタ、インバータ、遅延回路及び転送ゲートなどを、含む。
電圧ドメインDOM3Bにおいて、電圧VX4から電圧VZ4までの範囲の電圧が、供給される。電圧VX4は、“VC”以上の電圧値を有する。電圧VZ3は、“VC−VY4”より低い電圧値を有する。電圧VY4(絶対値)は、電圧供給素子756のしきい値電圧(絶対値)以上の電圧値を有する。
本実施形態のメモリデバイス(例えば、相変化メモリ)のように、ワード線及びビット線の非活性化のための回路が異なる電源ドメインに設けられても、上述の実施形態と実質的に同様の効果を得ることができる。
(4) その他
実施形態のメモリデバイスにおいて、メモリセル及びメモリセルアレイの構成は、図2乃至図4の例に限定されない。
例えば、本実施形態のメモリデバイスにおいて、電界効果トランジスタを有するメモリセルが、用いられてもよい。電界効果トランジスタ(以下では、セルトランジスタとよばれる)は、メモリセルのスイッチング素子として、機能する。メモリセルは、ビット線ペアを形成する2つのビット線と、ワード線とに接続される。セルトランジスタの電流経路の一端は、第1のビット線に接続され、セルトランジスタの電流経路の他端は、相変化素子(可変抵抗素子)の一端に接続され、相変化素子の他端は、第2のビット線(ソース線)に接続される。セルトランジスタのゲートは、ワード線に接続される。
実施形態のメモリデバイスにおいて、メモリセル及びメモリセルアレイの構成は、図2乃至図4の例に限定されない。
例えば、本実施形態のメモリデバイスにおいて、電界効果トランジスタを有するメモリセルが、用いられてもよい。電界効果トランジスタ(以下では、セルトランジスタとよばれる)は、メモリセルのスイッチング素子として、機能する。メモリセルは、ビット線ペアを形成する2つのビット線と、ワード線とに接続される。セルトランジスタの電流経路の一端は、第1のビット線に接続され、セルトランジスタの電流経路の他端は、相変化素子(可変抵抗素子)の一端に接続され、相変化素子の他端は、第2のビット線(ソース線)に接続される。セルトランジスタのゲートは、ワード線に接続される。
本実施形態のメモリデバイスは、MRAM(磁気メモリ)、又は、ReRAM(抵抗変化メモリ)でもよい。
本実施形態において、「接続」との記載は、2つの構成要素が他の要素を介さずに直接的に接続された場合に限らず、2つの構成要素が他の要素を介して間接的に接続された場合も、その構成要素間の関係に応じて適宜含み得る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1:可変抵抗素子、700:ワード線活性化回路、710:ビット線活性化回路、750:プリチャージ回路。
Claims (7)
- 第1の配線と、
第2の配線と、
前記第1の配線と前記第2の配線との間に電気的に接続され、メモリ素子を含むメモリセルと、
第1の電圧から前記第1の電圧より大きい第2の電圧までの範囲の第1の電源ドメイン内に設けられ、前記第1の配線に対する前記第2の電圧の供給の開始及び停止を制御する第1の回路と、
前記第1の電圧より小さい第3の電圧から前記第1の電圧までの範囲の第2の電源ドメイン内に設けられ、前記第2の配線に対する前記第3の電圧の供給の開始及び停止を制御する第2の回路と、
前記第1の電圧より低い第4の電圧から前記第1の電圧より高い第5の電圧までの範囲の第3の電源ドメイン内に設けられ、前記第1の配線及び前記第2の配線に対する第6の電圧の供給及び停止を制御する第3の回路と、
を具備するメモリデバイス。 - 前記第3の回路が、前記第6の電圧を前記第1の配線及び前記第2の配線にそれぞれ供給した後、前記第1の回路が、前記第1の配線への前記第2の電圧の供給を停止し、前記第2の回路が、前記第2の配線への前記第3の電圧の供給を停止する、
請求項1に記載のメモリデバイス。 - 前記第2の電圧は正の電圧であり、前記第3の電圧は負の電圧であり、
前記第2の電圧と前記第3の電圧の電圧との差が、前記メモリセルに対する書き込み電圧に対応する、
請求項1又は2に記載のメモリデバイス。 - 第4の電源ドメイン内に設けられた第4の回路を、
さらに具備し、
前記第1の回路は、
前記第4の回路に電気的に接続された第1のレベルシフタと、
前記第1のレベルシフタに電気的に接続された第1の調整回路と、
前記第1の調整回路に電気的に接続された第1のゲートと、前記第1の配線に電気的に接続された第1の端子と、前記第2の電圧が供給される第2の端子と、を有する第1のトランジスタと、
を含み、
前記第2の回路は、
前記第4の回路に電気的に接続された第2のレベルシフタと、
前記第2のレベルシフタに電気的に接続された第2の調整回路と、
前記第2の調整回路に電気的に接続された第2のゲートと、前記第2の配線に電気的に接続された第3の端子と、前記第3の電圧が供給される第4の端子と、を有する第2のトランジスタと、
を含み、
前記第3の回路は、
前記第4の回路に電気的に接続された第3のレベルシフタと、
前記第3のレベルシフタに電気的に接続された第3の調整回路と、
前記第3の調整回路に接続された第3のゲートと、前記第1の配線に電気的に接続された第5の端子と、前記第6の電圧が供給される第6の端子と、を有する第3のトランジスタと、
前記第3のレベルシフタに電気的に接続された第4の調整回路と、
前記第4の調整回路に電気的に接続された第4のゲートと、前記第2の配線に電気的に接続された第7の端子と、前記第6の電圧が供給される第8の端子と、を有する第4のトランジスタと、
を含み、
前記第1乃至4の調整回路は、前記第1乃至4の調整回路の各々が転送する信号の極性及び信号のタイミングを調整する、
請求項1乃至3のうちいずれか1項に記載のメモリデバイス。 - 前記第3の電圧の電圧値の絶対値は、前記第2の電圧の電圧値の絶対値と同じであり、
前記第1の電圧と前記第2の電圧との電位差、前記第1の電圧と前記第3の電圧との電位差、及び前記第4の電圧と前記第5の電圧との電位差は、同じである、
請求項1乃至4のうちいずれか1項に記載のメモリデバイス。 - 前記メモリ素子は、相変化素子である、
請求項1乃至4のうちいずれか1項に記載のメモリデバイス。 - 第1の配線と、
第2の配線と、
前記第1の配線と前記第2の配線との間に電気的に接続され、メモリ素子を含むメモリセルと、
第1の電圧から前記第1の電圧より大きい第2の電圧までの範囲の第1の電源ドメイン内に設けられ、前記第1の配線に対する前記第2の電圧の供給の開始及び停止を制御する第1の回路と、
前記第1の電圧より小さい第3の電圧から前記第1の電圧までの範囲の第2の電源ドメイン内に設けられ、前記第2の配線に対する前記第3の電圧の供給の開始及び停止を制御する第2の回路と、
前記第1の電圧より低い第4の電圧から前記第1の電圧より高い第5の電圧までの範囲の第3の電源ドメイン内に設けられ、前記第1の配線に対する第6の電圧の供給の開始及び停止を制御する第3の回路と、
前記第1の電圧より低い第7の電圧から前記第1の電圧より高い第8の電圧までの範囲の第4の電源ドメイン内に設けられ、前記第2の配線に対する第9の電圧の供給の開始及び停止を制御する第4の回路と、
を具備するメモリデバイス。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019054486A JP2020155192A (ja) | 2019-03-22 | 2019-03-22 | メモリデバイス |
US16/566,694 US10923190B2 (en) | 2019-03-22 | 2019-09-10 | Memory device |
CN202010022448.9A CN111724846B (zh) | 2019-03-22 | 2020-01-09 | 存储器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019054486A JP2020155192A (ja) | 2019-03-22 | 2019-03-22 | メモリデバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020155192A true JP2020155192A (ja) | 2020-09-24 |
Family
ID=72513978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019054486A Pending JP2020155192A (ja) | 2019-03-22 | 2019-03-22 | メモリデバイス |
Country Status (3)
Country | Link |
---|---|
US (1) | US10923190B2 (ja) |
JP (1) | JP2020155192A (ja) |
CN (1) | CN111724846B (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11386945B2 (en) | 2020-10-02 | 2022-07-12 | Sandisk Technologies Llc | Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line |
US11328759B2 (en) * | 2020-10-02 | 2022-05-10 | Sandisk Technologies Llc | Signal preserve in MRAM during reading |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6163475A (en) * | 1999-02-13 | 2000-12-19 | Proebsting; Robert J. | Bit line cross-over layout arrangement |
WO2008035392A1 (fr) | 2006-09-19 | 2008-03-27 | Renesas Technology Corp. | Dispositif de circuit intégré à semi-conducteur |
JP4371149B2 (ja) * | 2007-01-09 | 2009-11-25 | ソニー株式会社 | 半導体メモリデバイス、センスアンプ回路、および、メモリセルの読み出し方法 |
JP2008171478A (ja) * | 2007-01-09 | 2008-07-24 | Sony Corp | 半導体メモリデバイスおよびセンスアンプ回路 |
US7535756B2 (en) * | 2007-01-31 | 2009-05-19 | Macronix International Co., Ltd. | Method to tighten set distribution for PCRAM |
WO2010041325A1 (ja) | 2008-10-09 | 2010-04-15 | 株式会社 東芝 | クロスポイント型抵抗変化メモリ |
US9171631B2 (en) * | 2012-04-23 | 2015-10-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for controlling the same |
US9202538B2 (en) | 2013-12-05 | 2015-12-01 | Infineon Technologies Ag | Wordline activation |
CN103730163B (zh) * | 2013-12-27 | 2017-02-15 | 深圳市国微电子有限公司 | 一种可编程存储系统 |
CN103811062B (zh) * | 2014-03-07 | 2017-01-25 | 上海华虹宏力半导体制造有限公司 | 存储器及存储器的读取方法 |
JP6829831B2 (ja) * | 2016-12-02 | 2021-02-17 | 国立研究開発法人産業技術総合研究所 | 抵抗変化型メモリ |
JP2018160293A (ja) * | 2017-03-22 | 2018-10-11 | 東芝メモリ株式会社 | 不揮発性メモリ |
-
2019
- 2019-03-22 JP JP2019054486A patent/JP2020155192A/ja active Pending
- 2019-09-10 US US16/566,694 patent/US10923190B2/en active Active
-
2020
- 2020-01-09 CN CN202010022448.9A patent/CN111724846B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN111724846A (zh) | 2020-09-29 |
US10923190B2 (en) | 2021-02-16 |
US20200303007A1 (en) | 2020-09-24 |
CN111724846B (zh) | 2023-10-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10460802B2 (en) | Apparatuses and methods for efficient write in a cross-point array | |
US6490217B1 (en) | Select line architecture for magnetic random access memories | |
US7436699B2 (en) | Nonvolatile semiconductor memory device | |
US9484091B2 (en) | Resistance change memory | |
JP4344327B2 (ja) | 直列ダイオードセルを利用した不揮発性メモリ装置 | |
US10972101B2 (en) | Level shifters, memory systems, and level shifting methods | |
TWI628656B (zh) | 儲存裝置及用於操作該儲存裝置之操作方法 | |
JP2007234133A5 (ja) | ||
JP2007234133A (ja) | 半導体記憶装置及び半導体集積回路システム | |
JPH08227580A (ja) | 半導体装置 | |
JP2018092696A (ja) | 抵抗変化型メモリ | |
US20160064059A1 (en) | Semiconductor memory device | |
JP2005235378A (ja) | ナノチューブセル及びこれを利用したメモリ装置 | |
CN111724846B (zh) | 存储器件 | |
US9208830B2 (en) | Semiconductor memory device | |
JP6672224B2 (ja) | 磁気メモリ | |
JP5657876B2 (ja) | 半導体メモリ装置 | |
JP5150932B2 (ja) | 半導体記憶装置 | |
JP2011204358A (ja) | 半導体記憶装置 | |
US11264087B2 (en) | Semiconductor device and method of driving semiconductor device | |
JP4049758B2 (ja) | 半導体記憶装置 |