JP4049758B2 - 半導体記憶装置 - Google Patents

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Description

この発明は半導体装置に関し、特にＣＭＯＳトランジスタ（相補絶縁ゲート型電界効果トランジスタ）で構成される論理ゲートを含む半導体装置の消費電流を動作特性に悪影響を及ぼすことなく低減するための構成に関する。より特定的には、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）などの半導体記憶装置のサブスレッショルド電流を低減するための構成に関する。
消費電力が極めて小さい半導体回路としては、ＣＭＯＳ回路がよく知られている。
図６０は、ＣＭＯＳインバータの構成を示す図である。図６０において、ＣＭＯＳインバータは、一方の動作電源電圧Ｖｃｃを受ける電源ノード１９００と出力ノード１９０１との間に設けられ、そのゲートに入力信号ＩＮを受けるｐチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＴと、他方の動作電源電圧Ｖｓｓ（通常、接地電位）を受ける他方電源ノード１９０２と出力ノード１９０１との間に設けられ、そのゲートに入力信号ＩＮを受けるｎチャネルＭＯＳトランジスタＮＴを含む。出力ノード１９０１に負荷容量Ｃが存在する。入力信号ＩＮがローレベルのときには、ｐチャネルＭＯＳトランジスタＰＴがオン状態、ｎチャネルＭＯＳトランジスタＮＴがオフ状態となり、負荷容量ＣがｐチャネルＭＯＳトランジスタＰＴを介して充電され、出力信号ＯＵＴが電源電圧Ｖｃｃレベルとなる。この負荷容量Ｃの充電が完了すると、ｐチャネルＭＯＳトランジスタＰＴは、そのソースおよびドレイン電位が同じとなり、オフ状態となる。したがってこのときには、電流が流れず、消費電力は無視することができる。
入力信号ＩＮがハイレベルのときには、ｐチャネルＭＯＳトランジスタＰＴはオフ状態、ｎチャネルＭＯＳトランジスタＮＴはオン状態となり、負荷容量ＣはｎチャネルＭＯＳトランジスタＮＴを介して他方電源電位Ｖｓｓレベルにまで放電される。この放電が完了するとｎチャネルＭＯＳトランジスタＮＴはソースおよびドレイン電位が同じとなり、オフ状態となる。したがってこの状態においても消費電力は無視することができる。
ＭＯＳトランジスタを流れるドレイン電流ＩＬは、ＭＯＳトランジスタのゲート−ソース間電圧の関数で表わされる。ＭＯＳトランジスタのしきい値電圧の絶対値よりもそのゲート−ソース間電圧の絶対値が大きくなると、大きなドレイン電流が流れる。ゲート−ソース間電圧の絶対値がしきい値電圧の絶対値以下となってもドレイン電流は完全に０とはならない。この電圧において流れるドレイン電流はサブスレッショルド電流と呼ばれ、ゲート−ソース間電圧に指数関数的に比例する。
図６１にｎチャネルＭＯＳトランジスタのサブスレッショルド電流特性を示す。図６１において、横軸はゲート−ソース間電圧ＶＧＳを示し、縦軸にドレイン電流ＩＬの対数値を示す。図６１において、直線ＩおよびＩＩの直線領域がサブスレッショルド電流である。しきい値電圧は、このサブスレッショルド電流領域において所定の電流を与えるゲート−ソース間電圧として定義される。たとえば、ゲート幅（チャネル幅）１０μｍのＭＯＳトランジスタにおいて１０ｍＡのドレイン電流が流れるときのゲート−ソース間電圧がしきい値電圧として定義される。図６１において、その所定の電流Ｉ０と対応のしきい値電圧ＶＴ０およびＶＴ１を示す。
ＭＯＳトランジスタの微細化に伴って電源電圧Ｖｃｃもスケーリング則に沿って低下される。このため、ＭＯＳトランジスタのしきい値電圧の絶対値Ｖｔｈは同様にスケーリング則に沿って低下させないと、性能向上が図れない。たとえば、図６０に示すＣＭＯＳインバータにおいて、電源電圧Ｖｃｃが５Ｖで、ｎチャネルＭＯＳトランジスタＮＴのしきい値電圧Ｖｔｈが１Ｖとすると、入力信号ＩＮが０Ｖから１Ｖ以上となったときに、大きなドレイン電流が生じ、負荷容量Ｃの放電が始まる。このとき、しきい値電圧Ｖｔｈを同じ値にしたままで電源電圧Ｖｃｃをたとえば３Ｖに低下させた場合においても、同様、入力信号ＩＮが１Ｖ以上となったときでないとｎチャネルＭＯＳトランジスタＮＴをオン状態として大きな電流で負荷容量Ｃを放電することはできない。すなわち、電源電圧Ｖｃｃが５Ｖの場合入力信号ＩＮの振幅の１／５の時点で容量負荷の放電が生じるのに対し、電源電圧Ｖｃｃが３Ｖの場合、入力信号ＩＮの振幅の１／３の時点で容量負荷Ｃの放電が始まる。したがって入出力応答特性が悪化し、高速動作を保証することができなくなる。そこで、しきい値電圧の絶対値Ｖｔｈは電源電圧と同様スケーリングする必要が生じる。しかしながら、図６１に示すように、しきい値電圧ＶＴ１をしきい値電圧ＶＴ０に低下させた場合、サブスレッショルド電流特性は、直線Ｉから直線ＩＩへ移行する。したがって、ゲート電圧が０Ｖ（Ｖｓｓレベル）となったときのサブスレッショルド電流がＩＬ１からＩＬ０に上昇し、消費電流が増加するため、しきい値電圧の絶対値Ｖｔｈを電源電圧と同様にスケールダウンすることができなくなり、動作特性、特に高速動作特性を実現するのが困難になることが予想される。
そこで、高速動作特性を損なうことなくサブスレッショルド電流を抑制するための構成について１９９３シンポジウム・オン・ＶＬＳＩ・サーキット、ダイジェスト・オブ・テクニカル・ペーパーズの第４７頁ないし第４８頁および第８３頁ないし第８４頁それぞれにおいて堀内等および高島等により開示されている。
図６２は、上述の文献において堀内等が示す電源線の構成を示す図である。図６２においては、ＣＭＯＳ回路として、ｎ個の縦続接続されたＣＭＯＳインバータｆ１〜ｆｎを一例として示す。インバータｆ１〜ｆ４の各々は、図６０に示す構成と同じ構成を備える。
一方の動作電源電圧を供給する経路においては、電源電圧Ｖｃｃを受ける第１の電源ノード１９１０に第１の電源線１９１１が接続され、この第１の電源線１９１１と平行に第２の電源線１９１２が配置される。第１の電源線１９１１と第２の電源線１９１２とは高抵抗Ｒａにより接続される。この抵抗Ｒａと並列に、第１の電源線１９１１と第２の電源線１９１２とを制御信号φｃに応答して選択的に接続するｐチャネルＭＯＳトランジスタＱ１が設けられる。第１の電源線１９１１と第２の電源線１９１２の間には、また第２の電源線１９１２の電位を安定化するための比較的大きな容量を有するキャパシタＣａが設けられる。
他方の電源電圧Ｖｓｓ（接地電位：０Ｖ）の伝達経路においては、この他方電源電圧（以下、単に接地電圧と称す）Ｖｓｓを受ける第２の電源ノード１９２０に接続される第３の電源線１９２１と、この第３の電源線１９２１と平行に配置される第４の電源線１９２２を含む。第３の電源線１９２１と第４の電源線１９２２の間には、高抵抗Ｒｂが設けられ、この抵抗Ｒｂと並列に、制御信号φｓに応答して選択的に第３の電源線１９２１と第４の電源線１９２２を接続するｎチャネルＭＯＳトランジスタＱ２が設けられる。また、第３の電源線１９２１と第４の電源線１９２２の間には、この第４の電源線１９２２の電位を安定化するための大きな容量を有するキャパシタＣｂが設けられる。
奇数段のインバータｆ１、ｆ３、…は、その一方動作電源ノード（高電位を受ける電源ノード）が第１の電源線１９１１に接続され、他方電源ノード（低電位を受ける電源ノード）が第４の電源線１９２２に接続される。偶数段のインバータｆ２、…は、その一方動作電源ノードが第２の電源線１９１２に接続され、他方電源ノードが第３の電源線１９２１に接続される。次に動作について説明する。
ＤＲＡＭにおいては、スタンバイ時においては、その信号の状態は予め予測可能である。またその出力信号の状態も同様予測可能である。図６２に示す構成では、入力信号ＩＮがスタンバイ時にローレベルとなり、アクティブサイクル時にハイレベルとなる。スタンバイサイクル時には、制御信号φｃがハイレベル、制御信号φｓがローレベルとされ、ＭＯＳトランジスタＱ１およびＱ２はともにオフ状態とされる。この状態においては、電源線１９１１および１９１２は高抵抗Ｒａを介して接続され、電源線１９２１および１９２２も高抵抗Ｒｂを介して接続される。電源線１９１２の電位ＶＣＬは、
ＶＣＬ＝Ｖｃｃ−Ｉａ・Ｒａ
となり、電源線１９２２の電圧ＶＳＬは、
ＶＳＬ＝Ｖｓｓ＋Ｉｂ・Ｒｂ
となる。ここで、ＩａおよびＩｂは抵抗ＲａおよびＲｂをそれぞれ流れる電流を示す。入力信号ＩＮは、今、接地電位Ｖｓｓレベルである。インバータｆ１においては、ｐチャネルＭＯＳトランジスタＰＴがオン状態であり、出力ノードを電源線１９１１上の電源電位Ｖｃｃレベルに充電している。一方、ｎチャネルＭＯＳトランジスタＮＴは、そのソース電位（電源ノード１９０２の電位）が中間電位ＶＳＬであり、接地電位Ｖｓｓよりも高い電位レベルに設定される。したがって、このｎチャネルＭＯＳトランジスタＮＴは、そのゲート−ソース間電圧が負電圧となり、図６１に示すように、サブスレッショルド電流はゲート−ソース間電圧が−ＶＳＬのときのサブスレッショルド電流ＩＬ２となり、電源ノード１９０２の電位が接地電位Ｖｓｓのときに流れるサブスレッショルド電流ＩＬ１よりも小さくされる。ここで、ＭＯＳトランジスタの動作特性については図６１に示す直線Ｉに従って説明する。またｎチャネルＭＯＳトランジスタのオン／オフ状態は、そのゲート−ソース間電圧がしきい値電圧よりも高くなったときをオン状態として示し、そのゲート−ソース間電圧がしきい値電圧よりも小さくなったときはオフ状態として示す。ＰチャネルＭＯＳトランジスタの場合は逆である。
インバータｆ２においては、その入力信号／ＩＮ（インバータｆ１の出力信号）が電源電位Ｖｃｃレベルのハイレベルである。したがって、インバータｆ２においては、ｐチャネルＭＯＳトランジスタがオフ状態、ｎチャネルＭＯＳトランジスタがオン状態となる。ｐチャネルＭＯＳトランジスタは、そのソースが電源線１９１２に接続されており、電圧ＶＣＬを受けている。したがって、インバータｆ２において、ｐチャネルＭＯＳトランジスタのゲート電位はそのソース電位よりも高くなり、ｎチャネルＭＯＳトランジスタの場合と同様サブスレッショルド電流も抑制される。後段のインバータｆ３〜ｆｎにおいても同様である。したがってスタンバイ時においてインバータｆ１〜ｆｎにおけるサブスレッショルド電流が抑制され、スタンバイ電流が低減される。
アクティブサイクルが始まると、制御信号φｃがローレベル、制御信号φｓがハイレベルとされ、ＭＯＳトランジスタＱ１およびＱ２はともにオン状態とされる。ＭＯＳトランジスタＱ１およびＱ２は、大きなチャネル幅Ｗを有しており、インバータｆ１〜ｆｎに対し十分に充放電電流を供給することができる。この状態においては、電源線１９１２および１９２２の電位はそれぞれ電源電位Ｖｃｃおよび接地電位Ｖｓｓレベルとなる。これにより、アクティブサイクル時において入力信号ＩＮに従ってその出力信号ＯＵＴも確定状態とされる。
１９９３、Symposium On VLSI Circuits, Digest of Technical Papers, pp. 47-48, 83-84
図６３に、図６２に示す回路の動作波形および電源線を流れる電流を示す。図６３に示すように、スタンバイサイクルにおいては、信号φｓおよびφｃに応答してＭＯＳトランジスタＱ１およびＱ２がともにオフ状態であり、電源線１９１２上の電圧ＶＣＬおよび電源線１９２２上の電圧ＶＳＬはそれぞれ電源電圧Ｖｃｃおよび接地電位Ｖｓｓ（０Ｖ）の間の中間電位となる。この状態においてインバータｆ１〜ｆ４においてサブスレッショルド領域のＭＯＳトランジスタ（オフ状態のＭＯＳトランジスタ）はより強いオフ状態とされ、サブスレッショルド電流は低減される。
しかしながら、アクティブサイクルにおいては、制御信号φｓおよびφｃがそれぞれハイレベルおよびローレベルとされ、ＭＯＳトランジスタＱ１およびＱ２はオン状態となり、電源線１９１２上の電圧ＶＣＬは電源電位Ｖｃｃに等しくなり、また電源線１９２２上の電圧ＶＳＬは接地電位Ｖｓｓに等しくなる。アクティブサイクルの開始時には、電源線１９１２を充電するために電源電流Ｉｃｃが流れ（ＶＣＬ充電電流）、次いで入力信号ＩＮが変化すると、応じてインバータｆ１〜ｆｎが動作し、その信号レベルを変化するために充放電電流が生じ、比較的大きな動作電流が生じる。
アクティブサイクルにおいては、電圧ＶＣＬが電源電位Ｖｃｃと等しくされ、他方電源電圧ＶＳＬの接地電位Ｖｓｓと等しくされている。したがってインバータｆ１〜ｆ４においてオフ状態のトランジスタのゲート電位とソース電位が等しい状態となり、小さなしきい値電圧の絶対値Ｖｔｈを有するＭＯＳトランジスタを用いた場合、大きなサブスレッショルド電流が流れる。すなわち、アクティブサイクル時においては、入力信号ＩＮの変化前および変化完了後において、大きなサブスレッショルド電流（アクティブＤＣ電流）が流れ、アクティブサイクル時における消費電流が大きくなるという問題が生じる。特に、１ギガビットＤＲＡＭなどのような大記憶容量の半導体記憶装置において、構成要素であるＭＯＳトランジスタの数が増加すると、このようなアクティブＤＣ電流の総和が大きくなり、無視できない値となる。
また、スタンバイサイクルにおいてオフ状態とされるトランジスタＱ１およびＱ２（図６２参照）にはスタンバイサイクル時サブスレッショルド電流が流れる。このトランジスタＱ１およびＱ２のスタンバイサイクル時に流れるサブスレッショルド電流をできるだけ少なくするために、トランジスタＱ１およびＱ２のしきい値電圧の絶対値を大きくした場合、以下に述べる理由のため、アクティブサイクル移行時に電源線１９１２および１９２２の電位回復に長時間を要し、応じて半導体記憶装置の場合アクセス時間が長くなるという問題が生じる。
すなわち、スタンバイサイクルからアクティブサイクル移行時においてトランジスタＱ１およびＱ２がそのしきい値電圧の絶対値が高いため、飽和領域で動作するまでに長時間を有し、不飽和領域で動作する時間が長くなる。このため、しきい値電圧の絶対値の小さい場合に比べて、このスタンバイサイクルからアクティブサイクル移行時におけるトランジスタＱ１およびＱ２の電流駆動力が小さくなり、電源線１９２１および１９２２の電位回復が遅れる。内部回路は、電源線１９２１および１９２２の電位が安定したときに活性化する必要があり、したがって内部回路の動作開始時点が遅くなり、半導体記憶装置の場合アクセス時間が長くなるという問題が生じる。
それゆえ、この発明の目的は、低消費電流で高速動作する半導体記憶装置を提供することである。
この発明の他の目的は、アクティブサイクル時における消費電流を低減することのできる半導体装置を提供することである。
この発明のさらに他の目的は、データ保持モード時の消費電流を低減することのできる半導体記憶装置を提供することである。
この発明の第１の観点に係る半導体記憶装置は、メイン電源線と、サブ電源線と、このサブ電源線上の電圧を一方動作電源電圧として動作する論理ゲートを含む内部回路と、メイン電源線とサブ電源線との間に接続されるスイッチングトランジスタとを備える。このスイッチングトランジスタは、論理ゲートを活性化させる動作サイクル規定信号に応答して導通してメイン電源線とサブ電源線とを電気的に接続する。この半導体記憶装置は、さらに、基準電圧を発生する基準電圧発生手段と、サブ電源線上の電圧と基準電圧とを比較し、その比較結果に従った信号を出力する比較手段と、メイン電源線とサブ電源線との間に設けられ、比較手段からの出力信号に従って、その抵抗値が変化する可変抵抗手段と、データ保持モード指定信号の活性化に応答して、比較手段の出力信号にかかわらず可変抵抗手段を高抵抗の状態とする制御手段とを備える。データ保持モード指定信号の活性化時、半導体記憶装置は外部からのアクセスが禁止され、その記憶データの保持を行なう動作のみが実行される。データ保持モード指定信号の活性化中には、サブ電源線の電圧は、高抵抗の状態の可変抵抗手段を介して流れるリーク電流およびスイッチングトランジスタのオフ状態のリーク電流と論理ゲートの構成要素のトランジスタを介して流れるリーク電流とにより決定される電圧レベルに維持される。データ保持モードにおいて記憶データを保持するために論理ゲートを動作させる必要のあるリフレッシュ動作時には、スイッチングトランジスタが動作サイクル規定信号により導通状態とされてメイン電源線とサブ電源線とを電気的に接続する。データ保持モード指定信号の非活性化中には、メイン電源線とサブ電源線とは比較手段の出力信号に従う抵抗値を有する可変抵抗手段を介して結合される。
可変抵抗手段は、データ保持モード時においては高抵抗状態となり、メイン電源線とサブ電源線との間の電流経路を遮断する。これにより、サブ電源線を介してメイン電源線と内部回路との間で流れる電流を低減することができ、データ保持モード時の消費電流を低減する。データ保持モードと異なる通常動作モード時においては、可変抵抗手段は比較手段の出力信号に従ってその抵抗値が変化され、通常動作時においては、所望の電圧レベルにサブ電源線上の電圧レベルを維持することができる。
［実施例１］
図１は、この発明の一実施例である半導体記憶装置（ＤＲＡＭ）の全体の構成を概略的に示す図である。図１において、ＤＲＡＭは、メモリセルＭＣが行および列のマトリックス状に配列されるメモリセルアレイ１００と、アドレスバッファ１０２からの内部ロウアドレス信号（Ｘアドレス）ＲＡをデコードし、メモリセルアレイ１００における対応の行（ワード線）を選択する行選択回路１０４と、アドレスバッファ１０２からの内部コラムアドレス信号（Ｙアドレス）ＣＡをデコードし、メモリセルアレイ１００における列（ビット線ＢＬおよび／ＢＬ）を選択する列選択回路１０６と、行選択回路１０４および列選択回路１０６により選択された行および列の交差部に対応して配置されるメモリセルに対しデータの書込または読出を行なうための入出力回路１０８を含む。
図１においては、１本のワード線ＷＬと１本のビット線ＢＬ（または／ＢＬ）の交差部に対応して配置されるメモリセルＭＣを代表的に示す。メモリセルアレイ１００においては、「折返しビット線構成」の場合、列線は互いに相補な信号を伝達するビット線対ＢＬおよび／ＢＬにより構成され、１列に配列されたメモリセルは対応のビット線対の一方のビット線ＢＬ（または／ＢＬ）に接続される。ワード線ＷＬには１行に配列されたメモリセルＭＣが接続される。メモリセルＭＣは、情報を記憶するメモリキャパシタＭＱと、対応のワード線ＷＬ上の信号電位に応答してメモリキャパシタＭＱを対応のビット線ＢＬ（または／ＢＬ）に接続するメモリトランジスタＭＴを含む。
ＤＲＡＭはさらに、外部から与えられる制御信号、すなわち、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥに従って様々な内部制御信号を発生する制御回路１１０と、一方電源ノード２０に与えられた一方電源電圧Ｖｃｃからハイレベル電源電圧ＶＣＬ１、ＶＣＬ２およびＶＣＬ３を生成して各回路に供給する電源電圧供給回路１２０と、他方電源ノード（接地ノード）３０に与えられた他方電源電圧（接地電圧）Ｖｓｓからローレベル電源電圧ＶＳＬ１、ＶＳＬ２およびＶＳＬ３を生成して各回路へ供給する接地電圧供給回路１３０とを備える。
制御回路１１０の構成は後に詳細に説明するが、行選択動作に関連する制御信号を発生する回路と、列選択動作に関連する制御信号を発生する回路とを含む。ロウアドレスストローブ信号／ＲＡＳは、ＤＲＡＭの動作サイクル、すなわち、外部アクセス待機状態のスタンバイサイクルと外部アクセスが行なわれるアクティブサイクルとを決定するとともに、ＤＲＡＭ内の行選択に関連する動作を開始させる。ロウアドレスストローブ信号／ＲＡＳにより活性／非活性が決定される回路をロウ系回路と以下称する。
コラムアドレスストローブ信号／ＣＡＳは、信号／ＲＡＳの活性化時（Ｌレベル）においてＤＲＡＭの列選択に関連する動作（データ入出力動作を含む）を開始させる。ライトイネーブル信号／ＷＥはデータ書込を行なうか否かを示し、ローレベル時にデータ書込を指定し、ハイレベル時にデータ読出を指定する。データ読出タイミングはコラムアドレスストローブ信号／ＣＡＳの活性化により決定され、データ書込タイミングは信号／ＷＥおよび／ＣＡＳの遅い方の活性化により決定される。信号／ＣＡＳにより活性／非活性が決定される回路をコラム系回路と以下称す。出力イネーブル信号／ＯＥが更に与えられる構成が利用されてもよい。
電源電圧供給回路１２０および接地電圧供給回路１３０は、その構成は後に詳細に説明するが、ロウ系回路およびコラム系回路に対し別々に設けられるとともに、電圧ＶＣＬ１、ＶＣＬ２、ＶＣＬ３、ＶＳＬ１、ＶＳＬ２およびＶＳＬ３を伝達する電源線のインピーダンス（抵抗）をＤＲＡＭの動作状態（動作サイクルおよび動作期間）に応じて変更することにより、サブスレッショルド電流を抑制する。
次にこの図１に示すＤＲＡＭのデータ入出力動作について簡単に図２に示す動作波形図を併せて参照して説明する。外部ロウアドレスストローブ信号／ＲＡＳがハイレベルの非活性時においては、ＤＲＡＭはスタンバイサイクルにある。この状態において、メモリセルアレイ１００においては、ワード線ＷＬは非選択状態のローレベルにより、ビット線ＢＬおよび／ＢＬも中間電位（Ｖｃｃ／２）レベルにプリチャージされている。センスアンプ活性化信号ＳＯも非活性状態のローレベルにある。
図１に示していないが、ビット線対ＢＬ，／ＢＬそれぞれに対してセンスアンプが設けられており、活性化時にはこのセンスアンプは対応のビット線対の各ビット線の電位を差動的に増幅する。入出力データＤｉｎ（およびＱ）は無効状態である。図２においては、ハイインピーダンス（電気的にフローティング状態）Ｈｉ−Ｚとして示す。
信号／ＲＡＳがローレベルに立下がると、アクティブサイクルが始まり、ＤＲＡＭの内部アクセスが行なわれる。まず、中間電位に保持されていたビット線ＢＬおよび／ＢＬがそのプリチャージ電位でフローティング状態とされる。アドレスバッファ１０２は、制御回路１１０の制御の下に、与えられたアドレス信号を取込み内部ロウアドレス信号ＲＡを発生する。行選択回路１０４がこの内部ロウアドレス信号ＲＡをデコードし、アドレス指定された行に対応して設けられたワード線の電位をハイレベルに立上げる。選択されたワード線ＷＬに接続されるメモリセルの保持するデータ（メモリキャパシタＭＱの一方電極（ストレージノード）の電位）が対応のビット線ＢＬまたは／ＢＬへ伝達される（メモリトランジスタＭＴを介して）。これにより、ビット線ＢＬまたは／ＢＬの電位が伝達されたメモリセルの保持データに従って変化する。対をなす他方のビット線／ＢＬまたはＢＬは、プリチャージ電位（Ｖｃｃ／２）を保持している。
次いでセンスアンプ活性化信号ＳＯが活性化され、図示しないセンスアンプが動作し、ビット線対ＢＬおよび／ＢＬの電位を差動的に増幅することにより、メモリセルの保持データを検知増幅する。図２においては、選択されたメモリセルがハイレベルデータを保持している場合が示される。ビット線ＢＬおよび／ＢＬの電位がハイレベル（電源電圧Ｖｃｃレベル）およびローレベル（接地電圧Ｖｓｓレベル）に確定するとコラムインターロック期間が終了し、コラム系回路の動作が許可される。
このコラム系回路の出力信号が有効とされる期間においては、外部コラムアドレスストローブ信号／ＣＡＳが有効とされ、活性状態となり、ローレベルとなる。このローレベルのコラムアドレスストローブ信号／ＣＡＳに応答して、アドレスバッファ１０２は、アドレス信号を取込み内部コラムアドレス信号ＣＡを発生する。列選択回路１０６がこの内部コラムアドレス信号ＣＡをデコードし、メモリセルアレイ１００において対応の列（ビット線対）を選択する。入出力回路１０８は、データ読出時においては、このコラムアドレスストローブ信号／ＣＡＳの立下がりに応答して有効データＱを出力する。データ書込時においては、ライトイネーブル信号／ＷＥおよびコラムアドレスストローブ信号／ＣＡＳがともにローレベルとされると、外部書込データＤから有効な内部書込データが生成され、選択されたメモリセル（選択された行および列の交差部に位置するメモリセル）へ書込まれる。
必要なメモリセルのデータの書込／読出が完了すると、ロウアドレスストローブ信号／ＲＡＳが非活性状態のハイレベルへ立上がり、アクティブサイクルが完了する。これにより、コラム系動作有効期間が完了し、選択状態にあったワード線ＷＬが非選択状態となり、またセンスアンプ活性化信号ＳＯも非活性状態とされ、ビット線ＢＬおよび／ＢＬがイコライズされかつ中間電位にプリチャージされる。この後コラムアドレスストローブ信号／ＣＡＳが非活性状態となり、ライトイネーブル信号／ＷＥもハイレベルとなると、１つのメモリサイクルが完了する。
上述の様にＤＲＡＭにおいては、スタンバイサイクル時における内部ノード（各回路の入力信号または出力信号）の論理レベルは予め決定することができる。コラム系動作有効期間においてロウ系回路の入力信号および出力信号の論理レベルも予め決定することができる。更にスタンバイサイクルの開始および完了時点ならびにコラム系動作有効期間の開始および完了期間は信号／ＲＡＳにより決定することができる（センスアンプ活性化信号ＳＯは信号／ＲＡＳに従って発生される）。本実施例はこれらの特徴を利用して、図１に示す電源電圧供給回路１２０および接地電圧供給回路１３０の出力電圧ＶＣＬ１、ＶＣＬ２，ＶＳＬ３およびＶＳＬ１、ＶＳＬ２，ＶＳＬ３の電位レベルをそれらの電圧を伝達する電源線（接地線を含む）のインピーダンス（抵抗）を変更することにより変更してサブスレッショルド領域で動作するＭＯＳトランジスタをより強いオフ状態とすることによりサブスレッショルド電流の低減を図る。
図３は、図１に示すアドレスバッファおよび制御回路の詳細構成を示すブロック図である。図３において、アドレスバッファ１０２は、外部から与えられるアドレス信号Ａｉ−Ａ０からＸアドレス（内部ロウアドレス信号ＲＡ）を発生するロウアドレスバッファ１０１と、アドレス信号Ａｉ−Ａ０からＹアドレス（内部コラムアドレス信号ＣＡ）を発生するコラムアドレスバッファ１０３を含む。ロウアドレス信号とコラムアドレス信号とがマルチプレクスしてアドレス信号Ａｉ−Ａ０として与えられる。ロウアドレスバッファ１０１およびコラムアドレスバッファ１０３がそれぞれＸアドレスおよびＹアドレスを発生するタイミングは制御回路１１０からの内部制御信号により決定される。
制御回路１１０は、外部ロウアドレスストローブ信号／ＲＡＳを受けて内部ＲＡＳ信号、ロウアドレスラッチ信号ＲＡＬおよびロウアドレスイネーブル信号ＲＡＤＥを発生する／ＲＡＳバッファ２００と、／ＲＡＳバッファ２００からの信号ＲＡＬおよびＲＡＤＥに応答してロウアドレスバッファ１０１を活性化するロウアドレスコントローラ２０２と、／ＲＡＳバッファ２００からの内部ＲＡＳ信号に応答してワード線駆動信号ＲＸ（後に説明する）およびセンスアンプ活性化信号ＳＯを発生するアレイコントローラ２０６と、アレイコントローラ２０６からの信号（センスアンプ活性化信号）に応答してインターロック信号を発生するインターロック信号発生回路２０８とを含む。インターロック信号発生回路２０８からのインターロック信号は図２に示すインターロック期間およびコラム系動作有効期間を決定し、列選択に関連する動作をイネーブルする。
制御回路１１０は、さらに外部コラムアドレスストローブ信号／ＣＡＳに応答して内部ＣＡＳ信号、コラムアドレスラッチ信号ＣＡＬおよびコラムアドレスイネーブル信号ＣＡＤＥを発生する／ＣＡＳバッファ２１０と、外部からのライトイネーブル信号／ＷＥに応答して内部ＷＥ信号を発生するＷＥバッファ２１２と、／ＣＡＳバッファ２１０からの信号ＣＡＬおよびＣＡＤＥに応答してコラムアドレスバッファ１０３の動作を制御するコラムアドレスコントローラ２１４と、コラムアドレスバッファ１０３からのＹアドレスの変化時点を検出するＡＴＤ回路２１６と、／ＣＡＳバッファ２１０からの内部ＣＡＳ信号とＡＴＤ回路２１６からのアドレス変化検出信号ＡＴＤとに応答して図１に示す入出力回路のデータ読出系を活性化する信号を発生するリードコントローラ２１８と、／ＣＡＳバッファ２１０からの内部ＣＡＳ信号と／ＷＥバッファ２１２からの内部ＷＥ信号とＡＴＤ回路２１６からのアドレス変化検出信号ＡＴＤとに従って図１に示す入出力回路のデータ書込系を活性化する信号を発生するライトコントローラ２１９を含む。
ＤＲＡＭにおいては、コラムアドレス信号が与えられてから有効データが出力されるまでのアドレスアクセスタイムが仕様により規定されている。したがって、このコラムアドレス信号の変化を検知するためにＡＴＤ回路２１６が設けられる。このＡＴＤ回路２１６からのアドレス変化検出信号ＡＴＤに従ってコラムデコーダおよびプリアンプ（後に説明する）などのコラム系回路の動作タイミングが決定される。リードコントローラ２１８は、ＡＴＤ回路２１６からのアドレス変化検出信号ＡＴＤに従ってプリアンプイネーブル信号ＰＡＥを発生し、信号／ＣＡＳに従って出力イネーブル信号ＯＥＭ（後に説明する）を出力する。ライトコントローラ２１９は、／ＷＥバッファ２１２からの内部ＷＥ信号およびアドレス変化検出信号ＡＴＤに従って後に説明するライトドライバを活性化する信号ＷＤＥを生成し、かつ／ＣＡＳバッファ２１０からの内部ＣＡＳ信号とＡＴＤ回路２１６からのアドレス変化検出信号ＡＴＤに従って後に説明する入力バッファに対するデータラッチ信号ＤＩＬを出力する。
ロウアドレスコントローラ２０２は、ロウアドレスラッチ信号ＲＡＬに従ってロウアドレスバッファ１０１に対しロウアドレスをラッチさせ、ロウアドレスイネーブル信号ＲＡＤＥに応答して内部ロウアドレス信号（Ｘアドレス）を有効状態とする。コラムアドレスコントローラ２１４は、コラムアドレスラッチ信号ＣＡＬが活性状態となると、コラムアドレスバッファ１０３にアドレスラッチ動作を実行させ、次いでコラムアドレスイネーブル信号ＣＡＤＥが活性状態となると内部コラムアドレス信号ＣＡ（Ｙアドレス）を有効状態とする。
インターロック信号発生回路２０８からのインターロック信号は／ＣＡＳバッファ２１０および／ＷＥバッファ２１２へ与えられる。このインターロック信号発生回路２０８の出力が非活性状態にあり、コラムインターロック期間を指定している場合、／ＣＡＳバッファ２１０および／ＷＥバッファ２１２の内部信号発生動作が待機状態とされる。ＡＴＤ回路２１６は、同様、このインターロック信号発生回路２１８からのコラムインターロック期間指定信号（非活性状態のインターロック信号）に従ってアドレス変化検出信号ＡＴＤの発生が待機状態とされる。
リフレッシュコントローラ２０４は、／ＲＡＳバッファ２００からの内部ＲＡＳ信号と／ＣＡＳバッファ２１０からの内部ＣＡＳ信号とに従ってリフレッシュ動作が指定されたとき（ＣＢＲモード）、内部で所定の時間幅を有する内部ＲＡＳ信号を発生し、リフレッシュに必要な動作を実行する。リフレッシュコントローラ２０２は、コラムアドレスストローブ信号／ＣＡＳがロウアドレスストローブ信号／ＲＡＳの立上がりよりも先に立下がったときにリフレッシュモードが指定されたと判別する。リフレッシュモードが指定されたとき、通常、列選択動作は禁止される（内部ＣＡＳ信号および内部ＷＥ信号の発生の禁止）。
この図３に示す構成において、信号／ＲＡＳに関連して動作する回路すなわちロウ系回路は、／ＲＡＳバッファ２００、ロウアドレスコントローラ２０２、リフレッシュコントローラ２０４、アレイコントローラ２０６、インターロック信号発生回路２０８およびロウアドレスバッファ１０１である。列選択に関連するコラム系回路は、／ＣＡＳバッファ２１０、／ＷＥバッファ２１２、コラムアドレスコントローラ２１４、ＡＴＤ回路２１６、リードコントローラ２１８、ライトコントローラ２１９、およびコラムアドレスバッファ１０３である。
図４は、図１に示すメモリセルアレイ部および入出力回路の詳細構成を示すブロック図である。図４において、行選択回路１０４は、図３に示すロウアドレスバッファ１０１から与えられるＸアドレス（内部ロウアドレス信号ＲＡ）をデコードし、メモリセルアレイ１０４における対応のワード線を選択し、アレイコントローラ２０６から与えられるワード線駆動信号ＲＸをこの選択されたワード線ＷＬ上へ伝達するロウデコーダ２３０により構成される。メモリセルアレイ１０４に対しては、アレイコントローラ２０６（図３参照）から与えられるセンスアンプ活性化信号ＳＯにより活性化され、各列ＣＬ（ビット線対ＢＬおよび／ＢＬ）の信号電位を差動的に増幅するセンスアンプ２３２が設けられる。
図１に示す列選択回路１０６は、図３に示すリードコントローラ２１８またはライトコントローラ２１９から与えられるコラムアドレスイネーブル信号ＣＤＥに応答して活性化され、活性化時に図３に示すコラムアドレスバッファ１０３から与えられるＹアドレス（内部コラムアドレス信号ＣＡ）をデコードし、メモリセルアレイ１０４における対応の列を選択する信号を発生するコラムデコーダ２３４を含む。図１に示す列選択回路１０６は、このコラムデコーダ２３４からの列選択信号に応答してメモリセルアレイ１０４における対応の列をＩ／Ｏ線２３６に接続するＩＯゲートをさらに含む。図４においては、このＩＯゲートは示していない。
図１に示す入出力０路１０８は、図３に示すリードコントローラ２１８から与えられるプリアンプイネーブル信号ＰＡＥに応答して活性化され、Ｉ／Ｏ線２３６上の内部読出データを増幅してリードデータバス２４５上へ伝達するプリアンプ２４０と、リードコントローラ２１８（図３参照）からのメインアンプ出力イネーブル信号ＯＥＭに応答して活性化され、リードデータバス２４５上の信号を増幅して外部読出データＱを生成して出力する出力バッファ２４２と、図３に示すライトコントローラ２１９からの入力データラッチ信号ＤＩＬに応答して外部書込データＤをラッチしてライトデータバス２４９上に出力する入力バッファ２４４と、図３に示すライトコントローラ２１９からのライトドライバイネーブル信号ＷＤＥに応答して活性化され、ライトデータバス２４９上の内部書込データに従ってＩ／Ｏ線２３６上へ内部書込データを出力するライトドライバ２４６を含む。
図４においては、さらに、ＤＲＡＭの基準電圧を発生するためのＶｂｂ発生器２５０、Ｖｃｃ／２発生器２５５およびＶｐｐ発生器２５６を示す。Ｖｂｂ発生器２５０は、チャージポンプ動作により負電圧Ｖｂｂを発生し、基板（またはウェル）領域へ与える。この負電圧Ｖｂｂを基板領域へ印加することにより、以下の効果を図る。
（１）負電圧Ｖｂｂは、ｎチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）が形成されるｐ型基板領域（ウェル領域）に印加される。外部信号入力端子に与えられる信号にアンダーシュートが示された場合においても、この入力端子からｐ型基板領域への電子の注入を防止し、この電子注入によるメモリセルデータの破壊を防止する。（２）ｎチャネルＭＯＳトランジスタの高不純物濃度Ｎ＋領域とＰ基板基板領域との間に形成されるＰＮ接合容量を低減し、内部動作の高速化を図る。（３）ｎチャネルＭＯＳトランジスタのしきい値電圧に対する基板効果を低減し、回路動作の安定化を図る。（４）信号配線と基板領域との間に形成される寄生ＭＯＳトランジスタの発生を抑制する。
Ｖｃｃ／２発生器２５５は、電源電圧Ｖｃｃの１／２の電位を発生する。このＶｃｃ／２発生器２５５からの中間電位Ｖｃｃ／２は、メモリセルのキャパシタの他方電極（セルプレート）に与えられまたスタンバイ時にビット線を中間電位Ｖｃｃ／２にプリチャージする際に利用される。
Ｖｐｐ発生器２５６は、電源電圧Ｖｃｃよりも高い高電圧Ｖｐｐを発生する。この高電圧Ｖｐｐは、選択ワード線を高電圧レベルに昇圧するために用いられる。
図４に示す構成において、ロウ系回路はロウデコーダ２３０およびセンスアンプ２３２である。コラム系回路は、コラムデコーダ２３４、プリアンプ２４０、出力バッファ２４２、入力バッファ２４４、およびライトドライバ２４６である。Ｖｂｂ発生器２５０およびＶｃｃ／２発生器２５５は、ロウ系信号およびコラム系信号に関わりなく常時所定の電圧を発生する。
図５は、図３および図４に示す制御信号の発生シーケンスを示す図である。以下、図３ないし図５を参照して各回路の動作について説明する。
スタンバイサイクル時においては、外部ロウアドレスストローブ信号／ＲＡＳはハイレベルにある。この状態においては、内部ＲＡＳ信号、ロウアドレスラッチ信号ＲＡＬ、およびロウアドレスイネーブル信号ＲＡＤＥはともに非活性状態のローレベルにある。列選択動作を活性化するためのコラムイネーブル信号（インターロック信号）ＣＬＥも非活性状態のローレベルにある。また、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥもハイレベルにある。コラム系の制御信号ＡＴＤ、ＰＡＥ、ＯＥＭ、ＤＩＬおよびＷＤＥもすべて非活性状態のローレベルにある。Ｉ／Ｏ線は、所定電位（Ｖｃｃ−Ｖｔｈ）レベルにプリチャージされている。
ロウアドレスストローブ信号／ＲＡＳがローレベルに立下がるとアクティブサイクルが始まる。このロウアドレスストローブ信号／ＲＡＳの立下がりに応答して内部ＲＡＳ信号が活性状態のハイレベルへ立上がり、この内部ＲＡＳ信号の立上がりに応答して、ロウアドレスラッチ信号ＲＡＬがハイレベルに立上がる。このロウアドレスラッチ信号ＲＡＬの立上がりに応答して、図３に示すロウアドレスバッファ１０１が与えられたアドレス信号Ａｉ−Ａ０をラッチする。次いでロウアドレスイネーブル信号ＲＡＤＥがハイレベルの活性状態となり、ロウアドレスバッファ１０１からラッチされたアドレス信号に対応するＸアドレス（内部ロウアドレス信号ＲＡ）が発生される。このＸアドレスに従ったメモリセルアレイ１０４におけるワード線の選択および選択ワード線電位のハイレベルへの立上げおよびセンスアンプ２３２によるセンス動作が完了するまで、コラムイネーブル信号ＣＬＥは非活性状態のローレベルにある。
ロウ系回路の動作がすべて完了し、センスアンプ２３２が選択されたワード線に接続されるメモリセルのデータを検知し増幅しかつラッチした後、コラムイネーブル信号ＣＬＥが活性状態のハイレベルに立上がる。このコラムイネーブル信号ＣＬＥのハイレベルへの立上がりによりコラムインターロック期間が終了し、コラム系有効期間が始まる。
コラム系有効期間において、コラムアドレスストローブ信号／ＣＡＳが立下がり、コラムアドレスラッチ信号ＣＡＬおよびコラムアドレスイネーブル信号ＣＡＤＥが順次ハイレベルとされ、コラムアドレスバッファ１０３からＹアドレス（内部コラムアドレス信号ＣＡ）が発生される。このコラムアドレスバッファ１０３からのＹアドレスに従ってＡＴＤ回路２１６からアドレス変化検出信号ＡＴＤが発生され、このアドレス変化検出信号ＡＴＤに従ってリードコントローラ２１８またはライトコントローラ２１９からコラムデコーダイネーブル信号ＣＤＥが発生される。図５においては、図面を簡略化するためコラムアドレスラッチ信号ＣＡＬ、コラムアドレスイネーブル信号ＣＡＤＥおよびコラムデコーダイネーブル信号ＣＤＥは示していない。コラムアドレスラッチ信号ＣＡＬおよびコラムアドレスイネーブル信号ＣＡＤＥがコラムアドレスストローブ信号／ＣＡＳに従って発生された内部ＣＡＳ信号に応答して発生され、コラムデコーダイネーブル信号ＣＤＥは、アドレス変化検出信号ＡＴＤの立上がりに応答して発生される。
コラムデコーダイネーブル信号ＣＤＥに応答して、コラムデコーダ２３４がＹアドレスのデコード動作を行ない、Ｙアドレスに対応するメモリセルアレイ１０４における列を選択する。これによりＩ／Ｏ線２３６に選択された列上に伝達されたメモリセルデータが伝達され、Ｉ／Ｏ線２３６の電位が変化する。Ｉ／Ｏ線２３６はコラムデコーダイネーブル信号ＣＤＥに応答してプリチャージ状態から解放され電気的にフローティング状態に設定される。
次いでこのアドレス変化検出信号ＡＴＤの立下がりに応答してプリアンプイネーブル信号ＰＡＥがハイレベルへ立上がり、プリアンプ２４０が活性化され、Ｉ／Ｏ線２３６上に現われた信号を増幅してリードデータバス２４５上へ伝達する。リードコントローラ２１８からのメインアンプ出力イネーブル信号ＯＥＭがハイレベルへ立上がり、出力バッファ２４２が活性化され、このリードデータバス２４５上のデータを増幅して外部データＱを生成して出力する。
一方、データ書込時においては、信号／ＣＡＳおよび／ＷＥに応答して入力データラッチ信号ＤＩＬがハイレベルに立上がり、入力バッファ２４４が外部書込データＤをラッチし、ライトデータバス２４９上に伝達する。次いで信号／ＷＥおよび／ＣＡＳに応答してライトドライバイネーブル信号ＷＤＥが所定期間ハイレベルに立上がり、ライトドライバ２４６が活性化され、ライトデータバス２４９上のデータから内部書込データを生成してＩ／Ｏ線２３６上に伝達する。
コラムアドレスストローブ信号／ＣＡＳがハイレベルへ立上がると、１つのメモリセルに対するデータの書込／読出サイクルが完了し、信号ＯＥＭおよびＤＩＬがローレベルへ立下がり、またＩ／Ｏ線２３６もプリチャージ電位に復帰する。
一方、外部ロウアドレスストローブ信号／ＲＡＳがハイレベルへ立上がるとアクティブサイクルが完了し、この外部ロウアドレスストローブ信号／ＲＡＳの立上がりに応答してロウアドレスイネーブル信号ＲＡＤＥおよびコラムイネーブル信号ＣＡＤＥがともに非活性状態のローレベルとなる。次いで内部ＲＡＳ信号およびロウアドレスラッチ信号ＲＡＬがローレベルとなる。外部ロウアドレスストローブ信号／ＲＡＳのハイレベルへの立上がりから内部ＲＡＳ信号のローレベルへの立下がりまでの期間の間にロウ系の制御信号がすべて初期状態に復帰する。コラム系有効期間においては、ロウ系制御信号はすべて一定の状態を維持する。コラム系制御信号はコラムインターロック期間は初期状態を維持し、コラム系有効期間において変化する。すなわち、ＤＲＡＭにおいては、ロウ系制御信号およびコラム系制御信号はともにある動作期間における論理レベルは予測可能である。本実施例はこれを利用する。
図６は、図１に示す電源電圧供給回路および接地電圧供給回路の構成を示す図である。図６においては、ロウ系回路に対する電圧供給回路の構成を示す。図６において、ロウ系回路は縦続接続されたｎ段のインバータＦＲ１〜ＦＲｎにより表わされる。入力信号ＩＮは、スタンバイサイクル時にローレベルとなり、アクティブサイクル時にハイレベルに変化し、かつコラム系有効期間はハイレベルに維持されるロウ系制御信号である。インバータの数は１つであってもよく、また他の多入力論理ゲートで置換えることも可能である（この構成については後に説明する）。
インバータＦＲ１〜ＦＲｎはＣＭＯＳインバータの構成を備える。すなわち、インバータＦＲ１〜ＦＲｎの各々は、その入力ノードに与えられた信号がローレベルのときに導通し、一方電源ノード９００へ与えられた電圧を出力ノード（Ｏ１〜Ｏｎ）に伝達するｐチャネルＭＯＳトランジスタＰＴと、入力ノードに与えられた信号がハイレベルのときに導通し、出力ノード（Ｏ１〜Ｏｎ）をその他方電源ノード９０２へ与えられた電圧レベルに放電するｎチャネルＭＯＳトランジスタＮＴを含む。
電源電圧供給回路１２０は、第１の電源ノード２０へ供給された電源電圧Ｖｃｃを伝達するための第１の主電源線１と、この第１の主電源線１と並列に配設される可変インピーダンス電源線２および３を含む。なお、請求項の記載においては、電源線１、２上は、主電源線および副電源線、または第１ないし第３の電源線として称されるが、以下の説明においては、主電源線および可変インピーダンス電源線と称す。
第１の可変インピーダンス電源線２は抵抗Ｒ１により第１の主電源線１に接続され、第２の可変インピーダンス電源線３は抵抗Ｒ２を介して第１の主電源線１に接続される。抵抗Ｒ１に並列に制御信号φｃ１に応答して導通して、第１の主電源線１と第１の可変インピーダンス電源線２とを接続するｐチャネルＭＯＳトランジスタＱ３が設けられる。抵抗Ｒ２と並列に、制御信号φｃ２に応答して導通して第１の主電源線１と第２の可変インピーダンス電源線３とを接続するｐチャネルＭＯＳトランジスタＱ４が設けられる。第１の主電源線１と第１の可変インピーダンス電源線２との間には比較的大きな容量を有し、第２の可変インピーダンス電源線２の電位を安定に保持するための安定化キャパシタＣ１が設けられる。第１の主電源線１と第２の可変インピーダンス電源線３との間には、比較的大きな容量を有し、第２の可変インピーダンス電源線の電位を安定に保持するための安定化キャパシタＣ２が設けられる。
抵抗Ｒ１およびＲ２はそこを流れる電流により第２および第３の可変インピーダンス電源線２および３に電圧降下を生じさせるに足る抵抗を有するが、この消費電流を低減するために比較的大きな抵抗値（たとえば１ＫΩないし１ＭΩのオーダ）に設定されている。ＭＯＳトランジスタＱ３およびＱ４は、それぞれインバータＦＲ１ないしＦＲｎのｐチャネルＭＯＳトランジスタに電流を供給するに足る大きな電流供給能力を有しており、そのチャネル幅Ｗは十分大きな値に設定される。またＭＯＳトランジスタＱ３およびＱ４のオン抵抗は抵抗Ｒ１およびＲ２に比べて十分小さくなる値に設定されており、そのオン抵抗による電圧降下を無視できる程度の値に設定される。また抵抗Ｒ１およびＲ２としては、大きなオン抵抗を有するＭＯＳトランジスタまたは大きなチャネル長Ｌを有することにより抵抗として機能するＭＯＳトランジスタが用いられてもよい。
接地電圧供給回路１３０は、第２の電源ノード３０へ与えられる他方電源電圧（接地電圧）Ｖｓｓを伝達するための第２の主電源線（以下、主接地線と称す）４と、この主接地線４と並列に配置される第１および第２の可変インピーダンス接地線５および６を含む。請求項の記載において、これらの接地線４ないし６は第２の主電源線、第３および第４の副電源線などと称されているが、以下の説明においては、主接地線、および第１および第２の可変インピーダンス接地線と称す。
第１の可変インピーダンス接地線５は抵抗Ｒ３を介して主接地線４に接続され、第２の可変インピーダンス接地線６は抵抗Ｒ４を介して主接地線４に接続される。抵抗Ｒ３と並列に、制御信号φｓ１に応答して導通し、第１の可変インピーダンス接地線５を主接地線４に接続するｎチャネルＭＯＳトランジスタＱ５が設けられる。抵抗Ｒ４と並列に、制御信号φｓ２に応答して導通し、第２の可変インピーダンス接地線６を主接地線４に接続するｎチャネルＭＯＳトランジスタＱ６が設けられる。主接地線４と第１の可変インピーダンス接地線５との間には、第１の可変インピーダンス接地線５の電位を安定化するための大きな容量を有するキャパシタＣ３が設けられる。主接地線４と第２の可変インピーダンス接地線６の間には、第２の可変インピーダンス接地線６の電位を安定化するための大きな容量を有するキャパシタＣ４が設けられる。抵抗Ｒ３およびＲ４は、大きな抵抗値を有する。すなわち、抵抗Ｒ３およびＲ４は、自身を流れる電流により、可変インピーダンス接地線５および６の電位を接地電圧Ｖｓｓよりも高い電圧レベルに保持するに足る抵抗値を有する。この抵抗Ｒ３およびＲ４の抵抗値としては抵抗Ｒ１およびＲ２と同様１ＫΩないし１ＭΩのオーダである。ＭＯＳトランジスタＱ５およびＱ６は、インバータＦＲ１〜ＦＲｎの放電電流をすべて吸収するに足る電流駆動力を有し、十分大きなチャネル幅Ｗを有する。ＭＯＳトランジスタＱ５およびＱ６のオン抵抗は十分小さく、抵抗Ｒ３およびＲ４の抵抗値に比べて無視できる値に設定される。抵抗Ｒ３およびＲ４はまた、ＭＯＳトランジスタを抵抗素子として用いて実現されてもよい。
インバータＦＲ１〜ＦＲｎにおいて、奇数段のインバータＦＲ１、ＦＲ３、…は、それぞれの一方電源ノード９００が第１の可変インピーダンス電源線２に接続され、それぞれの他方電源ノード９０２は第２の可変インピーダンス接地線６に接続される。偶数段のインバータＦＲ２、…、ＦＲｎ（ｎは偶数と想定する）は、各一方電源ノード９００が第２の可変インピーダンス電源線３に接続され、各他方電源ノード９０２が第１の可変インピーダンス接地線５に接続される。
図７は図６に示す回路の動作を示す信号波形図である。以下、図６および図７を参照して動作について説明する。
スタンバイサイクル時においては、入力信号ＩＮは接地電圧Ｖｓｓレベルのローレベルである。制御信号φｃ１が接地電圧Ｖｓｓレベルにあり、制御信号φｓ１が電源電圧Ｖｃｃレベルにあり、ＭＯＳトランジスタＱ３およびＱ５はともにオン状態にある。これにより第１の可変インピーダンス電源線２上の電圧ＶＣＬ１は、電源電圧Ｖｃｃレベルであり、第１の可変インピーダンス接地線５上の電圧ＶＳＬ１は接地電圧Ｖｓｓレベルにある。一方、制御信号φｓ２は接地電圧Ｖｓｓ（０Ｖ）レベルであり、制御信号φ２は電源電圧Ｖｃｃレベルである。この状態においては、ＭＯＳトランジスタＱ４およびＱ６はともにオフ状態であり、第２の可変インピーダンス電源線３は、抵抗Ｒ２を介して電源電圧Ｖｃｃが主電源線１から供給され、この第２の可変インピーダンス電源線３上の電圧ＶＣＬ２は、電源電圧Ｖｃｃよりも低い電圧レベルとなる。この電圧ＶＣＬ２は、Ｖｃｃ−Ｉａ・Ｒ２で表わされる。Ｉａは、抵抗Ｒ２を流れる電流である。一方、第２の可変インピーダンス接地線６は、抵抗Ｒ４を介して主接地線４に接続される。したがってこの第２の可変インピーダンス電源線６上の電圧は接地電圧Ｖｓｓよりも高くなる。すなわちＶＳＬ２＝Ｖｓｓ＋Ｉｂ・Ｒ４となる。電流Ｉｂは抵抗Ｒ４を介して流れる電流である。
インバータＦＲ１においては、接地電圧Ｖｓｓレベルの入力信号ＩＮに従ってｐチャネルＭＯＳトランジスタＰＴがオン状態となり、その出力ノードＯ１は電源電圧ＶＣＬ１レベルに充電される。電圧ＶＣＬ１は電源電圧Ｖｃｃレベルであり、出力ノードＯ１が電源電圧Ｖｃｃレベルとなる。一方、ｎチャネルＭＯＳトランジスタＮＴは、入力信号ＩＮが接地電圧Ｖｓｓレベルであり、オフ状態にあり、サブスレッショルド領域で動作する。このとき、第２の可変インピーダンス電源線６上の電圧ＶＳＬ２は接地電圧Ｖｓｓレベルよりも高い電圧レベルである。したがってこのｎチャネルＭＯＳトランジスタＮＴのソース電圧はそのゲート電圧よりも高くなり、ｎチャネルＭＯＳトランジスタＮＴがより強いオフ状態となり、サブスレッショルド電流が抑制される（図４７参照；ＶＧＳが負となる）。
インバータＦＲ２においては、そのノードＯ１の電圧レベルが電源電圧Ｖｃｃレベルである。したがって、ｐチャネルＭＯＳトランジスタＰＴがオフ状態となりサブスレッショルド領域で動作する。第２の可変インピーダンス電源線３上の電圧ＶＣＬ２は、電源電圧Ｖｃｃよりも低い電圧レベルである。したがって、ｐチャネルＭＯＳトランジスタＰＴ（インバータＦＲ２における）がより強いオフ状態となり、このｐチャネルＭＯＳトランジスタＰＴにおけるサブスレッショルド電流が抑制される。インバータＦＲ２のｎチャネルＭＯＳトランジスタはそのゲートに電源電圧Ｖｃｃレベルの電圧を受けており、その出力ノードＯ２を第１の可変インピーダンス電源線５上の電圧ＶＳＬ１レベルに放電する。第２の可変インピーダンス電源線５上の電圧ＶＳＬ１は、接地電圧Ｖｓｓレベルである。したがって、出力ノードＯ２は接地電圧Ｖｓｓレベルとなる。後段のインバータＦＲ３〜ＦＲｎにおいても同様の動作が行なわれ、サブスレッショルド領域で動作するＭＯＳトランジスタはより強いオフ状態とされてサブスレッショルド電流が抑制され、オン状態のＭＯＳトランジスタにより、その出力ノードＯ３〜Ｏｎの電位は電源電圧Ｖｃｃレベルまたは接地電圧Ｖｓｓレベルとされる。したがって出力信号ＯＵＴは電源電圧Ｖｃｃレベルを維持する（ｎは偶数である）。すなわち、電源電圧Ｖｃｃレベルの信号をゲートに受けるｐチャネルＭＯＳトランジスタはそのソース電位が電源電圧Ｖｃｃレベルよりも小さくなり、より強いオフ状態とされてサブスレッショルド電流が低減される。一方、接地電圧Ｖｓｓレベルの信号をゲートに受けるｎチャネルＭＯＳトランジスタは、そのソース電圧が接地電圧Ｖｓｓレベルよりも高く設定される。これにより、より強いオフ状態となり、サブスレッショルド電流が低減される。
アクティブサイクルは２つの期間に分割される。ロウ系信号セット時間帯すなわちコラムインターロック期間と全てのロウ系信号の論理レベルが保持されるコラム系有効時間である。アクティブサイクル期間においては、制御信号φｓ２が電源電圧Ｖｃｃレベルのハイレベル、制御信号φｃ２が接地電圧Ｖｓｓレベルのローレベルに設定される。一方、制御信号φｃ１およびφｓ１はロウ系信号セット時間帯においてはそれぞれ接地電圧Ｖｓｓレベルおよび電源電圧Ｖｃｃレベルに保持される。この状態においては、ＭＯＳトランジスタＱ３ないしＱ６がすべてオン状態となり、可変インピーダンス電源線２および３上の電圧ＶＣＬ１およびＶＣＬ２はともに電源電圧Ｖｃｃレベルとなる。また、可変インピーダンス接地線５および６上の電圧ＶＳＬ１およびＶＳＬ２はともに接地電圧Ｖｓｓレベルとなる。このロウ系セット時間帯において入力信号ＩＮが接地電圧Ｖｓｓレベルから電源電圧Ｖｃｃレベルに立上がり、出力ノードＯ１〜Ｏｎの電位が応じて変化する。この入力信号ＩＮの変化に伴って、オン状態になるＭＯＳトランジスタを介して動作電流が流れる。入力信号ＩＮの変化前の期間においては、電源線ＶＣＬ２の充電により比較的大きな電流が流れ次いでＭＯＳトランジスタＱ３〜Ｑ６がすべてオン状態となるため、比較的大きな直流電流（アクティブＤＣ電流）が流れる。
入力信号ＩＮがハイレベルに立上がり、その電圧レベルが安定になると、ロウ系信号セット時間帯が完了し、コラム系有効期間が始まる。すなわちコラムインターロック期間が終了し、コラム系回路が動作する。このコラム系有効時間においては、再び制御信号φｓ１が接地電圧Ｖｓｓレベルに設定され、制御信号φｃ１が電源電圧Ｖｃｃレベルに設定される。制御信号φｃ２およびφｓ２はそれぞれ接地電圧Ｖｓｓレベルおよび電源電圧Ｖｃｃレベルを維持する。この状態においては、ＭＯＳトランジスタＱ３およびＱ５はオフ状態とされ、ＭＯＳトランジスタＱ４およびＱ６はオン状態を維持する。したがって、コラム系有効時間においては、可変インピーダンス電源線２へは抵抗Ｒ１を介して電源電圧Ｖｃｃが伝達されるため、電圧ＶＣＬ１が電源電圧Ｖｃｃレベルよりも低くなり、一方第２の可変インピーダンス電源線３上の電圧ＶＣＬ２は、ＭＯＳトランジスタＱ４により電源電圧Ｖｃｃレベルを維持する。
また第１の可変インピーダンス接地線５上の電圧ＶＳＬ１は、抵抗Ｒ３により接地電圧Ｖｓｓレベルよりも高くなる。第２の可変インピーダンス電源線６上の電圧ＶＳＬ２は接地電圧Ｖｓｓレベルを維持する。インバータＦＲ１においては、入力信号ＩＮが電源電圧Ｖｃｃレベルのハイレベルであり、ｐチャネルＭＯＳトランジスタＰＴは、そのソース電位がゲート電位よりも低くなり、より強いオフ状態となり、サブスレッショルド電流が低減される。一方、ｎチャネルＭＯＳトランジスタＮＴは、オン状態になり、その出力ノードＯ１を接地電圧Ｖｓｓ（＝ＶＳＬ２）レベルに維持する。インバータＦＲ２においては、このノードＯ１の接地電圧Ｖｓｓレベルの電圧により、ｐチャネルＭＯＳトランジスタがオン状態にあり、出力ノードＯ２を電源電圧Ｖｃｃレベル（＝ＶＣＬ２）に維持している。インバータＦＲ２のｎチャネルＭＯＳトランジスタはそのソース電位がＶＳＬ１（＞Ｖｃｃ）であり、ゲートに与えられた電圧よりも高くなっており、より強いオフ状態とされ、サブスレッショルド電流が抑制される。後段のインバータＦＲ３〜ＦＲ２においても同様であり、コラム系有効時間におけるサブスレッショルド電流が抑制され、ロウ系回路の消費するアクティブＤＣ電流がほぼスタンバイサイクル時と同様の電流レベルに低減される。
アクティブサイクルが完了すると、スタンバイサイクルが始まる。このスタンバイサイクルの開始時においては、ハイレベルに設定されたロウ系信号が元のローレベルに復帰する。このロウ系信号リセット時間帯においては、制御信号φｃ１が接地電圧Ｖｓｓレベル、制御信号φｓ１が電源電圧Ｖｃｃレベルに設定される。制御信号φｓ２は電源電圧Ｖｃｃレベルを維持し、制御信号φｃ２は接地電圧Ｖｓｓレベルを維持する。この状態においては再びＭＯＳトランジスタＱ３ないしＱ６がすべてオン状態とされる。この状態においては、電圧ＶＣＬ１およびＶＣＬ２は電源電圧Ｖｃｃレベルにあり、電圧ＶＳＬ１およびＶＳＬ２は接地電圧Ｖｓｓレベルとなる。これにより、インバータＦＲ１〜ＦＲｎは入力信号ＩＮのハイレベルからローレベルの立下がりに応答して出力ノードＯ１〜Ｏｎの電位レベルを高速で変化させ、初期状態に復帰させる。
ロウ系信号リセット時間帯が完了すると、制御信号φｓ２が接地電圧Ｖｓｓレベル、制御信号φｃ２が電源電圧Ｖｃｃレベルに設定され、ＭＯＳトランジスタＱ４およびＱ６がオフ状態、ＭＯＳトランジスタＱ３およびＱ５がオン状態となる。電圧ＶＣＬ２が電源電圧Ｖｃｃレベルよりも低くなり、電圧ＶＳＬ２が接地電圧Ｖｓｓレベルよりも高くなる。電圧ＶＣＬ１は電源電圧Ｖｃｃレベルにあり、電圧ＶＳＬ１は接地電圧Ｖｓｓレベルにある。この状態において、次のアクティブサイクルの開始を待つ。
上述のように、ＭＯＳトランジスタＱ３ないしＱ６を動作期間に合わせて適切にオン状態またはオフ状態として、電源線２および３ならびに接地線５および６のインピーダンスを変更することにより、インバータＦＲ１〜ＦＲｎの動作電源電圧レベルを変更することができ、確実にサブスレッショルド電流を抑制することができる。
上述の動作説明においては、入力信号ＩＮはスタンバイサイクル時においてローレベルであり、アクティブサイクル時においてはハイレベルに変化している。スタンバイサイクル時にハイレベルとなり、アクティブサイクル時にローレベルとなる信号は、図６において入力信号／ＩＮを用いればよく、制御信号φｃ１、φｃ２、φｓ１およびφｓ２の発生態様は変更する必要はない。以下に入力信号がスタンバイサイクル時においてハイレベルにあり、アクティブサイクル時にローレベルに変化する場合の動作について簡単に説明する。
図８に、ＣＭＯＳインバータでロウ系回路を構成した場合の各ノードの電圧レベルを示す。初段のインバータはｐチャネルＭＯＳトランジスタＰＴ１およびｎチャネルＭＯＳトランジスタＮＴ１で構成され、２段目のインバータはｐチャネルＭＯＳトランジスタＰＴ２およびｎチャネルＭＯＳトランジスタＮＴ２で構成される。ｐチャネルＭＯＳトランジスタＰＴ１は、抵抗Ｒ２およびＭＯＳトランジスタＱ４を介して主電源線１から電源電圧Ｖｃｃを受け、ｎチャネルＭＯＳトランジスタＮＴ１は、抵抗Ｒ３およびＭＯＳトランジスタＱ５を介して主接地線４から接地電圧Ｖｓｓを受ける。ＭＯＳトランジスタＰＴ２は抵抗Ｒ１およびＭＯＳトランジスタＱ３を介して主電源線１から電源電圧Ｖｃｃを受け、ｎチャネルＭＯＳトランジスタＮＴ２はＲ４およびＭＯＳトランジスタＱ６を介して主接地線４から接地電圧Ｖｓｓを受ける。
図８（Ａ）に示すように、スタンバイサイクルにおいては、入力信号がハイレベルであり、ＭＯＳトランジスタＱ４およびＱ６がオフ状態、ＭＯＳトランジスタＱ３およびＱ５がオン状態となる。ｐチャネルＭＯＳトランジスタＰＴ１のソース電位はＶＣＬ（＜Ｖｃｃ）であり、ｎチャネルＭＯＳトランジスタＮＴ１のソース電圧は接地電圧Ｖｓｓである。ｐチャネルＭＯＳトランジスタＰＴ２のソース電位は電源電圧Ｖｃｃレベル、ｎチャネルＭＯＳトランジスタＮＴ２のソース電位はＶＳＬ（＞Ｖｓｓ）である。入力信号は電源電圧Ｖｃｃレベルのハイレベルであり、ｎチャネルＭＯＳトランジスタＮＴ１がオン状態となり、その出力ノードは接地電圧Ｖｓｓレベルのローレベルとなる。このとき、ｐチャネルＭＯＳトランジスタＰＴ１はそのゲート電位がソース電位よりも高いため、より強いオフ状態となり、サブスレッショルド電流が抑制される。ｐチャネルＭＯＳトランジスタＰＴ２はローレベルの電位をゲートに受けてオン状態となり、電源電圧Ｖｃｃレベルのハイレベルの信号を出力する。ｎチャネルＭＯＳトランジスタＮＴ２はそのソース電位よりもゲート電位が低いため、より強いオフ状態とされ、サブスレッショルド電流が抑制される。
図８（Ｂ）に示すように、ロウ系信号セット時間帯においてはＭＯＳトランジスタＱ３ないしＱ６はすべてオン状態となる。ｐチャネルＭＯＳトランジスタＰＴ１およびＰＴ２のソース電位は電源電圧Ｖｃｃレベル、ｎチャネルＭＯＳトランジスタＮＴ１およびＮＴ２のソース電位は接地電圧Ｖｓｓレベルである。この状態において、入力信号がハイレベルからローレベルに変化し、この入力信号の変化に応じてインバータの出力信号が変化する。
図９（Ａ）に示すように、コラム系有効期間においては、入力信号が接地電圧Ｖｓｓレベルのローレベルであり、この期間内においては入力信号の論理レベルは変化しない。この状態においては、ＭＯＳトランジスタＱ３およびＱ４はオフ状態、ＭＯＳトランジスタＱ４およびＱ６がオン状態となる。ｎチャネルＭＯＳトランジスタＮＴ１のソース電位が電圧ＶＳＬ（＞Ｖｃｃ）レベル、ｐチャネルＭＯＳトランジスタＰＴ２のソース電位が電圧ＶＣＬ（＜Ｖｃｃ）レベルとなる。ｐチャネルＭＯＳトランジスタＰＴ１のソース電位は電源電圧Ｖｃｃレベル、ｎチャネルＭＯＳトランジスタＮＴ２のソース電位は接地電圧Ｖｓｓレベルである。この状態において、ｎチャネルＭＯＳトランジスタＮＴ１およびｐチャネルＭＯＳトランジスタＰＴ２がより強いオフ状態とされ、サブスレッショルド電流が抑制される。各インバータの出力信号の電圧レベルはオン状態のＭＯＳトランジスタ（ＰＴ１およびＮＴ２）を介して電源電圧Ｖｃｃレベルまたは接地電圧Ｖｓｓレベルに保持される。
図９（Ｂ）に示すように、ロウ系信号リセット時間帯においては、ＭＯＳトランジスタＱ３ないしＱ６がすべてオン状態とされ、インバータは入力信号の論理レベルの変化に応じてそのローレベルの出力信号の論理レベルを変化させる。この状態が完了すると、図８（Ａ）に示すスタンバイサイクル状態に移行する。
以上のように、入力信号がスタンバイサイクル時にハイレベル、アクティブサイクル時にローレベルとなる場合においても、サブスレッショルド領域で動作するＭＯＳトランジスタをより強いオフ状態とすることにより、サブスレッショルド電流を抑制することができる。
図１０は、コラム系回路のための電源電圧および接地電圧供給回路の構成を示す図である。図１０においては、コラム系回路として、ｎ段の縦続接続されたＣＭＯＳインバータを示す。ＣＭＯＳインバータＦＣ１〜ＦＣｍ（ｍは偶数）の各々は、ｐチャネルＭＯＳトランジスタＰＱとｎチャネルＭＯＳトランジスタＮＱを含む。
電源電圧供給回路１２０は、第１の電源ノード２０に接続される主電源線１と、この主電源線１と並列に配設される可変インピーダンス電源線１１と、主電源線１と可変インピーダンス電源線１１とを接続する抵抗Ｒａ３と、抵抗Ｒａ３と並列に設けられ、制御信号φｃ３に応答して導通して主電源線１と可変インピーダンス電源線１１を接続するｐチャネルＭＯＳトランジスタＱ７を含む。主電源線１と可変インピーダンス電源線１１の間には、この可変インピーダンス電源線１１の電位を安定化するための大きな容量を有するキャパシタＣａ３を含む。抵抗Ｒａ３の抵抗値は比較的大きくされ、ｐチャネルＭＯＳトランジスタＱ７のオン抵抗は十分小さくされ、その電流供給能力は十分大きくされる。抵抗Ｒａ３としてはＭＯＳトランジスタを抵抗接続して用いてもよい。
接地電圧供給回路１３０は、第２の電源ノード３０に接続される主電源線４と、主電源線４と並列に配設される可変インピーダンス接地線１２と、可変インピーダンス接地線１２と主接地線４とを接続する抵抗Ｒｂ３と、抵抗Ｒｂ３と並列に設けられ、制御信号φｓ３に応答して導通して主電源線４と可変インピーダンス電源線１２とを接続するｎチャネルＭＯＳトランジスタＱ８を含む。可変インピーダンス接地線１２と主接地線４の間には、可変インピーダンス接地線１２の電位を安定化するための容量Ｃｂ３が設けられる。抵抗Ｒｂ３の抵抗値は十分大きく設定され、ＭＯＳトランジスタＱ８は、そのオン抵抗は十分小さくされるとともにその電流供給能力は十分大きくされる。入力信号ＩＮはスタンバイサイクル時はローレベルに設定され、アクティブサイクル時（コラム系有効期間内）においてハイレベルに変化する。奇数段のインバータＦＣ１、ＦＣ３、…は、その一方電源ノード１８が主電源線１に接続され、その他方電源ノード１９は可変インピーダンス接地線１２に接続される。偶数段のインバータＦＣ２、…、ＦＣｎは、その一方電源ノード（１８）が可変インピーダンス電源線１１に接続され、その他方電源ノード（１９）が主接地線４に接続される。次に図１０に示す回路の動作を図１１に示す動作波形図を参照して説明する。
スタンバイサイクル時およびロウ系セット時間帯においては、制御信号φｃ３が電源電圧レベルのハイレベル、制御信号φｓ３が接地電圧レベルのローレベルに設定される。ＭＯＳトランジスタＱ７およびＱ８はともにオフ状態とされる。可変インピーダンス電源線１１上の電圧ＶＣＬ３は、抵抗Ｒａ３を介して電源電圧Ｖｃｃが供給されるため、この抵抗Ｒａ３における電圧降下分（Ｉａ・Ｒａ３）だけ電源電圧Ｖｃｃよりも低くなる。一方、可変インピーダンス接地線１２は、抵抗Ｒｂ３を介して接地線４に接続され、この抵抗Ｒｂ３を流れる電流Ｉｂにより、電圧ＶＳＬ３は接地電圧Ｖｓｓよりも電圧Ｉｂ・Ｒｂ３だけ高くなる。
今、入力信号ＩＮは接地電圧Ｖｓｓレベルのローレベルであり、インバータＦＣ１においては、ｐチャネルＭＯＳトランジスタＰＱがオン状態、ｎチャネルＭＯＳトランジスタＮＱがオフ状態となっている。インバータＦＣ１の出力は、ｐチャネルＭＯＳトランジスタＰＱにより電源電圧Ｖｃｃレベルにまで充電される。ｎチャネルＭＯＳトランジスタＮＱは、その他方電源ノード１９の電位が接地電圧Ｖｓｓよりも高い電圧ＶＳＬ３であるため、ソース電位がゲート電位よりも高くなり、より強くオフ状態とされ、そのサブスレッショルド電流が抑制される。
インバータＦＣ２においては、ｎチャネルＭＯＳトランジスタ（ＮＱ）がオン状態であり、その出力を接地電圧Ｖｓｓレベルに放電する。インバータＦＣ２のｐチャネルＭＯＳトランジスタ（ＰＱ）はそのソース電位が可変インピーダンス電源線１１上の電圧ＶＣＬ３であり、ゲート電位よりも低いため、このｐチャネルＭＯＳトランジスタも強いオフ状態とされ、サブスレッショルド電流が抑制される。
ロウ系セット時間帯すなわちコラムインターロック期間が終了するとコラム有効時間（コラム系有効期間）が始まる。このコラム有効時間においては、制御信号φｃ３が接地電圧Ｖｓｓレベル、制御信号φｓ３が電源電圧Ｖｃｃレベルとなる。ＭＯＳトランジスタＱ７およびＱ８がともにオン状態となり、電圧ＶＣＬ２およびＶＳＬ３はそれぞれ電源電圧Ｖｃｃおよび接地電圧Ｖｓｓレベルとなる。このコラム有効時間内において、入力信号ＩＮがローレベルからハイレベルへ立上がり、またハイレベルからローレベルへと立下がる。この入力信号ＩＮの立上がりおよび立下がりに応じてインバータＦＣ１〜ＦＣｎにおいてその出力ノードの充放電が行なわれ、動作電流Ｉｃｃが流れる。
コラム有効時間が完了すると、再び制御信号φｃ３は電源電圧Ｖｃｃレベル、制御信号φｓ３が接地電圧Ｖｓｓレベルに設定され、ＭＯＳトランジスタＱ７およびＱ８はオフ状態とされ、可変インピーダンス電源線１１は主電源線１に高抵抗Ｒａ３を介して接続され、可変インピーダンス接地線１２は、高抵抗Ｒｂ３を介して主接地線４に接続される。このスタンバイサイクルおよびロウ系リセット時間帯においては既に入力信号ＩＮはローレベルにリセットされており、先に説明したスタンバイサイクルおよびロウ系セット時間帯の動作と同様、オフ状態とされ、サブスレッショルド領域で動作するＭＯＳトランジスタがより強いオフ状態とされ、サブスレッショルド電流が抑制される。
上述のように、コラム系回路においては、コラム系回路が動作するコラム有効時間のみ可変インピーダンス電源線１１および可変インピーダンス接地線１２を低インピーダンス状態として電源ノード２０および接地電圧ノード３０へそれぞれ接続することにより、入力信号の変化に応じて高速で動作するとともに、スタンバイサイクル時およびロウ系セット時間帯（コラムインタロック期間）において可変インピーダンス電源線１１および可変インピーダンス接地線１２を高抵抗Ｒａ３およびＲｂ３を介して電源ノード２０および接地電圧ノード３０へ接続することにより、サブスレッショルド電流を抑制することができる。
図１２は、ロウ系信号およびコラム系信号をともに示す動作波形図である。以下、図１２を参照して、ロウ系信号およびコラム系信号を含む全体の動作について説明する。
ロウ系信号には、スタンバイサイクル時においてハイレベルにあり、アクティブサイクル時にローレベルに変化するロウ系信号／Ａと、スタンバイサイクル時にローレベルにあり、アクティブサイクル時にハイレベルに変化するロウ系信号Ｂが存在する。同様、コラム系信号にも、スタンバイサイクル時にハイレベルとなり、コラム系有効時間にローレベルに変化するコラム系信号／Ｃと、スタンバイサイクル時にローレベルにあり、コラム系有効時間内にハイレベルに変化するコラム系信号Ｄが存在する。
スタンバイサイクル時においては、外部ロウアドレスストローブ信号／ＲＡＳ（ｅｘｔ／ＲＡＳ）はハイレベルになり、ロウ系信号／Ａおよびコラム系信号／Ｃはともにハイレベル、ロウ系信号Ｂおよびコラム系信号Ｄはともにローレベルにある。インターロック信号（コラムイネーブル信号）／ＣＬＥはハイレベルにある。この状態においては、制御信号φｃ２およびφｓ１がともにハイレベルにあり、制御信号φｓ２およびφｃ１がともにローレベルにある。また制御信号φｃ３がハイレベル、制御信号φｓ３がローレベルにある。外部ロウアドレスストローブ信号／ＲＡＳがローレベルに立下がるとアクティブサイクルが始まる。
この外部ロウアドレスストローブ信号／ＲＡＳの立下がりに応答して、制御信号φｓ２がハイレベル、制御信号φｃ２がローレベルに変化する。アクティブサイクルにおいて、ロウ系信号／ＡおよびＢがそれぞれ変化する。それぞれの信号の変化タイミングは図の破線の波形で示す時間内の所定の時刻である。ロウ系信号／ＡおよびＢが変化し、その状態がローレベルおよびハイレベルに確定すると、これらのロウ系信号／ＡおよびＢを発生する回路に対応して設けられた電圧供給回路に対する制御信号φｓ１およびφｃ１が変化する。ロウ系信号／ＡおよびＢは遅くともインターロック信号／ＣＬＥが活性状態のローレベルとなるまでにその状態が確定する。このロウ系信号セット時間帯の最も遅い時間（インターロック信号／ＣＬＥにより決定される）前に、制御信号φｃ１がハイレベル、制御信号φｓ１はローレベルに変化する。この制御信号φｃ１およびφｓ１の変化タイミングは図の破線で示すように、時刻ｔ１から時刻ｔ２の間の期間に設定される（対応のロウ系回路の出力確定タイミングに従って）。遅くとも時刻ｔ２までに制御信号φｃ１およびφｓ１はそれぞれハイレベルおよびローレベルに設定される。
ロウ系信号セット時間帯が完了すると、インターロック信号／ＣＬＥが活性状態のローレベルとなり、応じて制御信号φｓ３がハイレベル、制御信号φｃ３がローレベルとされる。このコラム系有効時間においては、ロウ系信号／ＡおよびＢがそれぞれローレベルおよびハイレベルに固定されており、サブスレッショルド電流は抑制されており、ロウ系信号による電源電流Ｉｃｃはほぼスタンバイサイクル時に流れるスタンバイ電流と同様の値となる。コラム系有効時間においては、コラム系信号／ＣおよびＤが変化する。ＤＲＡＭにおいては、ページモード動作などのように、複数回コラム系信号／ＣおよびＤが変化する動作が知られている。この間においては、制御信号φｓ３がハイレベル、制御信号φｃ３がローレベルであり、コラム系信号はアクセスに応じて複数回変化する。この間コラム系信号により電源電流Ｉｃｃが消費される。
アクティブサイクルが完了すると、外部ロウアドレスストローブ信号／ＲＡＳがハイレベルに立上がり、インターロック信号／ＣＬＥがハイレベルに立上がる。このインターロック信号／ＣＬＥの立上がりに応答して、制御信号φｓ３がローレベル、制御信号φｃ３がハイレベルに立上がり、コラム系信号／ＣおよびＤ発生部におけるサブスレッショルド電流が抑制される。アクティブサイクル完了時においてはコラム系信号／ＣおよびＤは初期状態に既に復帰している。
一方、ロウ系信号／ＡおよびＢがアクティブサイクル完了後初期状態に復帰する。このロウ系信号／ＡおよびＢの初期状態への復帰は時刻ｔ３ないしｔ４の間に所定のタイミングで行なわれる。それぞれの回路の出力信号が初期状態に復帰すると、制御信号φｃ１がローレベル、制御信号φｓ１がハイレベルに変化する。ロウ系信号リセット時間帯の終了期間時刻ｔ２において、制御信号φｓ２がローレベル、制御信号φｃ２がハイレベルとされる。これにより、ロウ系信号／ＡおよびＢ発生部におけるサブスレッショルド電流の消費が抑制される。
ロウ系信号発生回路の電源として図６に示す構成を利用し、コラム系信号発生回路には図１０に示す可変インピーダンス電源を利用することにより、インバータアレイ（ロウ系回路およびコラム系回路）を流れるサブスレッショルド電流を最小とすることができ、消費電流を大幅に低減することができる。すなわち、しきい値電圧の絶対値の小さなＭＯＳトランジスタを用いてもサブスレッショルド電流を抑制することができ、このような低いしきい値電圧の絶対値を有するＭＯＳトランジスタを半導体記憶装置の構成要素として利用することができ、高速で動作する大記憶容量の半導体記憶装置を実現することができる。
図１３は、電源線および接地線に設けられたスイッチング素子としてのＭＯＳトランジスタのオン／オフを制御する信号の発生シーケンスを示す図である。図１３に示すように、外部ロウアドレスストローブ信号／ＲＡＳ（ｅｘｔ／ＲＡＳ）がハイレベルのスタンバイサイクル時においては、制御信号φｓ１、φｃ２、およびφｃ３はハイレベルにあり、制御信号φｃ１、φｓ２、およびφｓ３はローレベルにある。センスアンプ活性化信号ＳＯはローレベル、インターロック信号（コラムイネーブル信号）／ＣＬＥはハイレベルにある。
外部ロウアドレスストローブ信号／ＲＡＳがローレベルに立下がると、内部ＲＡＳ信号ＲＡＳがハイレベルへ立上がり、アクティブサイクルが始まる。この外部ロウアドレスストローブ信号／ＲＡＳ（ｅｘｔ／ＲＡＳ）の立下がりに応答して制御信号φｓ２がハイレベルに立上がり、制御信号φｃ２がローレベルに立下がる。次いで、最も速いタイミングで変化する制御信号φｓ１およびφｃ１が内部ロウアドレスストローブ信号ＲＡＳの立上がりに応答してそれぞれローレベルおよびハイレベルに変化する。また内部ロウアドレスストローブ信号ＲＡＳの立上がりに応答して所定期間経過後にセンスアンプ活性化信号ＳＯが活性状態のハイレベルとなる。センスアンプ活性化信号ＳＯの活性化（ハイレベル）に応答して、インターロック信号／ＣＬＥがローレベルとなり、コラム系回路の動作が可能となる。このインターロック信号／ＣＬＥの立下がりに応答して、最も遅いタイミングで変化する制御信号φｓ１およびφｃ１がそれぞれローレベルおよびハイレベルに変化する。制御信号φｓ１およびφｃ１がこの図１３において破線の領域で示すロウ系信号セット期間内（時間帯）において変化する。
一方、インターロック信号／ＣＬＥの立下がりに応答して、制御信号φｓ３がハイレベル、制御信号φｃ３がローレベルに変化する。インターロック信号／ＣＬＥがローレベルの間コラム系信号が変化し、所定の動作が実行される。
アクティブサイクルが完了すると、外部ロウアドレスストローブ信号／ＲＡＳ（ｅｘｔ／ＲＡＳ）がハイレベルに立上がり、応じてインターロック信号／ＣＬＥがハイレベルに立上がる。最も速いタイミングで変化する制御信号φｓ１およびφｃ１がこのインターロック信号／ＣＬＥの立上がりに応答してそれぞれハイレベルおよびローレベルに変化する。また制御信号φｓ３およびφｃ３がこのインターロック信号／ＣＬＥの立上がりに応答してそれぞれローレベルおよびハイレベルに変化する。
外部ロウアドレスストローブ信号／ＲＡＳ（ｅｘｔ／ＲＡＳ）の立上がりに応答して所定時間経過後内部ロウアドレスストローブ信号ＲＡＳがローレベルに立下がり、センスアンプ活性化信号ＳＯが応じてローレベルに変化する。この内部ロウアドレスストローブ信号ＲＡＳの立下がりに応答して、最も遅いタイミングで変化する制御信号φｓ１およびφｃ１がそれぞれハイレベルおよびローレベルに変化する。この後制御信号φｓ２およびφｃ２が外部ロウアドレスストローブ信号ＲＡＳの立下がりに応答してそれぞれローレベルおよびハイレベルに変化する。
図１４は、図１３に示す制御信号を発生するための構成の一例を示す図である。図１４において、制御信号発生系は、外部ロウアドレスストローブ信号／ＲＡＳ（ｅｘｔ／ＲＡＳ）を受けるインバータ３００と、インバータ３００の立下がりを遅延して内部ロウアドレスストローブ信号ＲＡＳを発生する立下がり遅延回路３０２と、立下がり遅延回路３０２の出力信号ＲＡＳに応答してセンスアンプ活性化信号ＳＯを発生するセンスアンプ活性化信号発生回路３０４と、インバータ３００の出力信号とセンスアンプ活性化信号ＳＯとに応答してインターロック信号／ＣＬＥを発生するインターロック信号発生回路３０６と、立下がり遅延回路３０２からの内部ロウアドレスストローブ信号ＲＡＳおよびインターロック信号発生回路３０６からのインターロック信号／ＣＬＥに応答してロウ系電源インピーダンス制御信号を発生するインピーダンス制御信号発生回路３０８を含む。
ロウ系回路はその出力信号が変化するタイミングに応じてグループに分割される。図１４においては、３つのロウ系回路３１６ａ、３１６ｂおよび３１６ｃを示す。インピーダンス制御信号発生回路３０８は、これらロウ系回路３１６ａ〜３１６ｃそれぞれに対し電源インピーダンス制御信号φｓ１ａ，φｃ１ａ、φａｓ１ｂ，φｃ１ｂ、およびφｓ１ｃ，φｃ１ｃを発生する。ロウ系回路３１６ａ〜３１６ｃそれぞれに対してロウ系電源回路３１４ａ、３１４ｂおよび３１４ｃが設けられる。ロウ系電源回路３１４ａには、制御信号φｓ１ａおよびφｃ１ａが与えられ、ロウ系電源回路３１４ｂには、制御信号φｓ１ｂおよびφｃ１ｂが与えられ、ロウ系電源回路３１４ｃには、制御信号φｓ１ｃおよびφｃ１ｃが与えられる。
内部ロウアドレスストローブ信号ＲＡＳから制御信号φｓ２が生成され、また内部ロウアドレスストローブ信号ＲＡＳからインバータ３１０を介して制御信号φｃ２が発生される。この制御信号φｃ２およびφｓ２はロウ系電源回路３１４ａ〜３１４ｃに共通に与えられる。ロウ系電源回路３１４ａ〜３１４ｃは、それぞれ与えられた制御信号に従って自身の電源線（動作電源電圧Ｖｃｃ伝達線および接地電圧Ｖｓｓ伝達線）のインピーダンスを変更して対応のロウ系回路３１６ａ〜３１６ｃへ電源電圧（動作電源電圧Ｖｃｃおよび接地電圧Ｖｓｓ）を伝達する。
インターロック信号／ＣＬＥから制御信号φｃ３が生成され、またインターロック信号／ＣＬＥからインバータ３１２を介して制御信号φｓ３が生成される。これらの制御信号φｃ３およびφｓ３はコラム系電源回路３２０へ与えられる。コラム系電源回路３２０はコラム系回路３２２に対しこの与えられた制御信号φｃ３およびφｓ３に従って必要な電圧を供給する。
インバータ３００および立下がり遅延回路３０２は、図３に示す／ＲＡＳバッファ２００に含まれており、センスアンプ活性化信号発生回路３０４は図３に示すアレイコントローラ２０６に含まれる。インターロック信号発生回路３０６は図３に示すインターロック信号発生回路２０８と同じである。
立下がり遅延回路３０２はインバータ３００の出力信号の立上がりに応答して内部ロウアドレスストローブ信号ＲＡＳをハイレベルに立上げ、インバータ３００の出力信号の立下がりから所定時間経過後に内部ロウアドレスストローブ信号ＲＡＳをローレベルに立下げる。センスアンプ活性化信号発生回路３０４は、内部ロウアドレスストローブ信号ＲＡＳの立上がりを所定時間遅延させてセンスアンプ活性化信号ＳＯを活性状態のハイレベルに立上げ、内部ロウアドレスストローブ信号ＲＡＳの立下がりに応答してセンスアンプ活性化信号ＳＯを非活性状態のローレベルに立下げる。
インターロック信号発生回路３０６は、センスアンプ活性化信号ＳＯのハイレベルへの立上がりに応答してインターロック信号／ＣＬＥを活性状態のローレベルに立下げ、インバータ３００の出力信号の立下がりに応答してインターロック信号／ＣＬＥをハイレベルに立上げて非活性状態とする。インピーダンス制御信号発生回路３０８は、内部ロウアドレスストローブ信号ＲＡＳとインターロック信号／ＣＬＥとに応答してそれぞれ図１３に示す破線領域内において変化する制御信号φｓ１（φｓ１ａ〜φｓ１ｃ）およびφｃ１（φｃ１ａ〜φｃ１ｃ）を発生する。
図１４に示す構成において、立下がり遅延回路３０２、センスアンプ活性化信号３０４およびインターロック信号発生回路３０６もロウ系回路であり、これらの回路の電源線（動作電源電圧Ｖｃｃ伝達線および接地電圧Ｖｓｓ伝達線）のインピーダンスの各回路の出力信号の論理レベルの変化に応じて調節される。インピーダンス制御信号発生回路３０８の電源は、制御信号φｓ１（φｓ１ａ〜φｓ１ｃ）およびφｃ１（φｃ１ａ〜φｃ１ｃ）の変化に応じてそれぞれの制御信号発生回路の電源線のインピーダンスが調節される。インバータ３１０の電源線のインピーダンスは外部ロウアドレスストローブ信号ＲＡＳに従って調節されればよく、またインバータ３１２の電源線のインピーダンスがインターロック信号／ＣＬＥに従って調節されればよい。
外部ロウアドレスストローブ信号／ＲＡＳ（ｅｘｔ／ＲＡＳ）におけるインバータ３００は、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓだけを受けて動作するように構成されてもよい。
［第１の変更例］
ロウ系信号およびコラム系信号は、それぞれある動作シーケンスに従って順次発生される。この場合、インバータ列を用いて信号の遅延を利用することによりロウ系信号およびコラム系信号を発生することができる。ＤＲＡＭにおいては、多入力論理ゲートも利用される。以下に、多入力論理ゲートを有する場合の電源線のインピーダンスの調整方法について説明する。
図１５は、２入力ＮＡＮＤ回路の構成の一例を示す図である。図１５において、２入力ＮＡＮＤ回路は、一方電源線３３０と出力ノード３３１の間に並列に接続されるｐチャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、出力ノード３３１と他方電源線３３２の間に直列に接続されるｎチャネルＭＯＳトランジスタＮＱ１およびＮＱ２を含む。ＭＯＳトランジスタＰＱ１およびＮＱ１のゲートへ入力信号ＩＮＡが与えられ、ＭＯＳトランジスタＰＱ２およびＮＱ２のゲートへ入力信号ＩＮＢが与えられる。
この２入力ＮＡＮＤ回路の出力ＯＵＴがスタンバイサイクル時にローレベル（Ｌ）であり、アクティブサイクル時にハイレベル（Ｈ）に変化する動作を考える。スタンバイサイクルにおいては、出力信号ＯＵＴがローレベルであるため、ＭＯＳトランジスタＮＱ１およびＮＱ２がオン状態、ＭＯＳトランジスタＰＱ１およびＰＱ２がオフ状態である。スタンバイサイクルにおいてサブスレッショルド電流がＭＯＳトランジスタＰＱ１およびＰＱ２に流れる。したがってこの場合、スタンバイサイクルにおいて一方電源線３３０上の電圧Ｖｃは電源電圧Ｖｃｃよりも低い電圧ＶＣＬ（ＶＣＬ１またはＶＣＬ２）に設定する必要がある。アクティブサイクルにおいて出力信号ＯＵＴがハイレベルとなると、ＭＯＳトランジスタＮＱ１およびＮＱ２の少なくとも一方がオフ状態となる。この状態においては、サブスレッショルド電流がＭＯＳトランジスタＮＱ１およびＮＱ２を介して流れる。したがってこの状態においては、他方電源線３３２の電圧Ｖｓは接地電圧Ｖｓｓよりも高い電圧に設定して、サブスレッショルド領域で動作するＭＯＳトランジスタのソース電位を上昇させる。
上述のような電源電圧の変化は、図７に示す動作波形図から電圧ＶＣＬ２およびＶＳＬ１により与えられる。したがって図１６に示すように、ＮＡＮＤ回路３３５の一方電源線３３０へ電源電圧ＶＣＬ２を与え、他方電源線３３２へ電圧ＶＳＬ１を与える。この構成によりサブスレッショルド電流を抑制することができる。
逆に、図１５に示すＮＡＮＤ回路３３５の出力信号ＯＵＴがスタンバイサイクル時にハイレベル（Ｈ）にあり、アクティブサイクルにおいてローレベル（Ｌ）に変化する場合を考える。この場合、スタンバイサイクルにおいてサブスレッショルド電流が流れる可能性があるのは、ＭＯＳトランジスタＮＱ１およびＮＱ２である。ハイレベルの信号をｐチャネルＭＯＳトランジスタＰＱ（ＰＱ１またはＰＱ２）がゲートに受けていても、その場合出力信号ＯＵＴが電源電圧Ｖｃｃレベルであるため、サブスレッショルド電流は生じない。したがってこのスタンバイサイクルにおいては、電源線３３０へは電源電圧Ｖｃｃ、他方電源線３３２へは接地電圧Ｖｓｓよりも高い電圧を伝達する。アクティブサイクルにおいて出力信号ＯＵＴがローレベルに立下がる場合に、サブスレッショルド電流が流れるのは、ｐチャネルＭＯＳトランジスタＰＱ１またはＰＱ２である。したがってこの場合には、一方電源線３３０の電圧を電源電圧Ｖｃｃよりも低い電圧レベルに設定し、他方電源線３３２上の電圧は接地電圧Ｖｓｓレベルに設定する。
上述のような電源電圧シーケンスを与えるのは、図７に示す動作波形図から電圧ＶＳＬ１およびＶＳＬ２である。したがって、図１７に示すように、ＮＡＮＤ回路の一方電源線３３０へ電圧ＶＣＬ１を供給し、他方電源線３３２に電圧ＶＳＬ２を供給する。これにより、スタンバイサイクルにおいてハイレベルの信号を出力し、アクティブサイクルにローレベルの信号を出力するＮＡＮＤ回路３３５におけるサブスレッショルド電流を抑制することができる。
図１８は、２入力ＮＯＲ回路の構成を示す図である。図１８において、２入力ＮＯＲ回路３４０は、一方電源線３４０と出力ノード３４１の間に直列に接続されるｐチャネルＭＯＳトランジスタＰＱ３およびＰＱ４と、出力ノード３４１と他方電源線３４２の間に並列に設けられるｎチャネルＭＯＳトランジスタＮＱ３およびＮＱ４を含む。ＭＯＳトランジスタＰＱ３およびＮＱ３のゲートへは入力信号ＩＮＡが与えられ、ＭＯＳトランジスタＰＱ４およびＮＱ４のゲートへは入力信号ＩＮＢが与えられる。
出力信号ＯＵＴがスタンバイサイクル時にローレベル、アクティブサイクル時にハイレベルに変化する場合を考える。スタンバイサイクルにおいて、出力信号ＯＵＴがローレベルのとき、入力信号ＩＮＡおよびＩＮＢの少なくとも一方はハイレベルである。サブスレッショルド電流が流れる可能性があるのは、ｐチャネルＭＯＳトランジスタＰＱ３およびＰＱ４においてである。したがって、一方電源線３４０上の電圧Ｖｃを電源電圧Ｖｃｃよりも低い電圧レベルに設定し、他方電源線３４２上の電圧Ｖｓは接地電圧Ｖｓｓレベルに設定する。
アクティブサイクルにおいて出力信号ＯＵＴがハイレベルに立上がると、ＭＯＳトランジスタＰＱ３およびＰＱ５がともにオン状態である（入力信号ＩＮＡおよびＩＮＢがともにローレベル）。このときには、サブスレッショルド電流が流れるのはＭＯＳトランジスタＮＱ３およびＮＱ４である。したがって他方電源線３４２上の電圧Ｖｓを接地電圧Ｖｓｓよりも高い電圧レベルに設定し、一方電源線３４０上の電圧Ｖｃは電源電圧Ｖｃｃレベルに設定する。この電圧変化を与えるのは電圧ＶＣＬ２およびＶＳＬ１である。したがって図１９に示すように、スタンバイサイクル時にローレベルとなりかつアクティブサイクルにおいてハイレベルとなる信号ＯＵＴを出力するＮＯＲ回路３４５の一方電源線３４０へは電圧ＶＣＬ２が与えられ、他方電源線３４２へは電圧ＶＳＬ１が与えられる。
一方、出力信号ＯＵＴがスタンバイサイクル時にハイレベル、アクティブサイクル時にローレベルとなる場合には、上の説明と逆になる。すなわち、スタンバイサイクルにおいて、サブスレッショルド電流が流れるのはＭＯＳトランジスタＮＱ３およびＮＱ４であり、他方電源線３４２上の電圧Ｖｓを接地電圧Ｖｓｓレベルよりも高くする。アクティブサイクルにおいては、サブスレッショルド電流が流れるのはｐチャネルＭＯＳトランジスタＰＱ３およびＰＱ４の経路である。したがってこの場合には一方電源線３４０の電圧Ｖｃを電源電圧Ｖｃｃよりも低くする。このような電圧変化を与えるのは電圧ＶＣＬ１およびＶＳＬ２である。したがって図２０に示すように、スタンバイサイクル時にハイレベルの信号を出力し、アクティブサイクル時にローレベルの信号を出力するＮＯＲ回路３４５の一方電源線３４０へは電圧ＶＣＬ１が与えられ、他方電源線３４２上へは電圧ＶＳＬ２が与えられる。
上述のように、多入力論理回路においてもスタンバイサイクル時およびアクティブサイクル時においてその出力信号の論理レベルがわかっており、かつその論理レベルがスタンバイサイクル時とアクティブサイクル時で変化する場合にはサブスレッショルド電流を確実に抑制することができる。このＮＡＮＤ回路およびＮＯＲ回路はロウ系回路として説明している。コラム系回路の場合には、スタンバイサイクル時の出力信号ＯＵＴの論理レベルがわかっていればその出力論理レベルと逆の論理である電源電圧のレベルを中間電位レベル（ＶｃｃとＶｓｓとの間）に調整する構成が利用されればよい。コラム系回路の場合、コラム系有効時間においてはその電源線は電源電圧Ｖｃｃおよび接地電圧Ｖｓｓレベルともに低インピーダンス状態とされているためである。
上述のように、アクティブサイクル時およびスタンバイサイクル時において入出力信号の論理レベルが予測可能な場合、多入力論理ゲートにおいてもサブスレッショルド電流を効果的に抑制することができる。
［第２の変更例］
前述の先行技術（ＩＥＥＥ １９９３シンポジウム・オン・ＶＬＳＩサーキット、ダイジェスト・オブ・テクニカル・ペーパーズの第４７頁ないし第４８頁）に堀口等が示しているように、スタンバイサイクル時においてＤＲＡＭの内部ノードの電位をすべて予測可能とすることができる。しかしながら、アドレスバッファの出力信号、デコーダ回路およびクロックドインバータのようにアクティブサイクルにおいてその出力信号の論理レベルが予測できない場合が生じる。また、センスアンプにおいてはスタンバイサイクル時にハイレベルおよびローレベルともにサブスレッショルド電流が流れる可能性がある（センスアンプ活性化信号ＳＯに応答して導通して電源電圧Ｖｃｃおよび接地電圧Ｖｓｓをセンスアンプへ伝達するトランジスタにおいてサブスレッショルド電流が流れる可能性がある）。この場合には、上述のような電源線インピーダンス変更シーケンスを利用すると効果的にサブスレッショルド電流を抑制することができなくなる場合が生じる。以下にこのような出力信号の論理レベルが予測不能な回路に対する電源線インピーダンス変更シーケンスについて説明する。
図２１は、この発明の第１の実施例の第２の変更例である半導体装置の電源回路の構成を示す図である。図２１においては、代表的に３つの２入力ロウ系回路４５０、４５２および４５４を示す。ロウ系回路４５０は、入力ＩＮＡ１およびＩＮＢ１を受けて出力ＯＵＴ１を生成する。ロウ系回路４５０の出力信号ＯＵＴ１は、スタンバイサイクル時にローレベル（Ｌ）であり、アクティブサイクル時にその出力信号の論理レベルはハイレベルまたはローレベルとなる（図においてはＸとして示す）。ロウ系回路４５２は、入力信号ＩＮＡ２およびＩＮＢ２を受けて出力信号ＯＵＴ２を生成する。ロウ系回路４５２の出力信号ＯＵＴ２は、スタンバイサイクル時にハイレベルとなり、アクティブサイクル時にハイレベルまたはローレベルとなる。ロウ系回路４５４は、入力信号ＩＮＡ３およびＩＮＢ３を受けて出力信号ＯＵＴ３を生成する。ロウ系回路４５４の出力信号ＯＵＴ３は、スタンバイサイクル時にハイレベルまたはローレベルとなり、アクティブサイクル時においてもまたハイレベルまたはローレベルとなる。ロウ系回路４５４の一例としては、クロックドインバータのようにスタンバイサイクル時に出力ハイインピーダンス状態とされ、その動作時において出力信号がハイレベルまたはローレベルとなる回路がある。ロウ系回路４５４としては、また、ビット線対それぞれに対して設けられるセンスアンプを考えることができる。
図２１において、ハイレベルの電源電圧を供給する電源電圧供給回路４１０は、第１の電源ノード２０に結合される主電源線１と、主電源線１に抵抗Ｒ１０を介して接続される副電源線（可変インピーダンス電源線）４０２と、主電源線１に抵抗Ｒ１２を介して接続される可変インピーダンス電源線４０３を含む。抵抗Ｒ１０と並列に、制御信号にφｃ４に応答して導通し、主電源線１と可変インピーダンス電源線４０２とを接続するｐチャネルＭＯＳトランジスタＱ１０とが設けられる。抵抗Ｒ１２と並列に、制御信号φｃ５に応答して導通し、主電源線１と可変インピーダンス電源線４０３を接続するｐチャネルＭＯＳトランジスタＱ１２が設けられる。主電源線１と可変インピーダンス電源線４０２の間には、可変インピーダンス電源線４０２上の電圧ＶＣＬ１を安定化するための比較的大きな容量を有するキャパシタＣ１０が設けられる。主電源線１と可変インピーダンス電源線４０３の間には、また、可変インピーダンス電源線４０３上の電圧ＶＣＬ２を安定化するための比較的大きな容量を有するキャパシタＣ１２が設けられる。抵抗Ｒ１０およびＲ１２は比較的大きな抵抗値を有し、ＭＯＳトランジスタＱ１０およびＱ１２は抵抗Ｒ１０およびＲ１２の抵抗値に比べて無視できる程度のオン抵抗を備える。またＭＯＳトランジスタＱ１０およびＱ１２はロウ系回路に対し十分な充電電流を供給することのできる電流供給能力を有する（チャネル幅Ｗが大きくされる）。抵抗Ｒ１０およびＲ１２は、抵抗接続されたＭＯＳトランジスタにより構成されてもよい。
ローレベルの電源電圧を供給する接地電圧供給回路４２０は、他方電源ノード３０に結合されて接地電圧Ｖｓｓを伝達する主接地線４と、主接地線４と抵抗Ｒ１１を介して接続される可変インピーダンス接地線４０５と、主接地線４と抵抗Ｒ１３を介して接続される可変インピーダンス接地線４０６を含む。抵抗Ｒ１１と並列に、制御信号φｓ４に応答して導通して主接地線４と可変インピーダンス接地線４０５を接続するｎチャネルＭＯＳトランジスタＱ１１が設けられる。抵抗Ｒ１３と並列に、制御信号φｓ５に応答して導通し、主接地線４と可変インピーダンス接地線４０６を接続するｎチャネルＭＯＳトランジスタＱ１３が設けられる。主接地線４と可変インピーダンス接地線４０５の間にはさらに、可変インピーダンス接地線４０５上の電圧ＶＳＬ１を安定化するための大きな容量を有するキャパシタＣ１１が設けられる。主接地線４と可変インピーダンス接地線４０６の間にはさらに、可変インピーダンス接地線４０６の上の電圧ＶＳＬ２を安定化するための大きな容量を有するキャパシタＣ１３が設けられる。抵抗Ｒ１１およびＲ１３は比較的大きな抵抗値を有している。ＭＯＳトランジスタＱ１１およびＱ１３はロウ系回路４５０、４５２、および４５４からの放電電流を吸収することのできる大きな電流供給能力（大きなチャネル幅）を有している。またＭＯＳトランジスタＱ１１およびＱ１３のオン抵抗は抵抗Ｒ１１およびＲ１３に比べて無視できる程度の値に設定される。
ロウ系回路４５０は、その一方電源ノード（ハイレベルの電源電圧を受けるノード）が可変インピーダンス電源線４０２に接続され、他方電源ノード（ローレベル電源電圧を受けるノード）が可変インピーダンス接地線４０６に接続される。ロウ系回路４５２は、その一方電源ノードが可変インピーダンス電源線４０３に接続され、その他方電源ノードが可変インピーダンス接地線４０５に接続される。ロウ系回路４５４は、その一方電源ノードが可変インピーダンス電源線４０２に接続され、その他方電源ノードが可変インピーダンス接地線４０５に接続される。次に図２１に示す構成の動作をその動作波形図である図２２を参照して説明する。
スタンバイサイクル時においては、外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳがハイレベルにあり、内部ロウアドレスストローブ信号ＲＡＳがローレベルにある。ロウ系回路４５０の出力信号ＯＵＴ１がローレベル、ロウ系回路４５２の出力信号ＯＵＴ２はハイレベル、ロウ系回路４５４の出力信号ＯＵＴ３はハイレベルまたはローレベルである。この状態においては、制御信号φｃ４およびφｓ５がハイレベル、制御信号φｓ４およびφｃ５がローレベルとされる。ＭＯＳトランジスタＱ１０およびＱ１１はともにオフ状態とされ、ＭＯＳトランジスタＱ１２およびＱ１３がオン状態とされる。
可変インピーダンス電源線４０２上には、抵抗Ｒ１０を介して主電源線１から電源電圧Ｖｃｃが供給される。したがって電圧ＶＣＬ１は抵抗Ｒ１０における電圧降下により電源電圧Ｖｃｃレベルよりも低くなる。また可変インピーダンス接地線４０５は、抵抗Ｒ１１を介して接地電圧Ｖｓｓを受けるため、電圧ＶＳＬ１は接地電圧Ｖｓｓ（０Ｖ）よりも高くなる。可変インピーダンス電源線４０３はＭＯＳトランジスタＱ１２を介して電源電圧Ｖｃｃを受け、電圧ＶＣＬ２は電源電圧Ｖｃｃレベルとなる。可変インピーダンス接地線４０６は、ＭＯＳトランジスタＱ１３を介して接地電圧Ｖｓｓを受けるため、電圧ＶＳＬ２は接地電圧Ｖｓｓレベルとなる。
ロウ系回路４５０は電源電圧Ｖｃｃよりも低い電圧ＶＣＬ１を受けており、出力信号ＯＵＴ１もローレベルであるため、その一方電源ノードから出力ノードへ流れるサブスレッショルド電流が抑制される。ロウ系回路４５２は出力信号ＯＵＴ２がハイレベルであり、この他方電源ノードは電圧ＶＳＬ１を受けている。したがって出力ノードから他方電源ノードへ流れるサブスレッショルド電流が抑制される。ロウ系回路４５４は、一方電源ノードに電圧ＶＣＬ１を受けかつ他方電源ノードに電圧ＶＳＬ１を受けている。したがってロウ系回路４５４はともに高抵抗を介して電圧ＶｃｃおよびＶｓｓを受けており、出力信号の論理レベルにかかわらず、一方電源ノードから出力ノードへ流れるサブスレッショルド電流および出力ノードから他方電源ノードへ流れるサブスレッショルド電流が抑制される。したがってスタンバイサイクル時におけるサブスレッショルド電流は十分に抑制される。
外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳがローレベルに立下がるとアクティブサイクルが始まる。このアクティブサイクルにおいてロウ系回路４５０、４５２、および４５４の出力信号ＯＵＴ１、ＯＵＴ２、およびＯＵＴ３が変化する。図２２においては、出力信号ＯＵＴ１〜ＯＵＴ３の変化タイミングは双方向矢印で示す期間内の所定の時刻に設定される。すなわち、このロウ系信号セット期間において出力信号ＯＵＴ１〜ＯＵＴ３が所定のタイミングで変化する。
ロウ系信号セット期間においては、この外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳの立下がりに応答してハイレベルに立上がった内部ロウアドレスストローブ信号ＲＡＳに従って制御信号φｃ４がローレベル、制御信号φｓ４がハイレベルとされる。制御信号φｃ５はローレベルを維持し、制御信号φｓ５はハイレベルを維持する。この状態においては、ＭＯＳトランジスタＱ１０〜Ｑ１３はすべてオン状態となり、電圧ＶＣＬ１およびＶＣＬ２はともに電源電圧Ｖｃｃレベルとなり、電圧ＶＳＬ１およびＶＳＬ２はともに接地電圧Ｖｓｓレベルとなる。このロウ系回路４５０、４５２および４５４の動作に従って動作電流Ｉｃｃが流れる。
ロウ系信号セット期間が完了すると、インタロック信号すなわちコラムイネーブル信号／ＣＬＥがローレベルに立下がり、コラム系有効期間が始まる。このコラム系有効期間においては、制御信号φｃ４およびφｃ５がともにハイレベル、制御信号φｓ４およびφｓ５がともにローレベルに設定される。ＭＯＳトランジスタＱ１０〜Ｑ１３がすべてオフ状態とされ、電圧ＶＣＬ１およびＶＣＬ２は電源電圧Ｖｃｃレベルよりも低い電圧レベルに設定され、電圧ＶＳＬ１およびＶＳＬ３は接地電圧Ｖｓｓレベルよりも高いレベルに設定される。この期間においては、ロウ系信号の状態は変化しない。ロウ系回路４５０、４５２および４５４の出力信号ＯＵＴ１、ＯＵＴ２およびＯＵＴ３の論理レベルにかかわらず、サブスレッショルド電流は抑制される。この場合、出力信号ＯＵＴ１〜ＯＵＴ３の電圧レベルが電源電圧Ｖｃｃおよび接地電圧Ｖｓｓレベルから両電圧の間の電圧レベルに変化するが、ロウ系回路の動作はすべて完了しており、ロウ系回路における誤動作は生じない。また、ロウ系回路において、その構成要素であるＭＯＳトランジスタのゲートおよびソースの電圧が同じ電圧レベルとなることが考えられる。しかしながらこの場合電源線４０２および４０３ならびに接地線４０５および４０６は高抵抗状態にあり（高抵抗を介して電源ノード２０または接地電圧ノード３０に接続される）、そのときに流れるアクティブＤＣ電流は十分小さな値に設定することができる。
コラム系有効期間が完了し、メモリアクセスが終了すると、外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳがハイレベルに立上がり、アクティブサイクルが完了する。この外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳの立上がりに応答してコラムイネーブル信号／ＣＬＥがハイレベルに立上がる。スタンバイサイクルの初期時においては、ロウ系回路４５０、４５２、および４５４の出力信号ＯＵＴ１〜ＯＵＴ３が初期状態に復帰する。このロウ系信号が初期状態に復帰するロウ系信号リセット期間においては、制御信号φｓ４およびφｓ５がともにハイレベル、制御信号φｃ４およびφｃ５がローレベルに設定されＭＯＳトランジスタＱ１０〜Ｑ１３がすべてオン状態とされる。これにより電圧ＶＣＬ１およびＶＣＬ２が電源電圧Ｖｃｃレベル、電圧ＶＳＬ１およびＶＳＬ２が接地電圧Ｖｓｓレベルとなり、高速でロウ系信号のリセットが行なわれ、動作電流が生じる。出力信号ＯＵＴ１〜ＯＵＴ３はロウ系信号リセット期間内の所定のタイミングで初期状態に復帰する。図２２においてはこの信号の復帰する期間は双方向矢印で示す。
ロウ系信号リセット期間が完了すると内部ロウアドレスストローブ信号ＲＡＳがローレベルに立下がる。この内部ロウアドレスストローブ信号ＲＡＳの立下がりに応答して制御信号φｃ４がハイレベル、制御信号φｓ４がローレベルに設定される。制御信号φｓ５およびφｃ５はそれぞれハイレベルおよびローレベルを維持する。これにより、ＭＯＳトランジスタＱ１０およびＱ１１がオフ状態、ＭＯＳトランジスタＱ１２およびＱ１３がオン状態となる。これにより各ロウ系回路４５０、４５２、および４５４はそれぞれの出力信号ＯＵＴ１〜ＯＵＴ３の論理レベルに応じて一方電源電圧（ハイレベル側の電源電圧）および他方電源電圧（ローレベル側の電源電圧）が供給されてサブスレッショルド電流が抑制される。
コラム系回路においては、スタンバイサイクル時においてその出力信号の論理レベルがハイレベルまたはローレベルに固定される場合には、その固定される論理レベルに従って電圧レベルが各々決定された一方電源電圧および他方電源電圧が供給されればよい。コラム系回路においてたとえばクロックドインバータのように出力ハイインピーダンス状態とされる場合には、スタンバイサイクル時において高抵抗状態となる電源線および接地線に接続されればよい。たとえば、図１０に示す構成において、電源線１１および接地線１２上の電圧を受けるように構成されれば、クロックドインバータのような出力ハイインピーダンス状態となる回路においても十分サブスレッショルド電流を抑制することができる。
図２３に、図２２に示す電源線インピーダンス変更のための制御信号を発生する回路の構成および動作波形を示す。
図２３（Ａ）において、制御信号発生系は、内部ロウアドレスストローブ信号ＲＡＳとコラムイネーブル信号（インタロック信号）／ＣＬＥを受けるＥＸＯＲ回路４６０と、ＥＸＯＲ回路４６０の出力を反転するインバータ４６２と、コラムイネーブル信号／ＣＬＥを反転するインバータ４６４を含む。ＥＸＯＲ回路４６０は不一致検出回路として動作し、信号ＲＡＳおよび／ＣＬＥの論理レベルが不一致のときにハイレベルの信号を出力する。ＥＸＯＲ回路４６０から制御信号φｃ４が出力される。インバータ４６２から制御信号φｓ４が出力される。コラムイネーブル信号／ＣＬＥは制御信号φｓ５として利用され、インバータ４６４から制御信号φｃ５が出力される。次に図２３（Ｂ）に示す動作波形図を参照して図２３（Ａ）に示す回路の動作について説明する。
スタンバイサイクル時においては内部ロウアドレスストローブ信号ＲＡＳがローレベル、コラムイネーブル信号／ＣＬＥはハイレベルである。ＥＸＯＲ回路４６０の出力はその制御信号φｃ４がハイレベルとなる。制御信号φｓ４は応じてローレベルとなる。制御信号φｓ５はコラムイネーブル信号／ＣＬＥによりハイレベルとなり、制御信号φｃ５はローレベルである。
アクティブサイクルが始まると、内部ロウアドレスストローブ信号ＲＡＳがハイレベルに立上がる。このときまだコラムイネーブル信号／ＣＬＥはハイレベルにある。これによりＥＸＯＲ回路４６０から出力される制御信号φｃ４がローレベルとなり、制御信号φｓ４がハイレベルとなる。制御信号φｓ５およびφｃ５がスタンバイサイクル時と同様それぞれハイレベルおよびローレベルである。
ロウ系信号セット期間が完了すると、コラムイネーブル信号／ＣＬＥがローレベルに立下がる。これによりＥＸＯＲ回路４６０の出力する制御信号φｃ４がハイレベルとなり、また制御信号φｓ４がローレベルとなる。コラムイネーブル信号／ＣＬＥの立下がりに応答して制御信号φｓ５がローレベル、制御信号φｃ５がハイレベルとなる。
アクティブサイクルが完了すると、外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳがハイレベルに立上がり、これに応答してコラムイネーブル信号／ＣＬＥがハイレベルに立上がる。制御信号φｓ５がハイレベル、制御信号φｃ５がローレベルとなる。コラムイネーブル信号／ＣＬＥの立上がり時においては、内部ロウアドレスストローブ信号ＲＡＳはまだハイレベルにあり、ＥＸＯＲ回路４６０から出力される制御信号φｃ４はローレベルとなり、また制御信号φｓ４がハイレベルとなる。内部ロウアドレスストローブ信号ＲＡＳがローレベルに立下がると、ＥＸＯＲ回路４６０からの制御信号φｃ４がハイレベルに立上がり、制御信号φｓ４がローレベルとなる。これによりロウ系信号リセット期間完了後制御信号φｃ４をハイレベル、制御信号φｓ４をローレベルと設定することができる。
図２３に示す制御信号発生系の構成においては、ロウ系信号セット期間およびロウ系信号リセット期間は各ロウ系回路に対し共通な期間として設定されている。この構成は単に制御を容易にするためだけであり、ロウ系回路のそれぞれの出力信号の確定タイミングに応じて制御信号の変化タイミングが調節される構成が利用されてもよい。
以上のように、この発明の第１実施例に従えば、電源線および接地線のインピーダンスを動作期間または動作サイクルに応じて調節したため、効果的に各回路のサブスレッショルド電流を低減することができ、低しきい値電圧のＭＯＳトランジスタを用いて回路を構成することができ、低消費電流で高速動作する半導体記憶装置を得ることができる。
上述の実施例においては、ＤＲＡＭのような半導体記憶装置が説明されているが、スタンバイサイクルとアクティブサイクルを有しかつアクティブサイクルが出力信号保持期間を有するとともにこの保持期間が識別可能である限り、一般の半導体集積回路装置にも本発明の構成を適用することができる。
［実施例２］
図２４は、この発明の第２の実施例である電源回路の構成を示す図である。図２４（Ａ）に電源電圧供給回路の構成を示し、図２４（Ｂ）にその動作波形を示す。図２４（Ａ）において、電源電圧供給回路は、第１の電源ノード２０に接続される主電源線１と、可変インピーダンス電源線５００と、制御信号φｃに応答して導通し、主電源線１と可変インピーダンス電源線５００を接続するｐチャネルＭＯＳトランジスタＱ２１と、可変インピーダンス電源線５００上の電圧ＶＣＬと所定の基準電圧ＶＰとを比較する差動増幅器（ＯＰアンプ）５０１と、差動増幅器５０１の出力に応答して導通し、導通時に主電源線１と可変インピーダンス電源線５００を接続するｐチャネルＭＯＳトランジスタＱ２０を含む。
可変インピーダンス電源線５００は先の第１の実施例において説明した第１および第２の可変インピーダンス電源線の一方である（ロウ系回路およびコラム系回路いずれでもよい）。差動増幅器５０１は、電源電圧Ｖｃｃと接地電圧Ｖｓｓを動作電源電圧として動作し、可変インピーダンス電源線５００上の電圧ＶＣＬをその正入力（＋）に受け、基準電圧ＶＰを負入力（−）に受ける。電圧ＶＣＬが基準電圧ＶＰよりも高いときには差動増幅器５０１はハイレベルの信号を出力する。図２４（Ａ）に示す構成においては、主電源線１と可変インピーダンス電源線５００とを接続する高抵抗は設けられていない。次に動作について図２４（Ｂ）に示す信号波形図を参照して説明する。
制御信号φｃがハイレベルのとき、ｐチャネルＭＯＳトランジスタＱ２１はオフ状態にある。電圧ＶＣＬが基準電圧ＶＰよりも高い場合には、差動増幅器５０１の出力はハイレベルであり、ＭＯＳトランジスタＱ２０はオフ状態にある。オフ状態のＭＯＳトランジスタは抵抗素子よりもさらに高い高インピーダンス状態となり、電源線５００は電気的にフローティング状態となる。電気的にフローティング状態の可変インピーダンス電源線５００の電位がそのリーク電流により低下し、基準電圧ＶＰよりも低くなると、差動増幅器５０１の出力がローレベルとなり、ＭＯＳトランジスタＱ２０がオン状態となり、可変インピーダンス電源線５００と主電源線１とを電気的に接続する。これにより可変インピーダンス電源線５００は電源ノード２０から電流を供給され、電圧ＶＣＬが上昇する。電圧ＶＣＬが基準電圧ＶＰレベルよりも高くなると、差動増幅器５０１の出力がハイレベルとなり、ＭＯＳトランジスタＱ２０がオフ状態となり、可変インピーダンス電源線５００は再び電気的にフローティング状態となる。
制御信号φｃがローレベルとなると、ｐチャネルＭＯＳトランジスタＱ２１がオン状態となり、可変インピーダンス電源線５００上の電圧ＶＣＬは電源ノード２０（主電源線１）に与えられた電源電圧Ｖｃｃレベルとなる。この状態においては、差動増幅器５０１の出力はハイレベルであり、ＭＯＳトランジスタＱ２０はオフ状態にある。
差動増幅器５０１およびＭＯＳトランジスタＱ２０のフィードバック回路により、制御信号φｃがハイレベルにあり、電圧ＶＣＬが基準電圧ＶＰよりも高い間、この可変インピーダンス電源線５００を電気的にフローティング状態とすることができ、抵抗素子を用いる構成に比べてより低消費電力で安定に電圧ＶＣＬを発生することができる。またこのとき、差動増幅器５０１およびＭＯＳトランジスタＱ２０のフィードバック回路の応答特性を適切に調節することにより、可変インピーダンス電源線５００が高インピーダンス状態においてこの電圧ＶＣＬをほぼ基準電圧ＶＰレベルに維持することができる。特に抵抗素子を用いる場合、製造パラメータのばらつきによる抵抗値のばらつきおよび動作温度による抵抗値変動などに起因して可変インピーダンス電源線５００の高インピーダンス時における電圧ＶＣＬを所望の電圧レベルに設定することができなくなることが考えられるが、差動増幅器５０１を用いることにより、安定に電源線５００の高インピーダンス時において電圧ＶＣＬを基準電圧ＶＰレベルに保持することができる。
図２５は、他方電源電圧（ローレベルの電圧）を発生する電源回路の構成を示す図であり、図２５（Ａ）に電源回路（接地電圧供給回路）の構成を示し、図２５（Ｂ）にその動作波形を示す。
図２５（Ａ）において電源回路は他方電源ノード（接地ノード）３０に接続される主接地線４と、可変インピーダンス接地線５０５と、制御信号φｓに応答して導通し、導通時に主接地線４と可変インピーダンス接地線５０５を接続するｎチャネルＭＯＳトランジスタＱ２３と、基準電圧Ｖｎと電圧ＶＳＬを比較する差動増幅器（ＯＰアンプ）５０６と、差動増幅器５０６の出力に応答して主接地線４と可変インピーダンス接地線５０５を電気的に接続するｎチャネルＭＯＳトランジスタＱ２２を含む。差動増幅器５０６はその正入力（＋）に基準電圧Ｖｎを受け、その負入力に電圧ＶＳＬを受ける。電圧ＶＳＬが基準電圧Ｖｎよりも低いときには差動増幅器５０６の出力はハイレベルとなり、電圧ＶＳＬが基準電圧Ｖｎよりも高いときには差動増幅器５０６の出力はローレベルとなる。差動増幅器５０６は電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを動作電源電圧として動作する。次に図２５（Ａ）に示す電源回路の動作をその動作波形図である図２５（Ｂ）を参照して説明する。この電源回路はロウ系回路およびコラム系回路いずれにも用いられる。
制御信号φｓがローレベルのとき、ＭＯＳトランジスタＱ２３はオフ状態となる。可変インピーダンス接地線５０５上の電圧ＶＳＬが基準電圧Ｖｎよりも低いときには、差動増幅器５０６の出力がローレベルとなり、ＭＯＳトランジスタＱ２２がオフ状態とされる。これにより可変インピーダンス接地線５０５は電気的にフローティング状態とされる。ＭＯＳトランジスタＱ２２およびＱ２３のサブスレッショルド電流またはこの可変インピーダンス接地線５０５に接続される回路からのサブスレッショルド電流によりこの可変インピーダンス接地線５０５上の電圧ＶＳＬが上昇して基準電圧Ｖｎよりも高くなると、差動増幅器５０６の出力がハイレベルとなり、ＭＯＳトランジスタＱ２２がオン状態となり、可変インピーダンス接地線５０５を主接地線４に接続する。これにより電圧ＶＳＬが低下する。
電圧ＶＳＬが基準電圧Ｖｎよりも低くなると、差動増幅器５０６の出力がローレベルとされ、ＭＯＳトランジスタＱ２２はオフ状態となり、再び可変インピーダンス接地線５０５が電気的にフローティング状態とされる。電気的なフローティング状態は、抵抗素子による電気的接続よりもさらに高い高インピーダンス状態であり、電流がほとんど生じない。可変インピーダンス接地線５０５はこの接地ノード３０から切り離されるため、消費電流をより小さくすることができる。
制御信号φｓがローレベルのときに可変インピーダンス接地線５０５から接地ノード３０へ電流が流れるのはＭＯＳトランジスタＱ２２がオン状態のときだけである。したがって、可変インピーダンス接地線が高インピーダンス状態において消費電流を抵抗素子を用いる構成に比べてより低減することができる。差動増幅器５０６およびＭＯＳトランジスタＱ２２の応答特性を適切に設定すれば、この高インピーダンス状態とされた可変インピーダンス接地線５０５上の電圧ＶＳＬをほぼ基準電圧Ｖｎレベルに設定することができる。
制御信号φｓがハイレベルに立上がると、ＭＯＳトランジスタＱ２３がオン状態となり、可変インピーダンス接地線５０５は低インピーダンス状態とされ、接地ノード３０に接続され、電圧ＶＳＬは接地電圧Ｖｓｓレベルとなる。差動増幅器５０６の出力はローレベルとなり、ＭＯＳトランジスタＱ２２はオフ状態となる。
図２６は、電源回路の全体の構成を示す図である。図２６において、主電源線１に対応して可変インピーダンス電源線５００ａおよび５００ｂが設けられる。可変インピーダンス電源線５００ａに対しては、この可変インピーダンス電源線５００ａ上の電圧ＶＣＬａと基準電圧ＶＰを比較する差動増幅器５０１ａと、差動増幅器５０１ａの出力に応答して導通し、主電源線１と可変インピーダンス電源線５００ａを接続するｐチャネルＭＯＳトランジスタＱ２０ａと、制御信号φｃａに応答して導通し、主電源線１と可変インピーダンス電源線５００ａとを接続するｐチャネルＭＯＳトランジスタＱ２１ａが設けられる。
可変インピーダンス電源線５００ｂに対しては、可変インピーダンス電源線５００ｂ上の電圧ＶＳＬｂと基準電圧ＶＰを比較する差動増幅器５０１ｂと、差動増幅器５０１ｂの出力に応答して導通し、主電源線１と可変インピーダンス電源線５００ｂとを接続するｐチャネルＭＯＳトランジスタＱ２０ｂと、制御信号φｃｂに応答して導通し、主電源線１と可変インピーダンス電源線５００ｂとを接続するｐチャネルＭＯＳトランジスタＱ２１ｂが設けられる。
主接地線４に対しては、可変インピーダンス接地線５０５ａおよび５０５ｂが設けられる。可変インピーダンス接地線５０５ａに対しては、この可変インピーダンス接地線５０５ａ上の電圧ＶＳＬａと基準電圧Ｖｎを比較する差動増幅器５０６ａと、差動増幅器５０６ａの出力に応答して導通し、主接地線４と可変インピーダンス接地線５０５ａを接続するｎチャネルＭＯＳトランジスタＱ２２ａと、制御信号φｓａに応答して導通し、可変インピーダンス接地線５０５ｂと主接地線４とを接続するｎチャネルＭＯＳトランジスタＱ２３ａが設けられる。
可変インピーダンス接地線５０５ｂに対しては、この可変インピーダンス接地線５０５ｂ上の電圧ＶＳＬｂと基準電圧Ｖｎを比較する差動増幅器５０６ｂと、差動増幅器５０６ｂの出力に応答して導通し、主接地線４と可変インピーダンス接地線５０５ｂとを接続するｎチャネルＭＯＳトランジスタＱ２２ｂと、制御信号φｓｂに応答して導通し、主接地線４と可変インピーダンス接地線５０５ｂとを接続するｎチャネルＭＯＳトランジスタＱ２３ｂが設けられる。差動増幅器５０６ａおよび５０６ｂはそれぞれその正入力に電圧ＶＳＬａおよびＶＳＬｂを受け、それぞれの負入力に基準電圧Ｖｎを受ける。
差動増幅器５０１ａは、その一方電源ノードに電源電圧Ｖｃｃを受け、その他方電源ノードに電圧ＶＳＬａを受ける。差動増幅器５０１ｂは、その電源ノードに電源電圧Ｖｃｃを受け、その他方電源ノードに電圧ＶＳＬｂを受ける。差動増幅器５０６ａは、その一方電源ノードに電圧ＶＣＬａを受け、その他方電源ノードに接地電圧Ｖｓｓを受ける。差動増幅器５０６ｂは、その一方電源ノードに電圧ＶＣＬｂを受け、その他方電源ノードに接地電圧Ｖｓｓを受ける。
動作時においては、ＭＯＳトランジスタＱ２１ａおよびＱ２３ａは同じタイミングでオンおよびオフが制御される。同様にＭＯＳトランジスタＱ２１ｂおよびＱ２３ｂは同じタイミングでオンおよびオフが制御される。差動増幅器５０１ａ、５０１ｂ、５０６ａおよび５０６ｂの出力が有効とされるのは、対応の可変インピーダンス電源線または可変インピーダンス接地線が高インピーダンス状態とされたときである。差動増幅器５０１ａおよび５０１ｂは、対応のｐチャネルＭＯＳトランジスタＱ２０ａおよびＱ２０ｂをオフ状態とするためには、電源電圧Ｖｃｃレベルのハイレベルの信号を出力する必要がある。ＭＯＳトランジスタＱ２０ａおよびＱ２０ｂをオン状態とする場合には、接地電圧Ｖｓｓレベルの信号を必ずしも出力する必要はない。接地電圧Ｖｓｓよりも高い電圧レベルであってもＭＯＳトランジスタＱ２０ａおよびＱ２０ｂはそのゲート電位がソース電位よりも低ければオン状態となる。このため、差動増幅器５０１ａおよび５０１ｂの他方電源ノードには同じタイミングで高インピーダンス状態とされる可変インピーダンス接地線上の電圧が供給される。これにより差動増幅器５０１ａおよび５０１ｂにおける電流を抑制する。
同様にして、差動増幅器５０６ａおよび５０６ｂは対応のＭＯＳトランジスタＱ２２ａおよびＱ２２ｂをオフ状態とする場合には接地電圧Ｖｓｓレベルのローレベルの信号を出力する必要があるが、オン状態とする場合には電源電圧Ｖｃｃレベルの信号を出力する必要はない。ＭＯＳトランジスタＱ２２ａおよびＱ２２ｂは、そのゲート電位がソース電位よりも高ければオン状態となる。そこで差動増幅器５０６ａおよび５０６ｂの一方電源に電圧ＶＣＬａおよびＶＣＬｂを与え、これらの差動増幅器５０６ａおよび５０６ｂにおける消費電流の抑制を図る。
なお、インバータＦ１およびＦ２が例示的に示されているが、これはロウ系回路およびコラム系回路のいずれでもあってもよい。すなわち、図２６に示す電源回路は、ロウ系回路およびコラム系回路それぞれに適用することができる。また第１の実施例およびその変形例のいずれにおいても適用することができる。
以上のように、この発明の第２の実施例に従えば、高インピーダンス状態とされる電源線（接地線を含む）をフィードバック回路により電気的にフローティング状態とし、抵抗素子で接続される高抵抗状態よりもより高い高インピーダンス状態に設定したため、対応の可変インピーダンス電源線（または接地線）が高インピーダンス時に安定して電圧を発生することができるとともに消費電流の低減化を図ることができる。
［実施例３］
図２７は、この発明の第３の実施例である電源回路の構成を示す図である。図２７において、電源電圧供給回路は、電源ノード２０に接続される主電源線１と、主電源線１に対応して設けられる可変インピーダンス電源線６００および６０１と、他方電源ノード（接地ノード）３０に接続される主接地線４と、主接地線４に対応して設けられる可変インピーダンス接地線６０２および６０３を含む。可変インピーダンス電源線６００は、制御信号φｃｃに応答して導通するｐチャネルＭＯＳトランジスタＱ３３を介して主電源線１に接続される。主電源線１と可変インピーダンス電源線６００の間にはまた、ｐチャネルＭＯＳトランジスタＱ３３と並列に抵抗Ｒａａおよび制御信号／φｒに応答して導通するｐチャネルＭＯＳトランジスタＱ３１が設けられる。抵抗ＲａａおよびＭＯＳトランジスタＱ３１は直列に接続される。
可変インピーダンス電源線６０１は、抵抗Ｒａｂを介して主電源線１に接続され、また制御信号φｃｃに応答して導通するＭＯＳトランジスタＱ３３−１を介して主電源線１に接続される。抵抗ＲａａおよびＲａｂは大きな抵抗値を有している。ＭＯＳトランジスタＱ３１は、抵抗Ｒａａを流れる電流を通過させる電流供給能力を備える。ＭＯＳトランジスタＱ３１のオン抵抗は抵抗Ｒａａに比べて十分低い値に設定される。ＭＯＳトランジスタＱ３３は抵抗Ｒａａよりも十分小さなオン抵抗を有しており、また十分大きな電流供給能力を備える。また、ＭＯＳトランジスタＱ３３−１は、抵抗Ｒａｂの抵抗値よりも十分小さなオン抵抗を有する。
可変インピーダンス接地線６０２と主接地線４の間に、ｎチャネルＭＯＳトランジスタＱ３２および抵抗Ｒｂａが直列に接続される。ＭＯＳトランジスタＱ３２は制御信号φｒに応答して導通する。ＭＯＳトランジスタＱ３２および抵抗Ｒｂａと並列に制御信号φｓｓに応答して導通するｎチャネルＭＯＳトランジスタＱ３４が設けられる。ＭＯＳトランジスタＱ３４は導通時、主接地線４と可変インピーダンス接地線６０２を接続する。可変インピーダンス接地線６０３は制御信号φｓｓに応答して導通するｎチャネルＭＯＳトランジスタＱ３４−１を介して主接地線４に接続され、また抵抗Ｒｂｂを介して主接地線４に接続される。ＭＯＳトランジスタＱ３２のオン抵抗は抵抗Ｒｂａの抵抗値に比べて十分小さな値に設定される。ＭＯＳトランジスタＱ３４およびＱ３４−１のそれぞれのオン抵抗は抵抗ＲｂａおよびＲｂｂのそれぞれの抵抗値よりも十分小さな値に設定される。またＭＯＳトランジスタＱ３４は十分大きな電流供給能力を備え、またＭＯＳトランジスタＱ３２は抵抗Ｒｂａを流れる電流を通過させるに足る電流供給能力を備える。
この電源回路が電源電圧（ハイレベルおよびローレベル用電源電圧を含む）を供給する回路の一例としてインバータＦ１およびＦ２が代表的に示される。またビット線プリチャージ電圧ＶＢＬおよびセルプレート電圧ＶＣＰを発生する定電圧発生回路６１０が示される。インバータＦ１はその一方電源ノードが主電源線１に接続され、その他方電源ノードが可変インピーダンス接地線６０２に接続される。インバータＦ２はその一方電源ノードが可変インピーダンス電源線６００に接続され、その他方電源ノードが主接地線４に接続される。入力信号ＩＮはスタンバイサイクル時にローレベルとなる。定電圧発生回路６１０からのビット線プリチャージ電圧ＶＢＬおよびセルプレート電圧ＶＣＰはメモリセルアレイ１０４へ供給される。
メモリセルアレイ１０４においては、１つのメモリセルＭＣと１対のビット線ＢＬおよび／ＢＬに対応するビット線プリチャージ／イコライズ回路の構成を代表的に示す。
イコライズ／プリチャージ回路は、イコライズ信号ＥＱに応答して導通し、ビット線ＢＬおよび／ＢＬへビット線プリチャージ電圧ＶＢＬを伝達するｎチャネルＭＯＳトランジスタＱａおよびＱｂと、イコライズ信号ＥＱに応答して導通しビット線ＢＬおよび／ＢＬを電気的に接続するｎチャネルＭＯＳトランジスタＱｃを含む。セルプレート電圧ＶＣＰはメモリセルＭＣに含まれるメモリキャパシタＭＱのセルプレートＣＰに伝達される。通常、ビット線プリチャージ電圧ＶＢＬおよびセルプレート電圧ＶＣＰは電源電圧Ｖｃｃと接地電圧Ｖｓｓの中間（１／２）の電圧レベルである。この定電圧発生回路６１０が正確に中間電位を発生するために、抵抗Ｒａｂおよび抵抗Ｒｂｂにおいて生じる電圧降下量は互いに等しい値に設定される。可変インピーダンス電源線６０１および可変インピーダンス接地線６０３が高インピーダンス状態となったときにおいても安定に中間電圧を発生することができる。次にこの図２７に示す回路の動作を図２８に示す信号波形図を参照して説明する。
ＤＲＡＭにおいては、パワーダウンモード（電源電圧Ｖｃｃの電圧レベルを低下させる）およびＣＡＳビフォーＲＡＳリフレッシュモードなどのデータ保持モードがある。ＣＡＳビフォーＲＡＳリフレッシュモードは、外部ロウアドレスストローブ信号／ＲＡＳが立下がるよりも先に外部コラムアドレスストローブ信号／ＣＡＳをローレベルに立下げることにより指定されるリフレッシュモードである。通常ＣＢＲリフレッシュモードと呼ばれるＣＡＳビフォーＲＡＳリフレッシュモードにおいては、このＣＡＳビフォーＲＡＳ条件が満足されたサイクルにおいて内部でリフレッシュが実行されるとともに、データ保持期間において内部で所定時間ごとにリフレッシュが実行される（セルフリフレッシュモード）。パワーダウンモードにおいては、電源電圧Ｖｃｃが低下させられるとともに、またリフレッシュ周期も長くされる。
通常動作モードのスタンバイ時においては、制御信号φｃｃがハイレベル、制御信号φｓｓがローレベルに設定される。この状態においては、ＭＯＳトランジスタＱ３３，Ｑ３３−１、Ｑ３４、およびＱ３４−１がオフ状態とされ、電源線６００および６０１ならびに接地線６０２および６０３が高インピーダンス状態とされる。このときには制御信号φｒがハイレベル、制御信号／φｒがローレベルであり、ＭＯＳトランジスタＱ３１およびＱ３２はともにオン状態である。したがって、可変インピーダンス電源線６００は抵抗ＲａａおよびＭＯＳトランジスタＱ３１を介して電源電圧Ｖｃｃを供給され、その電圧ＶＣＬＬ１は電源電圧Ｖｃｃよりも低い電圧レベルとなる。
一方、可変インピーダンス電源線６０１上には抵抗Ｒａｂを介して電源電圧Ｖｃｃが与えられるため、電圧ＶＣＬＬ２は、電源電圧Ｖｃｃよりも低くなる。また、可変インピーダンス接地線６０２は、オン状態のＭＯＳトランジスタＱ３２および抵抗Ｒｂａを介して主接地線４に接続されるため、電圧ＶＳＬＬ１が接地電圧Ｖｓｓよりも高い電圧レベルとなる。また可変インピーダンス接地線６０３は抵抗Ｒｂｂを介して主接地線４に接続されるため、その電圧ＶＳＬＬ２も接地電圧Ｖｓｓよりも高い電圧レベルに設定される。このとき（ＶＣＬＬ２＋ＶＳＬＬ２）／２がＶｃｃ／２に等しければ、安定に定電圧ＶＢＬおよびＶＣＰを発生することができる。
パワーダウンモードまたはＣＢＲリフレッシュモードが指定された場合、後に説明するが、内部がロウアドレスストローブ信号が発生され、リフレッシュ動作が実行される。リフレッシュが実行されるＣＢＲアクティブサイクルにおいて、制御信号φｓｓがハイレベル、制御信号φｃｃがローレベルに設定され、ＭＯＳトランジスタＱ３３、Ｑ３３−１、Ｑ３４およびＱ３４−１がともにオン状態とされ、可変インピーダンス電源線６００および６０１上の電圧ＶＣＬＬ１およびＶＣＬＬ２は電源電圧Ｖｃｃレベルとなる。また可変インピーダンス接地線６０２および６０３上の電圧ＶＳＬＬ１およびＶＳＬＬ２の電圧も接地電圧Ｖｓｓレベルとなる。このＣＢＲアクティブサイクルが完了すると、内部ロウアドレスストローブ信号ＲＡＳがローレベルに立上がる。この内部ロウアドレスストローブ信号ＲＡＳの立下がりに応答して制御信号φｒがローレベル、制御信号／φｒがハイレベルに設定され、ＭＯＳトランジスタＱ３１およびＱ３２がオフ状態とされる。制御信号φｓｓがまたローレベル、制御信号φｃｃがハイレベルに設定され、ＭＯＳトランジスタＱ３３、Ｑ３３−１、Ｑ３４およびＱ３４−１がともにオフ状態とされる。可変インピーダンス電源線６０１は抵抗Ｒａｂを介して主電源線１に接続され、電圧ＶＣＬＬ２は電源電圧Ｖｃｃレベルよりも低下する。同様にまた、可変インピーダンス接地線６０３は、抵抗Ｒｂｂを介して主接地線４に接続され、その電圧ＶＳＬＬ２が接地電圧Ｖｓｓレベルよりも上昇する。この電圧ＶＣＬＬ２およびＶＳＬＬ２はそれぞれ抵抗ＲａｂおよびＲｂｂを介して電源電圧Ｖｃｃおよび接地電圧Ｖｓｓが供給されるため、データ保持期間内においては安定にそのレベルを保持する。
一方、ＭＯＳトランジスタＱ３１およびＱ３２はオフ状態とされるため、可変インピーダンス電源線６００および可変インピーダンス接地線６０２は電気的にフローティング状態とされ、抵抗ＲａａおよびＲｂｂの抵抗値よりもさらに高い高抵抗の電気的にフローティング状態とされる。この間、電圧ＶＣＬＬ１およびＶＳＬＬ１は電気的にフローティング状態とされるため、その電圧レベルが放電により変化する。
スタンバイサイクルおよびデータ保持状態（リフレッシュ期間を除く）においては、イコライズ信号ＥＱはハイレベルにあり、ビット線ＢＬおよび／ＢＬはビット線プリチャージ電位ＶＢＬに保持される。このときにおいても、電圧ＶＣＬＬ２およびＶＳＬＬ２は一定の電圧レベルを保持するため、安定に中間電位にこれらのビット線ＢＬおよび／ＢＬを保持する。同様に、セルプレート電圧ＶＣＰも一定の電圧レベルを保持する。これにより、メモリセルＭＣにおいて正確にデータを保持することができる。データ保持状態において、可変インピーダンス電源線６００および可変インピーダンス接地線６０２は電気的にフローティング状態とされるため、この経路における電流消費はなく、超低消費電力化を実現することができる。
データ保持モードが完了すると、制御信号φｒがハイレベル、制御信号／φｒがローレベルとなり、ＭＯＳトランジスタＱ３１およびＱ３２がオン状態となる。電圧ＶＣＬＬ１およびＶＳＬＬ１がデータ保持モード中のリークにより電圧レベルが変化しているため、データ保持モード完了後またリセットサイクルが実行される。リセットサイクルにおいては、アクティブサイクルとスタンバイサイクルが所定回数（図２８においては１回のみを示す）実行される。このリセットサイクルにおいてアクティブサイクルを行なうことにより内部ロウアドレスストローブ信号ＲＡＳがハイレベルに立上がり、この間制御信号φｓｓがハイレベル、制御信号φｃｃがローレベルとされ、可変インピーダンス電源線６００および６０１ならびに可変インピーダンス接地線６０２および６０３が低インピーダンス状態とされ、それぞれ電圧ＶＣＬＬ１およびＶＣＬＬ２が電源電圧Ｖｃｃレベル、電圧ＶＳＬＬ１およびＶＳＬＬ２が接地電圧Ｖｓｓレベルとなる。このリセットサイクルは、データ保持モード完了後外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳを所定回数トグルすることにより実現される。このリセットサイクルを実行することにより、電圧ＶＣＬＬ１およびＶＳＬＬ１がそれぞれ所定の電圧レベルに復帰する。
リセットサイクルが完了すると通常（ノーマル）の動作サイクル（アクティブサイクルおよびスタンバイサイクル）が実行される。
上述の構成により、定電圧発生回路６１０へは抵抗ＲａｂおよびＲｂｂを介して電源を供給することにより、定電圧発生回路６１０からの電圧ＶＢＬおよびＶＣＰはそれぞれ一定の電圧レベルを保持することができ、リセットサイクルにおいてもビット線プリチャージ電圧ＶＢＬおよびセルプレート電圧ＶＣＰは中間電位を保持しており、メモリセルデータを正確にリフレッシュすることができる。
図２８に示す内部ＲＡＳ信号はデータ保持状態においてローレベルを維持するように示される。データ保持状態において、所定時間間隔で内部ロウアドレスストローブ信号ＲＡＳがハイレベルに立上がり、リフレッシュが実行されるセルフリフレッシュが実行されてもよい。この場合には各セルフリフレッシュサイクルごとに制御信号φｓｓおよびφｃｃがそれぞれハイレベルおよびローレベルとされる。
図２９は、図２７に示す制御信号を発生するための回路構成を示す図である。図２９において、制御信号発生系は外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳをバッファ処理する入力バッファ６５０と、外部コラムアドレスストローブ信号ｅｘｔ／ＣＡＳをバッファ処理する入力バッファ６５２と、入力バッファ６５０および６５２の出力信号に応答してパワーダウンモードまたはＣＢＲリフレッシュモードなどのデータ保持モードが指定されたことを検出する保持モード検出回路６５４と、保持モード検出回路６５４からのデータ保持モード指示信号に応答してリフレッシュに必要な制御動作を行なうリフレッシュ制御回路６５６と、入力バッファ６５０の出力信号に応答して内部ＲＡＳ信号φＲＡＳＡを生成する内部ＲＡＳ発生回路６５８と、リフレッシュ制御回路６５６からの内部ＲＡＳ信号φＲＡＳＢと内部ＲＡＳ発生回路６５８からの内部ＲＡＳ信号φＲＡＳＡを受けて内部ロウアドレスストローブ信号ＲＡＳを生成するゲート回路６６０と、ゲート回路６６０からの内部ロウアドレスストローブ信号ＲＡＳに応答して制御信号φｃｃおよびφｓｓを生成する制御信号発生回路６６２と、保持モード検出回路６５４からのデータ保持モード指示信号に応答して制御信号φｒおよび／φｒを生成する制御信号発生回路６６４と、保持モード検出回路６５４からのデータ保持モード指示信号に応答して列選択に関連する動作を禁止するＣＡＳアクセス禁止回路６６６と、ＣＡＳアクセス禁止回路６６６の出力信号に応答してインターロック信号／ＣＬＥを非活性状態に維持するインターロック信号発生回路６６８を含む。インターロック信号発生回路６６８は、データ保持モード以外の通常動作モード時においては、ゲート回路６６０からの内部ロウアドレスストローブ信号ＲＡＳに従ってインターロック信号／ＣＬＥを生成する。
図１３に示す構成に対応づけると、入力バッファ６５０および内部ＲＡＳ発生回路６５８が／ＲＡＳバッファ２００に対応し、保持モード検出回路６５４およびリフレッシュ制御回路６５６がリフレッシュコントローラ２０４に対応する。入力バッファ６５２は／ＣＡＳバッファ２１０に含まれる。リフレッシュ制御回路６５６は、タイマ、アドレスカウンタを含み、データ保持モードが指定されたとき、アドレスカウンタの出力をロウアドレスバッファまたはロウデコーダへ与え、また所定の時間幅を有する内部ＲＡＳ信号φＲＡＳＢを生成し、このアドレスカウンタのカウント値をロウアドレスとしてリフレッシュを実行する。リフレッシュが完了すると（ＣＢＲリフレッシュ）、リフレッシュ制御回路６５６は、後に説明するようにタイマを起動し、所定の間隔で内部ＲＡＳ信号φＲＡＳＢを生成する（セルフリフレッシュモード）。リフレッシュ制御回路６５６は、またデータ保持モードが指定されたときには内部ＲＡＳ発生回路６５８を非活性状態に維持し、内部ＲＡＳ信号φＲＡＳＡの発生を禁止する。ゲート回路６６０は内部ＲＡＳ信号φＲＡＳＢおよびφＲＡＳＡに従って内部ロウアドレスストローブ信号ＲＡＳを生成する。この内部ロウアドレスストローブ信号ＲＡＳに従ってロウ系回路が動作する。
制御信号発生回路６６２は、内部ロウアドレスストローブ信号ＲＡＳの活性化時（ハイレベル）、制御信号φｃｃをローレベル、制御信号φｓｓをハイレベルに設定し、内部ロウアドレスストローブ信号ＲＡＳの非活性化時（ローレベル）、制御信号φｃｃをハイレベル、制御信号φｓｓをローレベルに設定する。制御信号発生回路６６４は、保持モード検出回路６５４の出力が活性状態にありデータ保持モードを指定しているときには、リフレッシュ制御回路６５６からの内部ＲＡＳ信号φＲＡＳＢが活性状態から非活性状態となると制御信号φｒをローレベル、制御信号／φｒをハイレベルに設定する。
図３０は、図２９に示す回路の動作を示す信号波形図である。以下、図３０に示す動作波形図を参照して図２９に示す回路の動作について説明する。
外部ロウアドレスストローブ信号／ＲＡＳの立上がり時において外部コラムアドレスストローブ信号ｅｘｔ／ＣＡＳがローレベルのときにデータ保持モードが指定される。このデータ保持モード指定に応答して、リフレッシュ制御回路６５６から内部ＲＡＳ信号φＲＡＳＢが発生され、応じて内部ロウアドレスストローブ信号ＲＡＳがハイレベルに立上がる。この間ＣＢＲリフレッシュが実行される。ＣＢＲリフレッシュ期間においては信号φｃｃがローレベル、制御信号φｓｓがハイレベルに設定される。ＣＢＲリフレッシュサイクルが完了すると、制御信号発生回路６６４は、制御信号φｒをローレベル、制御信号／φｒをハイレベルに設定する。
ＣＢＲリフレッシュ期間が終了すると、セルフリフレッシュ期間が始まる。このセルフリフレッシュ期間においては、外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳおよび外部コラムアドレスストローブ信号ｅｘｔ／ＣＡＳがともにローレベルの状態に設定される。外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳおよびコラムアドレスストローブ信号ｅｘｔ／ＣＡＳの一方のみがローレベルに設定される構成が利用されてもよい。この間所定時間間隔でリフレッシュ制御回路６５６は内部ＲＡＳ信号φＲＡＳＢを発生し、応じて内部ロウアドレスストローブ信号ＲＡＳが発生される。制御信号発生回路６６２は、この内部ロウアドレスストローブ信号ＲＡＳの活性化（ハイレベル）に応答して制御信号φｃｃをローレベル、制御信号φｓｓをハイレベルに設定する。
制御信号発生回路６６４は、このリフレッシュ制御回路６５６からの内部ＲＡＳ信号φＲＡＳＢに応答して制御信号φｒをハイレベル、制御信号／φｒをローレベルに設定する。これにより所定時間間隔でリフレッシュが実行される。この間インターロック信号発生回路６６８は、ＣＡＳアクセス禁止回路６６６の出力信号によりそのインターロック信号／ＣＬＥをハイレベルの状態に設定し、コラム系回路の動作を禁止する。
外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳおよび外部コラムアドレスストローブ信号ｅｘｔ／ＣＡＳがともにハイレベルに立上がると、データ保持モードが完了する。このデータ保持モードの完了に応答して、制御信号発生回路６６４は、制御信号φｒをハイレベル、制御信号／φｒをロウアドレスに設定する。データ保持モードが完了するとリセットサイクルが実行される。このリセットサイクルにおいては、外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳが所定回数ローレベルに設定される。この外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳの活性化（ローレベル）に応答して内部ＲＡＳ発生回路６５８が内部ＲＡＳ信号φＲＡＳＡを発生し、応じて内部ロウアドレスストローブ信号ＲＡＳが活性状態とされる。この内部ロウアドレスストローブ信号ＲＡＳの活性化に応答して制御信号φｃｃがローレベル、制御信号φｓｓがハイレベルに設定され、電源線および接地線の電位が回復する。リセットサイクルが完了するとノーマルモードが行なわれ、内部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳおよびコラムアドレスストローブ信号ｅｘｔ／ＣＡＳに従ってアクセス動作が実行される。
上述の説明においては、制御信号φｃｃおよびφｓｓは内部ロウアドレスストローブ信号ＲＡＳの活性／非活性に応答して可変インピーダンス電源線６００および可変インピーダンス接地線６０２を低インピーダンス状態／高インピーダンス状態に設定している。したがって、制御信号φｒおよび／φｒは、データ保持モード時にはそれぞれローレベルおよびハイレベルに固定的に設定されてもよい。
またこの構成は第１の実施例に対しても適用できる。すなわち、ゲート回路６６０からの内部ロウアドレスストローブ信号ＲＡＳを図１４に示される内部ロウアドレスストローブ信号ＲＡＳとして利用すれば動作サイクルおよび動作期間に応じて可変インピーダンス電源線および可変インピーダンス接地線のインピーダンスが変更される構成が実現される。すなわち、制御信号発生回路６６２を図１４に示すインピーダンス制御信号発生回路３０８に置換えれば、アクティブＤＣ電流を大幅に低減するとともにスタンバイ電流をもより小さくすることのできる構成が実現される。この場合制御信号φｒおよび／φｒの発生態様はロウ系回路およびコラム系回路いずれに対してもこの第３の実施例において示したものと同じ発生態様が利用される。すなわちロウ系回路用の電源回路およびコラム系回路の電源回路いずれにおいても抵抗素子と直列にＭＯＳトランジスタが設けられて、このＭＯＳトランジスタがデータ保持モード時にオフ状態とされる。信号φｒ，／φｒの発生方法としては、データ保持モード指示信号の活性化時にバッファとして動作して信号ＲＡＳを通過させ、データ保持モード指示信号の非活性化時にハイレベルの信号を出力するゲート回路およびこのゲート回路の出力を反転するインバータを利用できる。
以上のように、この発明の第３の実施例に従えば、データ保持モード時において高インピーダンス状態とされる可変インピーダンス電源線および可変インピーダンス接地線をともに電気的にフローティング状態とするように構成したため、データ保持モード時における消費電流を大幅に低減することができる。
［実施例４］
図３１は、ＤＲＡＭ全体のチップレイアウトを示す図である。図３１においてＤＲＡＭは４つのメモリブロックＢＣＫ♯１〜ＢＣＫ♯４を含む。メモリブロックＢＣＫ♯１〜ＢＣＫ♯４の各々は３２個のサブアレイＳＢＡＲ♯１〜ＳＢＡＲ♯３２に分割される。メモリブロックＢＣＫ♯１〜ＢＣＫ♯４各々において、サブアレイＳＢＡＲの両側に配置されるようにセンスアンプ帯ＳＡ♯１〜ＳＡ♯３３が配設される。センスアンプはいわゆる「交互配置型シェアードセンスアンプ配置」に配置される。
メモリブロックＢＣＫ♯１〜ＢＣＫ♯４それぞれに対してロウ系ローカル回路ＬＣＫＡ♯１〜ＬＣＫＡ♯４が設けられ、またコラム系ローカル回路ＬＣＫＢ♯１〜ＬＣＫＢ♯４が設けられる。また、メモリブロックＢＣＫ♯１〜ＢＣＫ♯４それぞれに対してコラムデコーダＣＤ♯１〜ＣＤ♯４およびロウデコーダＲＤ♯１〜ＲＤ♯４が設けられる。チップ両側にマスタ回路ＭＣＫ♯１およびＭＣＫ♯３が設けられ、チップ中央部にマスタ回路ＭＣＫ♯２が設けられる。マスタ回路ＭＣＫ♯２はローカル回路ＬＣＫＡ♯１〜ＬＣＫＡ♯４およびＬＣＫＢ♯１〜ＬＣＫＢ♯４の動作を制御する各種制御信号を発生する。マスタ回路ＭＣＫ♯１およびＭＣＫ♯３は、定電圧発生回路および制御信号入力バッファなどを含む。ロウ系ローカル回路の間の領域にデータおよびアドレス信号および外部制御信号を入出力するためのパッドＰＤが配置される。いわゆる「リードオンチップ（ＬＯＣ）配置」を備える。
サブアレイＳＢＡＲ♯１〜ＳＢＡＲ♯３２の各々はワード線シャント領域ＷＬＳＨ♯１〜ＷＬＳＨ♯１６により１６個のサブブロックに分割される。ワード線シャント領域ＷＬＳＨ♯１〜ＷＬＳＨ♯１６において、ワード線は低抵抗の導電線と電気的に接続される。この低抵抗の導電線上にロウデコーダＲＤ（ＲＤ♯１〜ＲＤ♯４）からのワード線駆動信号が伝達される。これによりワード線駆動信号を高速で伝達する。
通常、センスアンプ帯ＳＡ♯１〜ＳＡ♯３３と平行にサブアレイＳＢＡＲ♯１〜ＳＢＡＲ♯３２において選択されたメモリセルデータを伝達するためのローカルＩＯ線が配設される。これらのローカルＩＯ線はグローバルＩＯ線に接続されてデータの入出力が行なわれる。ローカルＩＯ線とグローバルＩＯ線の接続は「ブロック選択（サブアレイ選択）」信号に従って行なわれる。すなわち、この図３１に示すＤＲＡＭはブロック分割動作をする。たとえば、メモリブロックＢＣＫ♯１〜ＢＣＫ♯４それぞれにおいて１つのサブアレイＳＢＡＲが選択状態とされ、行選択および列選択動作が実行される。残りの非選択サブアレイはスタンバイ状態を維持する。このブロック分割構成は、すべてのメモリブロックＢＣＫ♯１〜ＢＣＫ♯４それぞれにおいてサブアレイが選択されるのではなくてもよく、また、１つのメモリブロックＢＣＫにおいて複数のサブアレイが活性状態とされる構成が利用されてもよい。
このようなブロック分割を行なうためにメモリブロックＢＣＫ♯１〜ＢＣＫ♯４それぞれに対応してロウデコーダＲＤ♯１〜ＲＤ♯４およびコラムデコーダＣＤ♯１〜ＣＤ♯４が設けられるとともにローカル回路ＬＣＫＡ♯１〜ＬＣＫＡ♯４およびＬＣＫＢ♯１〜ＬＣＫＢ♯４が設けられる。コラムデコーダＣＤ♯１〜ＣＤ♯４はそれぞれ対応のメモリブロックＢＣＫ♯１〜ＢＣＫ♯４においてサブアレイＳＢＡＲ♯１〜ＳＢＡＲ♯３２の同じ列線（ビット線対）を同時に選択する。ロウデコーダＲＤ♯１〜ＲＤ♯４は、サブアレイＳＢＡＲ♯１〜ＳＢＡＲ♯３２においてブロック選択信号が指定するメモリブロックにおいて１本のワード線を選択状態とする。この場合非選択サブアレイにおいてビット線対が対応のローカルＩＯ線に接続されるが、非選択サブアレイに対応して設けられたローカルＩＯ線は中間電位（プリチャージ電位）を維持しており、非選択サブアレイのビット線の中間電位と同じであり、非選択サブアレイにおけるメモリセルデータの破壊が生じない。選択サブアレイのローカルＩＯ線のみがグローバルＩＯ線に接続される。
図３２は、この発明の第４の実施例である電源回路の構成を示す図である。図３２において電源回路は、図３１に示すＤＲＡＭのブロック分割駆動される単位としてのブロック（メモリブロックまたはサブアレイ）各々に対応して設けられる。図３２には、単位ブロックがｎ個設けられており、電源回路７００−１〜７００−ｎが設けられる構成が一例として示される。電源回路７００−１〜７００−ｎ各々へは、電源ノード２０へ与えられた電源電圧Ｖｃｃが主電源線１を介して伝達されまた接地ノード３０へ与えられた接地電圧Ｖｓｓが主接地線４を介して与えられる。
電源回路７００−１〜７００−ｎの可変インピーダンス電源線および可変インピーダンス接地線のインピーダンスを制御するためにブロック選択回路信号発生回路７１０およびインピーダンス変更制御信号発生回路７２０が設けられる。ブロック選択信号発生回路７１０はブロックアドレス（通常Ｘアドレスに含まれる）をデコードし、選択されたメモリセルを含むブロックを指定するブロック選択信号φＢ１〜φＢｎを発生し、電源回路７００−１〜７００−ｎへそれぞれブロック選択信号φＢ１〜φＢｎを与える。インピーダンス変更制御信号発生回路７２０は、信号ＲＡＳおよび／ＣＬＥならびにブロック選択信号発生回路７１０からのブロック選択信号に従って電源回路７００−１〜７００−ｎに対しインピーダンス変更制御信号φｓｓ１，φｃｃ１〜φｃｃｎ，φｓｓｎを与える。インピーダンス変更制御信号発生回路７２０は、ブロック選択信号発生回路７１０からのブロック選択信号が指定するブロックに対応して設けられた電源回路に対してのみインピーダンス変更制御信号φｓｓｉおよびφｃｃｉを信号ＲＡＳおよび／ＣＬＥに従って変更する。非選択ブロックに対応して設けられた電源回路に対しては、インピーダンス変更制御信号発生回路７２０は、そのインピーダンス変更制御信号φｓｓｉ，φｃｃｉをスタンバイ状態に維持する。このインピーダンス変更制御信号発生回路７２０は電源回路７００−１〜７００−ｎに共通に設けられるのではなく、電源回路７００−１〜７００−ｎそれぞれに対応して設けられる構成が利用されてもよい。このインピーダンス変更制御信号発生回路７２０がブロック選択信号発生回路７１０からのブロック選択信号に従ってインピーダンス変更制御信号を発生する構成は、ブロック選択信号が活性状態のときに信号ＲＡＳおよび／ＣＬＥをバッファ処理して出力し、ブロック選択信号が非選択状態を示すときには信号ＲＡＳおよび／ＣＬＥをスタンバイ状態に維持する論理ゲートが利用されればよい。このような論理ゲートとしては、ＡＮＤ回路およびＮＡＮＤ回路を用いることにより容易に実現することができる。
図３３は、図３２に示す電源回路７００−１〜７００−ｎの構成の一例を示す図である。図３３には１つの電源回路の構成のみを示す。図３３において、電源回路７００−ｉ（ｉ＝１〜ｎ）は、可変インピーダンス電源線７３１および７３２と、可変インピーダンス接地線７３３および７３４と、制御信号φｃｃｉａに応答して導通し、主電源線１と可変インピーダンス電源線７３１とを接続するｐチャネルＭＯＳトランジスタＱ４０と、制御信号φｃｃｉｂに応答して導通し、主電源線１と可変インピーダンス電源線７３２とを接続するｐチャネルＭＯＳトランジスタＱ４１と、主電源線１と可変インピーダンス電源線７３１の間に直列に接続される抵抗Ｒ４０およびｐチャネルＭＯＳトランジスタＱ４２と、主電源線１と可変インピーダンス電源線７３２の間に直列に接続される抵抗Ｒ４１およびｐチャネルＭＯＳトランジスタＱ４３を含む。ｐチャネルＭＯＳトランジスタＱ４２およびＱ４３のゲートへは、対応のブロックが選択状態のときにローレベルとなるブロック選択信号／φＢｉが与えられる。
電源回路７００−ｉはさらに、制御信号φｓｓｉａに応答して導通し、主接地線４と可変インピーダンス接地線７３３とを接続するｎチャネルＭＯＳトランジスタＱ４５と、制御信号φｓｓｉｂに応答して導通し、主接地線４と可変インピーダンス接地線７３４とを接続するｎチャネルＭＯＳトランジスタＱ４６と、主接地線４と可変インピーダンス接地線７３３の間に直列に接続される抵抗Ｒ４２およびｎチャネルＭＯＳトランジスタＱ４７と、主接地線４と可変インピーダンス接地線７３４の間に直列に接続される抵抗Ｒ４３およびｎチャネルＭＯＳトランジスタＱ４８を含む。ｎチャネルＭＯＳトランジスタＱ４７およびＱ４８のゲートへは、対応のブロックが選択されたときにハイレベルとなるブロック選択信号φＢｉが与えられる。
サブ回路７５０は、ブロック分割駆動される回路であり、ブロック選択信号φＢｉが選択状態を示すハイレベルのときに活性化され、必要な動作を実行する。このサブ回路７５０はロウ系回路およびコラム系回路いずれであってもよく、図３１に示すローカル回路に含まれる。
制御信号φｃｃｉａ、φｃｃｉｂ、φｓｓｉａ、およびφｓｓｉｂはそれぞれ実施例１ないし３のいずれの態様で発生されてもよい。ＭＯＳトランジスタＱ４０およびＱ４５が同じタイミングでオンおよびオフ状態とされ、ＭＯＳトランジスタＱ４１およびＱ４６が同じタイミングでオンおよびオフ状態とされる。次に動作について簡単に説明する。
スタンバイサイクルにおいては、可変インピーダンス電源線７３１および７３２の一方が低インピーダンス状態とされ、他方の可変インピーダンス電源線が高インピーダンス状態とされる。スタンバイ状態においては、ブロック選択信号／φＢｉは非選択状態を示すハイレベルであり、ＭＯＳトランジスタＱ４２およびＱ４３はオフ状態にある。したがって、高インピーダンス状態とされた可変インピーダンス電源線は電気的にフローティング状態とされる。これにより高インピーダンス状態とされた電源線における消費電流が低減される。
また可変インピーダンス接地線７３３および７３４は一方が低インピーダンス状態、他方が高インピーダンス状態とされる。スタンバイ時においては、ブロック選択信号φＢｉは非選択状態のローレベルであり、ＭＯＳトランジスタＱ４７およびＱ４８はオフ状態となる。したがって、高インピーダンス状態とされた可変インピーダンス接地線は電気的にフローティング状態とされ、接地ノード３０から切り離されるため、この高インピーダンス状態の可変インピーダンス接地線におけるサブスレッショルド電流が抑制される。
アクティブサイクルにおいて、対応のブロックが指定されたとき、ブロック選択信号／φＢｉはローレベル、ブロック選択信号φＢｉがハイレベルとされ、ＭＯＳトランジスタＱ４２、Ｑ４３、Ｑ４７およびＱ４８がオン状態とされる。これにより可変インピーダンス電源線７３１および７３２は抵抗Ｒ４０およびＲ４１を介して主電源線１に接続され、可変インピーダンス接地線７３３および７３４は抵抗Ｒ４２およびＲ４３を介して主接地線４に接続される。アクティブサイクル期間においては、実施例１ないし３のいずれかにおいて説明したのと同じ態様で制御信号φｃｃｉａ、φｃｃｉｂ、φｓｓｉａおよびφｓｓｉｂが変化し、サブスレッショルド電流の抑制が実現される。アクティブサイクルにおいて非選択ブロックに対応して設けられた電源回路においては、ブロック選択信号／φＢｉがハイレベル、ブロック選択信号φＢｉがローレベルであり、ＭＯＳトランジスタＱ４２、Ｑ４３、Ｑ４７およびＱ４８はオフ状態にある。また制御信号φｃｃｉａ、φｃｃｉｂ、φｓｓｉａ、およびφｓｓｉｂはすべてスタンバイサイクル時と同じ状態を保持する。このように、非選択メモリブロックにおいては、高インピーダンス状態の可変インピーダンス電源線および可変インピーダンス接地線を電気的にフローティング状態に保持することにより、抵抗を流れる電流を抑制することができ、サブスレッショルド電流をさらに低減することができる。
なお、ＭＯＳトランジスタＱ４０〜Ｑ４８および抵抗Ｒ４０〜Ｒ４３のそれぞれの物理的パラメータは実施例１ないし実施例３において説明したものと同じである。
またこの構成においては、あるブロックが長期にわたって非選択状態に維持され、高インピーダンス状態の可変インピーダンス電源線および可変インピーダンス接地線の電位がリーク電流により変化することが考えられる。しかしながらＤＲＡＭにおいては、周期的にリフレッシュが行なわれており、このときブロック選択信号φＢｉおよび／φＢｉが選択状態となるため、これらの高インピーダンス状態とされた可変インピーダンス電源線および可変インピーダンス接地線の電位は所定の電位レベルに復帰する。
またアクティブサイクルにおいて非選択ブロックに対してのみ高インピーダンス状態の可変インピーダンス電源線および可変インピーダンス接地線を電気的にフローティング状態とする構成が利用されてもよい。このアクティブサイクルの開始および終了は内部ロウアドレスストローブ信号ＲＡＳにより検出することができるため、内部ロウアドレスストローブ信号ＲＡＳがハイレベルのときに信号／φＢｉおよびφＢｉをそれぞれバッファ処理して通過させ、信号ＲＡＳがローレベルのときには信号／φＢｉおよびφＢｉをともにそれぞれローレベルおよびハイレベルとする構成が利用されてもよい。この場合にはスタンバイサイクル時においては高インピーダンス状態とされる可変インピーダンス電源線および可変インピーダンス接地線は抵抗を介して電源ノード２０および接地ノード３０にそれぞれ接続される。
以上のように、この第４の実施例に従えば、ブロック分割駆動されるＤＲＡＭにおいて、各単位ブロックごとに電源回路を設け、非選択ブロックに対応して設けられた電源回路の高インピーダンス状態とされる可変インピーダンス電源線および可変インピーダンス接地線を電気的にフローティング状態とするように構成したため、アクティブサイクル時に流れるアクティブＤＣ電流を大幅に低減することができる。
［実施例５］
図３４は、この発明の第５の実施例による半導体装置の要部の構成を示す図である。図３４において、電源電圧供給回路として、この半導体装置は電源ノード２０からの電圧Ｖｃｃを伝達する主電源線１と、この主電源線１に対応して設けられる可変インピーダンス電源線７６０と、動作サイクル規定信号／φに応答して主電源線１と可変インピーダンス電源線７６０とを電気的に接続するスイッチング用ｐチャネルＭＯＳトランジスタＱ５０ａを含む。動作サイクル規定信号／φは、この半導体装置のスタンバイサイクルとアクティブサイクルとを規定する信号であり、たとえば図１に示すロウアドレスストローブ信号／ＲＡＳに従って発生される。この動作サイクル規定信号／φは、スタンバイサイクル時にハイレベルとなり、アクティブサイクル時においてローレベルとなる。
この電源電圧供給回路は、さらに、可変インピーダンス電源線７６０上の電圧ＶＣＬと基準電圧Ｖｒｅｆ１とを差動的に増幅する差動増幅器７６１ａと、差動増幅器７６１ａの出力信号に応答して、主電源線１から可変インピーダンス電源線７６０へ電流を供給するドライブ用ｐチャネルＭＯＳトランジスタＱ５１ａを含む。差動増幅器７６１ａは、その正入力（＋）に可変インピーダンス電源線７６０上の電圧ＶＣＬを受け、その負入力（−）に基準電圧Ｖｒｅｆ１を受ける。可変インピーダンス電源線７６０上の電圧ＶＣＬが基準電圧Ｖｒｅｆ１よりも高い場合には、この差動増幅器７６１ａの出力信号はハイレベルとなり、トランジスタＱ５１ａはオフ状態とされる。一方、可変インピーダンス電源線７６０上の電圧ＶＣＬが基準電圧Ｖｒｅｆ１よりも低い場合には、この差動増幅器７６１ａの出力信号はその電圧レベルが低下し、トランジスタＱ５１ａのコンダクタンスが大きくされ、主電源線１から可変インピーダンス電源線７６０へ電流が供給される。すなわち、この差動増幅器７６１ａおよびトランジスタＱ５１ａは、可変インピーダンス電源線７６０上の電圧ＶＣＬを基準電圧Ｖｒｅｆ１の電圧レベルに保持する機能を備える。
この半導体装置は、また接地電圧供給回路として、接地ノード３０からの電圧Ｖｓｓを伝達する主接地線４と、この主接地線４に対応して設けられる可変インピーダンス接地線７６２と、動作サイクル規定信号φに応答して主接地線４と可変インピーダンス接地線７６２とを電気的に接続するスイッチング用ｎチャネルＭＯＳトランジスタＱ５０ｂと、可変インピーダンス接地線７６２上の電圧ＶＳＬと基準電圧Ｖｒｅｆ２とを差動的に増幅する差動増幅器７６１ｂと、差動増幅器７６１ｂの出力信号に応答してこの可変インピーダンス接地線７６２から主接地線４へ電流を放電するドライブ用ｎチャネルＭＯＳトランジスタＱ５１ｂを含む。動作サイクル規定信号φは、動作サイクル規定信号／φと相補な信号であり、スタンバイサイクル時にローレベル、アクティブサイクル時にハイレベルとなる。差動増幅器７６１ｂは、その正入力（＋）に可変インピーダンス接地線７６２上の電圧ＶＳＬを受け、その負入力（−）に基準電圧Ｖｒｅｆ２を受ける。すなわち、可変インピーダンス接地線７６２上の電圧ＶＳＬが基準電圧Ｖｒｅｆ２よりも高いときには、この差動増幅器７６１ｂの出力信号がハイレベルへ移行し、トランジスタＱ５１ｂのコンダクタンスが大きくされ、可変インピーダンス接地線７６２から主接地線４へ電流が放電される。一方、可変インピーダンス接地線７６２上の電圧ＶＳＬが基準電圧Ｖｒｅｆ２よりも低い場合には、差動増幅器７６１ｂの出力信号がローレベルとなり、トランジスタＱ５１ｂはオフ状態とされる。すなわち、この差動増幅器７６１ｂおよびトランジスタＱ５１ｂは、可変インピーダンス接地線７６２上の電圧ＶＳＬを基準電圧Ｖｒｅｆ２の電圧レベルに保持する機能を備える。
半導体装置はさらに、内部回路として論理回路を含む。図３４においては、この論理回路の一例として、３本の縦続接続されたインバータ回路ＩＶ５０、ＩＶ５１、およびＩＶ５２を代表的に示す。インバータ回路ＩＶ５０は、入力信号ＩＮを受けるゲートと、可変インピーダンス電源線７６０に接続される一方導通ノード（ソース）と、内部出力ノードａ０に接続される他方導通ノード（ドレイン）と、主電源線１に接続される基板領域（ボディ領域）を有するｐチャネルＭＯＳトランジスタＰＱ５０と、入力信号ＩＮを受けるゲートと、主接地線４に接続される一方導通ノード（ソース）と、出力ノードａ０に接続される他方導通ノード（ドレイン）と、主接地線４に接続される基板領域（ボディ領域）を有するｎチャネルＭＯＳトランジスタＮＱ５０を含む。
インバータ回路ＩＶ５１は、インバータＩＶ５０の出力ノードａ０に接続されるゲートと、主電源線１に接続される一方導通ノード（ソース）と、出力ノードａ１に接続される他方導通ノードと、主電源線１に接続される基板領域（ボディ領域）とを有するｐチャネルＭＯＳトランジスタＰＱ５１と、インバータＩＶ５０の出力ノードａ０に接続されるゲートと、可変インピーダンス接地線７６２に接続される一方導通ノードと、出力ノードａ１に接続される他方導通ノードと、主接地線４に接続される基板領域（ボディ領域）とを有するｎチャネルＭＯＳトランジスタＮＱ５１を含む。インバータ回路ＩＶ５２は、インバータ回路ＩＶ５１の出力ノードａ１に接続されるゲートと、可変インピーダンス電源線７６０に接続される一方導通ノードと、出力ノードａ２に接続される他方導通ノードと、主電源線１に接続される基板領域（ボディ領域）と、インバータ回路ＩＶ５１の出力ノードａ１に接続されるゲートと、主接地線４に接続される一方導通ノードと、出力ノードａ２に接続される他方導通ノードと、主接地線４に接続される基板領域（ボディ領域）を有するｎチャネルＭＯＳトランジスタＮＱ５２を含む。
すなわち、インバータ回路ＩＶ５０〜ＩＶ５２において、ｐチャネルＭＯＳトランジスタＰＱ５０〜ＰＱ５２のそれぞれの基板領域（ボディ領域）は主電源線１に接続され、ｎチャネルＭＯＳトランジスタＮＱ５０〜ＮＱ５２のそれぞれの基板領域（ボディ領域）は主接地線４に接続される。ＭＯＳトランジスタのスタンバイサイクル時におけるソース電位（一方導通ノードの電位）と基板領域（ボディ領域）の電位とを異ならせることにより、ＭＯＳトランジスタの基板バイアス効果によりそのしきい値電圧の絶対値を増加させ、スタンバイサイクル時におけるリーク電流の低減を図る。次に、この図３４に示す半導体装置の動作をその動作波形図である図３５を参照して説明する。
スタンバイサイクルにおいては、信号φはローレベル、信号／φがハイレベルになり、トランジスタＱ５０ａおよびＱ５０ｂはともにオフ状態になる。この状態においては、可変インピーダンス電源線７６０は、差動増幅器７６１ａおよびトランジスタＱ５１ａにより、基準電圧Ｖｒｅｆ１の電圧レベルに保持される。この基準電圧Ｖｒｅｆ１は、主電源線１上の電圧Ｖｃｃよりも少し低い電圧レベルである。一方、可変インピーダンス接地線７６２は差動増幅器７６１ｂおよびＱ５１ｂにより、基準電圧Ｖｒｅｆ２の電圧レベルに維持される。この基準電圧Ｖｒｅｆ２は、主接地線４上の電圧Ｖｓｓよりも少し高い電圧レベルである。
スタンバイサイクルにおいて、入力信号ＩＮはハイレベルにある。この状態においては、ＭＯＳトランジスタＮＱ５０により、出力ノードａ０は主接地線４上の電圧Ｖｓｓレベルにまで放電される。一方、トランジスタＰＱ５０は、ハイレベルの入力信号ＩＮによりオフ状態とされる。トランジスタＰＱ５０は、その一方導通ノードが可変インピーダンス電源線７６０上の電圧ＶＣＬすなわち基準電圧Ｖｒｅｆ１の電圧レベルになり、一方、その基板領域（ボディ領域）が主電源線１上の電圧Ｖｃｃレベルである。すなわち、このｐチャネルＭＯＳトランジスタＰＱ５０は、そのソース電位ＶＣＬが基板領域（ボディ領域）の電圧Ｖｃｃよりも低くなり、基板バイアス効果によりこのトランジスタＰＱ５０のしきい値電圧がより負となり（しきい値電圧の絶対値が大きくなり）、トランジスタＰＱ５０はより強いオフ状態となり、サブスレッショルド電流をより低減する。
インバータ回路ＩＶ５１においては、内部出力ノードａ０のラインが主接地線４上の電圧Ｖｓｓレベルであるため、トランジスタＰＱ５１がオン状態、トランジスタＮＱ５１がオフ状態とされる。したがって、出力ノードａ１がトランジスタＰＱ５１により主電源線１上のＶｃｃレベルにまで充電される。トランジスタＮＱ５１のソース電位は可変インピーダンス接地線７６２上の電圧ＶＳＬであり、その基板領域（ボディ領域）の電位は主接地線４上の電位Ｖｓｓレベルである。電圧ＶＳＬは、基準電圧Ｖｒｅｆ２に等しく、主接地線４上の電位Ｖｓｓよりも高い電圧レベルにある。したがってこの場合においても、基板バイアス効果により、このトランジスタＮＱ５１のソース電位が実効的に上昇し、そのゲート−ソース間が逆バイアス状態とされ、トランジスタＮＱ５１がより強いオフ状態とされる。またはこれはトランジスタＮＱ５１のしきい値電圧が高くなるのと等価である。これにより、トランジスタＮＱ５１のサブスレッショルド電流は十分に抑制される。
インバータ回路ＩＶ５２においては、インバータ回路ＩＶ５０と同様、トランジスタＮＱ５２がオン状態、トランジスタＰＱ５２がオフ状態とされる。この場合においても、トランジスタＰＱ５２のソース電位と基板領域（ボディ領域）の電位は異なり、基板バイアス効果により、このトランジスタＰＱ５２のソース電位が実効的に低下し（またはそのしきい値電圧の絶対値が高くなり）、トランジスタＰＱ５２におけるサブスレッショルド電流が抑制される。
ｐチャネルＭＯＳトランジスタＰＱ５０〜ＰＱ５２の基板領域（ボディ領域）を主電源線１に接続し、可変インピーダンス電源線７６０上の電圧ＶＣＬをスタンバイサイクル時にこの電圧Ｖｃｃよりも低い基準電圧Ｖｒｅｆ１の電圧レベルに設定することにより、この基準電圧Ｖｒｅｆ１によるゲート−ソース間逆バイアス電圧による、より強いオフ状態の実現によるサブスレッショルド電流の抑制に加えて、さらに基板バイアス効果によりＭＯＳトランジスタのしきい値電圧の絶対値を高くする（実効的にｐチャネルＭＯＳトランジスタＰＱ５０〜ＰＱ５２のソース電位を低下させる）ことにより、よりサブスレッショルド電流を低減することができる。同様、ｎチャネルＭＯＳトランジスタＮＱ５０〜ＮＱ５２の基板領域（ボディ領域）を主接地線４に接続することにより、この可変インピーダンス接地線７６２上の電圧ＶＳＬをスタンバイサイクル時において基準電圧Ｖｒｅｆ２の電圧レベルに維持することによりスタンバイサイクル時オフ状態とされるＭＯＳトランジスタのゲート−ソース間電圧の逆バイアス状態を、さらにその基板バイアス効果により、より強くすることができ、よりサブスレッショルド電流を低減することができる。
アクティブサイクルにおいては、信号φがハイレベル、信号／φがローレベルとなり、トランジスタＱ５０ａおよびＱ５０ｂがオン状態とされ、可変インピーダンス電源線７６０上の電圧ＶＣＬが主電源線１上の電圧Ｖｃｃレベルに等しくなり、また可変インピーダンス接地線７６２上の電圧ＶＳＬは主接地線４上の電圧Ｖｓｓレベルに等しくなる。この状態においては、ＭＯＳトランジスタＰＱ５０〜ＰＱ５２およびＮＱ５０〜ＮＱ５２のソース−基板領域（ボディ領域）の電位が等しくされ、基板バイアス効果がなくなり、そのしきい値電圧が低くなり、高速でインバータ回路ＩＶ５０〜ＩＶ５２が動作する。
インバータ回路ＩＶ５０〜ＩＶ５２の構成要素であるＭＯＳトランジスタＰＱ５０〜ＰＱ５２およびＮＱ５０〜ＮＱ５２は、バルク領域（半導体基板またはウェル領域）に形成されてもよいが、よりサブスレッショルド電流を低減しかつ高速動作を実現するために、これらのＭＯＳトランジスタはＳＯＩ（半導体オン絶縁体）構造で実現される。
図３６はインバータ回路ＩＶ５０−ＩＶ５２の概略断面構造を示す図である。インバータ回路ＩＶ５０−ＩＶ５２は、同じ断面構造を有するため、図３６においては、１つのインバータ回路の断面構造のみを示す。
図３６において、ＳＯＩ構造は、たとえばシリコン基板である半導体基板７６５と、この半導体基板７６５上に形成されるたとえば二酸化シリコン膜（ＳｉＯ2 膜）である絶縁層７６６と、この絶縁層７６６上に形成される半導体層７６４を含む。この半導体層７６４にトランジスタ素子７６４が形成される。ＳＯＩ構造は、その製造方法は周知であり、半導体基板７６５（単結晶半導体基板）の所定の領域を種結晶領域としてこの絶縁層７６６上に半導体層を形成する。この半導体層７６４上にイオン注入法により、ｐチャネル不純物領域およびｐチャネル不純物領域を形成し、また素子分離のための絶縁膜をたとえば熱酸化法を用いて形成する。この方法に代えて、絶縁層７６６上に半導体層７６４を気相エピタキシャル成長させる方法が用いられてもよい。
ｐチャネルＭＯＳトランジスタＰＱは、絶縁層７６６上の所定領域に形成される低濃度ｎ型不純物領域７６９ｐと、このｎ型不純物領域７６９ｐの両側に形成される高濃度ｐ型不純物領域７６７ｐおよび７６８ｐと、ｎ型不純物領域７６９ｐ上にゲート絶縁膜（図示せず）を介して形成されるゲート電極７８０ｐを含む。不純物領域７６７ｐはソースとして動作し、電源線（主電源線または可変インピーダンス電源線）７８３に接続される。ｎ型不純物領域７６９ｐは、このトランジスタＰＱの導通時その表面にチャネル領域が形成されるボディ領域（基板領域）を構成し、主電源線１に接続される。不純物領域７６８ｐは出力ノードａに接続される。
ｎチャネルＭＯＳトランジスタＮＱは、高濃度ｎ型不純物領域７６７ｎおよび７６８ｎと、これらの不純物領域７６７ｎおよび７６８ｎの間に形成される低濃度ｐ型不純物領域７６９ｎと、この不純物領域７６９ｎ上にゲート絶縁膜（図示せず）を介して形成されるゲート電極７８０ｎを含む。不純物領域７６７ｎは、ソース領域として機能し、接地線（主接地線または可変インピーダンス接地線）７８２に接続される。不純物領域７６９ｎは、このトランジスタＮＱの導通時その表面にチャネルが形成されるボディ領域（基板領域）を構成し、主接地線４に接続される。不純物領域７６８ｎは出力ノードａに接続される。ゲート電極７８０ｐおよび７８０ｎは入力ノードｃ（または前段のインバータ回路の出力ノード）に接続される。
各トランジスタ素子は絶縁膜７８１ａ、７８１ｂ、および７８１ｃにより互いに分離される。
ＳＯＩ構造においては、半導体層７６４は、絶縁層７６６により半導体基板７６５と分離されるため、トランジスタＮＱおよびＰＱの不純物領域から半導体基板７６５へのリーク電流は生じず、消費電流が低減される。また、ボディ領域となる不純物領域７６９ｎおよび７９６ｐは半導体層７６５と絶縁層７６６により分離されており、このボディ領域と半導体基板との間に接合容量は存在しない。したがって、トランジスタＰＱおよびＮＱは、それぞれドレイン領域およびソース領域における接合容量が存在するだけであり、通常のバルク構造で形成されるトランジスタ素子において存在するウェル領域と基板領域との間の大きな接合容量は存在せず（これについては後に説明する）、トランジスタ素子の有する寄生容量は小さくなる。したがって、図３４に示す可変インピーダンス電源線７６０の寄生容量が小さくなり、これを充電するための消費電流が低減される。また、可変インピーダンス電源線７６０および７６２の寄生容量が小さいため、スタンバイサイクル時においてこの可変インピーダンス電源線７６０および可変インピーダンス接地線７６２の電圧変動に応答して高速で動作してこれらの可変インピーダンス電源線７６０および可変インピーダンス接地線７６２を所定の電圧Ｖｒｅｆ１およびＶｒｅｆ２のレベルに維持することができる。
また、スタンバイサイクルからアクティブサイクル移行時において、トランジスタＱ５０ａおよびＱ５０ｂがオン状態とされたとき、可変インピーダンス電源線７６０および可変インピーダンス接地線７６２の寄生容量が小さいため、高速でこの可変インピーダンス電源線７６０および可変インピーダンス接地線７６２を充放電することができ、高速で可変インピーダンス電源線７６０および可変インピーダンス接地線７６２の電圧ＶＣＬおよびＶＳＬをそれぞれ主電源線１上の電圧Ｖｃｃおよび主接地線４上の電圧Ｖｓｓレベルに回復させることができる。すなわち、図３５に示す回復時間Δｔを短くすることができ、応じて論理回路の動作開始タイミングを早くすることができ、高速動作する半導体装置を実現することができる。また、各インバータ回路の出力ノードに付随する寄生容量が小さくなるため（トランジスタ素子のＳＯＩ構造のため）、高速で出力ノードを駆動することができ、アクティブサイクル時において高速動作する論理回路を実現することができる。
なお、図３４に示す構成において、トランジスタＱ５０ａおよびＱ５０ｂ、Ｑ５１ａおよびＱ５１ｂ、ならびに差動増幅器７６１ａおよび７６１ｂは、ＳＯＩ構造とされてもよい。
［変更例］
図３７は、この発明の第５の実施例の変更例の構成を示す図である。図３７に示す半導体装置においては、論理回路を構成するインバータ回路ＩＶ５０〜ＩＶ５２の構成要素であるｐチャネルＭＯＳトランジスタＰＱ５０〜ＰＱ５２の一方導通ノード（ソース）が可変インピーダンス電源線７６０に接続され、またｎチャネルＭＯＳトランジスタＮＱ５０〜ＮＱ５２の一方導通ノード（ソース）が可変インピーダンス接地線７６２に接続される。他の構成は、図３４に示す構成と同じであり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
この図３７に示す構成の場合、スタンバイサイクル時においてｐチャネルＭＯＳトランジスタＰＱ５０〜ＰＱ５２のソースは主電源線１から分離され、同様、ｎチャネルＭＯＳトランジスタＮＱ５０〜ＮＱ５２は、そのソース（一方導通ノード）が主接地線４から分離される。
スタンバイサイクル時において入力信号ＩＮがハイレベルのとき、トランジスタＮＱ５０がオン状態、トランジスタＰＱ５０がオフ状態とされる。この状態において、トランジスタＰＱ５０は、そのソースと基板領域（ボディ領域）の電位が異なっており、基板バイアス効果によりそのしきい値電圧の絶対値が大きくなり、サブスレッショルド電流が抑制される。一方、このインバータＩＶ５０の出力信号の電圧レベルは可変インピーダンス接地線７６２上の電圧ＶＳＬレベルである。この場合、トランジスタＰＱ５１はオン状態とされ、可変インピーダンス電源線７６０上の電圧ＶＣＬをその出力ノードａ１に伝達する。一方、トランジスタＮＱ５１は、そのゲートとソースがほぼ同じ電圧レベルとなる。しかしながら、その基板領域（ボディ領域）へは主接地線４上の電圧Ｖｓｓレベルの電圧が印加されており、基板バイアス効果によりそのしきい値電圧は高くなり、十分にサブスレッショルド電流を抑制することができる。同様、次段のインバータ回路ＩＶ５２においても、トランジスタＰＱ５２がそのゲートとソースの電位が同一電圧レベルとなるが、その基板領域（ボディ領域）の電圧が主電源線１上の電圧Ｖｃｃレベルであり、基板バイアス効果により、そのしきい値電圧の絶対値が高くなり、サブスレッショルド電流は抑制される。
スタンバイサイクル時において入力信号ＩＮがローレベルの場合には逆の状態が生じる。したがってスタンバイサイクル時において入力信号ＩＮがハイレベルおよびローレベルのいずれの場合であっても、効果的にサブスレッショルド電流を抑制することができる。したがってスタンバイサイクル時の入力信号ＩＮの論理レベルを予測できない構成の半導体装置においても、効果的にサブスレッショルド電流を抑制することができ、応じて消費電流を低減することができる。
以上のように、この発明の第５の実施例に従えば、論理回路の構成要素であるトランジスタをＳＯＩ構造で構成し、かつその基板領域（ボディ領域）を主電源線または主接地線に接続するように構成したため、スタンバイサイクル時において論理回路の構成要素であるＭＯＳトランジスタのしきい値電圧の絶対値をより大きくして確実にサブスレッショルド電流を抑制することができる。また、トランジスタの接合容量が小さくなり、可変インピーダンス電源線および可変インピーダンス接地線の寄生容量が小さくされるため、スタンバイサイクルからアクティブサイクル移行時における可変インピーダンス電源線および可変インピーダンス接地線の電位回復を高速に行なうことができる。
［実施例６］
図３８は、この発明の第６の実施例である半導体装置の要部の構成を示す図である。図３８に示す構成においては、第１の電源ノード２０からの電源電圧Ｖｃｃを伝達する主電源線１と可変インピーダンス電源線７７０との間に、制御信号／φに応答して導通するスイッチング用ｐチャネルＭＯＳトランジスタＱ６０ａが設けられる。このＭＯＳトランジスタＱ６０ａの基板領域（またはボディ領域）へは、動作モードに応じてその電圧レベルが変更されるバイアス電圧ＶＢＰが与えられる。制御信号／φは、半導体装置のスタンバイサイクル時にハイレベルとなり、アクティブサイクル時にローレベルとなる。バイアス電圧ＶＢＰは、アクティブサイクル時においては電源電圧Ｖｃｃレベルに設定され、スタンバイサイクル時においては、その電源電圧Ｖｃｃよりも高い電圧Ｖｐｐレベルに設定される。
第２の電源ノード３０からの接地電圧Ｖｓｓを伝達する主接地線４と可変インピーダンス接地線７７２の間に、制御信号φに応答して導通するスイッチング用ｎチャネルＭＯＳトランジスタＱ６０ｂが設けられる。この制御信号φは、制御信号／φと相補な信号であり、スタンバイサイクル時にローレベルとなり、アクティブサイクル時にハイレベルとなる。スイッチング用ｎチャネルＭＯＳトランジスタＱ６０ｂの基板領域（またはボディ領域）へは動作サイクルに応じてその値が変更されるバイアス電圧ＶＢＮが与えられる。このバイアス電圧ＶＢＮは、スタンバイサイクル時においては接地電圧Ｖｓｓよりも低い負電圧Ｖｂｂレベルに設定され、アクティブサイクル時においては接地電圧Ｖｓｓレベルに設定される。
論理回路として、３段のＣＭＯＳインバータ回路ＩＶ６０、ＩＶ６１およびＩＶ６２が一例として示される。インバータ回路ＩＶ６０は、一方導通ノード（ソース）が可変インピーダンス電源線７７０に接続され、そのゲートが入力信号ＩＮを受けるように接続され、かつ他方導通ノード（ドレイン）が内部出力ノードａ３に接続されるｐチャネルＭＯＳトランジスタＱ６０ｐと、その一方導通ノードが可変インピーダンス接地線７７２に接続され、その他方導通ノードが内部出力ノードａ３に接続され、そのゲートが入力信号ＩＮを受けるように接続されるｎチャネルＭＯＳトランジスタＱ６０ｎを含む。
インバータ回路ＩＶ６１は、そのゲートが内部出力ノードａ３に接続され、その一方導通ノードが可変インピーダンス電源線７７０に接続され、その他方導通ノードが内部出力ノードａ４に接続されるｐチャネルＭＯＳトランジスタＱ６１ｐと、そのゲートが内部出力ノードａ３に接続され、その一方導通ノードが可変インピーダンス接地線７７２に接続され、その他方導通ノードが内部出力ノードａ４に接続されるｎチャネルＭＯＳトランジスタＱ６１ｎを含む。インバータ回路ＩＶ６２は、そのゲートが内部出力ノードａ４に接続され、その一方導通ノードが可変インピーダンス電源線７７０に接続され、その他方導通ノードが内部出力ノードａ５に接続されるｐチャネルＭＯＳトランジスタＱ６２ｐと、そのゲートが内部出力ノードａ４に接続され、その一方導通ノードが可変インピーダンス接地線７７２に接続され、その他方導通ノードが内部出力ノードａ５に接続されるｎチャネルＭＯＳトランジスタＱ６２ｎを含む。内部出力ノードａ５から出力信号ＯＵＴが出力される。
すなわちこの図３８に示す構成においては、インバータ回路ＩＶ６０〜ＩＶ６２は、可変インピーダンス電源線７７０上の電圧ＶＣＬおよび可変インピーダンス接地線７７２上の電圧ＶＳＬを動作電源電圧として動作する。
トランジスタＱ６０ｐ〜Ｑ６２ｐがそのしきい値電圧が十分大きくされ（しきい値電圧の絶対値が十分小さくされ）、またｎチャネルＭＯＳトランジスタＱ６０ｎ〜Ｑ６２ｎはそのしきい値電圧が十分小さくされる（しきい値電圧の絶対値が小さくされる）。これにより、低電源電圧下での高速動作および低消費電流の実現を図る。次に、この図３８に示す半導体装置の動作をその動作波形図である図３９を参照して説明する。
スタンバイサイクルにおいては、信号φがローレベル、信号／φがハイレベルに設定され、トランジスタＱ６０ａおよびＱ６０ｂがともにオフ状態となる。バイアス電圧ＶＢＰは、電源電圧Ｖｃｃよりも高い高電圧Ｖｐｐレベルに設定され、バイアス電圧ＶＢＮは接地電圧Ｖｓｓよりも低い負電圧Ｖｂｂレベルに設定される。したがって、トランジスタＱ６０ａおよびＱ６０ｂは、基板バイアス効果により、そのしきい値電圧の絶対値が高くなり、より強いオフ状態に設定される。インバータ回路ＩＶ６０〜ＩＶ６２の構成要素であるトランジスタＱ６０ｐ〜Ｑ６２ｐおよびＱ６０ｎ〜Ｑ６２ｎは低しきい値（しきい値電圧の絶対値が小さい）トランジスタであり、入力信号ＩＮの電圧レベルに従って、オンまたはオフ状態に設定される。このとき、トランジスタＱ６０ｐ〜Ｑ６２ｐおよびＱ６０ｎ〜Ｑ６２ｎは低しきい値トランジスタであり、可変インピーダンス電源線７７０と可変インピーダンス接地線７７２の間にサブスレッショルド電流が流れる。しかしながら、主電源線１と可変インピーダンス電源線７７０の間のトランジスタＱ６０ａはより強いオフ状態とされており、この主電源線１と可変インピーダンス電源線７７０の間のリーク電流は十分に抑制される。同様に、トランジスタＱ６０ｂも、より強いオフ状態にあり、主接地線４と可変インピーダンス接地線７７２の間のリーク電流は十分に抑制される。したがって、主電源線１から主接地線４へ流れるリーク電流は十分に抑制され、スタンバイサイクル時における消費電流が低減される。
アクティブサイクルが始まると、信号／ＲＡＳがハイレベルからローレベルへ立下がる。それに応答して、制御信号／φがローレベルとなり、信号φがハイレベルとなり、トランジスタＱ６０ａおよびＱ６０ｂがオン状態とされる。このときまた、バイアス電圧ＶＢＰが電源電圧Ｖｃｃレベルに設定され、バイアス電圧ＶＢＮが接地電圧Ｖｓｓレベルに設定される。これにより、トランジスタＱ６０ａおよびＱ６０ｂはそのソースおよび基板領域の電圧が同じ電圧レベルとなり、基板バイアス効果がなくなり、低しきい値状態（しきい値電圧の絶対値が小さい状態）に設定される。これにより、可変インピーダンス電源線７７０は高速で主電源線１から電流を供給され、その電圧ＶＣＬが高速で電源電圧Ｖｃｃレベルに復帰する。同様に、可変インピーダンス接地線７７２上の電圧ＶＳＬは高速でトランジスタＱ６０ｂを介して主接地線４へ放電され、電圧ＶＳＬが高速で接地電圧Ｖｓｓレベルに復帰する。これにより、スタンバイサイクルからアクティブサイクル移行時において、高速で電圧ＶＣＬおよびＶＳＬを電源電圧Ｖｃｃおよび接地電圧Ｖｓｓレベルに復帰させることができ、論理回路（インバータ回路ＩＶ６０〜ＩＶ６２）の動作開始タイミングを早くすることができる。
インバータ回路ＩＶ６０〜ＩＶ６２は、その構成要素であるトランジスタＱ６０ｐ〜Ｑ６２ｐおよびＱ６０ｎ〜Ｑ６２ｎが低しきい値トランジスタであり、アクティブサイクルにおいて与えられた入力信号ＩＮに従って高速で動作し、出力信号ＯＵＴを生成する。
上述のように、トランジスタＱ６０ａおよびＱ６０ｂをスタンバイサイクル時において高抵抗状態（より強いオフ状態）に設定し、アクティブサイクル時に低抵抗状態（低しきい値状態）となるようにそのしきい値電圧を変更することにより、スタンバイサイクル時におけるリーク電流（サブスレッショルド電流）を十分に抑制しかつスタンバイサイクルからアクティブサイクル移行時における可変インピーダンス電源線７７０および可変インピーダンス接地線７７２の電圧レベルの回復を高速で行なうことができ、高速でかつ低消費電流で動作する半導体装置を実現することができる。
図４０は、バイアス電圧ＶＢＰを発生するための構成の一例を示す図である。図４０において、バイアス電圧発生部は、ロウアドレスストローブ信号／ＲＡＳに応答して制御信号／φを発生するクロック信号発生器７８５と、このクロック信号発生器７８５の出力する制御信号／φを反転しかつそのハイレベルを高電圧Ｖｐｐレベルに変換するレベル変換部７８０ａと、レベル変換部７８０ａの出力信号に従って高電圧Ｖｐｐおよび電源電圧Ｖｃｃの一方をバイアス電圧ＶＢＰとして出力する選択部７８０ｂを含む。クロック信号発生器７８５は、図１に示す制御回路１１０に含まれる。高電圧Ｖｐｐは、図４に示すＶｐｐ発生器２５６から発生される。
レベル変換部７８０ａは、制御信号／φを反転するインバータ７８６と、高電圧Ｖｐｐ供給ノードとノードａ１０の間に設けられ、ノードａ１１の電位に応答して導通するｐチャネルＭＯＳトランジスタＱＴ０と、高電圧Ｖｐｐ供給ノードとノードａ１１の間に設けられ、ノードａ１０上の電位に応答して導通するｐチャネルＭＯＳトランジスタＱＴ１と、ノードａ１０と接地電圧Ｖｓｓ供給ノードとの間に設けられ、制御信号／φに応答して導通するｎチャネルＭＯＳトランジスタＱＴ２と、ノードａ１１と接地電圧Ｖｓｓ供給ノードとの間に設けられ、インバータ回路７８６の出力信号に応答して導通するｎチャネルＭＯＳトランジスタＱＴ３を含む。
選択部７８０ｂは、高電圧Ｖｐｐ供給ノードとノードａ１２の間に設けられ、レベル変換部７８０ａのノードａ１０上の信号電位に応答して導通するｐチャネルＭＯＳトランジスタＱＴ４と、電源電圧Ｖｃｃ供給ノードとノードａ１２の間に設けられ、レベル変換部７８０ａのノードａ１０上の電位に応答して導通するｎチャネルＭＯＳトランジスタＱＴ５を含む。ノードａ１２からバイアス電圧ＶＢＰが出力される。次に動作について簡単に説明する。
クロック信号発生器７８５は、ロウアドレスストローブ信号／ＲＡＳに応答して、スタンバイサイクル時にハイレベル、アクティブサイクル時にローレベルとなる制御信号／φを生成する。スタンバイサイクル時においては、トランジスタＱＴ２がオン状態、トランジスタＱＴ３がオフ状態とされる。ノードａ１０がトランジスタＱＴ２を介して接地電圧Ｖｓｓレベルに放電され、トランジスタＱＴ１がオン状態となり、ノードａ１１上の電圧レベルが高電圧Ｖｐｐレベルに充電される。このノードａ１１上の高電圧ＶｐｐによりトランジスタＱＴ０がオフ状態とされる。したがって、ノードａ１０からは接地電圧Ｖｓｓレベルの信号が出力される。この状態において、選択部７８０ｂにおいては、トランジスタＱＴ４がオン状態、トランジスタＱＴ５がオフ状態となり、高電圧Ｖｐｐがバイアス電圧ＶＢＰとして出力される。
アクティブサイクル時においては、信号／φがローレベルであり、トランジスタＱＴ２がオフ状態、トランジスタＱＴ３がオン状態となり、ノードａ１１が接地電圧Ｖｓｓレベルに放電される。これにより、トランジスタＱＴ０がオン状態となり、ノードａ１０は高電圧Ｖｐｐレベルに充電される。選択部７８０ｂにおいては、トランジスタＱＴ４がオフ状態、トランジスタＱＴ５がオン状態となり、ノードａ１２から電源電圧Ｖｃｃレベルのバイアス電圧ＶＢＰが出力される。
なお、信号／φは、図３８に示すトランジスタＱ６０ａのゲートへ与えられる信号と同じ信号のように示される。しかしながら、このバイアス電圧ＶＢＰの切換タイミングとトランジスタＱ６０ａのオン／オフタイミングは異なってもよい。スタンバイサイクル移行時にはバイアス電圧ＶＢＰが高電圧Ｖｐｐレベルに移行した後にトランジスタＱ６０ａがオフ状態とされ、アクティブサイクル移行時にはバイアス電圧ＶＢＰが電源電圧Ｖｃｃレベルに移行した後にトランジスタＱ６０ａがオン状態とされる構成が用いられてもよい。また、スタンバイサイクル時におけるバイアス電圧ＶＢＰの電圧レベルは、ワード線駆動などに用いられる高電圧Ｖｐｐレベルとは異なる電圧レベルに設定されてもよい。スタンバイサイクル時において、トランジスタＱ６０ａのしきい値電圧の絶対値が十分大きくなる電圧レベルであれば、いずれの電圧レベルをも利用することができる。
図４１は、図３８に示すバイアス電圧ＶＢＮを発生するための構成を示す図である。図４１において、バイアス電圧発生部は、ロウアドレスストローブ信号／ＲＡＳに応答して制御信号φを発生するクロック信号発生器７９５と、制御信号φの接地電圧Ｖｓｓレベルのローレベルを負電圧Ｖｂｂレベルのローレベルに変換するレベル変換部７９０ａと、レベル変換部７９０ａの出力信号に従って負電圧Ｖｂｂおよび接地電圧Ｖｓｓの一方を出力ノードａ２２からバイアス電圧ＶＢＮとして出力する選択部７９０ｂを含む。クロック信号発生器７９５は、図１に示す制御回路１１０に含まれる。制御信号φは、スタンバイサイクル時においてローレベル、アクティブサイクル時においてハイレベルとされる。
レベル変換部７９０ａは、制御信号φを反転するインバータ回路７９６と、電源電圧Ｖｃｃ供給ノードとノードａ２０の間に接続されて制御信号φに応答して導通し、ノードａ２０へ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳトランジスタＱＴ１０と、電源電圧Ｖｃｃ供給ノードとノードａ２１の間に接続され、インバータ回路７９６の出力信号に応答して導通し、ノードａ２１へ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳトランジスタＱＴ１１と、ノードａ２０と負電圧Ｖｂｂ供給ノードとの間に接続され、ノードａ２１上の電位に応答して導通し、ノードａ２０を負電圧Ｖｂｂレベルに放電するｎチャネルＭＯＳトランジスタＱＴ１２と、ノードａ２１と負電圧Ｖｂｂ供給ノードとの間に接続され、ノードａ２０上の電位に応答して導通し、ノードａ２１を負電圧Ｖｂｂレベルに放電するｎチャネルＭＯＳトランジスタＱＴ１３を含む。インバータ回路７９６は、電源電圧Ｖｃｃと接地電圧Ｖｓｓレベルの振幅を有する信号を出力する。
選択部７９０ｂは、負電圧Ｖｂｂ供給ノードと出力ノードａ２２の間に接続され、レベル変換部７９０ａのノードａ２１上の電位に応答して導通して負電圧Ｖｂｂをノードａ２２へ伝達するｎチャネルＭＯＳトランジスタＱＴ１４と、接地電圧Ｖｓｓ供給ノードとノードａ２２の間に接続され、レベル変換部７９０ａのノードａ２１上の電位に応答して導通して接地電圧Ｖｓｓをノードａ２２に伝達するｐチャネルＭＯＳトランジスタＱＴ１５を含む。ノードａ２２からバイアス電圧ＶＢＮが出力される。次に動作について説明する。
スタンバイサイクル時、制御信号／φはハイレベルであり、インバータ回路７９６の出力信号がローレベルとなり、トランジスタＱＴ１０がオフ状態、トランジスタＱＴ１１がオン状態となる。ノードａ２１がトランジスタＱＴ１１により電源電圧Ｖｃｃレベルに充電され、トランジスタＱＴ１２がオン状態とされる。これにより、ノードａ２０が負電圧Ｖｂｂレベルに放電され、トランジスタＱＴ１３がオフ状態となる。それにより、ノードａ２１はトランジスタＱＴ１１により電源電圧Ｖｃｃレベルに維持される。このレベル変換部７９０ａからの電源電圧Ｖｃｃレベルの信号により、トランジスタＱＴ１４がオン状態、トランジスタＱＴ１５がオフ状態とされる。これにより、ノードａ２２にはトランジスタＱＴ１４を介して負電圧Ｖｂｂが伝達され、負電圧Ｖｂｂレベルのバイアス電圧ＶＢＮが出力される。
アクティブサイクルにおいては、制御信号／φがローレベルとなり、トランジスタＱＴ１０がオン状態、トランジスタＱＴ１１がオフ状態となる。この状態においては、ノードａ２０がトランジスタＱＴ１０により電源電圧Ｖｃｃレベルに充電され、トランジスタＱＴ１３がオン状態となり、ノードａ２１は負電圧Ｖｂｂレベルに放電される。ノードａ２１の電圧レベルが負電圧Ｖｂｂレベルに低下すると、トランジスタＱＴ１２がオフ状態となる。レベル変換部７９０ａからの負電圧Ｖｂｂレベルの信号により、選択部７９０ｂにおいては、トランジスタＱＴ１４がオフ状態、トランジスタＱＴ１５がオン状態となる。これにより、ノードａ２２へ接地電圧Ｖｓｓが伝達され、接地電圧Ｖｓｓレベルのバイアス電圧ＶＢＮが出力される。
以上のように、この発明の第６の実施例に従えば、主電源線と可変インピーダンス電源線との間のトランジスタおよび主接地線と可変インピーダンス接地線との間のトランジスタを、スタンバイサイクル時において等価的に高抵抗状態（しきい値電圧の絶対値の大きい状態）に設定し、アクティブサイクル時においては、その等価的に低抵抗状態（しきい値電圧の絶対値の小さい状態）に設定したため、スタンバイサイクル時におけるリーク電流を抑制しかつアクティブサイクル移行時において可変インピーダンス電源線および可変インピーダンス接地線の電圧回復を高速で行なうことができ、低消費電流で高速動作する半導体装置を実現することができる。
［実施例７］
図４２は、図３８に示すスイッチング用ｐチャネルＭＯＳトランジスタＱ６０ａの断面構造を概略的に示す図である。図４２において、トランジスタＱ６０ａは、バルク構造を有し、半導体基板（半導体層またはウェル領域）８００表面に形成されるｎ型ウェル領域８０１内に形成される。トランジスタＱ６０ａは、ウェル領域８０１の表面に間をおいて形成されるｐ型高濃度不純物領域８０２および８０３と、不純物領域８０２および８０３の間の領域上にゲート絶縁膜（図示せず）を介して形成されるゲート電極層８０４と、ウェル領域８０１へバイアス電圧ＶＢＰを印加するための高濃度ｎ型不純物領域８０５を含む。不純物領域８０２へは、主電源線１を介して電源電圧Ｖｃｃが与えられる。不純物領域８０３は可変インピーダンス電源線７７０に接続される。ゲート電極８０４へは制御信号／φが印加される。
スイッチング用のｎチャネルＭＯＳトランジスタＱ６０ｂも、同様の構成を備える。ただし不純物領域の導電型およびウェル領域の導電型が反対にされる。図４２に示すように、ウェル領域８０１は、少なくともトランジスタ素子Ｑ６０ａを形成するための不純物領域８０２、８０３、８０５を含む大きさを有する。したがってこの場合、基板８００とウェル８０１の間に大きな接合容量Ｃｗｅｌｌが存在する。したがって、トランジスタＱ６０ａの接合容量が大きくなり、バイアス電圧ＶＢＰによりウェル領域８０１の電圧を高速で変化させることができず、またウェル領域８０１を所定電圧レベルに維持するために大きな消費電流が必要とされるという問題が生じる。ただし、バイアス電圧ＶＢＰを安定に維持することができるという利点は有する。
図４３は、図３８に示すｐチャネルＭＯＳトランジスタＱ６０ａの他の構成を示す図である。図４３に示すように、トランジスタＱ６０ａは、ＳＯＩ構造を備える。すなわち、トランジスタＱ６０ａは、半導体基板８１０上に形成された絶縁層８１１上の絶縁膜８１６ａおよび８１６ｂにより画定される領域内に形成される。
トランジスタＱ６０ａは、絶縁膜８１６ａおよび８１６ｂに隣接して形成される高濃度ｐ型不純物領域８１２および８１４と、これらの不純物領域８１２および８１４の間に形成される低濃度ｎ型不純物領域８１３と、不純物領域８１３上にゲート絶縁膜（図示せず）を介して形成されるゲート電極８１５を含む。この不純物領域８１３は、トランジスタＱ６０ａの導通時にチャネルが形成されるボディ領域として機能する。不純物領域８１３にバイアス電圧ＶＢＰが与えられる。不純物領域８１２は主電源線１に接続され、電源電圧Ｖｃｃを受ける。不純物領域８１４は、可変インピーダンス電源線７７０に接続される。ゲート電極層８１５に制御信号／φが与えられる。
この図４３に示すトランジスタＱ６０ａの構成の場合、不純物領域８１３下には絶縁層８１１が形成されており、この半導体基板８１０と不純物領域８１３とは分離されている。したがって、ウェル構造を用いる場合に生じる大きな接合容量Ｃｗｅｌｌ（図４２参照）は存在せず、この不純物領域８１３の容量は小さい。さらに、この不純物領域８１３は、トランジスタＱ６０ａのチャネル領域に対応して形成されるだけであり、図４２に示すウェル領域８０１に比べてその大きさは十分小さい。したがって、不純物領域８１３へバイアス電圧ＶＢＰを印加する場合、高速でこの不純物領域８１３の電圧レベルを変化させることができるとともに、この小さな容量により低消費電流で不純物領域８１３の電圧レベルを変化させることができる。すなわちＳＯＩ構造のトランジスタをスイッチング用ｐチャネルＭＯＳトランジスタＱ６０ａに適用することにより、高速で可変インピーダンス電源線の電圧レベルを変化させることができるとともに、低消費電流でかつ高速にトランジスタ素子の基板バイアス電圧を変化させることが可能となる。
なお、図３８に示すｎチャネルＭＯＳトランジスタＱ６０ｂも、この図４３に示す構成と同様、ＳＯＩ構造を備える。この場合、単に図４３に示す導電型を逆転するだけで、トランジスタＱ６０ｂの断面構造が得られる。
以上のように、この発明の第７の実施例に従えば、主電源線と可変インピーダンス電源線を接続するトランジスタおよび可変インピーダンス接地線と主接地線とを接続するトランジスタとして、ＳＯＩ構造のトランジスタを用いたため、高速で可変インピーダンス電源線および可変インピーダンス接地線の電圧レベルを変化させることができるとともに、低消費電流かつ高速にこれらのトランジスタのバイアス電圧を変化させることができ、バイアス電圧発生部に対する負荷が軽減される。
［実施例８］
図４４は、この発明の第８の実施例での半導体装置の要部の構成を示す図である。図４４に示す構成においては、主電源線１と可変インピーダンス電源線８２０の間に、制御信号／φに応答して導通し、導通時主電源線１と可変インピーダンス電源線８２０を電気的に接続するｐチャネルＭＯＳトランジスタＱ６０ａと、スタンバイサイクル時における可変インピーダンス電源線８２０上の電圧レベルを調整する電圧調整器８２４が設けられる。この電圧調整器８２４は、高抵抗の抵抗体で構成されてもよく、また先に図３４において説明した差動増幅器およびこの差動増幅器の出力信号により駆動されるトランジスタで構成されてもよい。他の構成が利用されてもよい。
主接地線４と可変インピーダンス接地線８２２の間に、制御信号φに応答して導通し、導通時この可変インピーダンス接地線８２２と主接地線４とを電気的に接続するｎチャネルＭＯＳトランジスタＱ６０ｂと、スタンバイサイクル時における可変インピーダンス接地線８２２の電圧レベルを調整する電圧調整器８２６が設けられる。電圧調整器８２６は、電圧調整器８２４と同様の構成を備える。
トランジスタＱ６０ａおよびＱ６０ｂの基板領域（ボディ領域）にはバイアス電圧ＶＢＰおよびＶＢＮがそれぞれ与えられる。このトランジスタＱ６０ａおよびＱ６０ｂは、先の第５ないし第７の実施例におけるものと同様の構成を備え、同様の機能を実現する。
図４４においては、論理回路の一例として、３段のＣＭＯＳインバータ回路ＩＶ７０、ＩＶ７１、およびＩＶ７２が示される。入力信号ＩＮは、スタンバイサイクル時において、その論理レベルがハイレベルに設定される。この入力信号ＩＮのスタンバイサイクルの論理レベルに応じて、インバータ回路ＩＶ７０〜ＩＶ７２の構成要素であるＭＯＳトランジスタの接続される電源線／接地線が交互に変更される。インバータ回路ＩＶ７０においては、ｐチャネルＭＯＳトランジスタＱ７０ｐの一方導通ノード（ソース）は可変インピーダンス電源線８２０に接続され、ｎチャネルＭＯＳトランジスタＱ７０ｎの一方導通ノード（ソース）は主接地線４に接続される。インバータ回路ＩＶ７１においては、ｐチャネルＭＯＳトランジスタＱ７１ｐの一方導通ノードは主電源線１に接続され、ｎチャネルＭＯＳトランジスタＱ７１ｎの一方導通ノードは可変インピーダンス接地線８２２に接続される。インバータ回路ＩＶ７２においては、ｐチャネルＭＯＳトランジスタＱ７２ｐの一方導通ノードが可変インピーダンス電源線８２０に接続され、ｎチャネルＭＯＳトランジスタＱ７２ｎの一方導通ノードは主接地線４に接続される。
このような入力信号のスタンバイサイクルの論理レベルに合わせて、構成要素であるＭＯＳトランジスタの接続される電源線／接地線への接続が交互に入替わる構成においても、トランジスタＱ６０ａおよびＱ６０ｂを、スタンバイサイクルにおいて高しきい値状態（しきい値電圧の絶対値の大きい状態）に設定し、アクティブサイクルにおいて低しきい値状態（しきい値電圧の小さな状態）に設定することにより、サブスレッショルド電流を十分に抑制することができるとともに、スタンバイサイクルからアクティブサイクル移行時における可変インピーダンス電源線８２０および可変インピーダンス接地線８２２の電位回復を高速で行なうことができる。スタンバイサイクルにおいて入力信号ＩＮがローレベルとされるときには、インバータ回路ＩＶ７１が初段回路として用いられる。
以上のように、この第８の実施例に従えば、スタンバイサイクルにおける入力信号の論理レベルが予測可能な場合に、この入力信号のスタンバイサイクルの論理レベルに応じて電源線／接地線と可変インピーダンス電源線／可変インピーダンス接地線との接続を切換える半導体装置においても、主電源線／主接地線と可変インピーダンス電源線／可変インピーダンス接地線の間に設けられるトランジスタを、スタンバイサイクル時に高しきい値状態、アクティブサイクル時に低しきい値状態に設定したため、低消費電流で高速に動作する半導体装置を実現することができる。
［実施例９］
図４５は、この発明の第９の実施例である半導体装置の要部の構成を示す図である。この図４５に示す半導体装置は、図３４に示す半導体装置と図４４に示す半導体装置を組合せることにより実現される。論理回路として、３段のＣＭＯＳインバータ回路ＩＶ８０、ＩＶ８１、およびＩＶ８２が例示的に示される。これらのインバータ回路ＩＶ８０〜ＩＶ８２において、ｐチャネルＭＯＳトランジスタＱ８０ｐ、Ｑ８１ｐ、およびＱ８２ｐの基板領域（ボディ領域）は主電源線１に接続され、またｎチャネルＭＯＳトランジスタＱ８０ｎ、Ｑ８１ｎ、およびＱ８２ｎは、その基板領域（ボディ領域）が主接地線４に接続される。これらのトランジスタＱ８０ｐ〜Ｑ８２ｐ、Ｑ８０ｎ〜Ｑ８２ｎはＳＯＩ構造のトランジスタにより構成される。他の構成は、図４４に示す構成と同じであり、対応する部分には同一の参照番号を付す。構成要素にすべてＳＯＩ構造のトランジスタを用いることにより、低消費電流で高速動作する半導体装置を実現することができる。
なお、図４５に示す構成において、入力信号ＩＮのスタンバイサイクルにおける論理レベルが予測不能の場合には、インバータ回路ＩＶ８０〜ＩＶ８２において、ｐチャネルＭＯＳトランジスタＱ８０ｐ〜Ｑ８２ｐの一方導通ノード（ソース）は可変インピーダンス電源線８２０に接続され、ｎチャネルＭＯＳトランジスタＱ８０ｎ〜Ｑ８２ｎの一方導通ノード（ソース）は可変インピーダンス接地線８２２に接続される。この場合においても、同様の効果を実現することができる。
以上のように、この第９の実施例に従えば、構成要素にすべてＳＯＩ構造のトランジスタを用いたため、第５ないし第８の実施例の実現する効果に加えて、さらに低消費電力を実現することができる。さらに、この場合、可変インピーダンス電源線８２０および可変インピーダンス接地線８２２の寄生容量が低減され、これらのより高速な電圧回復を実現することができる。
［実施例１０］
図４６は、この発明の第１０の実施例である半導体記憶装置の要部の構成を示す図である。主電源線１と可変インピーダンス電源線８５０との間に動作サイクル規定信号／φに応答して導通するｐチャネルＭＯＳトランジスタＱ９０ａが配置され、主接地線４と可変インピーダンス接地線８５２の間に動作サイクル規定信号φに応答して導通するｎチャネルＭＯＳトランジスタＱ９０ｂが配置される。動作サイクル規定信号φは図３０に示す内部ロウアドレスストローブ信号ＲＡＳに対応し、メモリセル選択動作（通常動作時またはリフレッシュ動作時）が行なわれるときハイレベルの活性状態とされる。動作サイクル規定信号／φは動作サイクル規定信号φと相補な信号である。
内部回路として、２段のインバータＩＶ９０およびＩＶ９１が一例として示される。インバータＩＶ９０は、スタンバイサイクル時においてローレベル（Ｌ）の信号を受け、このインバータＩＶ９０の出力信号を受けるインバータＩＶ９１は、スタンバイサイクル時ハイレベル（Ｈ）の信号を受ける。インバータＩＶ９０およびＩＶ９１の内部構成は後に説明するが、しきい値電圧の絶対値の小さな低しきい値ＭＯＳトランジスタで構成される。インバータＩＶ９０は主電源線１上の電源電圧Ｖｃｃおよび可変インピーダンス接地線８５２上の電圧ＶＳＬを両動作電源電圧として動作する。インバータＩＶ９１は、可変インピーダンス電源線８５０上の電圧ＶＣＬおよび主接地線４上の接地電圧Ｖｓｓを両動作電源電圧として動作する。スタンバイサイクル時においてオフ状態とされるＭＯＳトランジスタのソースが可変インピーダンス電源線８５０または可変インピーダンス接地線８５２に接続される。
主電源線１および可変インピーダンス電源線８５０に対し、さらに、電源電圧Ｖｃｃに近いレベルを有する基準電圧Ｖｒｅｆ１を発生するＶｒｅｆ１発生回路８６０と、可変インピーダンス電源線８５０上の電圧ＶＣＬとＶｒｅｆ１発生回路８６０の出力する基準電圧Ｖｒｅｆ１を比較する比較回路８５４と、主電源線１と可変インピーダンス電源線８５０の間に接続されるｐチャネルＭＯＳトランジスタＱ９５ａと、通常動作モード時においては比較回路８５４の出力信号をＭＯＳトランジスタＱ９５ａのゲート（制御電極ノード）へ伝達し、データ保持モード（スリープモード）においては、ＭＯＳトランジスタＱ９５ａのゲートを主電源線１に接続するスイッチ回路ＳＷａが設けられる。比較回路８５４は、たとえば差動増幅回路で構成され、その正入力に可変インピーダンス電源線８５０上の電圧ＶＣＬを受け、その負入力に基準電圧Ｖｒｅｆ１を受け、これらの電圧ＶＣＬおよびＶｒｅｆ１を差動的に増幅する。比較回路８５４の出力信号は、電圧ＶＣＬが基準電圧Ｖｒｅｆ１よりも高いときにハイレベルとなり、電圧ＶＣＬが基準電圧Ｖｒｅｆ１よりも低い場合にはローレベルとなる。この比較回路８５４の出力する信号の電圧レベルは電圧ＶＣＬと基準電圧Ｖｒｅｆ１の差に比例する。
主接地線４と可変インピーダンス接地線８５２とに対し、接地電圧Ｖｓｓに近い基準電圧Ｖｒｅｆ２を出力するＶｒｅｆ２発生回路８６２と、可変インピーダンス接地線８５２上の電圧ＶＳＬとＶｒｅｆ２発生回路８６２の出力する基準電圧Ｖｒｅｆ２を比較する比較回路８５６と、可変インピーダンス接地線８５２と主接地線４の間に接続されるｎチャネルＭＯＳトランジスタＱ９５ｂと、通常動作モード時には比較回路８５６の出力信号をＭＯＳトランジスタＱ９５ｂのゲートへ伝達し、スリープモード時においては、このＭＯＳトランジスタＱ９５ｂのゲートを主接地線４に接続するスイッチ回路ＳＷｂが設けられる。比較回路８５６は、差動増幅回路で構成され、その正入力に可変インピーダンス接地線８５２上の電圧ＶＳＬを受け、その負入力に基準電圧Ｖｒｅｆ２を受ける。比較回路８５６は、電圧ＶＳＬと基準電圧Ｖｒｅｆ２の差に比例する信号を出力する。
なお、通常動作サイクルは、図３０に示すように、スタンバイサイクルとアクティブサイクルとを含み、スリープモード（データ保持モード）は内部でリフレッシュのみが行なわれるＣＢＲリフレッシュモードおよびセルフリフレッシュモードを含む。次に、この図４６に示す回路の動作をその動作波形図である図４７を参照して説明する。
外部アクセスが可能な通常動作モード（ノーマルモード）は、外部アクセスを待つスタンバイサイクルと、実際に外部アクセスが行なわれて内部動作が実行されるアクティブサイクルを含む（図３０参照）。スタンバイサイクルにおいては、データ保持動作を指定するデータ保持モード指定信号／Ｓｌｅｅｐが非活性状態のハイレベルになり、また動作サイクル規定信号／φも非活性状態のハイレベルにある。この状態においては、スイッチ回路ＳＷａは、比較回路８５４の出力信号をＭＯＳトランジスタＱ９５ａのゲートへ伝達し、スイッチ回路ＳＷｂは、比較回路８５６の出力信号をＭＯＳトランジスタＱ９５ｂのゲートへ伝達する。ＭＯＳトランジスタＱ９０ａおよびＱ９０ｂはともにオフ状態にある。したがって、比較回路８５４の出力信号に従ってＭＯＳトランジスタＱ９５ａの抵抗値が調整され、先に、図３４を参照して説明した動作と同様、可変インピーダンス電源線８５０上の電圧ＶＣＬは、基準電圧Ｖｒｅｆ１の電圧レベルに維持される。一方、可変インピーダンス接地線８５２上の電圧ＶＳＬは、比較回路８５６およびＭＯＳトランジスタＱ９５ｂにより、基準電圧Ｖｒｅｆ２の電圧レベルに維持される。
インバータＩＶ９０はローレベルの信号を受けており、その構成要素であるｎチャネルＭＯＳトランジスタがオフ状態とされ、かつそのゲート−ソース間が逆バイアス状態とされ、サブスレッショルド電流が抑制される。インバータＩＶ９１においては、その構成要素であるｐチャネルＭＯＳトランジスタのゲート−ソース間が逆バイアス状態とされ、より深いオフ状態とされ、同様サブスレッショルド電流が抑制される。
アクティブサイクルに入ると、動作サイクル規定信号／φが活性状態のローレベルとされ、ＭＯＳトランジスタＱ９０ａおよびＱ９０ｂがともにオン状態とされ、可変インピーダンス電源線８５０が主電源線１に電気的に接続されかつ可変インピーダンス接地線８５２が主接地線４に電気的に接続される。この状態においては、電圧ＶＣＬは主電源線１上の電源電圧Ｖｃｃレベルとなり、電圧ＶＳＬは主接地線４上の電圧Ｖｓｓレベルとなる。比較回路８５４の出力信号はハイレベルとなり、ＭＯＳトランジスタＱ９５ａがオフ状態、比較回路８５６の出力信号がローレベルとなり、ＭＯＳトランジスタＱ９５ｂがオフ状態とされる。ＭＯＳトランジスタＱ９０ａおよびＱ９０ｂは、たとえばそのゲート幅Ｗが十分大きくされ、そのオン抵抗が十分小さくされ、大きな電流駆動力を有するように設定される。したがってスタンバイサイクルからアクティブサイクル移行時において、可変インピーダンス電源線８５０上の電圧ＶＣＬおよび可変インピーダンス接地線８５２上の電圧ＶＳＬは高速で電源電圧Ｖｃｃおよび接地電圧Ｖｓｓへ復帰する。これにより、内部回路であるインバータＩＶ９０およびＩＶ９１は、その入力信号の変化に追随して高速で動作し、特に、インバータＩＶ９０およびＩＶ９１が低しきい値トランジスタを構成要素としており、高速動作が実現される。
データ保持モード（スリープモード）においては、スイッチ回路ＳＷａは、主電源線１とＭＯＳトランジスタＱ９５ａのゲートとを結合し、接地回路ＳＷｂは、主接地線４とＭＯＳトランジスタＱ９５ｂのゲートとを結合する。これにより、ＭＯＳトランジスタＱ９５ａおよびＱ９５ｂは、そのゲートとソース電位が等しくなり、オフ状態とされる。インバータＩＶ９０およびＩＶ９１の入力信号はスタンバイサイクルのそれと同じ電圧レベルに設定される。この状態においては、可変インピーダンス電源線８５０上の電圧ＶＣＬは、ＭＯＳトランジスタＱ９０ａおよびＱ９５ａを流れるリーク電流とインバータＩＶ９０およびＩＶ９１を流れるリーク電流が釣り合う電圧レベルに保持される。このとき、ＭＯＳトランジスタＱ９５ａのたとえばゲート幅ＷをＭＯＳトランジスタＱ９０ａのそれよりも十分小さくしておけば、このＭＯＳトランジスタＱ９５ａを流れるリーク電流をほぼ無視することができ、この場合には、電圧ＶＣＬは、ＭＯＳトランジスタＱ９０ａを流れるリーク電流とインバータＩＶ９０およびＩＶ９１を流れるリーク電流とが釣り合う電圧レベルに維持される。
可変インピーダンス接地線８５２上の電圧ＶＳＬも、同様、ＭＯＳトランジスタＱ９０ｂおよびＱ９５ｂを流れるリーク電流とインバータＩＶ９０およびＩＶ９１を流れるリーク電流とが釣り合う電圧レベルにまで上昇する。このときまた、ＭＯＳトランジスタＱ９０ｂのゲート幅よりも、ＭＯＳトランジスタＱ９５ｂのゲート幅を十分小さくしておけば、このＭＯＳトランジスタＱ９５ｂを流れるリーク電流をほぼ無視することができる。なお、図４７においては、データ保持モード時においては、動作サイクル規定信号／φは非活性状態のハイレベルを維持するように示される。しかしながらこのデータ保持モードにおいては、図３０に示すように、所定の時間間隔でリフレッシュ動作が実行される。データ保持モードにおいてリフレッシュ動作が実行される場合、動作サイクル規定信号／φが活性状態のローレベルとされ、可変インピーダンス電源線８５０上の電圧ＶＣＬおよび可変インピーダンス接地線８５２上の電圧ＶＳＬはそれぞれ電源電圧Ｖｃｃおよび接地電圧Ｖｓｓレベルに回復する。リフレッシュ動作が行なわれる場合、外部からのアクセスは行なわれないため、その可変インピーダンス電源線８５０上の電圧ＶＣＬおよび可変インピーダンス接地線８５２上の電圧ＶＳＬの回復に時間を有しても、何らアクセス時間には関係がないため、特に問題は生じない。単にリフレッシュ開始タイミングを遅らせて、電圧ＶＣＬおよびＶＳＬがそれぞれ電源電圧Ｖｃｃおよび接地電圧Ｖｓｓに回復した後にリフレッシュを行なうことにより、確実にメモリセルデータのリフレッシュを実行することができる。
データ保持モードから通常動作モード（ノーマルモード）への移行時においては、可変インピーダンス電源線８５０上の電圧ＶＣＬおよび可変インピーダンス接地線８５２上の電圧ＶＳＬをそれぞれ基準電圧Ｖｒｅｆ１およびＶｒｅｆ２へ回復させるためにリセットサイクルが実行される。このリセットサイクルは、スタンバイサイクルおよびアクティブサイクルが所定回繰返し実行される。図４７においては、スタンバイサイクル、アクティブサイクルおよびスタンバイサイクルが行なわれるシーケンスが一例として示される。
データ保持モードが完了すると、リセットサイクルのスタンバイサイクルにおいては、スイッチ回路ＳＷａは比較回路８５４の出力信号をＭＯＳトランジスタＱ９５ａのゲートへ伝達し、スイッチ回路ＳＷｂは比較回路８５６の出力信号をＭＯＳトランジスタＱ９５ｂのゲートへ伝達する。これにより、比較回路８５４およびＭＯＳトランジスタＱ９５ａのフィードバック経路による制御動作により、電圧ＶＣＬが基準電圧Ｖｒｅｆ１の電圧レベルに上昇し、一方、可変インピーダンス接地線８５２上の電圧ＶＳＬが比較回路８５６およびＭＯＳトランジスタＱ９５ｂの調整動作により、基準電圧Ｖｒｅｆ２の電圧レベルに回復する。
リセットサイクルにおいて、スタンバイサイクル実行後アクセスサイクルを実行する。これにより、ＭＯＳトランジスタＱ９０ａおよびＱ９０ｂがオン状態とされ、電圧ＶＣＬおよびＶＳＬがそれぞれ電源電圧Ｖｃｃおよび接地電圧Ｖｓｓレベルへ変化する。このアクティブサイクル完了後、次のノーマルモードに備えるために、スタンバイサイクルが実行される。このスタンバイサイクルにおいて、電圧ＶＣＬおよびＶＳＬはそれぞれ基準電圧Ｖｒｅｆ１およびＶｒｅｆ２へ移行する。リセットサイクルにおいてアクティブサイクルを実行するのは、データ保持モードにおいて変化した電圧ＶＣＬおよびＶＳＬを高速で所定の基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の電圧レベルへ回復させるためである。すなわち、その電流駆動力が小さくされたＭＯＳトランジスタＱ９５ａおよびＱ９５ｂによる電圧回復動作を、ＭＯＳトランジスタＱ９０ａおよびＱ９０ｂをオン状態とすることにより加速させ、リセットサイクルに要する時間を短縮する。通常動作モード（ノーマルモード）においては、再び外部からの制御信号に従ってアクティブサイクルが実行され、メモリセルに対するアクセス動作が実行される。このアクティブサイクルが完了すると、スタンバイサイクルが実行される。
上述のように、データ保持モード（スリープモード）時において、ＭＯＳトランジスタＱ９５ａおよびＱ９５ｂをスタンバイサイクル時よりもより深いオフ状態とすることにより、データ保持モードにおけるこのトランジスタＱ９５ａおよびＱ９５ｂを流れるリーク電流（サブスレッショルド電流）をスタンバイサイクル時のそれよりも十分小さくすることができ、より低消費電流を実現することができる。特に、電池駆動型パーソナルコンピュータなどにおいて、電池を電源としてデータ保持モードを実行する場合、このデータ保持モードにおける消費電流を低減することにより電池寿命を長くすることができる。
なお、図４６においては明確に示していないが、比較回路８５４および８５６は、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを両動作電源電圧として動作する。
図４８は、図４６に示すスイッチ回路ＳＷａおよびＳＷｂの構成の一例を示す図である。図４８において、スイッチ回路ＳＷａは、主電源線１とＭＯＳトランジスタＱ９５ａのゲートノードｎｄａの間に接続され、データ保持モード指定信号（スリープモード指定信号）／Ｓｌｅｅｐの活性化時導通するＣＭＯＳトランスミッションゲート８７１と、比較回路８５４の出力部とＭＯＳトランジスタＱ９５ａのゲートノードｎｄａの間に接続され、データ保持モード指定信号Ｓｌｅｅｐの非活性化時導通するＣＭＯＳトランスミッションゲート８７２を含む。
データ保持モード指定信号／Ｓｌｅｅｐはスリープモード時（データ保持モード時）活性状態のローレベルとされ、一方、信号Ｓｌｅｅｐはデータ保持モード（スリープモード）時に活性状態のハイレベルとされる。通常動作モード時においては、信号Ｓｌｅｅｐはローレベルであり、信号／Ｓｌｅｅｐはハイレベルとなる。したがって、データ保持モード時においては、ＣＭＯＳトランスミッションゲート８７１が導通状態、ＣＭＯＳトランスミッションゲート８７２が非導通状態（遮断状態）とされ、ＭＯＳトランジスタＱ９５ａのゲートノードｎｄａが主電源線１上の電圧Ｖｃｃを受ける。通常動作モード時においては、信号Ｓｌｅｅｐがローレベル、信号／Ｓｌｅｅｐがハイレベルとされ、ＣＭＯＳトランスミッションゲート８７２が導通状態、ＣＭＯＳトランスミッションゲート８７１が非導通状態とされる。この場合には、比較回路８５４からの出力信号がＭＯＳトランジスタＱ９５ａのゲートノードｎｄａへ伝達される。
スイッチ回路ＳＷｂは、ＭＯＳトランジスタＱ９５ｂのゲートノードｎｄｂと主接地線４との間に接続され、データ保持モード指定信号／Ｓｌｅｅｐの活性化時導通するＣＭＯＳトランスミッションゲート８７３と、比較回路８５６の出力部とＭＯＳトランジスタＱ９５ｂのゲートノードｎｄａの間に接続され、信号Ｓｌｅｅｐおよび／Ｓｌｅｅｐの非活性化時導通するＣＭＯＳトランスミッションゲート８７４を含む。ＣＭＯＳトランスミッションゲート８７３の動作は、ＣＭＯＳトランスミッションゲート８７１の動作と同じであり、ＣＭＯＳトランスミッションゲート８７４の動作はＣＭＯＳトランスミッションゲート８７２の動作と同様である。したがって、データ保持モードにおいては、ＣＭＯＳトランスミッションゲート８７３を介して、ＭＯＳトランジスタＱ９５ｂのゲートノードｎｄｂは主接地線４に結合される。通常動作モード時においては、ＭＯＳトランジスタＱ９５ｂのゲートノードｎｄｂは比較回路８５６の出力部に結合される。データ保持モード指定信号Ｓｌｅｅｐおよび／Ｓｌｅｅｐはスリープモード検出回路８７０から発生される。このスリープモード検出回路８７０は、図２９に示す保持モード検出回路６５４に対応し、外部から与えられる制御信号ｅｘｔ．ＲＡＳおよびｅｘｔ．ＣＡＳに従ってデータ保持モードが指定されたか否かを検出し、データ保持モードが指定されたときに信号Ｓｌｅｅｐおよび／Ｓｌｅｅｐを活性状態とする。
上述のように、スイッチ回路ＳＷａおよびＳＷｂをＣＭＯＳトランスミッションゲートで構成することにより、スリープモード検出回路８７０からの信号Ｓｌｅｅｐおよび／Ｓｌｅｅｐが電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの振幅を有している場合においても、信号伝送損失を伴うことなく、スイッチ回路ＳＷａおよびＳＷｂは与えられた信号を伝達することができる。
なおこの図４８に示すスリープモード検出回路８７０は、ＣＢＲ条件を検出する代わりに、他の条件、たとえばＷＣＢＲ（ライトイネーブル信号／ＷＥおよびコラムアドレスストローブ信号／ＣＡＳがロウアドレスストローブ信号／ＲＡＳの立下がりよりも先にローレベルとされた状態）に加えて特定のアドレス信号入力端子に与えられるアドレス信号に従ってスリープモードが指定されたことを検出する構成が利用されてもよい。
このスリープモード検出回路８７０は、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを両動作電源電圧として動作する。半導体記憶装置においては、たとえば図４に示すように負電圧Ｖｂｂ発生器および高電圧Ｖｐｐ発生器が設けられている。このスリープモード検出回路８７０がこのような高電圧Ｖｐｐおよび負電圧Ｖｂｂを発生する構成を備える場合、ＣＭＯＳトランスミッションゲートに代えて１つのＭＯＳトランジスタで構成されるトランスファーが用いられてもよい。
また、ＭＯＳトランジスタＱ９５ａのゲートノードｎｄａへは、データ保持モード時においては、高電圧Ｖｐｐが印加され、ＭＯＳトランジスタＱ９５ｂのゲートノードｎｄｂへは、データ保持モード時には負電圧Ｖｂｂが印加される構成が利用されてもよい。ＭＯＳトランジスタＱ９５ａおよびＱ９５ｂをデータ保持モード時により強いオフ状態とすることができ、サブスレッショルド電流をより低減することができる。
以上のように、この発明の第１０の実施例に従えば、スタンバイサイクル時に比較回路の出力信号に従ってサブ電源線（可変インピーダンス電源線または可変インピーダンス接地線）上の電圧を基準電圧（Ｖｒｅｆ１またはＶｒｅｆ２）に設定するＭＯＳトランジスタを高抵抗状態のオフ状態とし、非導通状態となるように構成したため、データ保持モード時におけるこのＭＯＳトランジスタのリーク電流をスタンバイサイクル時のそれよりも低減することができ、データ保持モード時における消費電流を低減することができる。
［実施例１１］
図４９は、この発明の第１１の実施例である半導体記憶装置の要部の構成を示す図である。図４９に示す構成においては、主電源線１と可変インピーダンス電源線８５２の間に直列にｐチャネルＭＯＳトランジスタＱ９７ａおよびＱ９５ａが接続される。ＭＯＳトランジスタＱ９５ａのゲートへは、比較回路８５４の出力信号が与えられる。ＭＯＳトランジスタＱ９７ａのゲートへはデータ保持モード指定信号Ｓｌｅｅｐが与えられる。主接地線４と可変インピーダンス接地線８５４の間には、ｎチャネルＭＯＳトランジスタＱ９５ｂおよびＱ９７ｂが直列に接続される。ＭＯＳトランジスタＱ９５ｂのゲートへは比較回路８５６の出力信号が与えられる。ＭＯＳトランジスタＱ９７ｂのゲートへは、データ保持モード指定信号／Ｓｌｅｅｐが与えられる。
図４９に示す構成においては、スイッチ回路ＳＷａおよびＳＷｂの代わりに、ＭＯＳトランジスタＱ９７ａおよびＱ９７ｂが設けられる。他の構成は図４６に示す構成と同様であり、対応する部分には同一の参照番号を付す。
この図４９に示す構成において、通常動作モード時においては、信号Ｓｌｅｅｐが接地電圧Ｖｓｓレベルとされ、信号／Ｓｌｅｅｐが電源電圧Ｖｃｃレベルのハイレベルとされる。したがって、ＭＯＳトランジスタＱ９７ａおよびＱ９７ｂは低抵抗の導通状態とされ、ＭＯＳトランジスタＱ９５ａはその一方導通端子（ソース）が主電源線１に結合され、ＭＯＳトランジスタＱ９５ｂの一方導通端子（ソース）が主接地線４に結合される。したがってこの通常動作モード時においては、図４６に示す構成と同様の動作が実現される。
データ保持モード時においては、信号Ｓｌｅｅｐが電源電圧Ｖｃｃレベルのハイレベルとされ、信号／Ｓｌｅｅｐが接地電圧Ｖｓｓレベルのローレベルとされる。したがって、この状態においては、ＭＯＳトランジスタＱ９７ａおよびＱ９７ｂが高抵抗状態の非導通状態とされ、ＭＯＳトランジスタＱ９５ａおよびＱ９５ｂは主電源線１および主接地線４からそれぞれ分離される。このデータ保持モードにおいて、主電源線１と可変インピーダンス電源線８５２の間にＭＯＳトランジスタＱ９７ａおよびＱ９５ａが直列に接続され、したがってこれらの合成抵抗が図４６に示す構成よりも大きくなり、より主電源線１から可変インピーダンス電源線８５２へのリーク電流を抑制することができる。同様、主接地線４と可変インピーダンス接地線８５４の間にＭＯＳトランジスタＱ９５ｂおよびＱ９７ｂが直列に接続されるため、これらの合成抵抗が図４６に示す構成よりも大きくされ、よりリーク電流が低減される。
この図４９に示す構成において、信号Ｓｌｅｅｐおよび／Ｓｌｅｅｐは電源電圧Ｖｃｃと接地電圧Ｖｓｓレベルの振幅を有するように説明している。しかしながら、この信号Ｓｌｅｅｐが高電圧Ｖｐｐと接地電圧Ｖｓｓレベルの振幅を有し、信号／Ｓｌｅｅｐが電源電圧Ｖｃｃと負電圧Ｖｂｂの振幅を有するように構成されてもよい。このような高電圧Ｖｐｐおよび負電圧Ｖｂｂに設定される構成は、図４０および図４１に示すレベル変換回路７８０ａおよび７９０ａを用いて実現することができる。このようにデータ保持モード時において信号Ｓｌｅｅｐを高電圧Ｖｐｐに設定することにより、ＭＯＳトランジスタＱ９７ａがより強いオフ状態（高抵抗状態）に設定され確実に主電源線１と可変インピーダンス電源線８５２と電気的に分離することができる。同様、信号／Ｓｌｅｅｐをデータ保持モード時に負電圧Ｖｂｂに設定することにより、ＭＯＳトランジスタＱ９７ｂをより強いオフ状態（高抵抗状態）に設定して非導通状態とすることができ、主接地線４と可変インピーダンス接地線８５４の間の電流経路を確実に遮断状態とすることができる。
以上のように、この発明の第１１の実施例の構成に従えば、メイン電源線である主電源線１または主接地線４とサブ電源線である可変インピーダンス電源線または可変インピーダンス接地線との間に直列に２つのＭＯＳトランジスタを設け、一方のＭＯＳトランジスタを比較回路の出力信号に従ってその抵抗値（または電流駆動力）を調整し、他方のＭＯＳトランジスタをデータ保持モード指定信号Ｓｌｅｅｐおよび／Ｓｌｅｅｐによりオン状態またはオフ状態に設定するように構成したため、データ保持モード時において、これらのＭＯＳトランジスタが直列に接続され、その抵抗値が増大し、よりリーク電流（サブスレッショルド電流）を低減することができる。またこの構成において、信号Ｓｌｅｅｐおよび／Ｓｌｅｅｐをメイン電源線上の電圧（ＶｃｃまたはＶｓｓ）の絶対値よりも高い電圧（ＶｐｐまたはＶｂｂ）に設定することにより、他方のＭＯＳトランジスタをより強いオフ状態（より高い抵抗状態）とすることができ、確実にメイン電源線とサブ電源線の間の電流経路を遮断状態に設定することができ、よりリーク電流を低減することができる。
［実施例１２］
図５０は、この発明の第１２の実施例である半導体記憶装置の要部の構成を示す図である。図５０に示す構成においては、スタンバイサイクル時において可変インピーダンス電源線８５２上の電圧ＶＣＬの電圧レベルを決定する基準電圧Ｖｒｅｆ１を発生するＶｒｅｆ１発生回路８８０と、この基準電圧Ｖｒｅｆ１と可変インピーダンス電圧線８５２上の電圧ＶＣＬと比較する比較回路８８４は、データ保持モード（スリープモード）時において非活性状態とされ、基準電圧Ｖｒｅｆ１の発生動作および比較動作が禁止される。
同様に、可変インピーダンス接地線８５４のスタンバイサイクル時の電圧ＶＳＬの電圧レベルを決定する基準電圧Ｖｒｅｆ２を発生するＶｒｅｆ２発生回路８８２と、この基準電圧Ｖｒｅｆ２と電圧ＶＳＬを比較する比較回路８８６は、データ保持モード（スリープモード）時において非活性状態とされ、それぞれの動作が禁止される。他の構成は、図４６に示す構成と同じであり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
通常動作モード時における動作は、先に図４６および図４７を参照して説明した動作と同じである。すなわち、通常動作モード時においては、データ保持モード指定信号／Ｓｌｅｅｐは非活性状態とされ、Ｖｒｅｆ１発生回路８８０、Ｖｒｅｆ２発生回路８８２、比較回路８８４および８８６が活性状態とされる。スイッチ回路ＳＷａおよびＳＷｂは、それぞれ対応の比較回路８８４および８８６の出力信号を対応のＭＯＳトランジスタＱ９５ａおよびＱ９５ｂのゲートへ伝達する。したがって、通常動作モード時のスタンバイサイクルにおいては、可変インピーダンス電源線８５２上の電圧ＶＣＬおよび可変インピーダンス接地線８５４上の電圧ＶＳＬはそれぞれ基準電圧Ｖｒｅｆ１およびＶｒｅｆ２に保持される。アクティブサイクルにおいては、ＭＯＳトランジスタＱ９０ａおよびＱ９０ｂがオン状態とされ、電圧ＶＣＬおよびＶＳＬは電源電圧Ｖｃｃおよび接地電圧Ｖｓｓレベルとなる。
データ保持モード（スリープモード）においては、スイッチ回路ＳＷａはＭＯＳトランジスタＱ９５ａのゲートを主電源線１に結合し、スイッチ回路ＳＷｂはＭＯＳトランジスタＱ９５ｂのゲートを主接地線４に結合する。この状態においては、先に図４６を参照して説明した第１０の実施例の構成と同様、ＭＯＳトランジスタＱ９５ａおよびＱ９５ｂがオフ状態とされ、この電流経路が遮断され、消費電流が低減される。
この第１２の実施例においてはさらに、データ保持モード時においては、データ保持モード指定信号／Ｓｌｅｅｐが活性状態となり、Ｖｒｅｆ１発生回路８８０、Ｖｒｅｆ２発生回路８８２、比較回路８８４および８８６の動作が禁止される。データ保持モード（スリープモード）においてこれらの回路における電流の消費は生じず、応じて消費電流が低減される。
図５１は、図５０に示す比較回路８８４の構成の一例を示す図である。図５１に示す比較回路８８４は、カレントミラー回路を構成するｐチャネルＭＯＳトランジスタ８９０ａおよび８９０ｂと、電圧ＶＣＬと基準電圧Ｖｒｅｆ１との比較段を構成するｎチャネルＭＯＳトランジスタ８９０ｃおよび８９０ｄと、この比較回路８８４の活性／非活性を制御するためのｎチャネルＭＯＳトランジスタ８９０ｅを含む。
すなわち、ＭＯＳトランジスタ８９０ａは、その一方導通端子（ソース）が電源端子２０に接続され、そのゲートおよび他方導通端子（ドレイン）が共通に接続される。ＭＯＳトランジスタ８９０ｂは、その一方導通端子が電源端子２０に接続され、そのゲートがＭＯＳトランジスタ８９０ａのゲートおよび他方導通端子に接続され、その他方導通端子がＭＯＳトランジスタ８９０ｄの他方導通端子（ドレイン）に接続される。ＭＯＳトランジスタ８９０ｃは、その他方導通端子がＭＯＳトランジスタ８９０ａのゲートおよび他方導通端子に接続され、そのゲートに電圧ＶＣＬを受ける。ＭＯＳトランジスタ８９０ｄが、そのゲートに基準電圧Ｖｒｅｆ１を受ける。ＭＯＳトランジスタ８９０ｃおよび８９０ｄの一方導通端子（ソース）は共通に接続されかつＭＯＳトランジスタ８９０ｅを介して接地端子３０に結合される。ＭＯＳトランジスタ８９０ｅはそのゲートにデータ保持モード指定信号／Ｓｌｅｅｐを受ける。
通常動作モード時においては、データ保持モード指定信号／Ｓｌｅｅｐはハイレベルの非活性状態にあり、ＭＯＳトランジスタ８９０ｅがオン状態にある。この状態においては、電源端子２０から接地端子３０への電流経路が形成され、電圧ＶＣＬおよびＶｒｅｆ１の比較動作が行なわれる。電圧ＶＣＬが基準電圧Ｖｒｅｆ１よりも高い場合には、ＭＯＳトランジスタ８９０ｃのコンダクタンスがＭＯＳトランジスタ８９０ｄのコンダクタンスよりも大きくなり、ＭＯＳトランジスタ８９０ｃを介して流れる電流量がＭＯＳトランジスタ８９０ｄを介して流れる電流量よりも大きくなる。ＭＯＳトランジスタ８９０ｃを介して流れる電流は、ＭＯＳトランジスタ８９０ａを介して電源端子２０から与えられる。このＭＯＳトランジスタ８９０ａを流れる電流のミラー電流がＭＯＳトランジスタ８９０ｂを介して流れ、ＭＯＳトランジスタ８９０ｄへ与えられる。これにより、ＭＯＳトランジスタ８９０ｄの他方導通ノード（ドレイン）の電圧レベルが上昇し、スイッチ回路ＳＷａへ与えられる信号の電圧レベルが上昇し、ＭＯＳトランジスタＱ９５ａ（図５０参照）のコンダクタンスが小さくなり、オフ状態となる。電圧ＶＣＬが基準電圧Ｖｒｅｆ１よりも低い場合には、逆に、ＭＯＳトランジスタ８９０ａを介して流れる電流がＭＯＳトランジスタ８９０ｃを介して流れる電流よりも大きくなり、応じてＭＯＳトランジスタ８９０ｄの放電する電流量がＭＯＳトランジスタ８９０ｂから供給される電流よりも大きくなり、応じてこの比較回路８８４からスイッチ回路ＳＷａへ与えられる信号の電圧レベルが低下する。これにより、図５０に示すＭＯＳトランジスタＱ９５ａのゲート電位が低下し、そのコンダクタンスが大きくなる。
データ保持モード（スリープモード）においては、信号／Ｓｌｅｅｐが非活性状態のローレベルとなり、ＭＯＳトランジスタ８９０ａがオフ状態とされる。これにより、電源端子２０から接地端子３０への電流経路が遮断され、比較回路８８４の比較動作が禁止される。この状態においては、比較回路８８４の出力する信号の電圧レベルはほぼ電源電圧Ｖｃｃレベルとなる。このデータ保持モード時において、ＭＯＳトランジスタ８９０ｅをオフ状態とし、比較回路８８４の電源端子２０から接地端子３０への電流経路を遮断することにより、この比較回路８８４の電流消費が禁止される。
図５２は、図５０に示す比較回路８８６の構成の一例を示す図である。図５２において、比較回路８８６は、カレントミラー回路を構成するｎチャネルＭＯＳトランジスタ８９２ａおよび８９２ｂと、電圧ＶＳＬおよびＶｒｅｆ２の比較段を構成するｐチャネルＭＯＳトランジスタ８９２ｃおよび８９２ｄと、この比較回路８８６の活性／非活性を制御するｐチャネルＭＯＳトランジスタ８９２ｅを含む。ＭＯＳトランジスタ８９２ａは、その一方導通端子（ソース）が接地端子３０に接続され、そのゲートおよびドレインが共通に接続される。ＭＯＳトランジスタ８９２ｂのソースが接地端子３０に接続され、そのゲートがＭＯＳトランジスタ８９２ａのゲートおよびドレインに接続され、そのドレインから比較結果を示す信号が出力される。ＭＯＳトランジスタ８９２ｃは、そのゲートに電圧ＶＳＬを受け、そのドレインがＭＯＳトランジスタ８９２ａのゲートおよびドレインに接続される。ＭＯＳトランジスタ８９２ｄは、そのゲートに基準電圧Ｖｒｅｆ２を受け、そのドレインがＭＯＳトランジスタ８９２ｂのドレインに接続される。ＭＯＳトランジスタ８９２ｃおよび８９２ｄのソースは共通接続され、かつＭＯＳトランジスタ８９２ｅを介して電源端子２０に結合される。ＭＯＳトランジスタ８９２ｅはそのゲートにデータ保持モード指定信号Ｓｌｅｅｐを受ける。このデータ保持モード指定信号Ｓｌｅｅｐは、データ保持モード時において活性状態のハイレベルとされる。
通常動作モード時においては、データ保持モード指定信号Ｓｌｅｅｐはローレベルであり、ＭＯＳトランジスタ８９２ｅがオン状態とされ、電源端子２０から接地端子３０への電流経路が形成される。電圧ＶＳＬが基準電圧Ｖｒｅｆ２よりも高い場合には、ＭＯＳトランジスタ８９２ｄのコンダクタンスがＭＯＳトランジスタ８９２ｃのコンダクタンスよりも高くなる。ＭＯＳトランジスタ８９２ｃを介して流れる電流のミラー電流がＭＯＳトランジスタ８９２ａおよび８９２ｂにより形成され、この形成されたミラー電流は、ＭＯＳトランジスタ８９２ｄから供給される。このとき、ＭＯＳトランジスタ８９２ｄの供給する電流は、ＭＯＳトランジスタ８９２ｂを流れるミラー電流よりも大きいため、スイッチ回路ＳＷｂへ与えられる信号の電圧レベルが上昇し、図５０に示すＭＯＳトランジスタＱ９５ｂがオン状態となる。電圧ＶＳＬが基準電圧Ｖｒｅｆ２よりも低い場合には、逆に、ＭＯＳトランジスタ８９２ｃのコンダクタンスがＭＯＳトランジスタ８９２ｄのコンダクタンスよりも大きくなり、ＭＯＳトランジスタ８９２ｂを介して流れる電流が、ＭＯＳトランジスタ８９２ｄから供給される電流よりも大きくなり、スイッチ回路ＳＷｂへ与えられる信号の電圧レベルが低下する。
データ保持モード（スリープモード）においては、信号Ｓｌｅｅｐが活性状態のハイレベルとなり、ＭＯＳトランジスタ８９２ｅがオフ状態とされ、電源端子２０から接地端子３０への電流経路が遮断される。この状態においては、この比較回路８８６からスイッチ回路ＳＷｂへ与えられる信号の電圧レベルはほぼ接地端子３０へ与えられる電圧Ｖｓｓレベルとなる。
図５３は、図５０に示す基準電圧発生回路８８０および８８２の構成を概略的に示す図である。図５３において、基準電圧発生回路８８０は、電源ノード２０とノード８８０ｄの間に接続される抵抗８８０ａと、ノード８８０ｄと接地ノード３０の間に直列に接続される定電流源８８０ｂおよびスイッチング素子８８０ｃを含む。スイッチング素子８８０ｃは、データ保持モード指示信号／Ｓｌｅｅｐがローレベルの活性状態のとき遮断状態となり、データ保持モード指示信号／Ｓｌｅｅｐがハイレベルの非活性状態のとき導通し、電源ノード２０から接地ノード３０へ電流が流れる経路を形成する。ノード８８０ｄから基準電圧Ｖｒｅｆ１が出力される。
基準電圧発生回路８８２は、電源ノード２０とノード８８２ｄの間に順に直列に接続されるスイッチング素子８８２ｃおよび定電流源８８２ｂと、ノード８８２ｄと接地ノード３０の間に接続される抵抗素子８８２ａを含む。スイッチング素子８８２ｃは、データ保持モード指示信号／Ｓｌｅｅｐが活性状態にあり、データ保持モードを示すときには遮断状態となり、データ保持モード指示信号／Ｓｌｅｅｐが非活性状態にあり通常動作モード（データ保持モード以外の動作）を示すときスイッチング素子８８２ｃは導通状態となる。ノード８８２ｄから基準電圧Ｖｒｅｆ２が出力される。次に動作について簡単に説明する。
データ保持モード指示信号／Ｓｌｅｅｐが非活性状態のとき、スイッチング素子８８０ｃおよび８８２ｃはともに非導通状態にある。したがって、基準電圧発生回路８８０において、抵抗８８０ａには電流は流れず、基準電圧Ｖｒｅｆ１は電源ノード２０上に与えられた電源電圧Ｖｃｃレベルとなる。基準電圧発生回路８８２においても、抵抗８８２ａに電流は流れず、ノード８８２ｄ上の基準電圧Ｖｒｅｆ２は接地ノード３０上の接地電圧Ｖｓｓレベルとなる。
データ保持モード指示信号／Ｓｌｅｅｐが非活性状態のとき、スイッチング素子８８０ｃおよび８８２ｃが導通状態とされる。したがって、基準電圧発生回路８８０において、抵抗８８０ａには、定電流源８８０ｂが決定する電流Ｉ（８８０）が流れ、基準電圧Ｖｒｅｆ１は、Ｖｃｃ−Ｉ（８８０）・Ｒ（８８０ａ）の電圧レベルとなる。ここで、Ｒ（８８０ａ）は、抵抗素子８８０ａの抵抗値を示す。基準電圧発生回路８８２においても、抵抗素子８８２ａへ、定電流源８８２ｂが決定する定電流Ｉ（８８２）が流れる。これにより、ノード８８２ｄからの基準電圧Ｖｒｅｆ２は、Ｉ（８８２）・Ｒ（８８２ａ）＋Ｖｓｓとなる。ここで、Ｒ（８８２ａ）は、抵抗素子８８２ａの抵抗値を示す。
図５４は、図５３に示す基準電圧を発生する回路８８０および８８２の構成をより詳細に示す図である。
図５４において、Ｖｒｅｆ１発生回路８８０は、そのソースが電源端子２０に接続され、そのゲートがノードｎａ１に接続されるｐチャネルＭＯＳトランジスタＱｒａ１と、そのソースがノードｎａ１に接続され、そのゲートがＭＯＳトランジスタＱｒａ１のドレインに接続されるｐチャネルＭＯＳトランジスタＱｒａ２と、そのドレインおよびゲートがＭＯＳトランジスタＱｒａ２のドレインに接続され、そのソースがＭＯＳトランジスタＱｒａ５を介して接地端子３０に結合されるｎチャネルＭＯＳトランジスタＱｒａ３と、そのドレインがＭＯＳトランジスタＱｒａ２のゲートおよびＭＯＳトランジスタＱｒａ１のドレインに接続され、そのソースがｎチャネルＭＯＳトランジスタＱｒａ６を介して接地端子３０に結合されるｎチャネルＭＯＳトランジスタＱｒａ４と、電源端子２０とノードｎａ１の間に直列に接続される抵抗ＲＲａ１、…、ＲＲａｍおよびＲＲａｎを含む。ＭＯＳトランジスタＱｒａ５およびＱｒａ６のゲートへは、データ保持モード指定信号／Ｓｌｅｅｐが与えられる。
Ｖｒｅｆ１発生回路８８０は、さらに、電源端子２０とノードｎａ２の間に直列に接続される抵抗ＲＲｂ１、…、ＲＲｂｍおよびＲＲｂｎと、そのドレインがノードｎａ２に接続され、そのゲートがＭＯＳトランジスタＱｒａ３のゲートおよびドレインに結合されかつそのソースがＭＯＳトランジスタＱｒａ８を介して接地端子３０に接続されるｎチャネルＭＯＳトランジスタＱｒａ７を含む。ＭＯＳトランジスタＱｒａ８のゲートへは、データ保持モード指定信号／Ｓｌｅｅｐが与えられる。トランジスタＱｒａ８が図５３のスイッチング素子８８０ｃに対応し、抵抗ＲＲｂ１〜ＲＲｂｎが図５３の抵抗素子８８０ａに対応し、残りの構成要素が定電流源８８０ｂに対応する。Ｖｒｅｆ２発生回路８８２の構成および動作を説明する前に、まずこのＶｒｅｆ１発生回路８８０の動作について説明する。
通常動作モードにおいては、データ保持モード指定信号／Ｓｌｅｅｐがハイレベルであり、ＭＯＳトランジスタＱｒａ５、Ｑｒａ６およびＱｒａ８はオン状態にされ、Ｖｒｅｆ１発生回路８８０においては、電源端子２０から接地端子３０へ電流が流れる。ＭＯＳトランジスタＱｒａ１およびＱｒａ２の電流駆動力は、ＭＯＳトランジスタＱｒａ３およびＱｒａ４の電流駆動力よりも十分大きくされる。ノードｎａ１の電圧レベルは電源端子２０の電圧レベルよりも低く、ＭＯＳトランジスタＱｒａ１を介して電流が流れる。同様、ＭＯＳトランジスタＱｒａ２を介して電流が流れる。ＭＯＳトランジスタＱｒａ３およびＱｒａ４はカレントミラー回路を構成しており、このＭＯＳトランジスタＱｒａ２のミラー電流がＭＯＳトランジスタＱｒａ１からＭＯＳトランジスタＱｒａ４を介して接地端子３０へ流れる。ノードｎａ１の電圧レベルが高い場合には、ＭＯＳトランジスタＱｒａ１を流れる電流は小さくなる。一方、ＭＯＳトランジスタＱｒａ２は、そのソース電位が高くなるため、そこを介して流れる電流が大きくなる。ＭＯＳトランジスタＱｒａ３およびＱｒａ４はカレントミラー回路を構成しており、ＭＯＳトランジスタＱｒａ２を介して流れる電流が大きくなると、応じてＭＯＳトランジスタＱｒａ４を介して流れる電流が大きくなり、ＭＯＳトランジスタＱｒａ２のゲート電位が低下する。これにより、ＭＯＳトランジスタＱｒａ２の電流がさらに大きくされ、ノードｎａ１の電圧レベルが低下する。
一方、ノードｎａ１の電圧レベルが低い場合には、ＭＯＳトランジスタＱｒａ１を流れる電流が大きくなる。ＭＯＳトランジスタＱｒａ２は、そのソース電位が低いため、その供給電流が小さくなり、応じてＭＯＳトランジスタＱｒａ４を介して流れるミラー電流が小さくなり、ＭＯＳトランジスタＱｒａ２のゲート電位が上昇し、このＭＯＳトランジスタＱｒａ２を介して流れる電流がさらに小さくされる。これにより、ノードｎａ１の電圧レベルが上昇する。
上述の動作により、ノードｎａ１の電圧レベルは一定の電圧レベルに設定される。ＭＯＳトランジスタＱｒａ１およびＱｒａ２の電流駆動力は、ＭＯＳトランジスタＱｒａ３およびＱｒａ４の電流駆動力よりも十分大きくされる。この場合、定常状態においては、ＭＯＳトランジスタＱｒａ１のソース−ゲート間電圧はそのしきい値電圧の絶対値Ｖｔｈｐに等しくなる。このノードｎａ１から接地端子３０へ流れる電流は、電源端子２０から抵抗ＲＲａ１〜ＲＲａｎの抵抗体を介して供給される。ノードｎａ１の電圧がＶｃｃ−Ｖｔｈｐであるため、抵抗ＲＲａ１〜ＲＲａｎの合成抵抗をＲＡとすると、電源端子２０からノードｎａ１を介して接地端子３０へ流れる電流ＩＡは、次式で与えられる。
ＩＡ＝Ｖｔｈｐ／ＲＡ
出力段においては、ＭＯＳトランジスタＱｒａ７はＭＯＳトランジスタＱｒａ３とカレントミラー回路を構成している。したがって、ＭＯＳトランジスタＱｒａ３およびＱｒａ７の電流駆動力が等しい場合には、トランジスタＱｒａ７およびＱｒａ８を介して電流ＩＡが流れる。この電流ＩＡは、抵抗ＲＲｂ１〜ＲＲｂｎの抵抗体を介して流れる。したがって、基準電圧Ｖｒｅｆ１は、抵抗ＲＲｂ１〜ＲＲｂｎの合成抵抗をＲＢとすると次式で与えられる。
Ｖｒｅｆ１＝Ｖｃｃ−ＩＡ・ＲＢ＝Ｖｃｃ−Ｖｔｈｐ・ＲＢ／ＲＡ
すなわち、基準電圧Ｖｒｅｆ１は、電源電圧ＶｃｃからＶｔｈｐ・ＲＢ／ＲＡ低い電圧レベルとなる。一例として、Ｖｔｈｐ・ＲＢ／ＲＡの値として、０．１５Ｖ程度の値が用いられる。
データ保持モードにおいては、データ保持モード指定信号／Ｓｌｅｅｐがローレベルとなり、ＭＯＳトランジスタＱｒａ５、Ｑｒａ６およびＱｒａ８がすべてオフ状態とされ、電圧端子２０から接地端子３０への電流経路が遮断される。この状態においては、基準電圧Ｖｒｅｆ１は、電源端子２０へ与えられる電源電圧Ｖｃｃレベルに上昇し、基準電圧発生動作が禁止される。ＭＯＳトランジスタＱｒａ５、Ｑｒａ６およびＱｒａ８をオフ状態とし、電流経路を遮断することにより、Ｖｒｅｆ１発生回路８８０における電流の消費を禁止する。
Ｖｒｅｆ２発生回路８８２は、電源端子２０に接続されるソースと、ノードｎａ１に接続されるゲートとを有するｐチャネルＭＯＳトランジスタＱｒｂ１と、ノードｎｂ１に接続されるソースと、ＭＯＳトランジスタＱｒｂ１のドレインに接続されるゲートとを有するｐチャネルＭＯＳトランジスタＱｒｂ２と、ＭＯＳトランジスタＱｒｂ２のドレインに接続されるゲートおよびドレインと、ＭＯＳトランジスタＱｒｂ５を介して接地端子３０に接続されるソースとを有するｎチャネルＭＯＳトランジスタＱｒｂ３と、ＭＯＳトランジスタＱｒｂ２のゲートおよびＭＯＳトランジスタＱｒｂ１のドレインに接続されるドレインと、ＭＯＳトランジスタＱｒｂ６を介して接地端子３０に結合されるソースとを有するｎチャネルＭＯＳトランジスタＱｒｂ４を含む。ＭＯＳトランジスタＱｒｂ５およびＱｒｂ６のゲートへは、データ保持モード指定信号／Ｓｌｅｅｐが与えられる。
Ｖｒｅｆ２発生回路８８２は、さらに、データ保持モード指定信号／Ｓｌｅｅｐを反転するインバータＩＶＲと、ノードｎｂ１に接続されるゲートと、ノードｎｂ２に接続されるドレインと、ＭＯＳトランジスタＱｒｂ８を介して電源端子２０に結合されるソースとを有するｐチャネルＭＯＳトランジスタＱｒｂ７と、電源端子２０とノードｎｂ１の間に直列に接続される抵抗ＲＲｃ１、…、ＲＲｃｍおよびＲＲｃｎと、接地端子３０とノードｎｂ２の間に直列に接続される抵抗ＲＲｄ１、…、ＲＲｄｍおよびＲＲｄｎを含む。図５３の構成との対応において、抵抗ＲＲｄ１〜ＲＲｄｎが抵抗素子８８２ａに対応し、トランジスタＱｒｂ８がスイッチング素子８８２ｃに対応し、残りの構成要素が定電流源８８２ｂに対応する。ノードｎｂ２から基準電圧Ｖｒｅｆ２が出力される。ＭＯＳトランジスタＱｒｂ１〜Ｑｒｂ６および抵抗ＲＲｃ１〜ＲＲｃｎを含む部分の構成は、Ｖｒｅｆ１発生回路８８０の対応の部分の構成と同じである。したがって、ノードｎｂ１の電圧レベルは、通常動作モード時においては、Ｖｃｃ−Ｖｔｈｐとなる。このノードｎｂ１上の電圧がＭＯＳトランジスタＱｒｂ７のゲートへ与えられる。通常動作モード時においては、インバータＩＶＲの出力信号はローレベルであり、ＭＯＳトランジスタＱｒｂ８がオン状態にある。ＭＯＳトランジスタＱｒｂ７はそのゲートにノードｎｂ１上の電圧を受けており、ＭＯＳトランジスタＱｒｂ１と同じ大きさの電流を供給する（ＭＯＳトランジスタＱｒｂ１およびＱｒｂ７が同じサイズのとき）。したがって、このＭＯＳトランジスタＱｒｂ７を介して流れる電流も一定となる。ＭＯＳトランジスタＱｒｂ７を介して流れる電流をＩＤ、抵抗ＲＲｄ１〜ＲＲｄｎの合成抵抗をＲＤとすると、基準電圧Ｖｒｅｆ２は次式で与えられる。
Ｖｒｅｆ２＝Ｖｓｓ＋ＩＤ・ＲＤ＝Ｖｓｓ＋Ｖｔｈｐ・ＲＤ／ＲＣ
ここで、ＲＣは、抵抗ＲＲｃ１〜ＲＲｃｎの合成抵抗を示す。
データ保持モード時においては、信号／Ｓｌｅｅｐがローレベルとなり、インバータＩＶＲの出力信号がハイレベルとなる。したがって、ＭＯＳトランジスタＱｒｂ５、Ｑｒｂ６、およびＱｒｂ８がオフ状態となり、このＶｒｅｆ２発生回路８８２において電源端子２０から接地端子３０へ流れる電流経路が遮断される。この状態においては、基準電圧Ｖｒｅｆ２は接地端子３０上に与えられる電圧Ｖｓｓレベルとなる。
なお、図５１ないし図５４に示す構成において、電源端子２０および接地端子３０は、それぞれ主電源線１および主接地線４で置換えられてもよい。
［変更例１］
図５５は、この発明の第１２の実施例の第１の変更例の構成を示す図である。図５５に示す構成においては、主電源線１と可変インピーダンス電源線８５２の間に、ｐチャネルＭＯＳトランジスタＱ９７ａおよびＱ９５ａが直列に接続される。ＭＯＳトランジスタＱ９７ａのゲートへはデータ保持モード指定信号Ｓｌｅｅｐが与えられる。ＭＯＳトランジスタＱ９５ａのゲートへは、比較回路８８４の出力信号が与えられる。主接地線４と可変インピーダンス接地線８５４の間に、ｎチャネルＭＯＳトランジスタＱ９７ｂおよびＱ９５ｂが直列に接続される。ＭＯＳトランジスタＱ９７ｂのゲートへはデータ保持モード指定信号／Ｓｌｅｅｐが与えられる。ＭＯＳトランジスタＱ９５ｂのゲートへは、比較回路８８６の出力信号が与えられる。比較回路８８４は、Ｖｒｅｆ１発生回路８８０の出力する基準電圧Ｖｒｅｆ１と可変インピーダンス電源線８５２上の電圧ＶＣＬを比較する。比較回路８８６は、Ｖｒｅｆ２発生回路８８２の出力する基準電圧Ｖｒｅｆ２と可変インピーダンス接地線８５４上の電圧ＶＳＬを比較する。この回路８８０、８８２、８８４および８８６は図５０ないし図５４に示す構成と同様の構成を備え、データ保持モード指定信号／Ｓｌｅｅｐの活性化時においては非活性状態とされ、動作が禁止される。この図５５に示す構成においても、データ保持モード時において回路８８０、８８２、８８４および８８６の動作が禁止されるため、データ保持モード時における消費電流を低減することができる。通常動作サイクル時における動作は、先の図４９に示す構成の動作と同じであり、その説明は省略する。
［変更例２］
図５６は、この発明の第１２の実施例の第２の変更例の構成を示す図である。図５６に示す構成においては、図５０に示すインバータＩＶ９０およびＩＶ９１がＣＭＯＳインバータの構成を備える。
インバータＩＶ９０は、ノードａ１０に接続されるゲートと、主電源線１に接続されるソースと、ノードａ１１に接続されるドレインと、主電源線１に接続される基板領域（ウェル領域、または半導体層）を有するｐチャネルＭＯＳトランジスタＱ９０Ｐと、ノードａ１０に接続されるゲートと、ノードａ１１に接続されるドレインと、可変インピーダンス接地線８５４に接続されるソースと、可変インピーダンス接地線８５４に接続される基板領域を有するｎチャネルＭＯＳトランジスタＱ９０Ｎを含む。
インバータＩＶ９１は、ノードａ１１に接続されるゲートと、可変インピーダンス電源線８５２に接続されるソースと、ノードａ１２に接続されるドレインと、可変インピーダンス電源線８５２に接続される基板領域を有するｐチャネルＭＯＳトランジスタＱ９１Ｐと、ノードａ１１に接続されるゲートと、ノードａ１２に接続されるドレインと、主接地線４に接続されるソースと、主接地線４に接続される基板領域を有するｎチャネルＭＯＳトランジスタＱ９１Ｎを含む。ＭＯＳトランジスタＱ９０ａの電流駆動力は、ＭＯＳトランジスタＱ９５ａの電流駆動力よりも十分大きくされる。同様に、ＭＯＳトランジスタＱ９０ｂの電流駆動力は、ＭＯＳトランジスタＱ９５ｂの電流駆動力よりも十分に大きくされる。この図５６に示す構成において、他の構成は、図５０に示す構成と同じである。
図５６に示す構成の場合、ＭＯＳトランジスタＱ９０Ｐ、Ｑ９１Ｐ、Ｑ９０ＮおよびＱ９１Ｎは、そのソースと基板領域が同一電位に保持される。これにより、これらのトランジスタのバックゲートバイアス効果の影響を排除し、所望の定しきい値電圧を、通常動作モード時およびデータ保持モード時いずれにおいても維持する。このＭＯＳトランジスタＱ９０ＰおよびＱ９１Ｐのしきい値電圧はたとえば−０．５Ｖに設定され、ＭＯＳトランジスタＱ９０ＮおよびＱ９１Ｎのしきい値電圧はたとえば０．３５Ｖに保持される。いずれの動作モード時においても、これらの定しきい値トランジスタのしきい値電圧を安定に維持することができ、所望の動作特性および消費電流特性を実現することができる。
［変更例３］
図５７は、この発明の第１２の実施例の第３の変更例の構成を示す図である。この図５７に示す構成は、図５６に示す構成と、インバータＩＶ９０およびＩＶ９１に含まれる構成要素であるＭＯＳトランジスタの基板領域の接続形態が異なる。この図５７に示す構成においては、インバータＩＶ９０に含まれるｎチャネルＭＯＳトランジスタＱ９２Ｎの基板領域が主接地線４に接続される。ｐチャネルＭＯＳトランジスタＱ９２Ｐの基板領域は、図５６の場合と同様、主電源線１に接続される。インバータＩＶ９１においては、ｐチャネルＭＯＳトランジスタＱ９３Ｐの基板領域が主電源線１に接続される。ｎチャネルＭＯＳトランジスタＱ９３Ｎの基板領域は主接地線４に接続される。この図５７に示す構成は、先に図４５において示したインバータＩＶ８０〜ＩＶ８２の接続形態と電気的に等価である。先に、図４２を参照して説明したように、基板領域には大きな接合容量が付随する。したがって、内部回路であるインバータＩＶ９０およびＩＶ９１の構成要素であるＭＯＳトランジスタの基板領域を主電源線１または主接地線４に接続することにより、可変インピーダンス電源線８５２および可変インピーダンス接地線８５４の寄生容量を低減することができる。これにより、データ保持モードから通常動作モードへの移行時において、可変インピーダンス電源線８５２および可変インピーダンス接地線８５４の電位回復を高速に行なうことができる。さらに、サブスレッショルド電流を生じさせるＭＯＳトランジスタＱ９２ＮおよびＱ９３Ｐが基板領域を主接地線４および主電源線１にそれぞれ接続することにより、これらのトランジスタＱ９２ＮおよびＱ９３Ｐにおいて、バックゲートバイアス効果が生じ、これらのトランジスタＱ９２ＮおよびＱ９３Ｐをより深いオフ状態とすることができ、よりサブスレッショルド電流を低減することができる。これにより、データ保持モード時における消費電流をより低減することができる。
なお、図５６および図５７に示す構成において、ＭＯＳトランジスタＱ９５ａおよびＱ９５ｂは、それぞれスイッチ回路ＳＷａおよびＳＷｂがそのゲートに接続されている。この構成に代えて、図５６および図５７に示す内部回路であるインバータの構成と、図５５に示す構成とが組合せられてもよい。
以上のように、この発明の第１２の実施例の構成に従えば、データ保持モード時において、基準電圧を発生する回路８８０および８８２と、比較回路８８４および８８６を非活性状態とし、これらの回路の動作を禁止しているため、これらの回路における消費電流が生じず、データ保持モードにおける消費電流をより低減することができる。
［実施例１３］
図５８は、この発明の第１３の実施例である半導体記憶装置の要部の構成を示す図である。図５８に示す構成においては、スタンバイサイクル時の可変インピーダンス電源線８５２上の電圧ＶＣＬおよび可変インピーダンス接地線８５４上の電圧ＶＳＬを決定する基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の電圧レベルが、この半導体記憶装置の製造後調整可能とされる。すなわち、基準電圧Ｖｒｅｆ１を発生するトルマブル基準電圧発生回路８９０および基準電圧Ｖｒｅｆ２を発生するトリマブル基準電圧発生回路８９２は、それぞれが発生する基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の電圧レベルが半導体記憶装置の製造工程完了後に調整するための構成を備える。このトリマブル基準電圧発生回路８９０および８９２の詳細構成については後に説明する。
図５８に示すように、基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の電圧レベルを製造工程完了後調整可能とすることにより、製造工程における各種パラメータ（抵抗値のずれ、トランジスタのしきい値電圧のずれ、ゲート長およびゲート幅のずれ等）に対しても、正確に所望の電圧レベルの基準電圧Ｖｒｅｆ１およびＶｒｅｆ２を発生することができ、たとえ製造完了後において、所望の基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の電圧レベルが実現されない場合においても、その基準電圧レベルを調整することができ、応じて不良品として処理される半導体チップの数を低減することができ、チップ歩留りが改善される。
図５９は、図５８に示すトリマブル基準電圧発生回路８９０および８９２の具体的構成の一例を示す図である。図５９において、トリマブル基準電圧発生回路８９０は、図５４に示すＶｒｅｆ１発生回路８８０の構成に加えて、さらに、抵抗ＲＲａ１〜ＲＲａｍそれぞれと並列に接続されるリンク素子ＬＥａ１〜ＬＥａｍと、抵抗ＲＲｂ１〜ＲＲｂｍそれぞれと並列に接続されるリンク素子ＬＥｂ１〜ＬＥｂｍを含む。リンク素子ＬＥａ１〜ＬＥａｍおよびＬＥｂ１〜ＬＥｂｍの各々は、低抵抗導体でありかつ溶断可能なヒューズ素子で構成される。
トリマブル基準電圧発生回路８９２も、図５４に示すＶｒｅｆ２発生回路８８２の構成に加えて、さらに、抵抗ＲＲｃ１〜ＲＲｃｍそれぞれと並列に設けられるリンク素子ＬＥｃ１〜ＬＥｃｍと、抵抗ＲＲｄ１〜ＲＲｄｍ各々と並列に接続されるリンク素子ＬＥｄ１〜ＬＥｄｍを含む。これらのリンク素子ＬＥｃ１〜ＬＥｃｍおよびＬＥｄ１〜ＬＥｄｍも、溶断可能な低抵抗導体からなるヒューズ素子で構成される。トリマブル基準電圧発生回路８９０および８９２の他の構成において、図５４に示す回路８８０および８８２の構成要素と対応する部分には同一の参照番号を付す。
基準電圧Ｖｒｅｆ１およびＶｒｅｆ２のレベル調整は以下のようにして行なわれる。まず、予め複数の基準電圧調整のためのパターンが準備される。これらの複数の電圧レベル調整用パターンは、たとえば、（１）抵抗ＲＲａ１〜ＲＲｄ１の抵抗値のばらつきが小さい場合に用いられるパターン、（２）これらの抵抗体の抵抗値のばらつきが大きい場合に対処するためのパターン、（３）トランジスタのβなどのパラメータのばらつきが大きい場合に対応するためのパターンを含む。ここでβは、ＭＯＳトランジスタのゲート長とゲート幅の比に比例する係数であり、ＭＯＳトランジスタの電流駆動力を示す因子である。これらのパターンは、製造工程完了後において検出される基準電圧の電圧レベルと、そのときに溶断されるべきリンク素子の位置を示す情報とを含む。
半導体記憶装置の製造工程完了後、まず製造パラメータおよび基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の電圧レベルが調べられる。次いで、この半導体記憶装置において様々な機能テスト（データ保持特性、不良メモリセルの存在の検出）が行なわれる。この機能テスト結果に従って半導体記憶装置が救済可能であるか否かの判別が行なわれる。救済可能であると判別されたときには、救済すべき部分の検出が行なわれる。通常、機能テストにおいて不良メモリセルが検出された場合、この不良メモリセルの救済は、リンク素子の溶断により冗長メモリセルで置換えることが行なわれる。この段階においては、まず機能テスト結果に基づいて、溶断すべきリンク素子の位置が決定される。
次いで、製造パラメータおよび基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の電圧レベル情報に基づいて、基準電圧調整のためのパターンが選択され、その選択されたパターンに基づいて、トリマブル基準電圧発生回路８９０および８９２において溶断すべきリンク素子の位置が計算される。
次いでこの計算結果に基づいて、トリマブル基準電圧発生回路８９０および８９２において、リンク素子ＬＥａ１〜ＬＥｄ１の溶断が行なわれる。この溶断過程は、機能テストに基づいて検出された溶断されるべきリンク素子の溶断と同一工程で実行される。この溶断は、たとえばレーザビームを用いて実行される。トリマブル基準電圧発生回路８９０および８９２が出力する基準電圧Ｖｒｅｆ１およびＶｒｅｆ２のレベル調整を、半導体記憶装置において救済または置換すべきために行なわれるリンク素子溶断工程と同一工程で実行することにより、追加の工程を必要とすることなく基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の電圧レベルを調整することができ、調整時間の増大を抑制することができる。
なお、この基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の電圧レベル決定時において、スタンバイサイクル時において電源端子２０から接地端子３０へ流れる電流量がまた基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の電圧レベル調整のための決定要因として利用されてもよい。次に、トリマブル基準電圧発生回路８９０および８９２における電圧レベル調整について説明する。
基準電圧Ｖｒｅｆ１は、先に説明したように、次式で与えられる。
Ｖｒｅｆ１＝Ｖｃｃ−Ｖｔｈｐ・ＲＢ／ＲＡ
リンク素子ＬＥａ１〜ＬＥａｍがすべて導通状態のとき、抵抗ＲＲａ１〜ＲＲａｎがすべて短絡されるため、抵抗値ＲＡが最小値となる。リンク素子ＬＥａ１〜ＬＥａｍが選択的に溶断されることにより、抵抗値ＲＡが増大する。したがって、リンク素子ＬＥａ１〜ＬＥａｍを選択的に溶断することにより、基準電圧Ｖｒｅｆ１の電圧レベルが上昇する。
一方、リンク素子ＬＥｂ１〜ＬＥｂｍがすべて導通状態のとき、電源端子２０とノードｎａ２の間の抵抗値ＲＢは、抵抗ＲＲｂｎが与える抵抗値で決定され、最小値となる（抵抗ＲＲｂ１〜ＲＲｂｍがすべてリンク素子ＬＥｂ１〜ＬＥｂｍにより短絡されるため）。リンク素子ＬＥｂ２〜ＬＥｂｍを選択的に溶断することにより、この電源端子２０とノードｎａ２の間の抵抗値ＲＢが大きくなる。この場合には、上に示した式から、基準電圧Ｖｒｅｆ１の電圧レベルが低下する。リンク素子ＬＥａ１〜ＬＥａｍおよびＬＥｂ１〜ＬＥｂｍを選択的に溶断することにより、所望の電圧レベルの基準電圧Ｖｒｅｆ１を発生することができる。
トリマブル基準電圧発生回路８９２においても同様のレベル調整が行なわれる。基準電圧Ｖｒｅｆ２は先に説明したように、次式で与えられる。
Ｖｒｅｆ２＝Ｖｔｈｐ・ＲＤ／ＲＣ
ここで、接地端子３０へ与えられる接地電圧Ｖｓｓは０Ｖと仮定している。また、トランジスタＱｒｂ１およびＱｒｂ７を流れる電流値は等しいと仮定している。
リンク素子ＬＥｃ１〜ＬＥｃｍを選択的に溶断することにより、抵抗値ＲＣが大きくなり、基準電圧Ｖｒｅｆ２の電圧レベルが低下する。一方、リンク素子ＬＥｄ１〜ＬＥｄｍを選択的に溶断することにより、抵抗値ＲＤが増大し、基準電圧Ｖｒｅｆ２の電圧レベルが上昇する。
上述のように、リンク素子ＬＥａ１〜ＬＥｄ１を選択的に溶断することにより、所望の電圧レベルの基準電圧Ｖｒｅｆ１およびＶｒｅｆ２を発生することができる。
なお、図５９に示すトリマブル基準電圧発生回路８９０および８９２は、上で説明した第１０ないし第１２の実施例の構成におけるＶｒｅｆ１発生回路８８０およびＶｒｅｆ２発生回路８８２と置換えて用いられてもよい。先に図２４、図２５、図２６、図３４および図３７に示した基準電圧発生回路として、これらのトリマブル基準電圧発生回路８９０および８９２が用いられてもよい。
以上のように、この発明の第１３の実施例に従えば、スタンバイサイクルにおける可変インピーダンス電源線および可変インピーダンス接地線の電圧ＶＣＬおよびＶＳＬの電圧レベルを決定する基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の電圧レベルを製造工程完了後、調整可能としたため、たとえ製造パラメータが変動しても、所望の電圧レベルの基準電圧を発生することができ、基準電圧レベル不良の半導体記憶装置を救済することができ、製造歩留りを向上することができる。また、この基準電圧のレベル調整を、抵抗体（抵抗素子の直列体）と並列に接続されるリンク素子の溶断により行なう構成とすることにより、容易に所望の電圧レベルの基準電圧を作製することができるとともに、不良メモリセルの救済などの他の救済プロセスと同一の工程で基準電圧レベル調整を行なうことができ、余分なレベル調整工程を必要とすることなく基準電圧のレベル調整を行なうことができる。
なお抵抗ＲＲａ１〜ＲＲｄ１は、ポリシリコンの抵抗体で構成されてもよく、また、ＭＯＳトランジスタを抵抗として利用してもよい。また一方の抵抗の直列体をポリシリコン抵抗で構成し、他方の直列抵抗体の各抵抗をＭＯＳトランジスタで形成する構成が基準電圧発生回路において用いられてもよい。
この発明は、データ保持モードを有する半導体記憶装置に対して適用することができる。特に、携帯機器などのデータ保持モード時の消費電流を低減することが強く要求される用途に対して本発明に従う半導体記憶装置を適用することにより、データ保持モード時における消費電流を大幅に低減することができる。
この発明の第１の実施例である半導体記憶装置の全体の構成を概略的に示す図である。 図１に示す半導体記憶装置のメモリセル選択動作を示す動作波形図である。 図１に示す半導体記憶装置のバッファおよび制御回路の構成を概略的に示すブロック図である。 図１に示すメモリアレイおよび入出力回路の構成を示す図である。 図３および図４に示す回路の動作を示す信号波形図である。 この発明の第１の実施例である電源回路の構成を示す図である。 図６に示す電源回路の動作を示す信号波形図である。 （Ａ）および（Ｂ）は図６に示す電源回路の動作を説明するための図である。 （Ａ）および（Ｂ）は図６に示す電源回路の動作を説明するための図である。 この発明の一実施例であるコラム系回路のための電源回路の構成を示す図である。 図１０に示す電源回路の動作を示す信号波形図である。 図６および図１０に示す電源回路の動作を併せて示す信号波形図である。 図６および図１０に示すインピーダンス制御信号を発生するためのシーケンスを示す図である。 図１３に示す制御信号発生シーケンスを実現するための制御信号発生系の構成を示す図である。 この発明の第１の実施例の第１の変形例に使用される多入力ＮＡＮＤ回路の構成の一例を示す図である。 図１５に示す２入力ＮＡＮＤ回路に対する可変インピーダンス電源線および可変インピーダンス接地線の接続を示す図である。 この発明の第１の実施例において変形例として用いられる２入力ＮＡＮＤ回路に対する電源供給の接続部を示す図である。 この発明の第１の実施例の変形例において用いられる２入力ＮＯＲ回路の構成および出力信号の論理レベルの変化を示す図である。 図１８に示す２入力ＮＯＲ回路の電源供給の接続形態を示す図である。 図１８に示す２入力ＮＯＲ回路の出力信号の論理レベルに応じた電源供給の接続態様を示す図である。 この発明の第１の実施例の第２の変更例におけるロウ系回路のための電源回路の構成を示す図である。 図２１に示す電源回路の動作を示す信号波形図である。 （Ａ）は図２１に示す制御信号を発生するための構成を示し、（Ｂ）は（Ａ）に示す回路の動作を示す信号波形図である。 （Ａ）はこの発明の第２の実施例である電源回路の構成を示し、（Ｂ）はその動作波形を示す図である。 この発明の第２の実施例である電源回路の構成およびその動作波形を示す図である。 この発明の第２の実施例である電源回路の全体の構成を示す図である。 この発明の第３の実施例である電源回路の構成を示す図である。 図２７に示す電源回路の動作を示す信号波形図である。 図２７に示す制御信号を発生するための構成を示す図である。 図２９に示す回路の動作を示す信号波形図である。 この発明の第４の実施例が適用されるＤＲＡＭの全体の構成を示す図である。 この発明の第４の実施例である電源回路の構成を示す図である。 図３２に示す電源回路の構成の一例を示す図である。 この発明の第５の実施例である半導体装置の要部の構成を示す図である。 図３４に示す半導体装置の動作を示す信号波形図である。 図３４に示すインバータ回路の概略断面構造を示す図である。 この発明の第５の実施例の変形例を示す図である。 この発明の第６の実施例である半導体装置の要部の構成を示す図である。 図３８に示す半導体装置の動作を示す信号波形図である。 図３８に示す主電源線と可変インピーダンス電源線を接続するトランジスタの基板バイアス発生回路の構成の一例を示す図である。 図３８に示す可変インピーダンス接地線と主接地線とを接続するトランジスタの基板バイアス電圧を発生回路の構成の一例を示す図である。 図３８に示す主電源線と可変インピーダンス電源線とを接続するトランジスタの断面構造を示す図である。 この発明の第７の実施例である可変インピーダンス電源線と主電源線とを接続するトランジスタの断面構造を概略的に示す図である。 この発明の第８の実施例の半導体装置の要部の構成を示す図である。 この発明の第９の実施例である半導体装置の要部の構成を示す図である。 この発明の第１０の実施例である半導体記憶装置の要部の構成を示す図である。 図４６に示す半導体装置の動作を示す波形図である。 図４６に示すスイッチ回路の構成の一例を示す図である。 この発明の第１１の実施例である半導体記憶装置の要部の構成を示す図である。 この発明の第１２の実施例である半導体記憶装置の要部の構成を示す図である。 図５０に示す基準電圧Ｖｒｅｆ１と電圧ＶＣＬとを比較する比較回路の構成の一例を示す図である。 図５０に示す基準電圧Ｖｒｅｆ２と電圧ＶＳＬとを比較する回路の構成の一例を示す図である。 図５０に示す基準電圧発生回路の構成を概略的に示す図である。 図５３に示す基準電圧Ｖｒｅｆ１およびＶｒｅｆ２を発生する回路の詳細構成の一例を示す図である。 この発明の第１２の実施例の第１の変更例の構成を示す図である。 この発明の第１２の実施例の第２の変更例の構成を示す図である。 この発明の第１２の実施例の第３の変更例の構成を示す図である。 この発明の第１３の実施例である半導体記憶装置の要部の構成を示す図である。 図５８に示すトリマブル基準電圧発生回路の具体的構成を示す図である。 従来のＣＭＯＳインバータの構成を示す図である。 ＭＯＳトランジスタのサブスレッショルド電流特性を示す図である。 従来の可変インピーダンス電源線の構成を示す図である。 図６２に示す電源回路の動作を示す信号波形図である。
符号の説明
１ 主電源線、４ 主接地線、２０ 第１の電源ノード、３０ 第２の電源ノード、１００ メモリセルアレイ、１０２ アドレスバッファ、１０４ 行選択回路、１０６ 列選択回路、１０８ 入出力回路、１２０ 電源電圧供給回路、１３０ 接地電圧供給回路、１１０ 制御回路、２ 可変インピーダンス電源線、３ 可変インピーダンス電源線、５ 可変インピーダンス接地線、６ 可変インピーダンス接地線、Ｑ３，Ｑ４ ｐチャネルＭＯＳトランジスタ、Ｑ５，Ｑ６ ｎチャネルＭＯＳトランジスタ、Ｒ１〜Ｒ４ 抵抗素子、Ｑ７ ｐチャネルＭＯＳトランジスタ、Ｑ８ ｎチャネルＭＯＳトランジスタ、Ｒａ３，Ｒｂ３ 抵抗素子、ＦＲ１〜ＦＲｎ，ＦＣ１〜ＦＣｎ インバータ、３０４ センスアンプ活性化信号発生回路、３０６ インターロック信号発生回路、３０８ インピーダンス制御信号発生回路、３１４ａ，３１４ｂ，３１４ｃ ロウ系電源回路、３２０ コラム系電源回路、３３５ ２入力ＮＡＮＤ回路、３４５ ２入力ＮＯＲ回路、４０２，４０３ 可変インピーダンス電源線、４０５，４０６ 可変インピーダンス接地線、Ｑ１０，Ｑ１２ ｐチャネルＭＯＳトランジスタ、Ｑ１１，Ｑ１３ ｎチャネルＭＯＳトランジスタ、Ｒ１０〜Ｒ１３ 抵抗素子、４５０，４５２，４５４ ロウ系回路、５００ 可変インピーダンス電源線、５０１ 差動増幅器、５０５ 可変インピーダンス接地線、５０６ 差動増幅器、５００ａ，５００ｂ 可変インピーダンス電源線、５０５ａ，５０５ｂ 可変インピーダンス接地線、５０１ａ，５０１ｂ，５０６ａ，５０６ｂ 差動増幅器、Ｑ２０ａ，Ｑ２１ａ，Ｑ２０ｂ，Ｑ２１ｂ ｐチャネルＭＯＳトランジスタ、Ｑ２２ａ，Ｑ２３ａ，Ｑ２２ｂ，Ｑ２３ｂ ｎチャネルＭＯＳトランジスタ、６００，６０１ 可変インピーダンス電源線、６０２，６０３ 可変インピーダンス接地線、６１０ 定電圧発生回路、Ｑ３３，Ｑ３１ ｐチャネルＭＯＳトランジスタ、Ｑ３４，Ｑ３２ ｎチャネルＭＯＳトランジスタ、Ｒａａ，Ｒａｂ，Ｒｂａ，Ｒｂｂ 抵抗素子、６５４ 保持モード検出回路、６５６ リフレッシュ制御回路、６６８ インターロック信号発生回路、６６２ 制御信号発生回路、６６４ 制御信号発生回路、７００−１〜７００−ｎ 電源回路、７１０ ブロック選択信号発生回路、７２０ インピーダンス変更制御信号発生回路、７３１，７３２ 可変インピーダンス電源線、７３３，７３４ 可変インピーダンス接地線、Ｑ４０〜Ｑ４３ ｐチャネルＭＯＳトランジスタ、Ｑ４５〜Ｑ４８ ｎチャネルＭＯＳトランジスタ、Ｒ４０〜Ｒ４３ 抵抗素子、７６２ａ，７６２ｂ 差動増幅器、Ｑ５０ａ，Ｑ５０ｂ，Ｑ６０ａ，Ｑ６０ｂ スイッチング用ＭＯＳトランジスタ、ＰＱ５０〜ＰＱ５２，Ｑ８０ｐ〜Ｑ８２ｐ ＳＯＩ構造ｐチャネルＭＯＳトランジスタ、ＮＱ５０〜ＮＱ５２，Ｑ８０ｎ〜Ｑ８２ｎ ＳＯＩ構造ｎチャネルＭＯＳトランジスタ、７６０ 可変インピーダンス電源線、７６１ａ，７６１ｂ 差動増幅器、７６２ 可変インピーダンス接地線、７６５ 半導体基板、７６６ 絶縁層、７６４ 半導体層、Ｑ６０ａ，Ｑ６０ｂ スイッチングＭＯＳトランジスタ、８１０ 半導体層、８１１ 絶縁層、８１２，８１４ 不純物領域、８１３ 基板領域（ボディ領域）、８２０ 可変インピーダンス電源線、８２２
可変インピーダンス接地線、８２４，８２６ 電圧調整器、Ｑ９０ａ，Ｑ９５ａ ｐチャネルＭＯＳトランジスタ、Ｑ９０ｂ，Ｑ９５ｂ ｎチャネルＭＯＳトランジスタ、ＳＷａ，ＳＷｂ スイッチ回路、８５４，８５６ 比較回路、８６０ Ｖｒｅｆ１発生回路、８６２ Ｖｒｅｆ２発生回路、Ｑ９７ａ ｐチャネルＭＯＳトランジスタ、Ｑ９７ｂ ｎチャネルＭＯＳトランジスタ、ＩＶ９０，ＩＶ９１ インバータ、８８０ Ｖｒｅｆ１発生回路、８８２ Ｖｒｅｆ２発生回路、８８４，８８６ 比較回路、８９０，８９２ トリマブル基準電圧発生回路。

Claims (4)

  1. メイン電源線とサブ電源線とを有する半導体記憶装置であって、
    前記サブ電源線上の電圧を一方動作電源電圧として動作する論理ゲートを含む内部回路と、
    前記メイン電源線と前記サブ電源線との間に接続され、前記論理ゲートを活性化させる動作サイクル規定信号に応答して導通して前記メイン電源線と前記サブ電源線とを電気的に接続するスイッチングトランジスタと、
    基準電圧を発生するための基準電圧発生手段と、
    前記サブ電源線上の電圧と前記基準電圧発生手段からの基準電圧とを比較し、該比較結果に従った信号を出力する比較手段と、
    前記メイン電源線と前記サブ電源線との間に設けられ、前記比較手段からの出力信号に従ってその抵抗値が変化する可変抵抗手段と、
    前記半導体記憶装置の外部からのアクセスを禁止しかつその記憶データのみを保持するデータ保持モードを指定するデータ保持モード指定信号の活性化に応答して、前記比較手段の出力信号にかかわらず前記可変抵抗手段を高抵抗の状態とする制御手段とを備え、（ｉ）前記データ保持モード指定信号の活性化中には、前記サブ電源線の電圧は、前記高抵抗の状態の可変抵抗手段を介して流れるリーク電流および前記スイッチングトランジスタのオフ状態のリーク電流と前記論理ゲートの構成要素のトランジスタを介して流れるリーク電流とにより決定される電圧レベルに維持され、かつ前記記憶データを保持するために前記論理ゲートを動作させる必要のあるリフレッシュ動作時には、前記動作サイクル規定信号により前記スイッチングトランジスタが導通状態とされて前記メイン電源線と前記サブ電源線とが電気的に接続され、（ｉｉ）前記データ保持モード指定信号の非活性化中には、前記メイン電源線と前記サブ電源線とは前記比較手段の出力信号により規定される抵抗値を有する前記可変抵抗手段を介して結合される、半導体記憶装置。
  2. 前記可変抵抗手段は、前記メイン電源線と前記サブ電源線との間に接続される絶縁ゲート型電界効果トランジスタを備え、
    前記制御手段は、
    前記データ保持モード指定信号が活性化されて前記データ保持モードを指定するとき、前記比較手段の出力と前記絶縁ゲート型電界効果トランジスタの制御電極ノードとを分離しかつ前記制御電極ノードへ前記メイン電源線上の電圧の絶対値以上の絶対値を有する電圧を伝達する手段を備える、請求項１記載の半導体記憶装置。
  3. 前記可変抵抗手段は、
    前記比較手段からの出力信号を制御電極ノードに受ける第１の絶縁ゲート型電界効果トランジスタを備え、
    前記制御手段は、
    前記第１の絶縁ゲート型電界効果トランジスタと直列に接続され、前記データ保持モード指定信号の活性化時非導通状態とされる第２の絶縁ゲート型電界効果トランジスタを備える、請求項１記載の半導体記憶装置。
  4. 前記内部回路は、前記メイン電源線と前記サブ電源線とに交互に結合され、各々が前段回路の出力信号に所定の論理処理を施して出力する複数段の縦続接続される複数の論理ゲートを含む、請求項１から３のいずれかに記載の半導体記憶装置。
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