JP2020173879A - 半導体装置およびメモリの読み出し方法 - Google Patents

半導体装置およびメモリの読み出し方法 Download PDF

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Abstract

【課題】メモリセルの読み出しマージンを拡大することが可能な半導体装置およびメモリの読み出し方法を提供する。【解決手段】参照ワード線ＲＷＬは、複数のワード線ＷＬに対して時分割で活性化される。プリチャージ回路ＰＲＥは、ビット線ＢＬに読み出し電位ＶＲＤを印加し、複数のワード線ＷＬのいずれかによって選択される選択メモリセルＭＣからの読み出し電流Ｉｃｅｌと、参照セルＲＣからの読み出し参照電流Ｉｒｅｆとを、時分割でビット線ＢＬに流す。電流検出線ＣＤＬには、ビット線ＢＬに流れる電流に比例する電流である検出電流（Ｉｒｄ２ａ，Ｉｒｒ２ａ）が流れる。電流比較回路ＣＣＭＰは、電流検出線ＣＤＬに接続され、電流検出線ＣＤＬに時分割で流れる読み出し電流Ｉｃｅｌと読み出し参照電流Ｉｒｅｆとの大小を比較する。【選択図】図１

Description

本発明は、半導体装置およびメモリの読み出し方法に関し、例えば、フラッシュメモリを含む半導体装置およびフラッシュメモリの読み出し方法に関する。
非特許文献１には、スピン注入メモリにおけるセンスアンプ回路の構成が示される。当該センスアンプ回路では、選択メモリセルが接続されるビット線に読み出し電位を印加するプリチャージ回路と、選択メモリセルからの読み出し電流を記憶し、それを参照セルからの読み出し参照電流と比較する回路とが同一の電流パス上に設けられる。読み出し動作時には、時分割を用いて、前半で選択メモリセルからビット線への読み出し電流が記憶され、後半で、当該記憶された読み出し電流が、参照セルから同一ビット線に読み出された読み出し参照電流と比較される。
Taehui Na，他４名，"Data-Cell-Variation-Tolerant Dual-Mode Sensing Scheme for Deep Submicrometer STT-RAM"，IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I: REGULAR PAPERS，Ｖｏｌ．６５，Ｎｏ．１，２０１８年１月，ｐ．１６３−１７４
例えば、フラッシュメモリ等の不揮発メモリにおいて、ビット線当たりのメモリセル数の増加、微細化、多値化等による高密度化が進むと、非選択メモリセルによるリーク電流（ビット線リーク電流）の影響が顕在化する。具体的には、高密度化に伴い、選択メモリセルによる読み出し電流に対する、非選択メモリセルによるビット線リーク電流の比率が高まる。その結果、選択メモリセルの記憶データを判別する際のマージンである読み出しマージンが低下する恐れがある。
後述する実施の形態は、このようなことに鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態による半導体装置は、複数のワード線と、複数のビット線と、複数のメモリセルと、参照ワード線と、参照セルと、プリチャージ回路と、電流検出線と、電流比較回路とを有する。複数のメモリセルは、複数のワード線とビット線との交点にそれぞれ設けられ、複数のワード線によってそれぞれ選択される。参照ワード線は、複数のワード線に対して時分割で活性化される。参照セルは、参照ワード線とビット線との交点に設けられ、参照ワード線によって選択される。プリチャージ回路は、ビット線に読み出し電位を印加し、複数のワード線のいずれかによって選択される選択メモリセルからの読み出し電流と、参照セルからの読み出し参照電流とを、時分割でビット線に流す。電流検出線には、ビット線に流れる電流に比例する電流である検出電流が流れる。電流比較回路は、電流検出線に接続され、電流検出線に時分割で流れる読み出し電流と読み出し参照電流との大小を比較する。
前記一実施の形態によれば、メモリセルの読み出しマージンを拡大することが可能になる。
本発明の実施の形態１による半導体装置において、主要部の構成例を示す回路ブロック図である。 図１におけるバイアス制御回路の構成例を示す回路図である。 （ａ）は、図１における電流比較回路の構成例を示す回路図であり、（ｂ）は、（ａ）のより詳細な構成例を示す回路図である。 図１の半導体装置における読み出し動作時の動作例を示す波形図である。 本発明の実施の形態１によるメモリの読み出し方法の一例を示すフロー図である。 本発明の実施の形態２による半導体装置において、主要部の構成例を示す回路ブロック図である。 図６の半導体装置における読み出し動作時の動作例を示す波形図である。 本発明の実施の形態３による半導体装置において、図１のバイアス制御回路周りの構成例を示す回路図である。 図８における参照電位生成回路の構成例を示す回路図である。 本発明の実施の形態４による半導体装置において、図１のバイアス制御回路周りの構成例を示す回路図である。 本発明の実施の形態５による半導体装置において、図１の電流比較回路の構成例を示す回路図である。 図１１の電流比較回路を搭載した半導体装置の読み出し動作時の動作例を示す波形図である。 本発明の比較例による半導体装置において、主要部の構成例を示す回路ブロック図である。 フラッシュメモリセルの読み出し特性の一例を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
《半導体装置の構成》
図１は、本発明の実施の形態１による半導体装置において、主要部の構成例を示す回路ブロック図である。実施の形態１の半導体装置は、例えば、メモリデバイスや、または、メモリ回路、ロジック回路、アナログ回路を搭載したマイクロコントローラデバイスまたはＳｏＣ（System on a Chip）デバイス等である。図１には、このような半導体装置におけるメモリ回路部分の主要部の構成例が示される。図１に示す半導体装置は、メモリアレイＭＡＲＹと、ビット線選択回路ＹＳＷと、参照セルＲＣと、センスアンプ回路［１］ＳＡ１ＳＴと、センスアンプ回路［２］ＳＡ２ＮＤとを有する。
メモリアレイＭＡＲＹは、Ｘ軸方向に延伸する複数のワード線ＷＬ［ｉ］，ＷＬ［ｉ＋１］，…と、Ｘ軸方向と交差するＹ軸方向に延伸するローカルビット線ＬＢＬと、複数のメモリセルＭＣ［ｉ］，ＭＣ［ｉ＋１］，…とを備える。なお、実施の形態１の説明において、Ｘ軸方向及びＹ軸方向の定義は便宜的なもので、ワード線ＷＬが伸びる方向をＹ軸方向、ローカルビット線が伸びる方向をＸ軸方向としても良い。明細書では、複数存在する、ワード線を総称してワード線ＷＬと呼び、複数存在する、メモリセルを総称してメモリセルＭＣと呼ぶ。複数のメモリセルＭＣ［ｉ］，ＭＣ［ｉ＋１］，…は、複数のワード線ＷＬ［ｉ］，ＷＬ［ｉ＋１］，…と、ローカルビット線ＬＢＬとの交点にそれぞれ設けられ、複数のワード線ＷＬ［ｉ］，ＷＬ［ｉ＋１］，…によってそれぞれ選択される。明細書では、複数のワード線ＷＬのいずれかによって選択されるメモリセルＭＣを、選択メモリセルＭＣと呼ぶ。
メモリセルＭＣは、例えば、フラッシュメモリセルである。図１では記載の簡素化のため省略されているが、メモリアレイＭＡＲＹは、詳細には、ローカルビット線ＬＢＬも複数備える。この場合、メモリセルＭＣは、複数のワード線ＷＬと複数のローカルビット線ＬＢＬとの交点にそれぞれ設けられ、マトリックス状に配置される。各メモリセルＭＣは、複数のワード線ＷＬのいずれかと複数のローカルビット線ＬＢＬのいずれかによって選択される。
グローバルビット線ＧＢＬは、複数（例えば３２本等）のローカルビット線ＬＢＬに対して共通に設けられる。図１では記載の簡素化のため、１本のローカルビット線ＬＢＬのみが示される。ビット線選択回路ＹＳＷは、ビット線選択信号ＹＳ［ｋ］に応じて、複数のローカルビット線ＬＢＬの中のいずれかをグローバルビット線ＧＢＬに接続する。なお、半導体装置は、詳細には、グローバルビット線ＧＢＬも複数備える。この場合、同様にして、グローバルビット線ＧＢＬ毎に、ビット線選択回路ＹＳＷと複数のローカルビット線ＬＢＬとが設けられる。
明細書では、特に区別する必要が無い場合、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとを総称してビット線ＢＬと呼ぶ。例えば、ビット線選択回路ＹＳＷを介してグローバルビット線ＧＢＬに１本のローカルビット線ＬＢＬが接続された状態では、当該ローカルビット線ＬＢＬとグローバルビット線ＧＢＬは、１本のビット線ＢＬとみなすことができる。
参照セルＲＣは、参照ワード線ＲＷＬとグローバルビット線ＧＢＬとの交点に設けられ、参照ワード線ＲＷＬによって選択される。参照セルＲＣは、例えば、定電流源等を含み、読み出し動作時に、選択メモリセルＭＣからの読み出し電流Ｉｃｅｌの大きさ（論理レベル）を判別するための読み出し参照電流Ｉｒｅｆを生成する。参照ワード線ＲＷＬは、詳細は後述するが、複数のワード線ＷＬに対して時分割で活性化される。
センスアンプ回路［１］ＳＡ１ＳＴは、プリチャージ回路ＰＲＥと、ｐＭＯＳトランジスタＭＰ２と、電流比較回路ＣＣＭＰとを備える。プリチャージ回路ＰＲＥは、概略的には、読み出し動作時に、ビット線ＢＬ（詳細にはグローバルビット線ＧＢＬを介して選択されたローカルビットＬＢＬ）に読み出し電位ＶＲＤを印加し、選択メモリセルＭＣからの読み出し電流Ｉｃｅｌと、参照セルＲＣからの読み出し参照電流Ｉｒｅｆとを、時分割でビット線ＢＬに流す。プリチャージ回路ＰＲＥは、ｐＭＯＳトランジスタＭＰ１と、バイアス制御回路ＢＳＣＴとを有する。
ｐＭＯＳトランジスタＭＰ１は、電源電位Ｖｄｄと、グローバルビット線ＧＢＬとの間に電流経路が設けられ、ビット線ＢＬに読み出し電流Ｉｃｅｌまたは読み出し参照電流Ｉｒｅｆを流すための電流源として機能する。バイアス制御回路ＢＳＣＴは、例えば、アンプ回路ＡＭＰを備え、ビット線ＢＬ（グローバルビット線ＧＢＬ）の電位と予め定めた参照電位ＶＲＦ１とを入力として、ｐＭＯＳトランジスタＭＰ１のゲート電位（制御電位）であるバイアス電位ＢＩＡＳＰを帰還制御する。
ｐＭＯＳトランジスタＭＰ２は、電源電位Ｖｄｄと電流検出線ＣＤＬとの間に電流経路が設けられ、ｐＭＯＳトランジスタＭＰ１と同じバイアス電位（制御電位）ＢＩＡＳＰが印加される。これにより、ｐＭＯＳトランジスタＭＰ２は、ｐＭＯＳトランジスタＭＰ１に対するカレントミラー用の電流源として機能し、電流検出線ＣＤＬに、ビット線ＢＬに流れる電流に比例する電流である検出電流を流す。この例では、ｐＭＯＳトランジスタＭＰ１，ＭＰ２のゲート幅とゲート長の比（ゲート幅（Ｗ）／ゲート長（Ｌ））は同一であるものとする。この場合、電流検出線ＣＤＬに流れる検出電流の大きさは、ビット線ＢＬに流れる電流の大きさに等しくなる。
電流比較回路ＣＣＭＰは、電流検出線ＣＤＬに接続され、概略的には、電流検出線ＣＤＬに時分割で流れる読み出し電流Ｉｃｅｌ（詳細には検出電流Ｉｒｄ２ａ）と読み出し参照電流Ｉｒｅｆ（詳細には検出電流Ｉｒｒ２ａ）との大小を比較する。この際に、電流比較回路ＣＣＭＰは、モード切り替え信号ＭＤに応じて記憶モードと比較モードで動作し、例えば、記憶モードで読み出し電流Ｉｃｅｌを記憶し、その後の比較モードで、当該記憶電流と読み出し参照電流Ｉｒｅｆとの大小を比較する。センスアンプ回路［２］ＳＡ２ＮＤは、電流比較回路ＣＣＭＰの比較結果が反映された検出電位Ｖｄｅｔを増幅することで、“１”レベル（電源電位Ｖｄｄレベル）または“０”レベル（接地電源電位レベル）の出力信号Ｖｏｕｔを出力する。
《各部の詳細》
図２は、図１におけるバイアス制御回路の構成例を示す回路図である。図２のバイアス制御回路ＢＳＣＴａは、図１のアンプ回路ＡＭＰとなる差動アンプ回路を有する。当該差動アンプ回路は、差動対トランジスタとなるｎＭＯＳトランジスタＭＮ３，ＭＮ４と、負荷電流源となるｐＭＯＳトランジスタＭＰ３，ＭＰ４と、テール電流源となる定電流源ＣＳ１とを備える。当該差動アンプ回路は、ｎＭＯＳトランジスタＭＮ３に入力されるビット線ＢＬ（グローバルビット線ＧＢＬ）の電位とｎＭＯＳトランジスタＭＮ４に入力される参照電位ＶＲＦ１とが一致するように図１のバイアス電位ＢＩＡＳＰを帰還制御する。
具体的には、正極入力となるグローバルビット線ＧＢＬの電位が負極入力となる参照電位ＶＲＦ１よりも高い場合、バイアス電位ＢＩＡＳＰは高くなる。その結果、ｐＭＯＳトランジスタＭＰ１はオフ方向に向けて変化し、グローバルビット線ＧＢＬの電位が下がる方向に負帰還制御が働く。逆に、グローバルビット線ＧＢＬの電位が参照電位ＶＲＦ１よりも低い場合、バイアス電位ＢＩＡＳＰは低くなる。その結果、ｐＭＯＳトランジスタＭＰ１はオン方向に向けて変化し、グローバルビット線ＧＢＬの電位が高くなる方向に負帰還制御が働く。
図３（ａ）は、図１における電流比較回路の構成例を示す回路図であり、図３（ｂ）は、図３（ａ）のより詳細な構成例を示す回路図である。図３（ａ）に示す電流比較回路ＣＣＭＰは、ｎＭＯＳトランジスタＭＮ１と、切り替えスイッチＳＷ１と、容量素子Ｃ１とを備える。ｎＭＯＳトランジスタＭＮ１は、電流検出線ＣＤＬと接地電源電位Ｖｓｓとの間に電流経路が設けられ、電流源として機能する。切り替えスイッチＳＷ１は、モード切り替え信号ＭＤに応じてオン・オフが制御され、オンに制御された際に、ｎＭＯＳトランジスタＭＮ１をダイオード接続（ゲート・ドレイン短絡）に切り替える。容量素子Ｃ１は、ｎＭＯＳトランジスタＭＮ１のゲート（制御ノード）と接地電源電位Ｖｓｓとの間に設けられ、ｎＭＯＳトランジスタＭＮ１のゲート電位（制御電位）を保持する。
電流比較回路ＣＣＭＰは、切り替えスイッチＳＷ１がオンに制御された際には、電流検出線ＣＤＬに流れている検出電流を記憶電流として記憶する記憶モードで動作する。具体的には、電流検出線ＣＤＬに流れている検出電流によって容量素子Ｃ１が充電されることで、ｎＭＯＳトランジスタＭＮ１は、切り替えスイッチＳＷ１がオフになっても、当該検出電流（記憶電流）を流し続けるように制御される。
その後、切り替えスイッチＳＷ１がオフに制御された際、電流比較回路ＣＣＭＰは、電流検出線ＣＤＬに流れている検出電流と、記憶モードで記憶した記憶電流との大小を比較する比較モードで動作する。具体的には、ｎＭＯＳトランジスタＭＮ１が記憶モードでの記憶電流を流し続けている状態で電流検出線ＣＤＬに流れる検出電流の大きさが変化すると、その変化分に応じて電流検出線ＣＤＬの電位が変化する。
例えば、記憶電流＜検出電流の場合、検出電流の増加分によって図１のセンスアンプ回路［２］ＳＡ２ＮＤの入力容量が充電されるため、電流検出線ＣＤＬの電位（検出電位Ｖｄｅｔ）は高くなる。一方、記憶電流＞検出電流の場合、検出電流の減少分によってセンスアンプ回路［２］ＳＡ２ＮＤの入力容量が放電されるため、電流検出線ＣＤＬの電位（検出電位Ｖｄｅｔ）は低くなる。センスアンプ回路［２］ＳＡ２ＮＤは、この検出電位Ｖｄｅｔの変化を増幅する。
図３（ｂ）の電流比較回路ＣＣＭＰａにおいて、図３（ａ）の容量素子Ｃ１は、ｎＭＯＳトランジスタＭＮ１のしきい値電圧（Ｖｔｈｎ）付近の電位を蓄えるために用いられることから、例えば、面積効率の高いｎＭＯＳトランジスタＭＮｃ１によるＭＯＳ容量素子で構成される。ｎＭＯＳトランジスタＭＮ１にしきい値電圧（Ｖｔｈｎ）以上の電位を加えるとソースドレイン間に導電性を有するチャネルが形成される。ソース、ドレイン及びチャネルとゲート間にゲート絶縁膜を介して容量が形成される。従って、ＭＯＳ容量素子の容量が大きくなる。
また、図３（ａ）の切り替えスイッチＳＷ１は、ｎＭＯＳトランジスタＭＮ１のしきい値電圧（Ｖｔｈｎ）付近の電位を通すため、ｎＭＯＳトランジスタＭＮｓ１およびｐＭＯＳトランジスタＭＰｓ１によるＣＭＯＳスイッチで構成される。インバータ回路ＩＶ１，ＩＶ２は、モード切り替え信号ＭＤをｎＭＯＳトランジスタＭＮｓ１に印加すると共に、その反転信号（／ＭＤ）をｐＭＯＳトランジスタＭＰｓ１に印加する。
《半導体装置の動作》
図４は、図１の半導体装置における読み出し動作時の動作例を示す波形図である。図４の時刻ｔ０では、ワード線ＷＬ［ｉ］およびビット線選択信号ＹＳ［ｋ］が活性化され、これに応じてメモリセルＭＣ［ｉ］が選択される。その結果、ビット線ＢＬ（ローカルビットＬＢＬおよびグローバルビット線ＧＢＬ）の電位は、参照電位ＶＲＦ１よりも低い初期状態の電位から参照電位ＶＲＦ１に向けて上昇する。この上昇期間では、バイアス制御回路（図２のＢＳＣＴａ）は、定常状態の電位“Ｖｄｄ−｜Ｖｔｈｐ｜”（ＶｔｈｐはｐＭＯＳトランジスタＭＰ１のしきい値電圧）よりも低いバイアス電位ＢＩＡＳＰを出力するため、ｐＭＯＳトランジスタＭＰ１，ＭＰ２の電流は、定常状態の電流よりも大きくなる。
その後、ビット線ＢＬの電位が参照電位ＶＲＦ１近くに達すると、バイアス制御回路ＢＳＣＴａは、バイアス電位ＢＩＡＳＰとして定常状態の“Ｖｄｄ−｜Ｖｔｈｐ｜”付近の電位を出力する。これにより、ｐＭＯＳトランジスタＭＰ１は、読み出し電流Ｉｃｅｌにリーク電流Ｉｌｋを加えた電流である実読み出し電流Ｉｒｄ１（＝Ｉｃｅｌ＋Ｉｌｋ）を流している状態で定常状態に達する。すなわち、ローカルビット線ＬＢＬには、図１に示されるように、選択メモリセルＭＣ［ｉ］による読み出し電流Ｉｃｅｌに加えて、非選択メモリセル（ＭＣ［ｉ＋１］，…）によるリーク電流Ｉｌｋも流れる。
また、時刻ｔ０では、ワード線ＷＬ［ｉ］の活性化と共に、モード切り替え信号ＭＤの“Ｈ”レベルによって記憶モードが選択される。これにより、ｐＭＯＳトランジスタＭＰ２およびｎＭＯＳトランジスタＭＮ１に、実読み出し電流Ｉｒｄ１に等しい検出電流Ｉｒｄ２ａが流れている状態で、電流比較回路ＣＣＭＰは、当該検出電流Ｉｒｄ２ａ（＝Ｉｒｄ１）を記憶電流として記憶する。この際に、検出電位Ｖｄｅｔは、ｎＭＯＳトランジスタＭＮ１のしきい値電圧Ｖｔｈｎ付近で安定する。
次いで、時刻ｔ１では、ワード線ＷＬ［ｉ］の非活性化によって全メモリセルＭＣが非選択に制御され、代わって、参照ワード線ＲＷＬの活性化によって参照セルＲＣが選択される。この際に、ビット線選択信号ＹＳ［ｋ］の活性状態はそのまま維持される。その結果、ｐＭＯＳトランジスタＭＰ１は、読み出し参照電流Ｉｒｅｆにリーク電流Ｉｌｋを加えた電流である実読み出し参照電流Ｉｒｒ１（＝Ｉｒｅｆ＋Ｉｌｋ）を流した状態で定常状態に達する。この定常状態に達するまでの期間、バイアス制御回路ＢＳＣＴａは、電流の変化分に応じて、バイアス電位ＢＩＡＳＰを微小に変化させる。
また、時刻ｔ１では、参照ワード線ＲＷＬの活性化と共に、モード切り替え信号ＭＤの“Ｌ”レベルによって比較モードが選択される。比較モードでは、ｎＭＯＳトランジスタＭＮ１は、時刻ｔ１よりも前の記憶モード時の記憶電流（検出電流Ｉｒｄ２ａ（＝Ｉｒｄ１＝Ｉｃｅｌ＋Ｉｌｋ））をそのまま流し続ける。一方、ｐＭＯＳトランジスタＭＰ２には、実読み出し参照電流Ｉｒｒ１に等しい検出電流Ｉｒｒ２ａが流れる。
その結果、センスアンプ回路［２］ＳＡ２ＮＤの入力容量は、検出電流Ｉｒｒ２ａ（＝Ｉｒｒ１＝Ｉｒｅｆ＋Ｉｌｋ）と検出電流（記憶電流）Ｉｒｄ２ａ（＝Ｉｒｄ１＝Ｉｃｅｌ＋Ｉｌｋ）との差分電流によって、充電または放電される。この差分電流では、リーク電流Ｉｌｋは相殺される。このため、ビット線リーク電流に伴う読み出しマージンの低下を抑制でき、読み出しマージンを拡大することが可能になる。
例えば、時刻ｔ１において、時刻ｔ０における選択メモリセルＭＣ［ｉ］の記憶データが“０”であった場合、Ｉｃｅｌ＞Ｉｒｅｆ（Ｉｒｄ２ａ＞Ｉｒｒ２ａ）であるため、センスアンプ回路［２］ＳＡ２ＮＤの入力容量は放電され、検出電位Ｖｄｅｔは、Ｖｔｈｎ付近の電位より低下する。逆に、時刻ｔ０における選択メモリセルＭＣ［ｉ］の記憶データが“１”であった場合、Ｉｃｅｌ＜Ｉｒｅｆ（Ｉｒｄ２ａ＜Ｉｒｒ２ａ）であるため、センスアンプ回路［２］ＳＡ２ＮＤの入力容量は充電され、検出電位Ｖｄｅｔは、Ｖｔｈｎ付近の電位より上昇する。
検出電位Ｖｄｅｔの変化が一定以上に達した場合、時刻ｔ２において、センスアンプ回路［２］ＳＡ２ＮＤが活性化される。センスアンプ回路［２］ＳＡ２ＮＤは、検出電位Ｖｄｅｔの変化をＣＭＯＳレベル（Ｖｄｄ／Ｖｓｓレベル）まで増幅する。センスアンプ回路［２］ＳＡ２ＮＤによる増幅が完了すると、時刻ｔ３において、参照ワードＲＷＬおよびビット線選択信号ＹＳ［ｋ］は非活性化される。その結果、ｐＭＯＳトランジスタＭＰ１（ひいてはｐＭＯＳトランジスタＭＰ２）の電流パスは遮断され、センスアンプ回路［１］ＳＡ１ＳＴは、非活性化される。
なお、ここでは、記憶モードで選択メモリセルＭＣ［ｉ］からの読み出し電流Ｉｃｅｌを記憶し、比較モードで参照セルＲＣからの読み出し参照電流Ｉｒｅｆとの比較を行ったが、記憶モードで読み出し参照電流Ｉｒｅｆを記憶し、比較モードで読み出し電流Ｉｃｅｌとの比較を行うような方式を用いてもよい。また、参照セルＲＣは、場合によっては、グローバルビットＧＢＬの代わりにローカルビット線ＬＢＬのそれぞれに対して設けられてもよい。ただし、参照セルＲＣをグローバルビットＧＢＬに対して設けることで、各ローカルビット線ＬＢＬに対して設ける場合と比較して、参照セルＲＣの数を１／ｋ（ｋは、ビット線選択回路ＹＳＷに接続されるローカルビット線ＬＢＬの数）に削減できる。
《半導体装置（比較例）の構成および実施の形態１との比較》
図１３は、本発明の比較例による半導体装置において、主要部の構成例を示す回路ブロック図である。図１３の半導体装置では、図１の構成例と異なるセンスアンプ回路［１］ＳＡ１ＳＴ’を有する。センスアンプ回路［１］ＳＡ１ＳＴ’は、電流比較回路ＣＣＭＰ’とクランプ用のｎＭＯＳトランジスタＭＮ１０’とを備える。図１３に示す電流比較回路ＣＣＭＰ’は、ｐＭＯＳトランジスタＭＰ１’と、切り替えスイッチＳＷ１’と、容量素子Ｃ１’とを備える。電流比較回路ＣＣＭＰ’では、図３の構成例と異なり、ｐＭＯＳトランジスタＭＰ１’を用いて、電源電位Ｖｄｄと電流検出線ＣＤＬ’との間に電流経路が設けられる。また、電流比較回路ＣＣＭＰ’は、選択メモリセルＭＣ’と同一の電流パス上に設けられることで、プリチャージ機能を有する。
読み出し電位ＶＲＤは、ｎＭＯＳトランジスタＭＮ１０’へのクランプ電位Ｖｃｌｐによって定められる。メモリセルＭＣ’は、例えば、抵抗型の不揮発メモリセル等である。この場合、読み出し電位ＶＲＤは、例えば、１００ｍＶ等に設定される。参照セルＲＣは、モード切り替え信号ＭＤの反転信号（／ＭＤ）によって制御されるスイッチ用のｎＭＯＳトランジスタＭＮ１１’を介してグローバルビット線ＧＢＬに接続される。しかし、このような半導体装置において、仮に、メモリセルＭＣ’にフラッシュメモリセルを適用した場合、次のような問題が生じ得る。
第一の問題として、ビット線リーク電流に伴う読み出しマージンの低下を必ずしも抑制できるとは限らない。例えば、図１３において、ビット線選択信号ＹＳ［ｋ］を非活性化した状態でモード切り替え信号ＭＤを“Ｌ”レベルに制御すると共に参照ワード線ＲＷＬを活性化することで、比較モードに移行することも考えられる。この場合、ビット線リーク電流は相殺されない。一方、実施の形態１の半導体装置では、図４で述べたように、記憶モードでのビット線選択信号ＹＳ［ｋ］の活性状態を維持したまま比較モードに移行することで、リーク電流Ｉｌｋの影響が相殺可能となっている。その結果、読み出しマージンを拡大することができる。
第二の問題として、読み出し電位ＶＲＤが低く過ぎて、フラッシュメモリセルの読み出しに適さない恐れがある。図１４は、フラッシュメモリセルの読み出し特性の一例を示す図である。図１４において、例えば、読み出し電位ＶＲＤ（フラッシュメモリセルのドレイン・ソース間電圧Ｖｄｓ）を１００ｍＶに設定した場合、データ“０”を記憶している状態（しきい値電圧が低い状態）と、データ“１”を記憶している状態（しきい値電圧が高い状態）とでドレイン電流（図１の読み出し電流Ｉｃｅｌ）の差が小さくなる。その結果、読み出しマージンが小さくなる。
一方、図１３において読み出し電位ＶＲＤを高くする方法として、（Ａ）クランプ用のｎＭＯＳトランジスタＭＮ１０’を削除する方法と、それとは別に（Ｂ）電源電位Ｖｄｄ自体を高くする方法とが考えられる。（Ａ）の方法を用いた場合、読み出し電位ＶＲＤの最大値は、ダイオード接続のｐＭＯＳトランジスタＭＰ１’に伴い、そのしきい値電圧を“Ｖｔｈｐ”として“Ｖｄｄ−｜Ｖｔｈｐ｜”程度である。より厳密には、読み出し電位ＶＲＤの最大値は、ｐＭＯＳトランジスタＭＰ１’の飽和ドレイン電圧を“Ｖｄｓａｔ”として、 “Ｖｄｄ−（｜Ｖｔｈｐ｜＋Ｖｄｓａｔ）”である。例えば、“｜Ｖｔｈｐ｜”は、０．４〜０．６Ｖ等であり、“Ｖｄｓａｔ”は、０．１〜０．２Ｖ等である。
ここで、図１４に示されるように、フラッシュメモリセルでは、読み出し電位ＶＲＤが高いほど、読み出しマージンを拡大することができる。一方、フラッシュメモリセルでは、温度変化等の各種動作条件の変動に応じて読み出しマージンも変動する。例えば、電源電位Ｖｄｄが最も低く、ｐＭＯＳトランジスタのしきい値電圧（Ｖｔｈｐ）が最も高くなる条件（所謂プロセスＳＳかつ低温）では、読み出しマージンが最小になる。逆に、電源電位Ｖｄｄが最も高く、ｐＭＯＳトランジスタのしきい値電圧（Ｖｔｈｐ）が最も低くなる条件（所謂プロセスＦＦかつ高温）では、読み出しマージンが最大になる。このような読み出しマージンの変動を考慮した場合、読み出し電位ＶＲＤは、“Ｖｄｄ−｜Ｖｔｈｐ｜”では足りず、可能な限り高くすることが望まれる。
そこで、（Ｂ）の方法を用いて、電源電位Ｖｄｄ自体を高くすることが考えられる。しかし、この場合、第三の問題として、消費電力の増加に加えて、電流比較回路ＣＣＭＰ’を構成するトランジスタで耐圧違反が生じる恐れがある。例えば、センスアンプ回路［１］ＳＡ１ＳＴ’内において、ｐＭＯＳトランジスタＭＰ１’もしくはクランプ用のｎＭＯＳトランジスタＭＮ１０’のソース−ドレイン間に耐圧違反が生じ得る。耐圧違反の対策として、ｐＭＯＳトランジスタＭＰ１’もしくはｎＭＯＳトランジスタＭＮ１０’を高耐圧のトランジスタで構成することも考えられる。しかし、この場合、回路面積の増加または製造プロセスの複雑化等によってコストの増大が生じ得る。
そこで、実施の形態１の半導体装置では、図１に示したように、ビット線ＢＬと電流検出線ＣＤＬからなる２個の電流パスが設けられ、電流検出線ＣＤＬ側に電流比較回路ＣＣＭＰが接続される。これにより、電流比較回路ＣＣＭＰの耐圧違反を生じさせることなく、ビット線ＢＬに高い読み出し電位ＶＲＤを印加することが可能になる。その結果、読み出しマージンを拡大することが可能になる。
さらに、ビット線ＢＬに高い読み出し電位ＶＲＤを印加する方式として、プリチャージ回路ＰＲＥ内にバイアス制御回路ＢＳＣＴが設けられる。バイアス制御回路ＢＳＣＴは、読み出し電位ＶＲＤを、例えば、電源電位ＶｄｄよりもｐＭＯＳトランジスタＭＰ１の飽和ドレイン電圧Ｖｄｓａｔだけ低い電位に定める。この場合、参照電位ＶＲＦ１は、“Ｖｄｄ−Ｖｄｓａｔ”に定められる。その結果、図１３の構成例と比較して、読み出し電位ＶＲＤを“Ｖｔｈｐ”（例えば０．４〜０．６Ｖ等）だけ高めることが可能になり、電源電位Ｖｄｄを高くせずとも（すなわち消費電力の増大を抑制しつつ）、読み出しマージンを拡大することが可能になる。
《メモリの読み出し方法》
図５は、本発明の実施の形態１によるメモリの読み出し方法の一例を示すフロー図である。まず、メモリ回路の構成として、図１に示したように、複数のメモリセルＭＣ、参照セルＲＣおよびプリチャージ回路ＰＲＥが接続される第１の電流パス（ビット線ＢＬ）と、電流比較回路ＣＣＭＰが接続され、第１の電流パスに流れる電流に比例する電流が流れる第２の電流パス（電流検出線ＣＤＬ）とを有する構成を前提とする。
図５では、第１の期間（ステップＳ１０１〜Ｓ１０４）と、第２の期間（ステップＳ２０１〜Ｓ２０５）と、第３の期間（ステップＳ３０１）とが設けられる。第１の期間（ステップＳ１０１〜Ｓ１０４）は、前述した記憶モードで動作する記憶期間である。第１の期間において、ワード線ＷＬおよびビット線ＢＬの活性化によってメモリセルＭＣが選択されると、第１の電流源となるｐＭＯＳトランジスタＭＰ１を含むプリチャージ回路ＰＲＥが活性化される（ステップＳ１０１）。プリチャージ回路ＰＲＥは、選択メモリセルＭＣに第１の電流パス（ビット線ＢＬ）を介して読み出し電位ＶＲＤを印加することで選択メモリセルＭＣからの読み出し電流Ｉｃｅｌを第１の電流パスに流す（ステップＳ１０２）。ここで第１の電流パスには、選択されない多数のメモリセルＭＣから発生したリーク電流も流れる。
また、第１の電流源となるｐＭＯＳトランジスタＭＰ１が活性化されると、第２の電流源となるｐＭＯＳトランジスタＭＰ２も活性化される。これにより、第１の電流パス（ビット線ＢＬ）に流れる読み出し電流Ｉｃｅｌは、第２の電流パス（電流検出線ＣＤＬ）に転写される（ステップＳ１０３）。同時に第１の電流パスに流れるリーク電流も第２の電流パスに転写される。電流比較回路ＣＣＭＰは、第２の電流パスを介して、読み出し電流Ｉｃｅｌに比例する検出電流Ｉｒｄ２ａを記憶電流として記憶する（ステップＳ１０４）。同様に電流比較回路ＣＣＭＰは、第２の電流パスを介して流れるリーク電流も記憶する。
第２の期間（ステップＳ２０１〜Ｓ２０５）は、前述した比較モードで動作する比較期間である。第２の期間では、ステップＳ１０１でのビット線ＢＬの選択状態を維持したまま、選択ワード線ＷＬが非活性化され、これに伴い全メモリセルＭＣが非選択状態となる（ステップＳ２０１）。この状態で、参照ワード線ＲＷＬの活性化によって参照セルＲＣが選択される（ステップＳ２０２）。これにより、プリチャージ回路ＰＲＥは、参照セルＲＣからの読み出し参照電流Ｉｒｅｆを第１の電流パス（ビット線ＢＬ）に流す（ステップＳ２０３）。ここでも第１の電流パスには、選択されない多数のメモリセルＭＣから発生したリーク電流も流れる。
第１の電流パス（ビット線ＢＬ）に流れる読み出し参照電流Ｉｒｅｆは、第２の電流パス（電流検出線ＣＤＬ）に転写される（ステップＳ２０４）。同時に第１の電流パスに流れるリーク電流も第２の電流パスに転写される。電流比較回路ＣＣＭＰは、第２の電流パスを介して得られた読み出し参照電流Ｉｒｅｆに比例する検出電流Ｉｒｒ２ａと、第１の期間（記憶期間）で記憶した検出電流（記憶電流）Ｉｒｄ２ａとの大小を比較する（ステップＳ２０５）。また、ステップＳ２０５では、第２の電流パスを介して流れるリーク電流から、第１の期間（記憶期間）で記憶したリーク電流が差し引かれる。その後、第３の期間（ステップＳ３０１）において、当該電流比較結果が、センスアンプ回路［２］ＳＡ２ＮＤによって増幅される。なお、図４でも述べたように、例えば、第１の期間と第２の期間とを入れ替え、第２の期間を、読み出し参照電流Ｉｒｅｆを記憶する記憶期間とし、第１の期間を、読み出し電流Ｉｃｅｌと読み出し参照電流Ｉｒｅｆとを比較する比較期間とすることも可能である。
《実施の形態１の主要な効果》
以上のように、実施の形態１の方式では、ビット線選択回路ＹＳＷを活性化したまま、時分割での読み出しが行われる。その結果、図５のステップＳ２０５でリーク電流を差し引いてビット線リーク電流の影響を無くすことができ、読み出しマージンを拡大することが可能になる。また、２個の電流パスを設け、一方の電流パスにバイアス制御回路ＢＳＣＴを設け、他方の電流パスに電流比較回路ＣＣＭＰを設けることで、メモリセルＭＣ（特にフラッシュメモリセル）に印加する読み出し電位ＶＲＤを高められる。その結果、読み出しマージンを拡大することが可能になる。読み出しマージンを拡大できることで、メモリ（ひいてはそれを含む半導体装置）の高密度化、低電圧化等が実現可能になる。
（実施の形態２）
《半導体装置の構成および動作》
図６は、本発明の実施の形態２による半導体装置において、主要部の構成例を示す回路ブロック図である。図６の半導体装置は、図１の構成例とはｐＭＯＳトランジスタＭＰ１，ＭＰ２のカレントミラー比が異なっている。具体的には、ｐＭＯＳトランジスタＭＰ２のゲート幅とゲート長の比（ゲート幅（Ｗ）／ゲート長（Ｌ））Ｂは、ｐＭＯＳトランジスタＭＰ１のゲート幅とゲート長の比Ａよりも小さい。
これにより、ｐＭＯＳトランジスタＭＰ２に流れる電流は、ｐＭＯＳトランジスタＭＰ１に流れる電流よりも小さくなるように設定される。ｐＭＯＳトランジスタＭＰ２が駆動する負荷は、ｐＭＯＳトランジスタＭＰ１に比べて十分に小さいため、ｐＭＯＳトランジスタＭＰ２に流れる電流を小さくしても特に問題は生じない。また、カレントミラー比（Ｂ／Ａ）の設定に際し、望ましくは、ｐＭＯＳトランジスタＭＰ１のゲート長（Ｌ）は、最小寸法付近に設定され、ｐＭＯＳトランジスタＭＰ２のゲート長（Ｌ）は、できるだけ大きい寸法に設定される。
図７は、図６の半導体装置における読み出し動作時の動作例を示す波形図である。図７では、図４と比べて、記憶モード時にｐＭＯＳトランジスタＭＰ２に流れる検出電流Ｉｒｄ２ｂの大きさと、比較モード時にｐＭＯＳトランジスタＭＰ２に流れる検出電流Ｉｒｒ２ｂの大きさとが異なっている。記憶モードでの検出電流Ｉｒｄ２ｂは、記憶モード時にｐＭＯＳトランジスタＭＰ１に流れる実読み出し電流Ｉｒｄ１とカレントミラー比（Ｂ／Ａ）とを用いて、“（Ｂ／Ａ）×Ｉｒｄ１”となる。比較モードでの検出電流Ｉｒｒ２ｂは、比較モード時にｐＭＯＳトランジスタＭＰ１に流れる実読み出し参照電流Ｉｒｒ１とカレントミラー比（Ｂ／Ａ）とを用いて、“（Ｂ／Ａ）×Ｉｒｒ１”となる。
《実施の形態２の主要な効果》
以上、実施の形態２の方式を用いることで、実施の形態１で述べた各種効果に加えて、さらに、消費電力の増加を抑制することが可能になる。具体的に説明すると、図１３に示した比較例の構成では、ｐＭＯＳトランジスタＭＰ１’に伴う１個の電流パスが存在するのに対して、図６の構成例の場合、ｐＭＯＳトランジスタＭＰ１，ＭＰ２に伴う２個の電流パスに、バイアス制御回路ＢＳＣＴの電流パスを加えた計３個の電流パスが存在する。このため、図１の場合のように、ｐＭＯＳトランジスタＭＰ１，ＭＰ２のカレントミラー比（Ｂ／Ａ）を“１／１”にした場合、読み出し動作時の消費電力の増加が懸念される。
具体例として、図１３のｐＭＯＳトランジスタＭＰ１’に伴う電流パスの消費電流をＩｘとし、図２のバイアス制御回路ＢＳＣＴａの消費電流を“０．２５×Ｉｘ”と仮定すると、図１の構成例で生じる消費電流は“（１＋１＋０．２５）×Ｉｘ”となる。一方、図６の構成例で生じる消費電流は、例えば、カレントミラー比（Ｂ／Ａ）を“１／４”に設定した場合、“（１＋０．２５＋０．２５）×Ｉｘ”となる。その結果、図１の構成例と比較して消費電力の増加を抑制できる。
さらに、ｐＭＯＳトランジスタＭＰ１のゲート長（Ｌ）を最小寸法付近に設定することで、ｐＭＯＳトランジスタＭＰ１のゲインが高まり、電流の整定時間を短縮することができる。その結果、図７において、時刻ｔ０〜ｔ１の期間である記憶期間Ｔｍ１を短縮することができ、ひいては読み出しアクセス時間を短縮することが可能になる。一方、ｐＭＯＳトランジスタＭＰ２のゲート長（Ｌ）をできるだけ大きい寸法に設定することで、出力インピーダンスを高めることができる。その結果、図７の時刻ｔ１〜ｔ３の期間である比較期間において、検出電位Ｖｄｅｔの電圧振幅を拡大することが可能になる。
（実施の形態３）
《バイアス制御回路の変形例》
図８は、本発明の実施の形態３による半導体装置において、図１のバイアス制御回路周りの構成例を示す回路図である。図８に示すバイアス制御回路ＢＳＣＴｂは、ｐＭＯＳトランジスタＭＰ６と、定電流源ＣＳ２とを備え、ゲート接地アンプ回路として機能する。ｐＭＯＳトランジスタＭＰ６は、ゲート（制御ノード）に参照電位生成回路ＶＲＦＧからの参照電位ＶＲＦ２が印加され、ビット線ＢＬ（グローバルビット線ＧＢＬ）とｐＭＯＳトランジスタＭＰ１の制御ノードとの間に電流経路が設けられる。
図９は、図８における参照電位生成回路の構成例を示す回路図である。図９に示す参照電位生成回路ＶＲＦＧａは、ｐＭＯＳトランジスタＭＰ７と、定電流源ＣＳ３と、アンプ回路ＡＭＰ２とを備える。ｐＭＯＳトランジスタＭＰ７および定電流源ＣＳ３は、図８のｐＭＯＳトランジスタＭＰ６および定電流源ＣＳ２のレプリカ回路として機能する。アンプ回路ＡＭＰ２は、ｐＭＯＳトランジスタＭＰ７のソース電位を負極入力として、当該ソース電位が図１に示した参照電位ＶＲＦ１（例えば、Ｖｄｄ−Ｖｄｓａｔ）となるようにｐＭＯＳトランジスタＭＰ７のゲート電位を帰還制御する。そして、アンプ回路ＡＭＰ２は、当該ゲート電位を参照電位ＶＲＦ２として出力する。
その結果、アンプ回路ＡＭＰ２は、参照電位ＶＲＦ２として“ＶＲＦ１−｜Ｖｔｈｐ｜”（ＶｔｈｐはｐＭＯＳトランジスタＭＰ７（ひいてはＭＰ６）のしきい値電圧）を出力する。すなわち、図９の参照電位生成回路ＶＲＦＧａは、温度変化等の各種環境変化が生じた場合であっても、参照電位ＶＲＦ１よりもｐＭＯＳトランジスタＭＰ７（ひいてはＭＰ６）のしきい値電圧Ｖｔｈｐだけで低い電位を参照電位ＶＲＦ２として出力することができる。
図８のｐＭＯＳトランジスタＭＰ６のゲートには、このような参照電位ＶＲＦ２（＝ＶＲＦ１−｜Ｖｔｈｐ｜）が印加される。これにより、グローバルビット線ＧＢＬの電位が参照電位ＶＲＦ１よりも低い場合、ｐＭＯＳトランジスタＭＰ６はオフとなり、バイアス電位ＢＩＡＳＰは下がる方向に変化する。その結果、ｐＭＯＳトランジスタＭＰ１はオンとなり、グローバルビット線ＧＢＬの電位は上がる方向に変化する。一方、グローバルビット線ＧＢＬの電位が上がり、参照電位ＶＲＦ１よりも高くなった場合、ｐＭＯＳトランジスタＭＰ６はオンとなり、バイアス電位ＢＩＡＳＰは上がる方向に変化する。その結果、ｐＭＯＳトランジスタＭＰ１はオフする方向に向けて変化し、グローバルビット線ＧＢＬの電位は下がる方向に変化する。このような負帰還制御により、グローバルビット線ＧＢＬの電位は、実施の形態１の場合と同様に参照電位ＶＲＦ１に設定されることになる。
また、メモリの読み出し動作に関しては、図４または図７の場合とほぼ同様であるが、詳細には、ｐＭＯＳトランジスタＭＰ１，ＭＰ２およびｎＭＯＳトランジスタＭＮ１に流れる各電流の大きさが図４または図７の場合とは若干異なる。これは、図８のバイアス制御回路ＢＳＣＴｂでは、図２のバイアス制御回路ＢＳＣＴａの場合と異なり、グローバルビット線ＧＢＬに図８の定電流源ＣＳ２に伴うバイアス電流Ｉｂｓが流れるためである。
これにより、例えば、図７を例とすると、実読み出し電流Ｉｒｄ１は“Ｉｃｅｌ＋Ｉｌｋ＋Ｉｂｓ”となり、実読み出し参照電流Ｉｒｒ１は、“Ｉｒｅｆ＋Ｉｌｋ＋Ｉｂｓ”となる。また、検出電流Ｉｒｄ２ｂは、当該実読み出し電流Ｉｒｄ１の（Ｂ／Ａ）倍となり、検出電流Ｉｒｒ２ｂは、当該実読み出し参照電流Ｉｒｒ１の（Ｂ／Ａ）倍となる。ただし、バイアス電流Ｉｂｓは、リーク電流Ｉｌｋの場合と同様に、電流比較回路ＣＣＭＰによって相殺されるため、読み出しマージンに影響を与えない。
《実施の形態３の主要な効果》
以上、実施の形態３の方式を用いることで、実施の形態１，２で述べた各種効果に加えて、図２のバイアス制御回路ＢＳＣＴａと図８のバイアス制御回路ＢＳＣＴｂとの比較から判るように、面積オーバヘッドの増大を抑制することが可能になる。なお、図９の参照電位生成回路ＶＲＦＧａは、半導体装置全体に対して共通に１個設ければよいため、その面積オーバヘッドは特に問題とならない。また、バイアス制御回路内の電流パスを２個から１個に削減できるため、消費電力を更に低減できる。例えば、図８の定電流源ＣＳ２の電流値は、図２の定電流源ＣＳ１の電流値の１／２等であってよい。
（実施の形態４）
《バイアス制御回路の変形例》
図１０は、本発明の実施の形態４による半導体装置において、図１のバイアス制御回路周りの構成例を示す回路図である。図１０には、図８の場合と同様のバイアス制御回路ＢＳＣＴｂが示される。ただし、図１０では、バイアス制御回路ＢＳＣＴｂ内のｐＭＯＳトランジスタＭＰ６のゲート電位が、図９の場合とは異なる参照電位生成回路ＶＲＦＧｂによって生成される。
図１０の参照電位生成回路ＶＲＦＧｂは、ｐＭＯＳトランジスタＭＰ８と、定電流源ＣＳ４とを備える。ｐＭＯＳトランジスタＭＰ８は、電源電位ＶｄｄとｐＭＯＳトランジスタＭＰ６のゲートとの間に設けられ、ダイオード接続で構成される。定電流源ＣＳ４は、ｐＭＯＳトランジスタＭＰ８と、接地電源電位Ｖｓｓとの間に設けられ、ｐＭＯＳトランジスタＭＰ８に流れる電流を定める。
ここで、定電流源ＣＳ２の電流値と定電流源ＣＳ４の電流値が共に“Ｉａｍｐ”の場合、ｐＭＯＳトランジスタＭＰ８のゲート幅とゲート長の比（Ｗ／Ｌ）Ｂ２は、ｐＭＯＳトランジスタＭＰ６のゲート幅とゲート長の比（Ｗ／Ｌ）Ｂ１に対して、例えば、Ｂ２／Ｂ１＝１／４、もしくは、それ以下となるように定められる。これにより、図１０の参照電位生成回路ＶＲＦＧｂは、例えば、“Ｖｄｄ−（｜Ｖｔｈｐ｜＋２×Ｖｄｓａｔ）”（ＶｄｓａｔはｐＭＯＳトランジスタＭＰ１，ＭＰ６の飽和ドレイン電圧）等の参照電位ＶＲＦ３を生成する。このような参照電位ＶＲＦ３によって、読み出し電位ＶＲＤを“Ｖｄｄ−Ｖｄｓａｔ”に定めた上で、更に、ｐＭＯＳトランジスタＭＰ６を飽和領域で動作させることが可能になる。
ｐＭＯＳトランジスタＭＰ１，ＭＰ６、定電流源ＣＳ２および参照電位生成回路ＶＲＦＧｂからなる回路部分は、低電圧カスコードカレントミラー回路における転写元の回路構成と同様の構成となっている。したがって、低電圧カスコードカレントミラー回路の場合と同様に、ｐＭＯＳトランジスタＭＰ１は、ドレイン・ソース間電圧Ｖｄｓが飽和ドレイン電圧Ｖｄｓａｔ（読み出し電位ＶＲＤが“Ｖｄｄ−Ｖｄｓａｔ”）に定められた状態で、定電流源として安定動作することが可能となる。
《実施の形態４の主要な効果》
以上、実施の形態４の方式を用いることで、実施の形態３で述べた各種効果に加えて、図９の参照電位生成回路ＶＲＦＧａと図１０の参照電位生成回路ＶＲＦＧｂとの比較から判るように、面積オーバヘッドの増大を更に抑制することが可能になる。すなわち、図９の場合には、アンプ回路ＡＭＰ２に加えて、参照電位ＶＲＦ１を生成する回路も別途必要とされるが、図１０の場合には、その両方共に不要となる。
（実施の形態５）
《電流比較回路の変形例》
図１１は、本発明の実施の形態５による半導体装置において、図１の電流比較回路の構成例を示す回路図である。図１１に示す電流比較回路ＣＣＭＰｂは、図３（ｂ）の電流比較回路ＣＣＭＰａとは次の点が異なっている。１点目の相違点として、図３（ａ）の切り替えスイッチＳＷ１を構成するｐＭＯＳトランジスタＭＰｓ１が削除されている。２点目の相違点として、インバータ回路ＩＶ１，ＩＶ２は、電位電位Ｖｄｄよりも高い電源電位ＶｄｄＨで動作する。その結果、切り替えスイッチＳＷ１を構成するｎＭＯＳトランジスタＭＮｓ１は、電源電位Ｖｄｄと接地電源電位Ｖｓｓとの間の電圧振幅よりも大きい電圧振幅を持つモード切り替え信号（スイッチ制御信号）ＭＤで制御される。
例えば、図３（ｂ）の電流比較回路ＣＣＭＰａにおいて、ｎＭＯＳトランジスタＭＮｓ１およびｐＭＯＳトランジスタＭＰｓ１をオンに制御する際、各トランジスタ（ＭＮｓ１，ＭＰｓ１）のゲート・ソース間には、実動作上、例えば、電源電位Ｖｄｄの半分程度の大きさの電圧が印加される。その結果、各トランジスタ（ＭＮｓ１，ＭＰｓ１）共に、オン抵抗が高くなり得る。
そこで、図１１では、インバータ回路ＩＶ１，ＩＶ２に高い電源電位ＶｄｄＨを供給することで、ｎＭＯＳトランジスタＭＮｓ１のゲート・ソース間電圧を高くすることができ、ｎＭＯＳトランジスタＭＮｓ１のオン抵抗を低減することが可能になる。なお、同様にして、図３（ｂ）のｐＭＯＳトランジスタＭＰｓ１のオン抵抗を低減するためには、インバータ回路ＩＶ１，ＩＶ２に、接地電源電位Ｖｓｓよりも低い電位（負電位）を供給すればよい。図１１の例では、ｎＭＯＳトランジスタＭＮｓ１のみでも切り替えスイッチの抵抗を十分に下げることが可能であるため、負電位生成回路を不必要にする観点や、面積オーバヘッドを低減する観点から、ｐＭＯＳトランジスタＭＰｓ１は削除される。
ただし、図１１において、負電位生成回路を設けない状態であっても、敢えて、図３（ｂ）のｐＭＯＳトランジスタＭＰｓ１を残してもよい。ｐＭＯＳトランジスタＭＰｓ１を残すことで、ｎＭＯＳトランジスタＭＮｓ１との間でスイッチオフ時のカップリングノイズを相殺することができるため、安定性や、ノイズの収束時間の観点で有益となる。なお、フラッシュメモリでは、通常、書き込み用の各種電源回路等といったように、電源電位Ｖｄｄよりも高い電源電位を生成する回路が設けられる。電源電位ＶｄｄＨは、このような回路によって生成された電位を用いればよいため、面積オーバヘッドの問題も特に生じない。
図１２は、図１１の電流比較回路を搭載した半導体装置の読み出し動作時の動作例を示す波形図である。図１２では、図７の波形図に対して、ｎＭＯＳトランジスタＭＮｓ１のゲート電位の波形が追加されている。ｎＭＯＳトランジスタＭＮｓ１のゲートには、時刻ｔ０〜ｔ１の記憶期間Ｔｍ２において、電源電位Ｖｄｄよりも高い電源電位ＶｄｄＨが印加される。これにより、切り替えスイッチＳＷ１のオン抵抗が下がるため、記憶期間Ｔｍ２において、ｐＭＯＳトランジスタＭＰ２の電流と、ｎＭＯＳトランジスタＭＮ１の電流とが一致するまでに要する時間を短縮することができる。その結果、図１２の記憶期間Ｔｍ２を、図７の記憶期間Ｔｍ１よりも短く設定することが可能になり、ひいては読み出しアクセス時間を短縮することが可能になる。
《実施の形態５の主要な効果》
以上、実施の形態５の方式を用いることで、実施の形態１〜４で述べた各種効果に加えて、時分割の読み出し方式を用いる場合に懸念されるアクセス時間の増大を抑制することが可能になる。なお、電源電位ＶｄｄＨを用いることで、消費電力の増加が懸念されるが、当該電源電位ＶｄｄＨの印加箇所は、ｎＭＯＳトランジスタＭＮｓ１のゲートであるため、定常電流は発生せず、消費電力の増加に対する影響は小さい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
ＡＭＰ アンプ回路
ＢＩＡＳＰ バイアス電位
ＢＬ ビット線
ＢＳＣＴ バイアス制御回路
Ｃ 容量素子
ＣＣＭＰ 電流比較回路
ＣＤＬ 電流検出線
ＣＳ 定電流源
ＧＢＬ グローバルビット線
Ｉｃｅｌ 読み出し電流
Ｉｌｋ リーク電流
Ｉｒｅｆ 読み出し参照電流
ＬＢＬ ローカルビット線
ＭＣ メモリセル
ＭＤ モード切り替え信号
ＭＮ ｎＭＯＳトランジスタ
ＭＰ ｐＭＯＳトランジスタ
ＰＲＥ プリチャージ回路
ＲＣ 参照セル
ＲＷＬ 参照ワード線
ＳＷ 切り替えスイッチ
ＶＲＤ 読み出し電位
ＶＲＦ 参照電位
ＶＲＦＧ 参照電位生成回路
Ｖｄｄ，ＶｄｄＨ 電源電位
Ｖｓｓ 接地電源電位
ＷＬ ワード線
ＹＳＷ ビット線選択回路

Claims (17)

  1. 複数のワード線と、
    ビット線と、
    前記複数のワード線と前記ビット線との交点にそれぞれ設けられ、前記複数のワード線によってそれぞれ選択される複数のメモリセルと、
    前記複数のワード線に対して時分割で活性化される参照ワード線と、
    前記参照ワード線と前記ビット線との交点に設けられ、前記参照ワード線によって選択される参照セルと、
    前記ビット線に読み出し電位を印加し、前記複数のワード線のいずれかによって選択される選択メモリセルからの読み出し電流と、前記参照セルからの読み出し参照電流とを、前記時分割で前記ビット線に流すプリチャージ回路と、
    前記ビット線に流れる電流に比例する電流である検出電流が流れる電流検出線と、
    前記電流検出線に接続され、前記電流検出線に前記時分割で流れる前記読み出し電流と前記読み出し参照電流との大小を比較する電流比較回路と、
    を有する、
    半導体装置。
  2. 請求項１記載の半導体装置において、
    前記プリチャージ回路は、
    第１の電源電位と前記ビット線との間に電流経路が設けられる第１のトランジスタと、
    前記ビット線の電位と予め定めた参照電位とを入力として前記第１のトランジスタの制御電位を帰還制御するバイアス制御回路と、
    を有する、
    半導体装置。
  3. 請求項２記載の半導体装置において、
    さらに、前記第１の電源電位と前記電流検出線との間に電流経路が設けられ、前記第１のトランジスタと同じ前記制御電位が印加される第２のトランジスタを有する、
    半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第２のトランジスタのゲート幅とゲート長の比は、前記第１のトランジスタのゲート幅とゲート長の比よりも小さい、
    半導体装置。
  5. 請求項２記載の半導体装置において、
    前記バイアス制御回路は、前記ビット線の電位と前記参照電位とが一致するように前記第１のトランジスタの前記制御電位を帰還制御する差動アンプ回路を有する、
    半導体装置。
  6. 請求項２記載の半導体装置において、
    前記バイアス制御回路は、
    制御ノードに前記参照電位が印加され、前記ビット線と前記第１のトランジスタの制御ノードとの間に電流経路が設けられる第３のトランジスタと、
    前記第３のトランジスタと第２の電源電位との間に設けられ、前記第３のトランジスタの負荷電流源となる第１の定電流源と、
    を有する、
    半導体装置。
  7. 請求項６記載の半導体装置において、
    さらに、前記参照電位を生成する参照電位生成回路を備え、
    前記参照電位生成回路は、
    前記第１の電源電位と前記第３のトランジスタの前記制御ノードとの間に設けられ、ダイオード接続で構成される第４のトランジスタと、
    前記第４のトランジスタと前記第２の電源電位との間に設けられ、前記第４のトランジスタに流れる電流を定める第２の定電流源と、
    を有する、
    半導体装置。
  8. 請求項３記載の半導体装置において、
    前記電流比較回路は、
    前記電流検出線と第２の電源電位との間に電流経路が設けられる第３のトランジスタと、
    オンに制御された際に、前記第３のトランジスタをダイオード接続に切り替える切り替えスイッチと、
    前記第３のトランジスタの制御電位を保持する容量素子と、
    を有する、
    半導体装置。
  9. 請求項８記載の半導体装置において、
    前記切り替えスイッチは、ＭＯＳトランジスタであり、
    前記切り替えスイッチのオン・オフは、前記第１の電源電位と前記第２の電源電位との間の電圧振幅よりも大きい電圧振幅を持つスイッチ制御信号で制御される、
    半導体装置。
  10. 請求項２記載の半導体装置において、
    前記第１のトランジスタは、ｐＭＯＳトランジスタであり、
    前記プリチャージ回路は、前記読み出し電位を、前記第１の電源電位よりも前記第１のトランジスタの飽和ドレイン電圧だけ低い電位に定める、
    半導体装置。
  11. 請求項１記載の半導体装置において、
    前記ビット線は、
    複数のローカルビット線と、
    前記複数のローカルビット線に対して共通に設けられ、ビット線選択スイッチを介して前記複数のローカルビット線のいずれかに接続されるグローバルビット線と、
    を有し、
    前記複数のローカルビット線のそれぞれには、前記複数のメモリセルが接続され、
    前記グローバルビット線には、前記参照セルが接続され、
    前記グローバルビット線には、前記複数のローカルビット線のいずれかである選択ローカルビット線が接続された状態で、前記選択メモリセルからの前記読み出し電流と、前記参照セルからの読み出し参照電流とが前記時分割で流れる、
    半導体装置。
  12. 請求項１記載の半導体装置において、
    前記複数のメモリセルは、フラッシュメモリセルである、
    半導体装置。
  13. 複数のメモリセル、参照セルおよびプリチャージ回路が接続される第１の電流パスと、
    電流比較回路が接続され、前記第１の電流パスに流れる電流に比例する電流が流れる第２の電流パスと、
    を有するメモリの読み出し方法であって、
    前記プリチャージ回路が、前記複数のメモリセルのいずれかである選択メモリセルに前記第１の電流パスを介して読み出し電位を印加することで前記選択メモリセルからの読み出し電流を前記第１の電流パスに流す第１の期間と、
    前記第１の期間の後または前に設けられ、前記参照セルからの読み出し参照電流を前記第１の電流パスに流す第２の期間と、
    を有し、
    前記第１の期間または前記第２の期間の一方である記憶期間では、前記電流比較回路が、前記第２の電流パスを介して、前記読み出し電流に比例する第１の検出電流または前記読み出し参照電流に比例する第２の検出電流の一方を記憶電流として記憶し、
    前記第１の期間または前記第２の期間の他方である比較期間では、前記電流比較回路が、前記第２の電流パスを介して得られた前記第１の検出電流または前記第２の検出電流の他方と、前記記憶期間で記憶した前記記憶電流との大小を比較する、
    メモリの読み出し方法。
  14. 請求項１３記載のメモリの読み出し方法において、
    前記プリチャージ回路は、ＭＯＳトランジタで構成される電流源を有し、前記読み出し電位として、電源電位よりも前記ＭＯＳトランジスタの飽和ドレイン電圧だけ低い電位を用いる、
    メモリの読み出し方法。
  15. 請求項１３記載のメモリの読み出し方法において、
    前記第２の電流パスに流れる電流は、前記第１の電流パスに流れる電流よりも小さくなるように設定される、
    メモリの読み出し方法。
  16. 請求項１３記載のメモリの読み出し方法において、
    前記第１の電流パスは、
    前記複数のメモリセルが接続されるローカルビット線と、
    前記参照セルおよび前記プリチャージ回路が接続され、かつ、前記ローカルビット線にビット線選択回路を介して接続されるグローバルビット線と、
    を有し、
    前記第１の期間および前記第２の期間では、共に、前記ローカルビット線と前記グローバルビット線は、前記ビット線選択回路を介して接続状態となっている、
    メモリの読み出し方法。
  17. 請求項１３記載のメモリの読み出し方法において、
    前記メモリは、フラッシュメモリである、
    メモリの読み出し方法。
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