WO2006058647A1 - Speicherschaltung wie verfahren zum bewerten eines speicherdatums einer cbram-widerstandsspeicherzelle - Google Patents

Speicherschaltung wie verfahren zum bewerten eines speicherdatums einer cbram-widerstandsspeicherzelle Download PDF

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WO2006058647A1
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cycle
potential
current
memory
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PCT/EP2005/012542
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Corvin Liaw
Thomas RÖHR
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Qimonda Ag
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    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Definitions

  • Memory circuit as method for evaluating a storage data of a CBRAM resistance memory cell
  • the invention relates to a memory circuit (Conductive Bridging RAM) comprising CBRAM resistor elements as memory cells.
  • the invention further relates to a method for evaluating a storage datum of a CBRAM resistance memory cell.
  • Novel memory circuits store information in a resistor network, wherein resistor elements are arranged in a matrix of word lines and bit lines.
  • the resistance elements have a variable resistance, with which information can be stored as a storage date.
  • CBRAM resistance elements also called PMC resistance elements
  • the electrical resistance in a solid state electrolyte can be adjusted by applying a programming current.
  • the programming current can be in the CBRAM resistance element set a relatively high or a relatively low resistance, each defining a particular detectable state.
  • the CBRAM resistance elements are arranged at the interfaces between word lines and bit lines of the matrix of the memory elements, so that each CBRAM resistance element of a memory cell at such an interface with a connection to dex "corresponding word ⁇ line and with a further connection the corresponding bit line is connected.
  • a resistance value of the memory cherzelle representing electrical magnitude determined by applying a voltage or a current to the addressed memory cell using a readout circuit and this compared with a further electrical variable, which is determined depending on a reference component, and determined depending on the result of the comparison, the memory data to be read.
  • a memory circuit which comprises memory cells with CBRAM resistance elements.
  • the CBRAM resistor elements are arranged in a memory cell matrix on a bit line and on word lines, wherein the resistance values of the
  • CBRAM resistance elements are adjustable by applying an electrical quantity to store a storage date.
  • the memory circuit further comprises a reference resistance element connected to the bit line and to a reference word line, the resistance value of the reference resistance element corresponding to a resistance threshold value.
  • Voltage sources are provided, which are each connected to the word lines and the reference word line, and are switchable in order to apply to the word line or the reference word line an activation potential or a deactivation potential for activating or deactivating the word line or reference word line ,
  • a sense amplifier is provided on the bit line and is suitable for measuring a bit line current from the respective bit line while the bit line potential is kept constant.
  • a control unit which applies the activation potential to the bit line for reading one of the memory cells and controls the voltage sources in such a way that the activation potential is applied to the reference word line in a first cycle and the deactivation potential is applied to the word lines second cycle to the reference word line the deactivation potential is applied to the word line at which the memory cell to be read is located, the activation potential is applied and to the other word lines the deactivation potential is applied.
  • the sense amplifier is connected to a judging unit in which a magnitude determined by the bit line current detected in the first cycle and the bit line current detected in the second cycle is determined to assign the detected electric quantity to a memory data.
  • the memory circuit according to the invention has the advantage that no separate sense amplifier must be provided for the reference resistance elements to be provided, which supplies an electrical comparison variable to the evaluation unit. Instead, the reference resistance elements are connected to the bit line at which the CBRAM
  • Resistor elements are connected, so that the reference resistor element with the same sense amplifier off can be read, such as the CBRAM resistor element to be read. As a result, an additional sense amplifier can be saved.
  • the evaluation of the contents of a memory cell formed by a CBRAM resistor element is performed in two cycles, wherein in a first cycle the activation potential is applied first to the reference word line and the deactivation potential to all word lines. This causes a current to flow through the reference resistor element and the bit line to the sense amplifier, which is measured by means of the sense amplifier and provided to the subsequent evaluation unit in the form of an electrical variable.
  • a second cycle which is assumed after the first state, the deactivation potential is applied to the reference word line as well as to the unselected word lines, and the activation potential is applied to the word line at which the memory cell to be read is located.
  • the bit line current is measured by the read amplifier and a corresponding variable dependent thereon is made available in the evaluation unit.
  • the corresponding memory date is assigned.
  • the evaluation unit has a memory element which stores a value representing the bit line current measured during the first cycle, wherein the evaluation unit has a difference unit to calculate the electrical quantity as a function of the difference of the bit line current received during the first cycle during the second cycle received bit line current.
  • the memory element has a capacitor to store an electrical quantity dependent on the bitline current detected during the first cycle.
  • the sense amplifier has an operational amplifier with an input which is connected to the bit line, wherein a negative feedback circuit is provided in order to keep the bit line potential on the bit line constant during the detection of the bit line current.
  • the voltage sources and the sense amplifier are preferably matched to one another such that the deactivation potential of the voltage sources corresponds to the bit line potential on which the corresponding bit line is held by the corresponding sense amplifier. In this way it is ensured that the deactivated word lines or a deactivated reference word line are in the ideal case without current, since no voltage drops between the deactivation potential and the bit line potential.
  • the reference resistive elements may comprise a plurality of interconnected CBRAM resistive elements each set to a resistance value corresponding to a first state of the storage datum, or to another resistance value corresponding to a second state of the storage datum.
  • the reference resistance elements can also be detected by means of CBRAM Resistance elements are formed, which are programmed to a fixed value.
  • the control unit may assume the first cycle in which the corresponding potentials are applied during a first time duration and assume the second state during a second time duration. In this way, during the first time period, a capacitance can be charged or discharged in dependence on the bit line current in order to achieve a defined charge potential in the first cycle in dependence on the bit line current and thus store a quantity dependent on the bit line current in the first cycle. This quantity is used as a reference for the evaluation of the bit line current flowing in the second cycle.
  • a method of evaluating a storage data of a CBRAM resistive memory cell is provided.
  • the CBRAM resistive memory cell is disposed in a group of CBRAM resistive memory cells on a bit line and on word lines, wherein the resistance values of the CBRAM resistive memory cells are adjustable by applying an electrical quantity to store a respective memory data.
  • a reference resistance element is connected to the bit line and to a reference word line, the resistance value of the reference resistance element corresponding to a resistance threshold value.
  • the method comprises the steps of: applying a deactivation potential to the word lines and applying an activation potential to the reference word line; Detecting a resulting bit line current in a first cycle; Applying a deactivation potential to the reference word line and applying the activation potential to the word line at which the memory cell to be read is located; Detecting a bit line current resulting in the second mode; and generating an electrical quantity corresponding to the bitline current detected in the first cycle and that in the second Cycle detected bit line current and assigning a storage date.
  • the method according to the invention has the advantage that the CBRAM resistance memory cell and the reference resistance element can be connected to a single bit line, whereby a resistance value of the CBRAM resistance memory cell and a resistance value of the reference resistance element are successively read out by detecting a corresponding bit line current and the storage date is determined as a function of the bit line currents resulting during the readout of the reference resistance element and during the readout of the CBRAM resistance memory cell.
  • a quantity representing the bit line current resulting in the first cycle is stored in order to determine the storage data in dependence on the bit line current detected in the first cycle during or after the second cycle.
  • the step of applying the deactivation potential to the word lines and applying an activation potential to the reference word line in the first cycle may be performed during a first period of time to store a bit line current dependent charge in a capacitor. Furthermore, it can be provided that the step of applying a deactivation potential to the reference word line and applying the activation potential to the word line, at which the memory cell to be read out, be carried out during a second period of time.
  • a charge storage having a size dependent on the bit line current is charged and discharged, and during the second cycle the charge storage is discharged with a size dependent on the bit line current.
  • FIG. 1 shows schematically a section of a memory cell matrix with reference resistance elements and memory cells with CBRAM resistance elements according to an embodiment of the invention
  • Figure 2 shows a more detailed illustration of the sense amplifier and the evaluation unit for reading the reference resistance value in a first cycle
  • Figure 3 shows a more detailed illustration of the sense amplifier and the evaluation unit of Figure 2 in a second cycle in receiving the bitline current in response to the resistance of the CBRAM resistive element;
  • FIG. 4 shows an illustration of a sense amplifier and a weighting unit according to a further embodiment
  • FIGS 5a to 5c show possible configurations of the reference resistance element constructed by means of CBRAM resistor elements.
  • FIG. 1 schematically shows a memory circuit according to the invention which has a memory cell matrix 1 which comprises word lines WL and bit lines BL which intersect one another and "a respective memory cell is arranged at their intersection points.”
  • the memory cells comprise CBRAM resistance elements 2, each with A first terminal is connected to the respective word line WL and a second terminal is connected to the respective bit line BL, and selection switches and the like are not provided in this embodiment.
  • the word lines WL are driven by voltage sources 3 which are connected to an address decoder 4, which activates the voltage sources 3, so that they apply to the respective word line WL an activation potential V akt or a deactivation potential Vdeact.
  • the bit lines BL are each connected to a sense amplifier 5, which detects a bit line current, while the respective sense amplifier 5 holds the bit line BL at a predefined bit line potential V BL .
  • the sense amplifiers 5 are essentially always active and apply the bit line potential V BL to the bit lines BL , a deactivation potential V dea k t a n being applied to deactivate the CBRAM resistance memory cells 2 by the corresponding voltage sources 3 corresponds to the bit line potential VBL.
  • a word line WL is selected by driving the respective voltage source 3 through the address decoder 4 so as to apply an activation potential to the word line WL, so that a voltage drop between the activated word line WL and the bit lines BL is maintained at the bit line potential across which CBRAM resistance element 2 is caused, whereby a current flows from word line WL to bit line BL, which can be detected by sense amplifier 5.
  • Each bit line BL is further connected to a reference resistance element 6 arranged along a reference word line.
  • the reference word line RWL essentially crosses the bit lines BL, and the reference resistance element 6 is connected at the crossing points to a first terminal on the reference word line and to a second terminal on the respective bit line BL.
  • the reference word line is supplied with a voltage via a reference voltage source 7 in order to activate and deactivate the reference word line RWL, preferably with the same activation sign or deactivation potential. tial Vdeakt how the word lines WL are supplied by the voltage sources 3.
  • the CBRAM resistance elements 2 can be programmed by a write current by means of a write circuit (not shown) and thereby obtain a relatively high or a relatively low resistance value depending on the storage data to be stored.
  • the reference resistance elements 6 are set at a resistance value or set to a resistance value that is between the relatively high and the relatively low resistance values that the CBRAM resistance elements 2 can assume.
  • the sense amplifiers 5 are each coupled to an evaluation circuit 8, in which an evaluation of the read-out bit line current of the corresponding bit line BL is performed.
  • the evaluation of the bit line current is performed by means of a measuring operation which is controlled by means of a control unit 9.
  • the control unit 9 is connected to the weighting units 8 with the address decoder 4 and with the
  • Reference voltage source 7 in conjunction to control the reading of a storage date.
  • a save date is read in two cycles.
  • the control unit 9 controls the reference voltage source 7 such that the reference voltage source 7 applies the activation potential V act to the reference word line RWL and thus causes a voltage drop between the reference resistance elements 6 and the respective bit line BL.
  • the bit line current received by the associated sense amplifier 5 is converted into a suitable electrical variable, and this is buffered so that it is available after a second cycle following the first cycle.
  • the electrical quantity can be stored as a potential in a capacitor.
  • the control unit 9 activates the reference voltage source 7 in such a way that a deactivation potential V dea k t is applied to the reference word line RWL and controls the address decoder 4 essentially simultaneously or with a small time interval, so that accordingly one of the voltage sources 3 is activated to the memory cell to be addressed so that it applies the activation potential V act to the addressed word line WL.
  • the remaining voltage sources 3 on the remaining word lines WL provide a deactivation potential V deact which essentially corresponds to the bit line potential BL, so that essentially no appreciable current flows via the non-addressed CBRAM resistance elements 2.
  • the control unit 9 now controls the selected evaluation unit 8 in such a way that an output signal is output on the respective output line A as a function of the bit line current detected during the first cycle and depending on the bit line current detected in the second cycle and corresponds to the memory datum to be read.
  • FIG. 2 shows a more detailed circuit diagram of a sense amplifier 5 and a rating unit 8 on a bit line BL, wherein the reference resistance element 6 on the corresponding bit line BL and the selected and unselected CBRAM resistance elements 2 are represented as resistance symbols in a corresponding connection ,
  • the resistance value of the selected CBRAM resistance element 2 is indicated by Rc the resistance value of the non-selected CBRAM resistance elements 2 connected in parallel to the selected bit line with Rp and the resistance value of the reference resistance element 6 with R ref .
  • the first terminal of the reference resistance element 6 is connected to the activation potential V akt and connected to the second terminal to the bit line BL.
  • Both the addressed CBRAM resistance element 2 Rc and the remaining CBRAM resistance elements 2 connected to the bit line BL Rp are connected with their second terminals to the bit line and their first terminals to a deactivation potential Vdeakt.
  • the sense amplifier 5 essentially has an operational amplifier 10, to whose output a negative feedback circuit 11 is connected, which is coupled to an inverting input of the operational amplifier 10.
  • the bit line potential VBL is applied, which substantially corresponds to the deactivation potential V dea i ct .
  • the voltage which is established on the bit line BL does not correspond exactly to the bit line potential V BL but is assigned an offset which is not known and which usually results in a connection between the voltage sources 3, which apply the deactivation potential V dea k t to the word lines WL and the bit line BL flows a quiescent current, which depends on the offset potential Vos.
  • the negative feedback circuit 11 has, for example, an n-channel field-effect transistor 12 whose control terminal is coupled to the output of the operational amplifier 10.
  • a source terminal of the n-channel field effect transistor 12 is connected to a first terminal of a current source 13 whose second terminal is connected to a ground potential GND.
  • a drain terminal of the field effect transistor 12 is connected via a current mirror circuit 14 to a high supply voltage potential V DD .
  • the source terminal of the field effect transistor 12 and the first terminal of the current source 13 are connected to the bit line BL.
  • the current Il flowing through the reference resistance element 6 to the bit line due to the activation potential Vakt is thus impressed into the field effect transistor 12 and mirrored via the current mirror circuit 14 into a further current path.
  • the current source 13 may alternatively be omitted if the Activation potential V a kt is smaller than the bit line potential V B L, SO that always a positive current between the drain terminal and the source terminal of the n-channel field effect transistor 12 flows.
  • a switch 15 which is controlled by the control unit 9 and is designed, for example, as a transistor.
  • the switch 15 is closed in the first cycle.
  • a capacitor 16 is connected in the current path, which is charged or discharged by the current reflected in the further current path, whereby the voltage at the capacitor 16 rises or falls.
  • the first terminal of the capacitor 16 is further connected to a control terminal of another field-effect transistor 17, which becomes conductive with increasing capacitor voltage in a certain dimensions determined by the capacitor voltage. It turns in the further field effect transistor 17, a current value which flows through the further current path.
  • the switch 15 When the control unit 9 switches to the second cycle, the switch 15 is opened, so that the now existing setting, i. the current flowing through the further field effect transistor 17 is maintained.
  • the further field effect transistor 17 operates in the illustrated circuit as a current source set by the charge potential of the capacitor 16.
  • the storage of the appropriate size is done by charge storage on the capacitance 16, which is preferably formed as a gate capacitance of the other field effect transistor (memory transistor 17).
  • the gate voltage is maintained even after opening the switch 15 and causes I spei che r also flows in the second cycle.
  • the output of the current mirror 14, which provides the current on the further current path, is connected to a first input of a comparator 18.
  • the first input of the comparator 18 is connected via a balancing transistor 19 to a second input of the comparator 18.
  • the equalizing transistor 19 has a control input, which is driven by a compensation signal EQ.
  • the first and second inputs of the comparator 18 have capacitances designated as evaluator capacitances Cl and C2.
  • the signal EQ is high and causes the equalizing transistor 19 to connect the evaluator capacitances Cl and C2 to the drain of the memory transistor 17.
  • EQ is set to low, thus disconnecting the evaluator capacitors Cl and C2 .
  • the previously applied potential is stored as the charge potential on the first evaluator capacitance C1, which serves as a reference potential for evaluating the signal present at the first input of the comparator 18.
  • Resistor element 2 connected to the activation potential V a kt.
  • the bit line current I 2 now flows from the activation potential V a k t via the addressed CBRAM resistance element 2 to the bit line BL and thus effects a further bit line current 2 as a function of the bit line potential V BL and the offset potential of the operational amplifier 10 caused by the component parameters.
  • the switch 15 is open (as controlled by the control unit 9) so that the charge potential stored in the capacitor 16 is substantially constant, so that to a certain constant current value I sp verifiable e r through the further field effect transistor 17 results. If now the bit line current 12 read out in the further current path in the second cycle is mirrored, a resulting voltage is produced at the drain terminal of the further field effect transistor 17 which is interpreted by a subsequent comparator 18 and provides a corresponding output signal A.
  • the circuit formed by the capacitor 16, the switch 15 and the further field effect transistor 17 is essentially a subtractor with which a first current value, which is stored by the closed switch 15, is subtracted from a current value applied when the switch 15 is open and a corresponding voltage value corresponding to the subtraction result 15 is output at the drain terminal of the further field effect transistor 17.
  • the two-stage readout process of a memory cell with a CBRAM resistor element has the further advantage that the bit line current Ii read in the first cycle and the bit line current I 2 read out in the second cycle are influenced by the same offset potentials V O s which are subtracted in the evaluation unit 8 eliminate the two current values. This follows:
  • the memory circuit according to the invention has the advantage that the circuit area can be saved since instead of a separate sense amplifier for the reference resistance element 6 only a single sense amplifier is used for both the reference resistance element 6 and the CBRAM resistance elements 2 Both the reference resistor element 6, and the CBRAM resistor elements 2 are located on the same bit line.
  • the parasitic currents resulting from the offset voltage are eliminated by the parallel resistors R P by the method.
  • FIG. 4 shows a further embodiment of a sense amplifier and a rating unit.
  • the evaluation unit 8 differs in that, instead of the comparator 18 and the compensation transistor 19, an output inverter circuit is provided in order to be connected to the drain terminal of the further field effect transistor 17 Signal (potential) to the output as output signal A to drive.
  • the output inverter circuit is formed in this embodiment by means of a p-channel transistor 20 and an n-channel transistor 21, which are connected in series with each other.
  • a control terminal of the p-channel transistor 20 is connected to a fixed bias voltage V bias to set the pull-up current path of the inverter.
  • a control terminal of the n-channel field effect transistor 21 of the output inverter circuit is connected to the drain terminal of the further field effect transistor 17, so that an output signal applied to the drain terminal of the further field effect transistor 17 is amplified inversely by the inverter circuit.
  • the use of such a Ausgagns- inverter circuit is sufficient in the present circuit, since due to the large resistance ratio between the different states of the CBRAM resistance elements associated resistance values, a relatively low gain of the signal at the drain terminal of the other field effect sistor 17 is sufficient to provide the output signal A.
  • FIGS. 5a to 5c show possible embodiments of the reference resistance element 6.
  • the reference resistance element 6 is formed by two CBRAM resistance elements which are set to a resistance value R c0 which corresponds to the relatively low resistance value of the CBRAM resistance elements.
  • the CBRAM resistive elements are connected in series so that a resistance is formed which is twice the relatively low resistance value and thus lies between the low resistance value and the relatively high resistance value.
  • FIG. 5b shows a further possibility for a construction of a reference resistance element. It has four CBRAM resistance elements, wherein two series-connected CBRAM resistance elements with the relatively high resistance value R cl and two series-connected CBRAM resistance elements with the relatively low resistance value R c0 are connected in parallel to each other.
  • the reference resistance element 6 it is possible to form the reference resistance element 6 with two CBRAM resistance elements connected in parallel with each other, one of the CBRAM resistance elements having a relatively high resistance R c i and the other CBRAM resistance element having a relatively low resistance R c o is provided. Since the resultant resistance value is smaller than the relatively low resistance value of a CBRAM resistance element, a potential different from the activation potential of the voltage sources 3 can be used as the activation potential V akt generated by the reference voltage source 7.

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Abstract

Die vorliegende Erfindung betrifft eine Speicherschaltung umfassend: Speicherzellen mit CBRAM-Widerstandselementen, die in einer Speicherzellenmatrix an einer Bitleitung und an Wortleitungen angeordnet sind, ein Referenz-Widerstandselement, das an der Bitleitung und an einer Referenz-Wortleitung angeschlossen ist, Spannungsquellen, die jeweils mit den Wortleitungen und der Referenzwortleitung verbunden sind, ein Leseverstärker an der Bitleitung, der geeignet ist, bei konstant gehaltenem Bitleitungspotential einen Bitleitungsstrom von der Bitleitung zu messen; eine Steuereinheit, die zum Auslesen einer der Speicherzellen die das Aktivierungspotential an die Bitleitung anlegt und die Spannungsquellen so ansteuert, dass in einem ersten Zyklus an die Referenzwortleitung das Aktivierungspotential und an die Wortleitungen jeweils das Deaktivierungspotential angelegt sind, und dass in einem zweiten Zyklus an die Referenzwortleitung das Deaktivierungspotential angelegt ist, an die Wortleitung, an der sich die auszulesende Speicherzelle befindet, das Aktivierungspotential angelegt ist, und an die übrigen Wortleitungen das Deaktivierungspotential angelegt ist, eine Bewertungseinheit, die mit dem Leseverstärker verbunden ist, um eine elektrische Größe zu ermitteln, die von dem in dem ersten Zyklus erfassten Bitleitungsstrom und dem in dem zweiten Zyklus erfassten Bitleitungsstrom abhängt, und um die ermittelte elektrische Größe einem Speicherdatum zuzuordnen.

Description

Beschreibung
Speicherschaltung wie Verfahren zum Bewerten eines Speicherdatums einer CBRAM-Widerstandsspeicherzelle
Die Erfindung betrifft eine Speicherschaltung (Conductive Bridging RAM) , die CBRAM-Widerstandselemente als Speicherzellen umfasst. Die Erfindung betrifft weiterhin ein Verfahren zum Bewerten eines Speicherdatums einer CBRAM- Widerstandsspeicherzelle.
Neuartige Speicherschaltungen speichern eine Information in einem Widerstandsnetzwerk, wobei Widerstandselemente in einer Matrix aus Wortleitungen und Bitleitungen angeordnet sind. Die Widerstandselemente weisen einen veränderlichen Widerstand auf, womit eine Information als Speicherdatum gespeichert werden kann.
Als vielversprechend gelten CBRAM-Widerstandselemente (auch PMC-Widerstandselemente genannt) , bei denen der elektrische Widerstand in einem Festkörperelektrolyten durch Anlegen eines Programmierstromes eingestellt werden kann. Je nach Polarität und Höhe des Programmierstromes lässt sich in dem CBRAM-Widerstandselement ein relativ hoher bzw. ein relativ niedriger Widerstand einstellen, der jeweils einen bestimmten detektierbaren Zustand definiert.
Die CBRAM-Widerstandselemente sind an den Schnittstellen zwischen Wortleitungen und Bitleitungen der Matrix aus den Spei- cherelementen angeordnet, so dass jedes CBRAM- Widerstandselement einer Speicherzelle an einer solchen Schnittstelle mit einem Anschluss an dex"entsprechenden—Wort¬ leitung und mit einem weiteren Anschluss an der entsprechenden Bitleitung angeschlossen ist.
Zum Auslesen der durch die CBRAM-Widerstandselemente gebildeten Speicherzellen wird eine den Widerstandswert der Spei- cherzelle repräsentierende elektrische Größe durch Anlegen einer Spannung oder eines Stroms an der adressierten Speicherzelle mit Hilfe einer Ausleseschaltung bestimmt und diese mit einer weiteren elektrischen Größe, die abhängig von einem Referenzbauelement bestimmt wird, verglichen und abhängig von dem Ergebnis des Vergleichs das auszulesende Speicherdatum ermittelt. Dies erfordert, dass das Referenzbauelement mit einer Referenz-Ausleseschaltung ausgelesen wird, die im wesentlichen gleichartig zu den mit den Bitleitungen verbunde- nen Ausleseschaltungen verbunden ist, um eine Vergleichsgröße zu erhalten. Da im Wesentlichen für jede der Bitleitungen ein separates Referenzbauelement vorgesehen werden muss, wird dadurch der Schaltungsaufwand erheblich erhöht.
Es ist daher Aufgabe der vorliegenden Erfindung, eine Speicherschaltung der oben beschriebenen Art zur Verfügung zu stellen, bei der der Schaltungsaufwand reduziert werden kann. Es ist weiterhin Aufgabe der vorliegenden Erfindung, ein Verfahren zum Auslesen eines Speicherdatums aus einer CBRAM- Widerstandsspeicherzelle in einer Matrix-Anordnung von CBRAM- Widerstandsspeicherzellen zur Verfügung zu stellen, das mit einem reduzierten Schaltungsaufwand und mit einem geringeren Energieverbrauch durchgeführt werden kann.
Diese Aufgabe wird durch die Speicherschaltung nach Anspruch 1 sowie durch das Verfahren nach Anspruch 8 gelöst.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine Speicherschaltung vorgesehen, die Speicherzellen mit CBRAM- Widerstandselementen umfasst. Die CBRAM-Widerstandselement sind in einer Speicherzellenmatrix an einer Bitleitung und an Wortleitungen angeordnet, wobei die Widerstandswerte der
CBRAM-Widerstandselemente durch Anlegen einer elektrischen Größe einstellbar sind, um ein Speicherdatum zu speichern. Die Speicherschaltung umfasst weiterhin ein Referenz- Widerstandselement, das an der Bitleitung und an einer Referenzwortleitung angeschlossen ist, wobei der Widerstandswert des Referenzwiderstandselementes einem Widerstandsschwellwert entspricht. Es sind Spannungsquellen vorgesehen, die jeweils mit den Wortleitungen und der Referenz-Wortleitung verbunden sind, und schaltbar sind, um an die Wortleitung bzw. die Referenzwortleitung ein Aktivierungspotential oder ein Deakti- vierungspotential zum Aktivieren bzw. Deaktivieren der Wort- leitung bzw. Referenzwortleitung anzulegen. An der Bitleitung ist ein Leseverstärker vorgesehen, der geeignet ist, bei konstant gehaltenem Bitleitungspotential einen Bitleitungsstrom von der jeweiligen Bitleitung zu messen. Ferner ist eine Steuereinheit vorgesehen, die zum Auslesen einer der Spei- cherzellen das Aktivierungspotential an die Bitleitung anlegt und die Spannungsquellen so ansteuert, dass in einem ersten Zyklus an die Referenzwortleitung das Aktivierungspotential und an die Wortleitungen jeweils das Deaktivierungspotential angelegt sind, und dass in einem zweiten Zyklus an die Refe- renzwortleitung das Deaktivierungspotential angelegt ist, an die Wortleitung, an der sich die auszulesende Speicherzelle befindet, das Aktivierungspotential angelegt ist und an die übrigen Wortleitungen das Deaktivierungspotential angelegt ist. Der Leseverstärker ist mit einer Bewertungseinheit ver- bunden, in der eine Größe ermittelt wird, die von dem in dem ersten Zyklus erfassten Bitleitungsstrom und dem in dem zweiten Zyklus erfassten Bitleitungsstrom abhängt, um die ermittelte elektrische Größe einem Speicherdatum zuzuordnen.
Die erfindungsgemäße Speicherschaltung hat den Vorteil, dass für die vorzusehenden Referenz-Widerstandselemente kein separater Leseverstärker vorgesehen werden muss, der eine elektrische Vergleichgröße an die Bewertungseinheit liefert. Statt dessen werden die Referenz-Widerstandselemente an die Bitlei- tung, an der sich auch die auszulesenden CBRAM-
Widerstandselemente befinden, angeschlossen, so dass das Referenz-Widerstandselement mit dem selben Leseverstärker aus- gelesen werden kann, wie das auszulesende CBRAM- Widerstandselement. Dadurch kann ein zusätzlicher Leseverstärker eingespart werden.
Die Bewertung des Inhalts einer Speicherzelle, die durch ein CBRAM-Widerstandselement gebildet ist, wird in zwei Zyklen durchgeführt, wobei in einem ersten Zyklus zunächst an die Referenz-Wortleitung das Aktivierungspotential und an alle Wortleitungen das Deaktivierungspotential angelegt wird. Dies bewirkt, dass über das Referenzwiderstandselement und die Bitleitung zu dem Leseverstärker ein Strom fließt, der mit Hilfe des Leseverstärkers gemessen wird und der nachfolgenden Bewertungseinheit in Form einer elektrischen Größe zur Verfügung gestellt wird. In einem zweiten Zyklus, der nach dem ersten Zustand eingenommen wird, wird an die Referenz- Wortleitung sowie an die nicht ausgewählten Wortleitungen das Deaktivierungspotential angelegt und an die Wortleitung, an der sich die auszulesende Speicherzelle befindet, das Aktivierungspotential angelegt. Erneut wird durch den Lesever- stärker der Bitleitungsstrom gemessen und eine entsprechende davon abhängige Größe in der Bewertungseinheit zur Verfügung gestellt.
Abhängig von den in den beiden Zyklen gemessenen elektrischen Größen, insbesondere der Differenz der elektrischen Größen, wird das entsprechende Speicherdatum zugeordnet.
Ein weiterer Vorteil besteht darin, dass durch die Verwendung des selben Leseverstärkers für das Auslesen des Referenzwi- derstandselementes und des CBRAM-Widerstandselementes der Einfluss eines in dem Leseverstärker generierten Spannungsoffset auf der Bitleitung eliminiert wird, da der Offset beim Auslesen des Referenzwiderstandselementes und des CBRAM- Widerstandselementes die gleiche Höhe aufweist und sich der Einfluss des Offsets in beiden Zyklen bei Differenzbildung gegenseitig aufhebt. Gemäß einer bevorzugten Ausführungsform weist die Bewertungseinheit ein Speicherelement auf, das eine den während des ersten Zyklus gemessenen Bitleitungsstroms repräsentierende Große speichert, wobei die Bewertungseinheit eine Differenz- einheit aufweist, um die elektrische Größe abhängig von der Differenz des während des ersten Zyklus empfangenen Bitleitungsstroms und eines während des zweiten Zyklus empfangenen Bitleitungsstrom zu bilden. Insbesondere weist das Speicherelement einen Kondensator auf, um eine von dem während des ersten Zyklus erfassten Bitleitungsstroms abhängige elektrische Größe zu speichern.
Es kann vorgesehen sein, dass der Leseverstärker einen Operationsverstärker mit einem Eingang aufweist, der mit der Bit- leitung verbunden ist, wobei eine Gegenkopplungsschaltung vorgesehen ist, um das Bitleitungspotential auf der Bitleitung während der Erfassung des Bitleitungsstroms konstant zu halten.
Die Spannungsquellen und der Leseverstärker sind vorzugsweise so aufeinander abgestimmt, dass das Deaktivierungspotential der Spannungsquellen dem Bitleitungspotential, auf dem die entsprechende Bitleitung durch den entsprechenden Leseverstärker gehalten wird, entspricht. Auf diese Weise wird ge- währleistet, dass die deaktivierten Wortleitungen bzw. eine deaktivierte Referenz-Wortleitung im Idealfall stromlos sind, da zwischen dem Deaktivierungspotential und dem Bitleitungspotential keine Spannung abfällt.
Gemäß einer Ausführungsform können die Referenz-Widerstandselemente mehrere verschaltete CBRAM-Widerstandselemente aufweisen, die jeweils auf einen einem ersten Zustand des Speicherdatums entsprechenden Widerstandswert, oder auf einen anderen einem zweiten Zustand des Speicherdatums entsprechenden Widerstandswert eingestellt sind. Auf diese Weise können die Referenzwiderstandselemente ebenfalls mit Hilfe von CBRAM- Widerstandselementen gebildet werden, die auf einen festen Wert programmiert sind.
Die Steuereinheit kann den ersten Zyklus, in dem die entspre- chenden Potentiale angelegt sind, während einer ersten Zeitdauer einnehmen und den zweiten Zustand während einer zweiten Zeitdauer einnehmen. Auf diese Weise kann während der ersten Zeitdauer eine Kapazität abhängig von dem Bitleitungsstrom geladen bzw. entladen werden, um im ersten Zyklus ein defi- niertes Ladepotential abhängig von dem Bitleitungsstrom zu erreichen und so eine von dem Bitleitungsstrom abhängige Größe in dem ersten Zyklus zu speichern. Diese Größe wird als Bezugsgröße für die Bewertung des im zweiten Zyklus fließenden Bitleitungsstroms verwendet.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Bewerten eines Speicherdatums einer CBRAM- Widerstandsspeicherzelle vorgesehen. Die CBRAM- Widerstandsspeicherzelle ist in einer Gruppe von CBRAM- Widerstandsspeicherzellen an einer Bitleitung und an Wortleitungen angeordnet, wobei die Widerstandswerte der CBRAM- Widerstandsspeicherzellen durch Anlegen einer elektrischen Größe einstellbar sind, um ein jeweiliges Speicherdatum zu speichern. Es ist ein Referenz-Widerstandselement an der Bit- leitung und an einer Referenz-Wortleitung angeschlossen, wobei der Widerstandswert des Referenz-Widerstandselementes einem Widerstandsschwellwert entspricht. Das Verfahren weist die Schritte auf: Anlegen eines Deaktivierungspotentials an die Wortleitungen und Anlegen eines Aktivierungspotentials an die Referenz-Wortleitung; Erfassen eines resultierenden Bitleitungsstromes in einem ersten Zyklus; Anlegen eines Deaktivierungspotentials an die Referenz-Wortleitung und Anlegen des Aktivierungspotentials an die Wortleitung, an der sich die auszulesende Speicherzelle befindet; Erfassen eines in dem zweiten Modus resultierenden Bitleitungsstroms; und Erzeugen einer elektrischen Größe, die von dem in dem ersten Zyklus erfassten Bitleitungsstroms und dem in dem zweiten Zyklus erfassten Bitleitungsstroms abhängt und Zuordnen eines Speicherdatums.
Das erfindungsgemäße Verfahren hat den Vorteil, dass die CBRAM-Widerstandsspeicherzelle und das Referenz- Widerstandselement an einer einzigen Bitleitung angeschlossen werden können, wobei ein Widerstandswert der CBRAM- Widerstandsspeicherzelle und ein Widerstandswert des Referenzwiderstandselementes nacheinander ausgelesen werden, in- dem ein entsprechender Bitleitungsstrom erfasst wird und das Speicherdatum abhängig von dem beim Auslesen des Referenz- Widerstandselementes und beim Auslesen der CBRAM- Widerstandsspeicherzelle resultierenden Bitleitungsströme bestimmt wird.
Es kann weiterhin vorgesehen sein, dass eine in dem ersten Zyklus resultierender Bitleitungsstrom repräsentierende Größe gespeichert wird, um in oder nach dem zweiten Zyklus das Speicherdatum abhängig dem im ersten Zyklus erfassten Bitlei- tungsstrom zu bestimmen.
Gemäß einer Ausführungsform kann der Schritt des Anlegens des Deaktivierungspotentials an die Wortleitungen und Anlegen eines Aktivierungspotentials an die Referenzwortleitung in dem ersten Zyklus während einer ersten Zeitdauer durchgeführt werden, um ein Speichern einer von dem Bitleitungsstrom abhängigen Ladung in einer Kapazität vorzunehmen. Weiterhin kann vorgesehen sein, dass der Schritt des Anlegens eines Deaktivierungspotentials an die Referenzwortleitung und Anlegen des Aktivierungspotentials an die Wortleitung, an der sich die auszulesende Speicherzelle befindet, während einer zweiten Zeitdauer durchgeführt werden. Vorzugsweise wird während des ersten Zyklus ein Ladungsspeicher mit einer von dem Bitleitungsstrom abhängigen Größe geladen bzw. entladen und wäh- rend des zweiten Zyklus der Ladungsspeicher mit einer von dem Bitleitungsstrom abhängigen Größe entlade bzw. geladen. Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nachfolgend anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
Figur 1 schematisch ein Ausschnitt aus einer Speicherzellenmatrix mit Referenzwiderstandselementen und Speicherzellen mit CBRAM-Widerstandselemten gemäß einer Ausführungsform der Erfindung darstellt;
Figur 2 eine detailliertere Darstellung des Leseverstärkers und der Bewertungseinheit zum Lesen des Referenzwiderstandswertes in einem ersten Zyklus zeigt;
Figur 3 eine detailliertere Darstellung des Leseverstärkers und der Bewertungseinheit der Fig. 2 in einem zweiten Zyklus beim Empfangen des Bitleitungsstroms abhängig von dem Widerstandswert des CBRAM-Widerstandselementes zeigt;
Figur 4 eine Darstellung eines Leseverstärkers und einer Be- wertungseinheit gemäß einer weiteren Ausführungsform zeigt; und
Figur 5a bis 5c möglich Konfigurationen des Referenzwiderstandselementes, das mit Hilfe von CBRAM-Widerstandselemten aufgebaut ist.
In Figur 1 ist eine erfindungsgemäße Speicherschaltung schematisch dargestellt, die eine Speicherzellenmatrix 1 aufweist, die Wortleitungen WL und Bitleitungen BL umfasst, die einander kreuzen und "an deren Kreuzungspunkten jeweils eine Speicherzelle angeordnet ist. Die Speicherzellen weisen CBRAM-Widerstandselemente 2 auf, die jeweils mit einem ersten Anschluss mit der jeweiligen Wortleitung WL und mit einem zweiten Anschluss mit der jeweiligen Bitleitung BL verbunden sind. Auswahlschalter und dergleichen sind bei dieser Ausführungsform nicht vorgesehen. Die Wortleitungen WL werden über Spannungsquellen 3 angesteuert, die mit einem Adressdecodierer 4 verbunden sind, der die Spannungsquellen 3 ansteuert, so dass diese an die jeweilige Wortleitung WL ein Aktivierungspotential Vakt oder ein Deakti- vierungspotential Vdeakt anlegen. Die Bitleitungen BL sind jeweils mit einem Leseverstärker 5 verbunden, der einen Bitleitungsstrom erfasst, während der jeweilige Leseverstärker 5 die Bitleitung BL auf einem vordefinierten Bitleitungspotential VBL hält. Die Leseverstärker 5 sind im Wesentlichen im- mer aktiv und legen auf die Bitleitungen BL das Bitleitungspotential VBL an, wobei zum Deaktivieren der CBRAM- Widerstandsspeicherzellen 2 durch die entsprechenden Spannungsquellen 3 ein Deaktivierungspotential Vdeakt an die Wortleitungen WL angelegt wird, dass dem Bitleitungspotential VBL entspricht.
Eine Wortleitung WL wird ausgewählt, indem durch den Adressdecodierer 4 die jeweilige Spannungsquelle 3 so angesteuert wird, dass diese ein Aktivierungspotential an die Wortleitung WL angelegt, so dass ein Spannungsabfall zwischen der aktivierten Wortleitung WL und den Bitleitungen BL, die jeweils auf dem Bitleitungspotential gehalten werden, über dem CBRAM- Widerstandselement 2 bewirkt wird, wodurch ein Strom von der Wortleitung WL auf die Bitleitung BL fließt, der durch den Leseverstärker 5 detektiert werden kann.
Jede Bitleitung BL ist ferner mit einem Referenzwiderstandselement 6 verbunden, die entlang einer Referenzwortleitung angeordnet sind. Die Referenz-Wortleitung RWL kreuzt im We- sentlichen die Bitleitungen BL, und das Referenz- Widerstandselement 6 ist an den Kreuzungspunkten mit einem ersten Anschluss an der Referenz-Wortleitung und mit einem zweiten Anschluss an der jeweiligen Bitleitung BL angeschlossen. Die Referenz-Wortleitung wird über eine Referenzspan- nungsquelle 7 mit einer Spannung versorgt, um die Referenz- Wortleitung RWL zu aktivieren und zu deaktivieren vorzugsweise mit demselben Aktivierungs- Vakt bzw. Deaktivierungspoten- tial Vdeakt wie die Wortleitungen WL durch die Spannungsquellen 3 versorgt werden.
Die CBRAM-Widerstandselemente 2 können durch einen Schreib- ström mit Hilfe einer (nicht gezeigten) Schreibschaltung programmiert werden und dadurch je nach zu speicherndem Speicherdatum einen relativ hohen oder einen relativ niedrigen Widerstandswert erhalten. Die Referenz-Widerstandselemente 6 werden mit einem Widerstandswert vorgegeben oder auf einen Widerstandswert eingestellt, der zwischen dem relativ hohem und dem relativ niedrigem Widerstandswert liegt, die die CBRAM-Widerstandselemente 2 annehmen können.
Die Leseverstärker 5 sind jeweils mit einer Bewertungsschal- tung 8 gekoppelt, in der eine Bewertung des ausgelesenen Bitleitungsstroms der entsprechenden Bitleitung BL vorgenommen wird. Die Bewertung des Bitleitungsstroms wird mit Hilfe eines MessVorgangs durchgeführt, der mit Hilfe einer Steuereinheit 9 gesteuert wird. Die Steuereinheit 9 steht mit den Be- Wertungseinheiten 8 mit dem Adressdecodierer 4 und mit der
ReferenzSpannungsquelle 7 in Verbindung, um das Auslesen eines Speicherdatums zu steuern.
Ein Speicherdatum wird in zwei Zyklen ausgelesen. In einem ersten Zyklus steuert die Steuereinheit 9 die Referenzspannungsquelle 7 so an, dass die Referenzspannungsquelle 7 das Aktivierungspotential Vakt auf die Referenz-Wortleitung RWL anlegt und somit einen Spannungsabfall zwischen den Referenzwiderstandselementen 6 und der jeweiligen Bitleitung BL be- wirkt. In der durch die Steuereinheit 9 ausgewählten Bewertungseinheit 8 wird der von der zugehörigen Leseverstärker 5 empfangene Bitleitungsstrom in eine geeignete elektrische Größe umgewandelt, und diese zwischengespeichert, so dass diese nach einem auf dem ersten Zyklus folgenden zweiten Zyk- lus zur Verfügung steht. Z.B. kann die elektrische Größe als Potential in einer Kapazität gespeichert werden. Im zweiten Zyklus steuert die Steuereinheit 9 die Referenz- Spannungsquelle 7 so an, dass ein Deaktivierungspotential Vdeakt auf die Referenz-Wortleitung RWL angelegt wird und steuert im Wesentlichen gleichzeitig oder mit geringem zeit- liehen Abstand den Adressdecodierer 4 so an, dass entsprechend der zu adressierenden Speicherzelle eine der Spannungsquellen 3 aktiviert wird, sodass diese das Aktivierungspotential Vakt auf die adressierte Wortleitung WL anlegt. Die übrigen Spannungsquellen 3 an den übrigen Wortleitungen WL lie- fern ein Deaktivierungspotential Vdeakt das im wesentlichen dem Bitleitungspotential BL entspricht, sodass über die nicht adressierten CBRAM-Widerstandselemente 2 im Wesentlichen kein nennenswerter Strom fließt. Die Steuereinheit 9 steuert nun die ausgewählte Bewertungseinheit 8 so an, dass ein Ausgangs- signal auf der jeweiligen Ausgangsleitung A abhängig von dem während des ersten Zyklus erfassten Bitleitungsstroms und abhängig von dem im zweiten Zyklus erfassten Bitleitungsstrom ausgegeben wird und das dem auszulesenden Speicherdatum entspricht.
In Figur 2 ist ein detaillierteres Schaltbild eines Leseverstärkers 5 und einer Bewertungseinheit 8 an einer Bitleitung BL dargestellt, wobei das Referenz-Widerstandselement 6 an der entsprechenden Bitleitung BL und das ausgewählte und die nicht ausgewählten CBRAM-Widerstandselemente 2 als Widerstandssymbole in einer entsprechenden Verschaltung dargestellt sind. Der Widerstandswert des ausgewählten CBRAM- Widerstandselementes 2 ist mit Rc der Widerstandswert der an der ausgewählten Bitleitung befindlichen zueinander parallel geschalteten nicht ausgewählten CBRAM-Widerstandselemente 2 mit Rp und der Widerstandswert des Referenz- Widerstandselementes 6 mit Rref angegeben. Im ersten Zyklus ist der erste Anschluss des Referenz-Widerstandselementes 6 mit dem Aktivierungspotential Vakt verbunden und mit dem zwei- ten Anschluss mit der Bitleitung BL verbunden. Sowohl das adressierte CBRAM-Widerstandselement 2 Rc als auch die übrigen mit der Bitleitung BL verbundenen CBRAM-Widerstandselemente 2 Rp sind mit ihren zweiten Anschlüssen mit der Bitleitung und mit ihren ersten Anschlüssen mit einem Deaktivierungspotenti- al Vdeakt verbunden.
Der Leseverstärker 5 weist im Wesentlichen einen Operationsverstärker 10 auf, an dessen Ausgang eine Gegenkopplungsschaltung 11 angeschlossen ist, die mit einem invertierenden Eingang des Operationsverstärkers 10 gekoppelt ist. An dem nicht invertierenden Eingang des Operationsverstärkers 10 ist das Bitleitungspotential VBL angelegt, das im Wesentlichen dem Deaktivierungspotential Vdeaict entspricht. Aufgrund von Schwankungen der Bauelementparameter, insbesondere des Operationsverstärkers und der Gegenkopplungsschaltung 11, entspricht die sich auf der Bitleitung BL einstellende Spannung nicht exakt dem Bitleitungspotential VBL sondern ist mit einem Offset belegt, der nicht bekannt ist und der üblicherweise dazu führt, dass zwischen den Spannungsquellen 3, die das Deaktivierungspotential Vdeakt an die Wortleitungen WL anlegen und der Bitleitung BL ein Ruhestrom fließt, der von dem Off- setpotential Vos abhängt.
Die Gegenkopplungsschaltung 11 weist beispielsweise einen n- Kanal-Feldeffekttransistor 12 auf, dessen Steueranschluss mit dem Ausgang des Operationsverstärkers 10 gekoppelt ist. Ein Source-Anschluss des n-Kanal-Feldeffekttransistors 12 ist mit einem ersten Anschluss einer Stromquelle 13 verbunden, deren zweiter Anschluss mit einem Massepotential GND verbunden ist. Ein Drain-Anschluss des Feldeffekttransistors 12 ist über eine Stromspiegelschaltung 14 mit einem hohen Versorgungsspan- nungspotential VDD verbunden. Der Source-Anschluss des Feldeffekttransistors 12 bzw. der erste Anschluss der Stromquelle 13 sind mit der Bitleitung BL verbunden. Der aufgrund des Aktivierungspotentials Vakt über das Referenz-Widerstandselement 6 auf die Bitleitung fließende Strom Il wird somit in den Feldeffekttransistor 12 eingeprägt und über die Stromspiegelschaltung 14 in einen weiteren Strompfad gespiegelt. Die Stromquelle 13 kann alternativ weggelassen werden, wenn das Aktivierungspotential Vakt kleiner ist als das Bitleitungspotential VBL, SO dass stets ein positiver Strom zwischen dem Drain-Anschluss und dem Source-Anschluss des n-Kanal- Feldeffekttransistors 12 fließt. Im weiteren Strompfad befin- det sich ein Schalter 15, der durch die Steuereinheit 9 gesteuert wird und beispielsweise als Transistor ausgebildet ist. Der Schalter 15 ist in dem ersten Zyklus geschlossen. Über den Schalter 15 ist in dem Strompfad ein Kondensator 16 geschaltet, der durch den in den weiteren Strompfad gespie- gelten Strom geladen bzw. entladen wird, wodurch die Spannung an dem Kondensator 16 ansteigt bzw. sinkt. Der erste An- schluss des Kondensators 16 ist ferner mit einem Steueran- schluss eines weiteren Feldeffekttransistors 17 verbunden, der mit steigender Kondensatorspannung in einem durch die Kondensatorspannung bestimmten Maße leitfähig wird. Es stellt sich in dem weiteren Feldeffekttransistor 17 ein Stromwert ein, der durch den weiteren Strompfad fließt.
Schaltet die Steuereinheit 9 in den zweiten Zyklus, so wird der Schalter 15 geöffnet, so dass die nun bestehende Einstellung d.h. der Strom, der durch den weiteren Feldeffekttransistor 17 fließt, beibehalten wird. Der weitere Feldeffekttransistor 17 arbeitet in der dargestellten Schaltung als eine durch das Ladungspotential des Kondensators 16 eingestell- te Stromquelle.
Im ersten Zyklus wird eine Größe gespeichert, die im Wesentlichen dem Stromwert Ispeicher = Ii + Icomp entspricht, wobei Icomp dem durch die Stromquelle 14 gelieferten Stromwert ent- spricht. Die Speicherung der entsprechenden Größe geschieht durch Ladungsspeicherung auf der Kapazität 16, die vorzugsweise als Gatekapazität des weiteren Feldeffekttransistors (Speichertransistor 17) ausgebildet ist. Die Gatespannung bleibt auch nach Öffnen des Schalters 15 erhalten und be- wirkt, dass Ispeicher auch im zweiten Zyklus fließt. Der Ausgang des Stromspiegels 14, der den Strom auf dem weiteren Strompfad bereitstellt, ist mit einem ersten Eingang eines Komparators 18 verbunden. Der erste Eingang des Kompa- rators 18 ist über einen Ausgleichstransistor 19 mit einem zweiten Eingang des Komparators 18 verbunden. Der Ausgleichstransistor 19 weist einen Steuereingang auf, der mit einem Ausgleichssignal EQ angesteuert wird. Der erste und der zweite Eingang des Komparators 18 weisen Kapazitäten auf, die als Bewerterkapazitäten Cl und C2 bezeichnet sind.
Im ersten Zyklus ist das Signal EQ auf „High" und bewirkt, dass der Ausgleichstransistor 19 die Bewerterkapazitäten Cl und C2 mit dem Drainanschluss des Speichertransistors 17 verbindet. Im zweiten Zyklus wird EQ auf „Low" gesetzt und somit die Bewerterkapazitäten Cl und C2 voneinander getrennt. Nach dem Trennen der Bewerterkapazitäten Cl und C2 wird das zuvor anliegende Potential als Ladungspotentials auf der ersten Bewerterkapazität Cl gespeichert, das als Referenzpotential zur Bewertung des an dem ersten Eingang des Komparators 18 anlie- genden Signals dient.
Im zweiten Zyklus sind die ersten Anschlüsse des Referenzwiderstandselementes 6 und der nicht adressierten CBRAM- Widerstandselemente 2 mit dem Deaktivierungspotential Vdeakt und der erste Anschluss des adressierten CBRAM-
Widerstandselementes 2 mit dem Aktivierungspotential Vakt verbunden. Der Bitleitungsstrom I2 fließt nun von dem Aktivierungspotential Vakt über das adressierte CBRAM- Widerstandselement 2 auf die Bitleitung BL und bewirkt so ei- nen weiteren Bitleitungsstrom 2 abhängig von dem Bitleitungspotential VBL und der durch die Bauteilparameter bewirkten Offsetpotential des Operationsverstärkers 10.
In dem zweiten Zyklus ist der Schalter 15 geöffnet (gesteuert durch die Steuereinheit 9) , so dass das in dem Kondensator 16 gespeicherte Ladungspotential im Wesentlichen konstant ist, so dass sich ein bestimmter konstanter Stromwert Ispeicher durch den weiteren Feldeffekttransistor 17 ergibt. Wird nun der in dem weiteren Strompfad in dem zweiten Zyklus ausgelesene Bitleitungsstrom 12 gespiegelt, so ergibt sich am Drain- Anschluss des weiteren Feldeffekttransistors 17 eine resul- 5 tiertende Spannung, die durch einen nachfolgenden Komparator 18 interpretiert wird und ein entsprechendes Ausgangssignal A zur Verfügung stellt.
Die durch den Kondensator 16, den Schalter 15 und den weite- 0 ren Feldeffekttransistor 17 gebildete Schaltung ist im Wesentlichen ein Subtrahierer, mit dem ein erster Stromwert, der durch den geschlossenen Schalter 15 gespeichert wird, von einem bei geöffnetem Schalter 15 angelegten Stromwert subtrahiert wird und eine entsprechende dem Subtraktionsergebnis 15 entsprechende Spannungswert an dem Drain-Anschluss des weiteren Feldeffekttransistors 17 ausgegeben wird.
Der zweistufige Ausleseprozess einer Speicherzelle mit einem CBRAM-Widerstandselement hat den weiteren Vorteil, dass der 20 im ersten Zyklus ausgelesene Bitleitungsstrom Ii und der im zweiten Zyklus ausgelesene Bitleitungsstrom I2 durch dieselben Offsetpotentiale VOs beeinflusst sind, die sich in der Bewertungseinheit 8 durch Subtrahieren der beiden Stromwerte eliminieren. Dies folgt aus:
25
T _ V r os _|_ V ' os , Vr akt +—Vy os +Vr deakt
R, R, R ref
V V y + V - V os , akt — ' os deakt
R,
V - V V - V r> n T — T — T — akι deakl akι deakt Kc Kref
Man erkennt, dass der Einfluss des Offsetpotentials Vos vollständig eliminiert werden kann (± Vos gibt an, dass das Offsetpotential verschiedene Vorzeichen annehmen kann) . Auf die- se Weise hat die erfindungsgemäße Speicherschaltung zum Einen den Vorteil, das Schaltungsfläche eingespart werden kann, da anstelle eines separaten Leseverstärkers für das Referenz- Widerstandelement 6 nur ein einziger Leseverstärker sowohl für das Referenzwiderstandselement 6, als auch für die CBRAM- Widerstandselemente 2 verwendet wird, indem sich sowohl das Referenzwiderstandselement 6, als auch die CBRAM- Widerstandselemente 2 an derselben Bitleitung befinden. Zudem werden durch das Verfahren die durch die Offsetspannung ent- stehenden parasitären Ströme durch die parallelen Widerstände RP eliminiert.
In Figur 4 ist eine weitere Ausführungsform eines Leseverstärkers und einer Bewertungseinheit dargestellt. Im Unter- schied zu der Ausführungsform in den Figuren 2 und 3 unterscheidet sich die Bewertungseinheit 8 darin, dass anstelle des Komparators 18 und des Ausgleichstransistors 19 eine Aus- gangs-Inverterschaltung vorgesehen ist, um das an dem Drain- Anschluss des weiteren Feldeffekttransistors 17 anliegende Signal (Potential) auf den Ausgang als Ausgangssignal A zu treiben. Die Ausgangs-Inverterschaltung ist in diesem Ausführungsbeispiel mithilfe eines p-Kanal-Transistors 20 und eines n-Kanaltransistors 21 gebildet, die zueinander in Reihe geschaltet sind. Ein Steueranschluss des p-Kanal-Transistors 20 ist mit einer festgelegten Vorspannung Vbias verbunden, um den Pull-Up-Strompfad des Inverters einzustellen. Ein Steueranschluss des n-Kanal-Feldeffekttransistors 21 der Ausgangs- Inverterschaltung ist mit dem Drain-Anschluss des weiteren Feldeffekttransistors 17 verbunden, so dass ein an dem Drain- Anschluss des weiteren Feldeffekttransistors 17 anliegendes Ausgangssignal durch die Inverterschaltung invertiert verstärkt wird. Die Verwendung einer solchen Ausgagns- Inverterschaltung ist bei vorliegender Schaltung ausreichend, da aufgrund des großen Widerstandsverhältnisses zwischen den den verschiedenen Zuständen der CBRAM-Widerstandselemente zugeordneten Widerstandswerten eine relativ geringe Verstärkung des Signals am Drain-Anschluss des weiteren Feldeffekttran- sistors 17 ausreicht, um das Ausgangssignal A bereitzustellen.
In den Figuren 5a bis 5c sind mögliche Ausgestaltungen des Referenz-Widerstandselements 6 dargestellt. In der Ausführungsform der Figur 5a wird das Referenz-Widerstandselement 6 durch zwei CBRAM-Widerstandselemente gebildet, die auf einen Widerstandswert Rc0 eingestellt sind, der dem relativ niederen Widerstandswert der CBRAM-Widerstandselemente entspricht. Die CBRAM-Widerstandselemente sind in Reihe geschaltet, so dass ein Widerstand gebildet wird, der das Doppelte des relativ niederen Widerstandswerts entspricht und somit zwischen dem niederen Widerstandswert und dem relativ hohen Widerstandswert liegt.
In Figur 5b ist eine weitere Möglichkeit für einen Aufbau eines Referenz-Widerstandselements dargestellt. Es weist vier CBRAM-Widerstandselemente auf, wobei zwei in Reihe geschaltete CBRAM-Widerstandselemente mit dem relativ hohen Wider- standswert Rcl und zwei in Reihe geschaltete CBRAM- Widerstandselemente mit dem relativ niederen Widerstandswert Rc0 zueinander parallel geschaltet sind.
In einer weiteren Ausführungsform ist es möglich, das Refe- renzwiderstandselement 6 mit zwei CBRAM-Widerstandselementen, die zueinander parallel geschaltet sind, zu bilden, wobei eines der CBRAM-Widerstandselemente mit einem relativ hohen Widerstandswert Rci und das andere CBRAM-Widerstandselement mit einem relativ niederen Widerstandswert Rco versehen ist. Da der resultierende Widerstandswert kleiner ist als der relativ niedere Widerstandswert eines CBRAM-Widerstandselements, kann als Aktivierungspotential Vakt, das durch die Referenzspannungsquelle 7 generiert wird, ein von dem Aktivierungspotential der Spannungsquellen 3 verschiedenes Potential verwendet werden.

Claims

Ansprüche
1. Speicherschaltung umfassend:
- Speicherzellen mit CBRAM-Widerstandselementen (2), die in einer Speicherzellenmatrix an einer Bitleitung (BL) und an Wortleitungen (WL) angeordnet sind, wobei die Widerstandswerte der CBRAM-Widerstandselemente (2) durch Anlegen einer elektrischen Größe einstellbar sind, um ein Speicherdatum zu speichern, - ein Referenz-Widerstandselement (6), das an der Bitleitung und an einer Referenz-Wortleitung (RWL) angeschlossen ist, wobei der Widerstandswert des Referenz- Widerstandselementes (6) einem Widerstandsschwellwert entspricht; - Spannungsquellen (3, 7), die jeweils mit den Wortleitungen (WL) und der Referenzwortleitung (RWL) verbunden sind, und schaltbar sind, um an die Wortleitung (WL) bzw. die Referenzwortleitung (RWL) ein Aktivierungspotential (Vakt) oder ein Deaktivierungspotential (Vdeakt) zum Aktivieren bzw. Deaktivieren der entsprechenden
Wortleitung (WL) bzw. Referenzwortleitung (RWL) anzulegen,
- ein Leseverstärker (5) an der Bitleitung (BL), der geeignet ist, bei konstant gehaltenem Bitleitungspoten- tial (VBL) einen Bitleitungsstrom (I1, I2) von der Bitleitung (BL) zu messen;
- eine Steuereinheit (9), die zum Auslesen einer der Speicherzellen die das Aktivierungspotential (Vakt) an die Bitleitung (BL) anlegt und die Spannungsquellen (3, 7) so ansteuert, dass in einem ersten Zyklus an die Referenzwortleitung (RWL) das Aktivierungspotential (Vakt) und an die Wortleitungen (WL) jeweils das Deaktivierungspotential (Vdeakt) angelegt sind, und dass in einem zweiten Zyklus an die Referenzwortleitung (RWL) das Deaktivierungspotential (Vdeakt) angelegt ist, an die Wortleitung, an der sich die auszulesende Spei- cherzelle befindet, das Aktivierungspotential (Vakt) angelegt ist, und an die übrigen Wortleitungen (WL) das Deaktivierungspotential (Vdeakt) angelegt ist, - eine Bewertungseinheit (8), die mit dem Leseverstär- ker (5) verbunden ist, um eine elektrische Größe zu ermitteln , die von dem in dem ersten Zyklus erfassten Bitleitungsstrom (I1, I2) und dem in dem zweiten Zyklus erfassten Bitleitungsstrom (I1, I2) abhängt, und um die ermittelte elektrische Größe einem Speicherdatum zuzu- ordnen.
2. Speicherschaltung nach Anspruch 1, wobei die Bewertungseinheit (8) ein Speicherelement umfasst, das eine den während des ersten Zyklus gemessenen Bitleitungs- ström repräsentierende Größe speichert, und wobei die Bewertungseinheit (8) eine Differenzeinheit aufweist, um die Größe abhängig von der Differenz des während des ersten Zyklus empfangenen Bitleitungsstroms und eines während des zweiten Zyklus empfangenen Bitleitungs- Stroms zu bilden.
3. Speicherschaltung nach Anspruch 1 oder 2, wobei der Leseverstärker (5) einen Operationsverstärker (10) mit einem Eingang aufweist, der mit der Bitleitung verbun- den ist, wobei eine Gegenkopplungsschaltung (11) vorgesehen ist, um das Bitleitungspotential auf der Bitleitung während des Erfassens des Bitleitungsstromes konstant zu halten.
4. Speicherschaltung nach Anspruch 3, wobei die Spannungsquellen (3, 7) und der Leseverstärker (5) so aufeinander abgestimmt sind, dass das Deaktivierungspotential (Vdeakt) der Spannungsquellen dem Bitleitungspotential (VBL) I auf dem die entsprechende Bitleitung (BL) durch den Leseverstärker (5) gehalten wird, entspricht.
5. Speicherschaltung nach einem der Ansprüche 1 bis 4, wobei die Referenz-Widerstandselemente (RWL) mehrere CBRAM-Widerstandselemente aufweist, die jeweils auf einen einem ersten Zustand des Speicherdatum entsprechen- den Widerstandswert oder auf einen einem zweiten Zustand des Speicherdatum entsprechenden Widerstandswert eingestellt sind.
6. Speicherschaltung nach einem der Ansprüche 1 bis 5, wo- bei die Steuereinheit (9) den ersten Zyklus während einer ersten Zeitdauer einnimmt.
7. Speicherschaltung nach Anspruch 6, wobei die Steuereinheit (9) den zweiten Zyklus während einer zweiten Zeit- dauer einnimmt.
8. Speicherschaltung nach Anspruch 6 oder 7, wobei die Bewertungseinheit eine Kapazität aufweist, die während der ersten Zeitdauer eine Ladung speichert, die abhän- gig von dem Bitleitungsstrom ist, der im ersten Zyklus von der Bitleitung fließt und eine Stromquelle aufweist, die im zweiten Zyklus, abhängig von der Ladung, einen Strom geniert, von dem die elektrische Größe abhängt.
9. Verfahren zum Bewerten eines Speicherdatum einer CBRAM- Widerstandsspeicherzelle (2), die in einer Gruppe von CBRAM-Widerstandsspeicherzellen (2) an einer Bitleitung (BL) und einer Wortleitung (WL) befindet, wobei die Wi- derstandswerte der CBRAM-Widerstandsspeicherzellen (2) durch Anlegen einer elektrischen Größe einstellbar sind, um ein jeweiliges Speicherdatum zu speichern, wobei ein Referenz-Widerstandselement (6) an der Bitleitung und an einer Referenz-Wortleitung (RWL) ange- schlössen ist, wobei der Widerstandswert des Referenz- Widerstandselementes (6) einem Widerstandsschwellwert entspricht; mit folgenden Schritten: a) Anlegen eines Deaktivierungspotentials an die Wortleitungen (WL) und Anlegen eines Aktivierungspotential (Vakt) an die Referenz-Wortleitung (RWL) in einem ersten Zyklus; b) Erfassen eines in dem ersten Zyklus resultierenden BitIeitungsStroms; c) Anlegen eines Deaktivierungspotentials (Vdeakt) an die Referenz-Wortleitung (RWL) und Anlegen des Aktivie- rungspotentials (Vakt) an die Wortleitung (WL) , an der sich die auszulesende Speicherzelle befindet, in einem zweiten Zylus, d) Erfassen eines in dem zweiten Zyklus resultierenden BitIeitungsStroms; e) Erzeugen einer elektrischen Größe, die von dem in dem ersten Zyklus erfassten Bitleitungsstrom (Ii) und dem in dem zweiten Zyklus erfassten Bitleitungsstrom (I2) abhängt, und Zuordnen eines Speicherdatum.
10. Verfahren nach Anspruch 9, wobei eine den in Schritt b) erfassten Bitleitungsstrom (Ii) repräsentierende Größe gespeichert wird.
11. Verfahren nach Anspruch 10, wobei der Schritt a) des Anlegens des Deaktivierungspotentials (Vdeakt) und des
Aktivierungspotentials (Vakt) während einer ersten Zeitdauer durchgeführt wird.
12. Verfahren nach Anspruch 11, wobei der Schritt c) des Anlegens des Deaktivierungspotentials (Vdeakt) und des
Aktivierungspotentials (Vakt) für eine zweite Zeitdauer durchgeführt wird.
13. Verfahren nach Anspruch 12, wobei während des ersten Zyklus ein Ladungsspeicher mit einer von dem Bitleitungsstrom abhängigen Ladung geladen wird und während des zweiten Zyklus, abhängig von der Ladung im Ladungs- Speicher, ein Strom generiert wird, von dem die erzeugte elektrische Größe abhängt.
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