DE19860799B4 - Ferroelektrische Speichervorrichtung - Google Patents
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Abstract
Ferroelektrische
Speichervorrichtung mit Speicheranordnungen (500), die eine Vielzahl
von Wortleitungen und eine Vielzahl von positiven und negativen
Bitleitungen (BL, /BL), die einander in Matrixform kreuzen, und
Messverstärker
(510), um eine Spannungsdifferenz zwischen den positiven und negativen
Bitleitungen (BL, /BL) zu messen und zu verstärken, aufweist, wobei diese
Speichervorrichtung folgendes umfaßt:
eine Spannungserzeugungsvorrichtung (530) für das Erzeugen einer positiven gepumpten Versorgungsspannung; (Vcc + α)
eine Vorladungsspannungsauswahlvorrichtung (520), die auf die niederwertigsten Bits der Zeilenadressen von einer Wortleitungsansteuerschaltung (550) reagiert, um die positive gepumpte Versorgungsspannung (Vcc + α) als eine Vorladungsspannung für die positive Bitleitung (BL) und eine normale Versorgungsspannung als eine Vorladungsspannung für die negative Bitleitung (/BL) auszuwählen, und
eine Vorladungsvorrichtung (560) für das Vorladen der positiven beziehungsweise negativen Bitleitungen (BL, /BL) auf die positive gepumpte Versorgungsspannung (Vcc + α) beziehungsweise die normale Versorgungsspannung (Vcc) von der Vorladungsspannungsauswahlvorrichtung (520).
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Description
- GEBIET DER ERFINDUNG
- Die vorliegende Erfindung bezieht sich auf eine ferroelektrische Speichervorrichtung, die ferroelektrische Speicherzellen verwendet; und insbesondere auf eine Speichervorrichtung, die keine getrennte Referenzzelle für das Erzeugen einer Referenzspannung, die beim Messen des Datenpegels der Speicherzelle verwendet wurde, verwendet.
- Eine aus der Praxis bekannte ferroelektrische, nicht flüchtige Speichervorrichtung verwendet einen Speicherkondensator, der aus einem ferroelektrischen Material besteht, das sandwichartig zwischen zwei Metallelektroden eingeschlossen ist.
1 zeigt eine Hystereseschleife der Ladungsvariation bezüglich der Spannung, die an die beiden Elektroden A und B angelegt wird, der als ein Symbol in1 dargestellt ist. Da der ferroelektrische Kondensator zwei stabile Ladezustände P1 und P2 aufweist, wenn die angelegte Spannung 0 V beträgt, können binäre Daten sogar gespeichert werden, wenn keine Leistung geliefert wird. Diese beiden stabilen Zustände können als bistabiler Kondensator betrachtet werden, der als ein Speicherelement einer nichtflüchtigen Speichervorrichtung verwendet wird. Beim ferroelektrischen Kondensator wird der Polarisationszustand (parallele Ausrichtung) innerhalb des ferroelektrischen Materials in Abhängigkeit vom Wert der angelegten Spannung, die die Variation der gespeicherten Ladungen verursacht, variiert. Beispielsweise schaltet, wenn der ferroelektrische Kondensator den Polarisationszustand P1 der1 aufrecht hält, und eine genügend große negative Spannung, beispielsweise –3 V oder weniger an den Kondensator gelegt wird, der Kondensator entlang der Hystereseschleife zum Polarisations zustand P3. Wenn die negative Spannung dann vom Kondensator entfernt wird, um die Spannung auf den Wert 0 V zu bringen, so wechselt der Kondensator in den Zustand P2. Der Ladezustand des ferroelektrischen Kondensator wechselt entlang der Pfeilrichtung in Abhängigkeit von der angelegten Spannung, so daß man eine digitale Information durch das Messen der Variation der Ladung, die im Kondensator als Funktion der angelegten Spannung induziert wird, erhalten kann. - Während der Leseoperation der ferroelektrischen Speichervorrichtung zeigt, wenn eine Wortleitung ausgewählt wird, eine positive Bitleitung (BL) eine andere Spannung V0 oder V1, die von den gespeicherten Daten in der Speicherzelle ("0" oder "1") bestimmt wird. Die Spannungssignale V0 und V1 sind kleine Signale, die beispielsweise unter Verwendung eines Meßverstärkers verstärkt werden müssen. Für das Messen und Verstärken der Spannungssignale V0 und V1 muß ein Referenzsignal Vref an eine negative Bitleitung (/BL) angelegt werden. Der Meßverstärker mißt, ob die Spannung von BL größer oder kleiner als die Referenzspannung Vref ist, die an/BL angelegt wird, und verstärkt die Spannungsdifferenz, um die Daten "0" oder "1", die in der Speicherzelle gespeichert sind, auszulesen.
- Somit muß der Wert Vref zwischen V0 und V1 liegen, und wenn die Spannungsdifferenz zwischen V0 und V1 größer wird, dann ist eine genauere Leseoperation möglich. Weiterhin kann, wenn die Kapazität der Hauptspeicherzelle größer wird, die Spannungsdifferenz von V1 und V0 größer gemacht werden. Diese Zwangsläufigkeit bewirkt jedoch eine Erhöhung der Zellgröße.
- Um Vref in der Mitte von V0 und V1 auf/BL anzuwenden, wurden viele Referenzzellen im Stand der Technik entwickelt, wie das beispielsweise beschrieben ist in "1994, Int. Solid State Circuit Conf., Papier FA16.2", 1996, Int. Solid State Circuit Conf., Papier SP23.1", und "1996, Symp., VLSI Circuit, Papier 5.2 ".
- Obige Referenzzellen sind jedoch nicht ausreichend, um einen zuverlässigen mittleren Wert zwischen V0 und V1 zu erzeugen. Darüberhinaus verbraucht die Referenzzelle selbst Chipgebiet, kann ein Rauschen verursachen und macht den Chipbetrieb kompliziert.
- ZUSAMMENFASSUNG DER ERFINDUNG
- Eine Aufgabe der vorliegenden Erfindung besteht daher darin, eine Speichervorrichtung ohne eine Verwendung einer getrennten Referenzzelle für das Erzeugen einer Referenzspannung, die beim Messen des Datenpegels der Speicherzelle verwendet wurde, zu schaffen.
- Gemäß einem Aspekt der vorliegenden Erfindung wird eine ferroelektrische Speichervorrichtung geschaffen, die mit Speicheranordnungen versehen ist, die eine Vielzahl von Wortleitungen und eine Vielzahl positiver und negativer Bitleitungen umfassen, die einander in Matrixform kreuzen, und Meßverstärker, um eine Spannungsdifferenz zwischen den positiven und negativen Bitleitungen zu messen und zu verstärken; und die Speichervorrichtung umfaßt: Eine Spannungserzeugungsvorrichtung für das Erzeugen einer positiven gepumpten Versorgungsspannung; eine Vorladungsspannungs-Auswahlvorrichtung, die mindestens auf die niederwertigsten Bits von Zeilenadressen von einer Wortleitungsansteuerschaltung reagiert, für das Auswählen der positiv gepumpten Versorgungsspannung als eine Vorladungsspannung für die positive Bitleitung und einer normalen Versorgungsspannung als eine Vorladungsspannung für die negative Bitleitung; und eine Vorladungsvorrichtung für das Vorladen der positiven beziehungsweise negativen Bitleitungen auf die positiv gepumpte Versorgungsspannung und die normale Versorgungsspannung von der Vorladungsspannungs-Auswahlvorrichtung.
- Somit wird gemäß der vorliegenden Erfindung die Vorladungsspannung der positiven Bitleitung erhöht, so daß die Spannungsdifferenz zwischen den positiven und negativen Bitleitungen unabhängig vom Status des Kondensators auch erhöht wird. Somit kann ein Meßabstand der Meßverstärker und die Zuverlässigkeit der Speichervorrichtung verbessert werden. Zusätzlich verwendet die Speichervorrichtung der vorliegenden Erfindung keine getrennten Referenzzellen, sondern sie verwendet den Spannungspegel der negativen Bitleitung als Referenzspannung für das Messen der Spannungsdifferenz zwischen den positiven und negativen Bitleitungen. Dies führt zu einer Verkleinerung des Chips und zu niedrigeren Kosten.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Die obige Aufgabe und andere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung be vorzugter Ausführungsformen in Verbindung mit den begleitenden Zeichnungen deutlich:
-
1 zeigt ein Symbol eines ferroelektrischen Kondensators und dessen Hystereseschleife für das Darstellen der Beziehung zwischen der Ladung und den Spannungen, die an die Elektroden A und B des Kondensators angelegt werden; -
2 ist ein Schaltungsdiagramm einer ferroelektrischen Speichervorrichtung; -
3 zeigt eine Hystereseschleife einer Ladung Q bezüglich der angelegten Spannung V eines ferroelektrischen Kondensators für das Vergleichen der Spannungsvariation der BL in der vorliegenden Erfindung mit der des Standes der Technik; -
4A ist ein Zeitdiagramm für eine Leseoperation einer konventionellen ferroelektrischen Speichervorrichtung; -
4B ist ein Zeitdiagramm für eine Leseoperation einer ferroelektrischen Speichervorrichtung gemäß der vorliegenden Erfindung; -
5 ist ein Schaltungsdiagramm einer ferroelektrischen Speichervorrichtung gemäß der vorliegenden Erfindung; -
6 ist ein Schaltungsdiagramm einer Vorladungsspannungs-Auswähleinheit der vorliegenden Erfindung; und -
7 ist eine Signalwellenform einer ferroelektrischen Speichervorrichtung gemäß der vorliegenden Erfindung. - DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
-
2 ist ein Schaltungsdiagramm einer ferroelektrischen Speichervorrichtung gemäß der vorliegenden Erfindung. Eine Hauptspeicherzelle200 der Speichervorrichtung umfaßt einen ferroelektrischen Kondensator C1, der zwischen einer Zellenplatte und einem Knoten B verbunden ist, und einen Schalttransistor T1, der zwischen dem Knoten B und einer positiven Bitleitung BL verbunden ist. Ein Meßverstärker210 mißt und verstärkt die Spannungsdifferenz zwischen den positiven und negativen Bitleitungen BL und/BL. Bei einer Operation, um gespeicherte Daten aus der Zelle in der ferroelektrischen Speichervorrichtung zu lesen, wird eine Spannungsdifferenz an beiden Elektroden des ferroelektrischen Kondensators C1 der Hauptzelle200 angelegt. - Für das Anlegen der Spannung werden im Stand der Technik die Potentiale beider Elektroden des Kondensators C1 anfänglich auf Erdpotential, das ist 0V, oder VSS-Pegel gehalten, und dann wird BL auf den VSS-Pegel vorgeladen. Durch das Anheben der Zellplatte auf den VCC-Pegel (positiver Spannungspegel der Leistungsversorgung), beim Anschalten des Schalttransistors T1 wird die Spannungsdifferenz zwischen zwei Elektroden des ferroelektrischen Kondensators C1 erzeugt. Alternativ wird das anfängliche Potential der Kondensatorelektroden auf dem Erd- oder VSS-Pegel gehalten, und dann wird eine Spannungsdifferenz an den ferroelektrischen Kondensator C1 angelegt, indem die BL auf den VCC-Pegel angehoben wird, gefolgt von einem Einschalten des Transistors T1, während die Zellplattenspannung bei VSS verbleibt. Die obigen beiden Schemata für das Anwenden einer Spannungsdifferenz auf den Kondensator sind im wesentlichen dieselben wie bei dem ferroelektrischen Kondensator C1. In der folgenden Beschreibung werden bevorzugte Ausführungsformen der vorliegenden Erfindung mit dem letzteren Fall, bei dem die BL auf eine höhere Spannung als die Zellplatte vorgeladen wird, erläutert.
-
3 zeigt eine Hystereseschleife der Ladung Q bezüglich der angelegten Spannung V eines ferroelektrischen Kondensators für das Vergleichen der Spannungsvariation der BL in der vorliegenden Erfindung mit der des Standes der Technik. Wenn die anfänglichen Spannungen, die auf den Kondensator C1 angewandt werden, VSS betragen, so wird sich der ferroelektrische Kondensator C1 entweder in einem Punkt "0" (wenn die gespeicherten Daten "0" betragen) oder in einem Punkt "1" (wenn die gespeicherten Daten "1" betragen) befinden, da keine Spannungsdifferenz vorhanden ist. - Wenn die BL auf die VCC vorgeladen wird, und dann der Schalttransistor T1 angeschaltet wird, so treten elektrische Ladungen in den ferroelektrischen Kondensator ein, so daß die Spannung des Knoten B erhöht wird, während die Spannung von BL erniedrigt wird, bis die beiden Spannungen einen schließlich identischen Potentialpegel als Ergebnis eines sogenannten Ladungsteilungseffekts erreichen. Der endgültige Spannungswert wird durch die Q-V-Schleife des ferroelektrischen Kondensators und die Kapazität der BL bestimmt. Wenn der anfänglichen Punkt des Kondensators "0" beträgt, so bewegt sich die Spannung des Knotens B zu V0 vom Punkt "0" durch den Ladungsfluß von Q0, wenn der Schalttransistor einschaltet. Zu dieser Zeit schaltet die BL auf Punkt V0 vom anfänglichen Punkt VCC0, der die BL darstellt, die die anfängliche Spannung des VCC-Pegels hat. Der absolute Wert des Gradienten einer Linie, die die Punkte VCC0 und V0 verbindet, ist die Kapazität der BL.
- Wenn andererseits der Kondensator anfänglich auf den Punkt "1" gesetzt wird, so fließt die Ladung Q1 aus dem Kondensator C heraus, wenn der Schalttransistor Q1 anschaltet. Somit geht die Spannung des Knoten B des ferroelektrischen Kondensators zu Punkt V1 vom anfänglichen Punkt "1", und BL bewegt sich von Punkt VCC1 zu V1. Zu dieser Zeit sind, da der Gradient der Q-V-Schleife in Abhängigkeit vom anfänglichen Zustand des ferroelektrischen Kondensator C1 variiert, die Ladungen Q0 und Q1 verschieden, und auch die Spannungen V0 und V1 haben unterschiedliche Pegel. Mit anderen Worten, die Anfangszustände "0" oder "1" des ferroelektrischen Kondensators C1 ergeben die BL Spannung von V0 beziehungsweise V1.
- Gemäß der vorliegenden Erfindung wird BL auf VCC + α (positiv gepumpter Versorgungsspannungspegel) höher als der VCC-Pegel vorgeladen. Wenn der anfängliche Zustand des ferroelektrischen Kondensators C1 "0" ist, so bewegt sich der Knoten B vom anfänglichen Punkt "0" zum Punkt V0', wenn die Ladung von Q0' fließt, wenn sich der Schalttransistor anschaltet. Die Ladung Q0' ist größer als Q0, und die Spannung V0' ist höher als V0, da die anfängliche Spannung von BL erhöht wird, während die Kapazität von BL konstant gehalten wird. Wenn sich der Kondensator C1 anfänglich am Punkt "1" befindet, so fließt die Ladung von Q1' so, wenn sich der Schalttransistor anschaltet, daß der Knoten B vom Punkt "1" auf den Punkt V1' geändert wird. Das Potential des Punktes V1' ist höher als das des Punktes V1.
- Wie man aus der Natur der Q-V-Schleife eines ferroelektrischen Kondensators sieht, ist die Spannungsdifferenz V1' – V0' immer größer als die Spannungsdifferenz V1 – V0, da die Linie, die die Punkte V0 und V0' verbindet, steiler als die Linie ist, die V1 und V1' verbindet, und somit ist die Spannungsdifferenz V0' – V0 immer kleiner als die Spannungsdifferenz V1' – V1. Somit wird der Meßabstand und die Zuverlässigkeit der ferroelektrischen Speichervorrichtung in der vorliegenden Erfindung verbessert, indem die Spannungsdifferenz von BL beim Lesen der Daten 0 und 1 mit der höheren Bitleitungsvorladungsspannung größer gemacht wird.
- Zusätzlich ist es durch das Steuern des Wertes von α, wenn die Bitleitung BL auf VCC + α vorgeladen wird, möglich, die VCC in der Mitte der Punkte V0' und V1' anzuordnen. Mit dem BL-Vorladungspegel von VCC + α und dem/BL-Vorladungspegel von VCC ist es während einer Leseoperation für den Meßverstärker auch möglich, die Spannungsdifferenz zwischen BL und/BL ohne die Verwendung einer getrennten Referenzzelle zu messen und zu verstärken, da die/BL die Rolle der Referenzspannung spielt.
- Die
4a und4b sind Zeitdiagramme für Leseoperationen der ferroelektrischen Speichervorrichtungen des Standes der Technik beziehungsweise der vorliegenden Erfindung.4a zeigt ein konventionelles Zeitdiagramm, wenn die Spannungen von BL und/BL auf VCC vorgeladen sind, und sich der Schalttransistor T1 nach der Vorladungsoperation anschaltet. Bei der konventionellen Zeitgebung werden, wenn ein gespeichertes Datum "1" ausgelesen wird, die BL und/BL-Spannungen durch das Leiten des Schalttransistors erniedrigt, um eine kleine Spannungsdifferenz zu erzeugen. Und der Meßverstärker210 arbeitet, um die Spannungsdifferenz mit einer Referenzspannung Vref, die durch eine Referenzzelle erzeugt wird, zu messen und zu verstärken, so daß BL auf den VCC-Pegel verstärkt wird, während/BL auf den VSS-Pegel verstärkt wird. Andererseits wird im Falle, bei dem die Lesedaten "0" sind, die BL und die/BL ebenso erniedrigt, wenn sich der Schalttransistor T1 anschaltet, um eine kleine Spannungsdifferenz zu erzeugen. Und der Meßverstärker210 arbeitet, um die Spannungsdifferenz mit einer Referenzspannung Vref, die durch eine Referenzzelle erzeugt wird, zu messen und zu verstärken, so daß/BL auf VCC-Pegel verstärkt wird, während BL auf VSS-Pegel verstärkt wird. -
4b zeigt ein Zeitdiagramm gemäß der vorliegenden Erfindung, in welchem BL auf VCC + α und/BL auf VCC vorgeladen wird. Der Schalttransistor wird nach der Vorladungsoperation angeschaltet. Wenn das Datum "1" ausgelesen wird, so wird die Spannung auf BL auf einem Pegel, der höher als der VCC-Pegel liegt, erniedrigt, während die/BL-Spannung auf dem VCC-Pegel verbleibt. Und dann arbeitet der Meßverstärker, um die BL auf VCC und die/BL auf VSS zu verstärken, wobei der VCC-Pegel von/BL die Referenzspannung darstellt. Andererseits wird, wenn das Datum "0" ausgelesen wird, das Potential von BL auf einen Pegel erniedrigt, der niedriger als der VCC-Pegel liegt, während das Potential von/BL auf dem VCC-Pegel gehalten wird. Und dann arbeitet der Meßverstärker, um BL auf VSS und/BL auf VCC zu verstärken, wobei VCC von/BL die Rerferenzspannung darstellt. -
5 ist ein Schaltungsdiagramm einer ferroelektrischen Speichervorrichtung gemäß der vorliegenden Erfindung. Wie oben beschrieben wurde, ist die Speichervorrichtung der vorliegenden Erfindung konstruiert, um BL auf VCC + α und/BL auf VCC vorzuladen, um Daten aus der Speichervorrichtung ohne getrennte Referenzzelle auszulesen. Eine Speicherzelle besteht aus einem Schalttransistor und einem ferroelektrischen Kondensator. Eine Speicheranordnung500 umfaßt eine Vielzahl von Wortleitungen und eine Vielzahl von Bitleitungen, die einander kreuzen, um eine Matrix zu bilden. Meßverstärker510 messen und verstärken die Spannungsdifferenz zwischen BL und/BL. Zeilenadressenpuffer540 geben extern ankommende Zeilenadressen für eine auszuwählende Speicherzelle weiter, und die empfangenen Zeilenadressen werden durch die Wortleitungsansteuerschaltung550 dekodiert, um eine ausgewählte Wortleitung WL freizuschalten. Eine Vorladungsspannungs-Auswahleinheit520 gibt ohne Spannungsverlust VCC + α und VCC zu einer Vorladungseinheit560 weiter, indem sie auf die niederwertigsten Bits (LSB) der erstmalig geladenen Zeilenadressen, die von der Wortleitungsansteuerschaltung550 kommen, reagiert, so daß VCC + α und VCC ausgewählt zu BL und/BL weitergegeben werden können. Die Vorladungseinheit560 lädt BL und/BL auf VCC + α beziehungsweise VCC vor, die von der Vorladungsspannungsauswahleinheit520 geliefert werden. Ein VCC + α-Generator530 erzeugt den Spannungspegel von VCC + α für das Vorladen der BL. -
6 ist ein Schaltungsdiagramm der Vorladungsspannungsauswahleinheit520 . Die Vorladungsspannungsauswahleinheit520 umfaßt einen ersten Schaltungsblock521 für das Wählen der Vorladungsspannung für BL, einen zweiten Schaltungsblock523 und einen dritten Schaltungsblock für das Wählen der Vorladungsspannung für/BL. Der erste Schaltungsblock521 umfaßt einen PMOS-Transistor P361 und einen NMOS-Transistor N386, die seriell zwischen VCC + α und VCC verbunden sind und als gemeinsame Gate-Eingabe die vorgeladenen LSB empfangen. Der zweite Schaltungsblock523 ist mit einem PMOS-Transistor P384 und einem NMOS-Transitor N382, die seriell zwischen einer positiven Versorgungsspannung Vpp und dem VSS verbunden sind, versehen, um/BL auf einen verlustlosen VCC-Pegel vorzuladen. - Der dritte Schaltungsblock
522 umfaßt einen PMOS-Transistor P377 und einen NMOS-Transistor N387, die seriell zwischen VCC + α und VCC verbunden sind, und als gemeinsame Gate-Eingabe das Ausgangssignal des zweiten Schaltungsblocks523 empfangen. - Der Betrieb der Speichervorrichtung der vorliegenden Erfindung wird unter Bezug auf die
5 und6 erläutert. - Wenn das LSB, das aus dem Zeilenadressenpuffer
540 kommt, niedrig ist, so wird das niedrige LSB in die Vorladungsspannungsauswahleinheit520 über die Wortleitungsansteuerschaltung550 eingegeben. Diese niedrige Signal wird als gemeinsame Gate-Eingabe in die Vorladungseinheit560 eingegeben, so daß VCC + α, das durch den VCC + α-Generator530 erzeugt wird, BL zugewiesen wird und VCC/BL zugewiesen wird. Die Vorladungseinheit560 lädt in Erwiderung auf ein Bitleitungsvorladungssignal HPB die BL (BL0 bis BLn), die mit den geradzahligen Wortleitungen (WL0 bis WLn-1) über einen NMOS-Transistor verbunden ist, auf VCC + α vor, und lädt/BL auf VCC vor. Andererseits wird, wenn LSB einen hohen Pegel aufweist, dieses hohe Signal zu einem höheren Pegel durch die Wortleitungstreiberschaltung550 verstärkt und gelangt dann in die Vorladungsspannungsauswahleinheit520 . Die Vorladungsspannungsauswahleinheit520 wählt, indem sie das hohe Signal als ihre gemeinsame Gate-Eingabe empfängt, VCC + α vom Generator530 für BL und VCC für/BL. In Erwiderung auf das Bitleitungsvorladungssignal HPB lädt die Vorladungseinheit560 BL (BL0 bis BLn), die mit der ungeradzahligen Wortleitung (WL1 bis WLn) verbunden ist, auf den VCC + α Pegel und/BL (/BL0 bis/BLn) auf den VCC-Pegel. - Wenn die ausgewählte Wortleitung angesteuert wird, wird die vorgeladene Spannung VCC + α auf jeder BL zu einem Spannungspegel geändert, der in Abhängigkeit vom gespeicherten Datenwert "0" oder "1" entweder höher oder niedriger als VCC auf der/BL ist. Zu dieser Zeit werden Ansteuersignale SAP und SAN für den Meßverstärker freigeschaltet, um die Spannung auf der BL zu verstärken, und um die gespeicherten Daten "0" oder "1" auszulesen. Die Signalwellenform während dieser Operation ist in
7 gezeigt. - Unter Bezug auf die
5 bis7 wird eine Leseoperation, um die Daten "0" oder "1", die im ferroelektrischen Kondensator C1 gespeichert sind, auszulesen, erläutert. - Zuerst wird in einem Stand-by-Zustand ein hoher Pegel des PBL eingegeben, um BL und/BL auf VSS vorzuladen. Im Zeitintervall A, das in
7 gezeigt ist, wird das HPB-Signal auf einen niedrigen Pegel gebracht, um BL auf VCC + α vorzuladen, während/BL auf VCC gebracht wird. Wenn das WL-Signal im Zeitintervall B auf einen hohen Pegel geht, so wird eine große positive Spannung an die Elektroden des ferroelektrischen Kondensators gelegt, so daß sich der Kondensator von einem Punkt 'a' zu einem Punkt 'b' (wenn das Datum "0" gelesen wird) oder von einem Punkt 'g' zu einem Punkt 'h' bewegt (wenn das Datum "1" gelesen wird). Zusätzlich hat BL durch den Ladungsteilungseffekt einen konstanten Potentialpegel700 zwischen VCC + α und VCC, wenn das Datum "1" aus der Zelle ausgelesen wird. Andererseits hat BL beim Lesen des Datums "0" einen Spannungspegel710 , der niedriger ist als VCC. Zu dieser Zeit wird die Zellenplatte mit VSS versorgt, und/BL wird auf seinem vorherigen VCC-Spannungspegel gehalten. - Im Zeitintervall C beginnt der Meßverstärker seinen Betrieb, um BL unter Bezug auf VCC von/BL zu verstärken, so daß BL auf VSS (Lesen des Datums "0") oder VCC (Lesen des Datums "1") gebracht wird. Zu dieser Zeit bewegt sich der Punkt auf der Q-V-Schleife vom Punkt 'b' zu Punkt 'c' (Lesen des Datums "0") oder von Punkt 'h' zu Punkt 'i' (Lesen des Datums "1").
- Nachdem die Leseoperation für die Daten beendet ist, werden in den Zeitintervallen D, E und F Wiederherstellungsoperationen für das Zurückkehren in den anfänglichen Zustand durchgeführt.
Claims (6)
- Ferroelektrische Speichervorrichtung mit Speicheranordnungen (
500 ), die eine Vielzahl von Wortleitungen und eine Vielzahl von positiven und negativen Bitleitungen (BL, /BL), die einander in Matrixform kreuzen, und Messverstärker (510 ), um eine Spannungsdifferenz zwischen den positiven und negativen Bitleitungen (BL, /BL) zu messen und zu verstärken, aufweist, wobei diese Speichervorrichtung folgendes umfaßt: eine Spannungserzeugungsvorrichtung (530 ) für das Erzeugen einer positiven gepumpten Versorgungsspannung; (Vcc + α) eine Vorladungsspannungsauswahlvorrichtung (520 ), die auf die niederwertigsten Bits der Zeilenadressen von einer Wortleitungsansteuerschaltung (550 ) reagiert, um die positive gepumpte Versorgungsspannung (Vcc + α) als eine Vorladungsspannung für die positive Bitleitung (BL) und eine normale Versorgungsspannung als eine Vorladungsspannung für die negative Bitleitung (/BL) auszuwählen, und eine Vorladungsvorrichtung (560 ) für das Vorladen der positiven beziehungsweise negativen Bitleitungen (BL, /BL) auf die positive gepumpte Versorgungsspannung (Vcc + α) beziehungsweise die normale Versorgungsspannung (Vcc) von der Vorladungsspannungsauswahlvorrichtung (520 ). - Ferroelektrische Speichervorrichtung nach Anspruch 1, wobei die Vorladungsspannungsauswahlvorrichtung (
520 ) folgendes umfaßt: eine erste Schaltung (521 ), die auf das niederwertigste Bit anspricht, für das Ausgeben der positiven gepumpten Versorgungsspannung (Vcc + α) als eine Vorladungsspannung für die positive Bitleitung (BL); eine Invertiervorrichtung (523 ) für das Invertieren mindestens des niederwertigsten Bits; und eine zweite Schaltung (522 ), die auf eine Ausgabe der Invertiervorrichtung anspricht, für das Ausgeben der normalen Versorgungsspannung (Vcc) als eine Vorladungsspannung für die negative Bitleitung (/BL). - Ferroelektrische Speichervorrichtung nach Anspruch 2, wobei die erste Schaltung (
521 ) einen ersten PMOS-Transistor (P361) und einen ersten NMOS-Transistor (N386) umfaßt, die seriell zwischen der positiven gepumpten Versorgungsspannung (Vcc + α) und der normalen Versorgungsspannung (Vcc) verbunden sind und als ihre gemeinsame Gate-Eingabe das niederwertigste Bit empfangen. - Ferroelektrische Speichervorrichtung nach Anspruch 2, wobei die Invertiervorrichtung einen zweiten PMOS-Transistor (P384) und einen zweiten NMOS-Transistor (N382) umfaßt, die seriell zwischen einer hohen Versorgungsspannung und einer Erdspannung verbunden sind und das niederwertigste Bit als ihre gemeinsame Gate-Eingabe empfangen für das Erzeugen einer verlustlosen Versorgungsspannung (Vcc) als Vorladungsspannung für die negative Bitleitung (/BL).
- Ferroelektrische Speichervorrichtung nach Anspruch 2, wobei die zweite Schaltung (
522 ) einen dritten PMOS-Transistor (P377) und einen dritten NMOS-Transistor (N387) umfaßt, die seriell zwischen der positiv gepumpten Versorgungsspannung (Vcc + α) und der normalen Versorgungsspannung (Vcc) geschaltet sind und als ihre gemeinsame Gate-Eingabe ein Ausgangssignal von der Invertiervorrichtung (523 ) empfangen. - Ferroelektrische Speichervorrichtung nach Anspruch 1, wobei die Vorladungsvorrichtung (
560 ) einen vierten PMOS-Transistor umfaßt, der als seine Gate-Eingabe ein erstes Steuersignal empfängt und zwischen der positiv gepumpten Versorgungsspannung (Vcc + α) und der positiven Bitleitung verbunden ist, und einen fünften PMOS-Transistor, der als seine Gate-Eingabe ein Bitleitungsvorladungssignalempfängt und zwischen der negativen Bitleitung (/BL) und der normalen Versorgungsspannung (Vcc), die von der Vorladungsspannungsauswahlvorrichtung (520 ) geliefert wird, verbunden ist.
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JP3777913B2 (ja) * | 1999-10-28 | 2006-05-24 | 株式会社日立製作所 | 液晶駆動回路及び液晶表示装置 |
JP3662163B2 (ja) * | 2000-03-06 | 2005-06-22 | シャープ株式会社 | 強誘電体メモリ及びその駆動方法 |
JP4031904B2 (ja) * | 2000-10-31 | 2008-01-09 | 富士通株式会社 | データ読み出し回路とデータ読み出し方法及びデータ記憶装置 |
US6456519B1 (en) * | 2000-12-29 | 2002-09-24 | Stmicroelectronics, Inc. | Circuit and method for asynchronously accessing a ferroelectric memory device |
US6972983B2 (en) | 2002-03-21 | 2005-12-06 | Infineon Technologies Aktiengesellschaft | Increasing the read signal in ferroelectric memories |
US7193880B2 (en) * | 2004-06-14 | 2007-03-20 | Texas Instruments Incorporated | Plateline voltage pulsing to reduce storage node disturbance in ferroelectric memory |
US7009864B2 (en) * | 2003-12-29 | 2006-03-07 | Texas Instruments Incorporated | Zero cancellation scheme to reduce plateline voltage in ferroelectric memory |
US7133304B2 (en) * | 2004-03-22 | 2006-11-07 | Texas Instruments Incorporated | Method and apparatus to reduce storage node disturbance in ferroelectric memory |
US6970371B1 (en) * | 2004-05-17 | 2005-11-29 | Texas Instruments Incorporated | Reference generator system and methods for reading ferroelectric memory cells using reduced bitline voltages |
US20060256608A1 (en) * | 2005-05-11 | 2006-11-16 | Spansion Llc | Resistive memory device with improved data retention and reduced power |
US7561458B2 (en) * | 2006-12-26 | 2009-07-14 | Texas Instruments Incorporated | Ferroelectric memory array for implementing a zero cancellation scheme to reduce plateline voltage in ferroelectric memory |
US7920404B2 (en) * | 2007-12-31 | 2011-04-05 | Texas Instruments Incorporated | Ferroelectric memory devices with partitioned platelines |
TWI381394B (zh) * | 2008-06-09 | 2013-01-01 | Promos Technologies Inc | 動態隨機存取記憶體之資料感測方法 |
US10762944B2 (en) * | 2017-12-18 | 2020-09-01 | Micron Technology, Inc. | Single plate configuration and memory array operation |
US10529410B2 (en) | 2017-12-18 | 2020-01-07 | Micron Technology, Inc. | Techniques for accessing an array of memory cells to reduce parasitic coupling |
US11017831B2 (en) | 2019-07-15 | 2021-05-25 | Micron Technology, Inc. | Ferroelectric memory cell access |
Citations (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4006469A (en) * | 1975-12-16 | 1977-02-01 | International Business Machines Corporation | Data storage cell with transistors operating at different threshold voltages |
US4420822A (en) * | 1982-03-19 | 1983-12-13 | Signetics Corporation | Field plate sensing in single transistor, single capacitor MOS random access memory |
US4477886A (en) * | 1982-02-26 | 1984-10-16 | Fairchild Camera & Instrument Corporation | Sense/restore circuit for dynamic random access memory |
JPS61196499A (ja) * | 1985-02-25 | 1986-08-30 | Seiko Epson Corp | 多値ダイナミツクランダムアクセスメモリ |
EP0293798A2 (de) * | 1987-06-02 | 1988-12-07 | National Semiconductor Corporation | Nichtflüchtige Speicheranordnung mit einem kapazitiven ferroelektrischen Speicherelement |
US4811290A (en) * | 1986-04-01 | 1989-03-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US4873664A (en) * | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
JPH04295690A (ja) * | 1991-03-26 | 1992-10-20 | Hitachi Ltd | 半導体メモリ |
US5218566A (en) * | 1991-08-15 | 1993-06-08 | National Semiconductor Corporation | Dynamic adjusting reference voltage for ferroelectric circuits |
JPH0785661A (ja) * | 1993-09-14 | 1995-03-31 | Toshiba Corp | 半導体記憶装置 |
JPH0793978A (ja) * | 1993-09-27 | 1995-04-07 | Hitachi Ltd | 半導体メモリおよび半導体メモリの駆動方法 |
JPH0793979A (ja) * | 1993-09-21 | 1995-04-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH084160A (ja) * | 1994-06-22 | 1996-01-09 | Ykk Architect Prod Kk | カーテンウォールの水密構造 |
US5572459A (en) * | 1994-09-16 | 1996-11-05 | Ramtron International Corporation | Voltage reference for a ferroelectric 1T/1C based memory |
JPH097376A (ja) * | 1995-06-20 | 1997-01-10 | Hitachi Ltd | 強誘電体メモリ |
US5600587A (en) * | 1995-01-27 | 1997-02-04 | Nec Corporation | Ferroelectric random-access memory |
US5615144A (en) * | 1994-08-12 | 1997-03-25 | Nec Corporation | Non-volatile ferroelectric memory device with leakage preventing function |
US5640355A (en) * | 1992-09-16 | 1997-06-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US5650970A (en) * | 1994-11-15 | 1997-07-22 | Kabushiki Kaisha Toshiba | semiconductor memory device having a flash write function |
US5663904A (en) * | 1995-06-20 | 1997-09-02 | Sony Corporation | Ferroelectric memory using pair of reference cells |
US5671174A (en) * | 1994-12-27 | 1997-09-23 | Nec Corporation | Ferroelectric memory device |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5768182A (en) * | 1991-05-21 | 1998-06-16 | The Regents Of The University Of California | Ferroelectric nonvolatile dynamic random access memory device |
-
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-
1999
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Patent Citations (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4006469A (en) * | 1975-12-16 | 1977-02-01 | International Business Machines Corporation | Data storage cell with transistors operating at different threshold voltages |
US4477886A (en) * | 1982-02-26 | 1984-10-16 | Fairchild Camera & Instrument Corporation | Sense/restore circuit for dynamic random access memory |
US4420822A (en) * | 1982-03-19 | 1983-12-13 | Signetics Corporation | Field plate sensing in single transistor, single capacitor MOS random access memory |
JPS61196499A (ja) * | 1985-02-25 | 1986-08-30 | Seiko Epson Corp | 多値ダイナミツクランダムアクセスメモリ |
US4811290A (en) * | 1986-04-01 | 1989-03-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US4873664A (en) * | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
EP0293798A2 (de) * | 1987-06-02 | 1988-12-07 | National Semiconductor Corporation | Nichtflüchtige Speicheranordnung mit einem kapazitiven ferroelektrischen Speicherelement |
JPH04295690A (ja) * | 1991-03-26 | 1992-10-20 | Hitachi Ltd | 半導体メモリ |
US5218566A (en) * | 1991-08-15 | 1993-06-08 | National Semiconductor Corporation | Dynamic adjusting reference voltage for ferroelectric circuits |
US5640355A (en) * | 1992-09-16 | 1997-06-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JPH0785661A (ja) * | 1993-09-14 | 1995-03-31 | Toshiba Corp | 半導体記憶装置 |
JPH0793979A (ja) * | 1993-09-21 | 1995-04-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH0793978A (ja) * | 1993-09-27 | 1995-04-07 | Hitachi Ltd | 半導体メモリおよび半導体メモリの駆動方法 |
JPH084160A (ja) * | 1994-06-22 | 1996-01-09 | Ykk Architect Prod Kk | カーテンウォールの水密構造 |
US5615144A (en) * | 1994-08-12 | 1997-03-25 | Nec Corporation | Non-volatile ferroelectric memory device with leakage preventing function |
US5572459A (en) * | 1994-09-16 | 1996-11-05 | Ramtron International Corporation | Voltage reference for a ferroelectric 1T/1C based memory |
US5650970A (en) * | 1994-11-15 | 1997-07-22 | Kabushiki Kaisha Toshiba | semiconductor memory device having a flash write function |
US5671174A (en) * | 1994-12-27 | 1997-09-23 | Nec Corporation | Ferroelectric memory device |
US5600587A (en) * | 1995-01-27 | 1997-02-04 | Nec Corporation | Ferroelectric random-access memory |
JPH097376A (ja) * | 1995-06-20 | 1997-01-10 | Hitachi Ltd | 強誘電体メモリ |
US5663904A (en) * | 1995-06-20 | 1997-09-02 | Sony Corporation | Ferroelectric memory using pair of reference cells |
Non-Patent Citations (10)
Title |
---|
FRJISAWA,H., SAKATA,T., SEKIGUCHI,T., NAGASHIMA, O., KIMURA,K., KAJIGAYA,K.:"The charge-share modi- fied (CSM) precharge-level architecture for high- speed and low-power ferroelectric memory" IEEE Journal of Solid-State Circuits, Bd.:32 Nr.5, Mai 1997, 655-661 |
FUJISAWA,H., et.al.: "The charge-share modified precharglevel (CSM) architecture for highspeed and low-power ferroelectric memory" Symposium on VLSI Circuits, Digest of Technical Papers, 13.-15.Juni 1996, 50-51 |
HIRANO,H., HONDA,T., MORIWAKI,N., NAKAKUMA,T., IN- OUE,A., NAKANE,G., CHAYA,S., SUMI,T.: "2 V/100 ns 1 T/1 C nonvolatile ferroelectric memory architec- |
HIRANO,H., HONDA,T., MORIWAKI,N., NAKAKUMA,T., IN-OUE,A., NAKANE,G., CHAYA,S., SUMI,T.: "2 V/100 ns 1 T/1 C nonvolatile ferroelectric memory architec- * |
KOIKE,H., OTSUKI,T., KIMURA,T., FUKUMA,M., HAYA- SHI,Y., MAEJIMA,Y., AMANUMA,K., TANABE,N., MATSU- KI,T., SAITO,S., TAKEUCHI,T., KOBAYASHI,S., KUNIO, T., HASE,T., MIYASAKA,Y., SOHATA,N., TAKADA,M.: "A 60ns 1 Mb nonvolatile ferroelectric memory with non-driven cell plate line write/read scheme" IEEE International Solid-State Circuits Conference, Di- gest of Technical Papers, SP23.1. 43rd ISSCCm 8-10 Feb. 1996, 368-369, 475 |
KOIKE,H., OTSUKI,T., KIMURA,T., FUKUMA,M., HAYA- SHI,Y., MAEJIMA,Y., AMANUMA,K., TANABE,N., MATSU- KI,T., SAITO,S., TAKEUCHI,T., KOBAYASHI,S., KUNIO,T., HASE,T., MIYASAKA,Y., SOHATA,N., TAKADA,M.: "A60ns 1 Mb nonvolatile ferroelectric memory with non-driven cell plate line write/read scheme" IEEEInternational Solid-State Circuits Conference, Di-gest of Technical Papers, SP23.1. 43rd ISSCCm 8-10Feb. 1996, 368-369, 475 * |
SUMI,T., AZUMA,M., OTSUKI,T., GREGORY,J., PAZ DE ARAUJO,C.A.: "A 0,9V embedded ferroelectric memo- ry for microcontrollers" IEEE Inernational Solid- State Circuits Conference, Digest of Technical Pa- pers, 42nd ISSCCm 15-17 Feb. 1995, 70-71, 341 |
SUMI,T., MORIWAKI,N., NAKANE,G., NAKAKUMA,T., JU- DAI,Y., UEMOTO,Y., NAGANO,Y., HAYASHI, S., AZUMA, M., FUJII,E., KATSU,S.I., OTSIKI,T., MCMILLAN,L., PAZ DE ARAUJO,C., KANO,G., "A 256 kb ninvolatile ferroelectric memory at 3 V ans 100 ns" IEEE In- ternational Solid-State Circuits Conference, Dig- est of Technical Papers, FA16.2, 41st ISSCC, 16-18 Feb. 1994, 268-269 |
SUMI,T., MORIWAKI,N., NAKANE,G., NAKAKUMA,T., JU- DAI,Y., UEMOTO,Y., NAGANO,Y., HAYASHI, S., AZUMA, M., FUJII,E., KATSU,S.I., OTSIKI,T., MCMILLAN,L., PAZ DE ARAUJO,C., KANO,G., "A 256 kb ninvolatile ferroelectric memory at 3 V ans 100 ns" IEEE In- ternational Solid-State Circuits Conference, Dig- est of Technical Papers, FA16.2, 41st ISSCC, 16-18Feb. 1994, 268-269 * |
ture with bitline-driven read scheme and non-re- laxation reference cell" Symposium on VLSI Circu- its, Digest of Technical Papers, 5.2, 13-15 Juni 1996, 48-49 |
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