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HINTERGRUND
DER ERFINDUNG
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Die
vorliegende Erfindung bezieht sich auf eine Halbleiter-Speichervorrichtung,
die über
Speicherzellen verfügt,
die in einer Matrix angeordnet sind, wobei jede der Speicherzellen
einen ferroelektrischen Kondensator zum Speichern von Binärdaten durch
Verschiebung einer Polarisation eines ferroelektrischen Films sowie
einen Auswahltransistor umfasst, der den ferroelektrischen Kondensator
zum Lesen/Schreiben von Daten wählt,
und auf ein Ansteuerverfahren für
eine derartige Halbleiter-Speichervorrichtung.
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Eine
herkömmliche
Halbleiter-Speichervorrichtung, die über Speicherzellen verfügt, die
jeweils einen ferroelektrischen Kondensator und einen Auswahltransistor
enthält,
die in einer Matrix angeordnet sind, wird unter Bezugnahme auf 9 beschrieben.
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9 stellt
beispielsweise vier Speicherzellen MC00, MC01, MC10 und MC11 dar,
die in einer Matrix von zwei Reihen und zwei Spalten angeordnet sind.
Diese herkömmliche
Halbleiter-Speichervorrichtung hat einen 2T2C-Aufbau, bei dem die
Speicherzelle MC00 beispielsweise zwei ferroelektrische Kondensatoren
C0 und C1 sowie zwei Auswahltransistoren Q0 und Q1 enthält. Eine
von paarigen Elektroden jedes der ferroelektrischen Kondensatoren
C0 und C1 ist mit dem Drain des entsprechenden Auswahltransistors
Q0 oder Q1 verbunden.
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Bitleitungen
BL0 und XBL0 bilden ein Bitleitungspaar, und Bitleitungen BL1 sowie
XBL1 bilden ein weiteres Bitleitungspaar. Die Bitleitungen BL0 und
XBL0 sind mit den Sources der entsprechenden Auswahltransistoren
Q0 bzw. Q1 verbunden.
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Wortleitungen
WL0 und WL1 sind mit den Gates der Auswahltransistoren der Speicherzellen verbunden,
die in Wortleitungsrichtung angeordnet sind.
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Zellplattenleitungen
CP0 und CP1 sind mit der anderen Elektrode jedes der ferroelektrischen Kondensatoren
der Speicherzellen verbunden, die in Wortleitungsrichtung angeordnet
sind.
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Ein
Sense-Verstärker
SA0 ist mit dem Bitleitungspaar BL0 und XBL0 und zudem mit einem
Paar Datenbusleitungen DL0 und XDL0 verbunden. Ein Sense-Verstärker SA1
ist mit dem Bitleitungspaar BL1 und XBL1 und zudem mit einem Paar
Datenbusleitungen DL1 und XDL1 verbunden.
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Es
wird der Daten-Schreib-/Lesevorgang der Halbleiter-Speichervorrichtung
beschrieben, die in 9 dargestellt ist. Als Beispiel
wird angenommen, dass Daten in die Speicherzelle MC00 geschrieben und
aus dieser gelesen werden sollen.
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Der
Datenschreibvorgang wird erreicht, indem Komplementärdaten in
die beiden ferroelektrischen Kondensatoren der Speicherzelle geschrieben werden,
in die Daten geschrieben werden sollen. Eine Hochspannung wird an
die Wortleitung WL0 angelegt, um die Auswahltransistoren Q0 und
Q1 einzuschalten, und anschließend
werden Spannungen entgegengesetzter Polaritäten zwischen der Zellplattenleitung
CP0 und der Bitleitung BL0 sowie zwischen der Zelfplattenleitung
CP0 und der Bitleitung XBL0 angelegt. Wenn beispielsweise Daten "1" geschrieben werden sollen, wird ein
starkes Signal der Datenbusleitung DL0 zugeführt, so dass der ferroelektrische
Kondensator C0 eine abwärtsgerichtete Polarisation
hat, und ein schwaches Signal wird der Datenbusleitung XDL0 zugeführt, so
dass der ferroelektrische Kondensator C1 eine aufwärtsgerichtete Polarisation
hat. Wenn Daten "0" geschrieben werden
sollen, wird der Datenbusleitung DL0 ein schwaches Signal zugeführt, so
dass der ferroelektrische Kondensator C0 eine aufwärtsgerichtete
Polarisation hat, und ein starkes Signal wird der Datenbusleitung XDL0
zugeführt,
so dass der ferroelektrische Kondensator C1 eine abwärtsgerichtete
Polarisation hat.
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Der
Datenlesevorgang wird in der folgenden Art und Weise ausgeführt.
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Zunächst werden
die Datenbitleitungen BL0, XBL0, BL1 und XBL1 auf einen niedrigen
Pegel vorgeladen. Anschließend
wird der Wortleitung WL0 eine Hochspannung zugeführt, um die Auswahltransistoren
Q0 und Q1 einzuschalten, worauf eine Hochspannung der Zellplattenleitung
CP0 zugeführt
wird. Durch dieses Zuführen
tritt eine minimale Spannungsdifferenz zwischen dem Bitleitungspaar
BL0 und XBL0 auf, die durch den Sense-Verstärker SA0 verstärkt und
an das Datenbuspaar DL0 und XDL0 ausgegeben wird.
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Der
Lesevorgang, der oben beschrieben ist, nutzt die Tatsache, dass
sich der Kapazitätswert
eines ferroelektrischen Kondensators mit dem Polarisationswert ändert, der
zuvor im ferroelektrischen Kondensator gespeichert wurde. Insbesondere
wird für
den Fall, dass eine abwärtsgerichtete
Polarisation in den ferroelektrischen Kondensator beim Datenschreibvorgang
geschrieben wurde, eine Ladung durch Umkehrung der Polarisation
erzeugt, wenn eine Spannung der Zellplattenleitung CP0 zugeführt wird,
wobei dies den Kapazitätswert
erhöht.
Im Gegensatz dazu tritt für
den Fall, dass eine aufwärtsgerichtete
Polarisation in den ferroelektrischen Kondensator geschrieben wurde,
keine Umkehr der Polarisation auf, wenn eine Spannung der Zellplattenleitung CP0
zugeführt
wird, wobei dies den Kapazitätswert verringert.
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Die
Bitleitungsspannung während
des Lesevorgangs wird durch Kapazitätsteilung zwischen der Kapazität der Bitleitung
und der Kapazität
des ferroelektrischen Kondensators bestimmt. Somit ist die Bitleitungsspannung
hoch, wenn der ferroelektrische Kondensator eine abwärtsgerichtete
Polarisation hat, und niedrig, wenn der ferroelektrische Kondensator eine
aufwärtsgerichtete
Polarisation hat. Wenn eine Hochspannung aus der Datenbusleitung
DL0 ausgegeben wird und eine Niederspannung aus der Datenbusleitung
XDL0 nach der Verstärkung
der Spannungen des Bitleitungspaars ausgegeben wird, kennzeichnet
dies, dass der ferroelektrische Kondensator C0 eine abwärtsgerichtete
Polarisation und der ferroelektrische Kondensator C1 eine aufwärtsgerichtete Polarisation
hat. Somit kann entschieden werden, dass die gespeicherten Daten "1" sind. Wenn im Gegensatz dazu eine Niederspannung
aus der Datenbusleitung DL0 und eine Hochspan nung aus der Datenbusleitung
XDL0 ausgegeben wird, kann entschieden werden, dass die gespeicherten
Daten "0" sind.
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Wenn
bei der herkömmlichen
Halbleiter-Speichervorrichtung Daten aus dem ferroelektrischen Kondensator
gelesen werden, wird die Polarisation des ferroelektrischen Kondensators
umgekehrt. Mit anderen Worten werden die Daten beschädigt. Es
ist somit erforderlich, die Daten nach dem Lesevorgang neuzuschreiben.
Der Datenlesevorgang wird nur abgeschlossen, wenn das Neuschreiben
der Daten nach dem Ausgeben der Daten an den Datenbus erfolgt.
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Wenn
die Polarisation des ferroelektrischen Films der ferroelektrischen
Kondensators wiederholt umgekehrt wird, ermüdet der ferroelektrische Film und
wird dieser beeinträchtigt,
wodurch eine Verringerung des Polarisationswertes verursacht wird.
Daher ist die Lebensdauer des ferroelektrischen Kondensators nach
etwa 10 Milliarden Umkehrungen der Polarisation beendet.
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Bei
der herkömmlichen
Halbleiter-Speichervorrichtung ist die Polarisationsumkehr während des Datenlesevorgangs
zusätzlich
während
des Datenschreibvorgangs erforderlich. Daher ist die Zahl der Datenneuschreibvorgänge und
die Zahl der Datenlesevorgänge
auf insgesamt etwa 10 Milliarden beschränkt.
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Im
Hinblick auf die oben beschriebenen Probleme haben die Erfinder
der vorliegenden Erfindung eine Halbleiter-Speichervorrichtung vorgeschlagen, die
eine Erhöhung
der Zahl der Lesevorgänge
gestattet, d.h. eine Halbleiter-Speichervorrichtung,
bei der Daten nach dem Datenlesevorgang nicht beschädigt werden.
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Die
Halbleiter-Speichervorrichtung, die das oben beschriebene Merkmal
hat, wird unter Bezugnahme auf 10 beschrieben.
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10 zeigt
beispielsweise zwei Speicherzellenblöcke MC0 und MC1, die in der
Richtung der Wortleitung angeordnet sind. Jeder der Speicherzellenblöcke MC0
und MC1 verfügt über beispielsweise vier
Speicherzellen, die in Bitleitungsrichtung angeordnet sind. Die
vier Speicherzellen, die beispielsweise den Speicher zellenblock
MC0 bilden, enthalten ferroelektrische Kondensatoren C0, C1, C2
und C3 sowie Auswahltransistoren Q0, Q1, Q2 und Q3, die jeweils
in Reihe geschaltet sind. Der Speicherzellenblock MC0 hat einen
Blockauswahltransistor Q4, der mit einem von gemeinsamen Knoten
verbunden ist, und einen Schreibtransistor Q5 sowie einen Lesetransistor
Q6, die mit dem anderen gemeinsamen Knoten verbunden sind. Der Speicherzellenblock MC1
hat einen Blockauswahltransistor XQ4, der mit einem von gemeinsamen
Knoten verbunden ist, sowie einen Schreibtransistor XQ5 und einen
Lesetransistor XQ6, die mit dem anderen gemeinsamen Knoten verbunden
sind.
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Der
Betrieb des Schreiben/Lesens von Daten in/aus der Halbleiter-Speichervorrichtung
mit dem oben beschriebenen Aufbau wird nun beschrieben. Es wird
beispielsweise vorausgesetzt, dass komplementäre Daten in die ferroelektrischen
Kondensatoren C2 und XC2 geschrieben und aus diesen gelesen werden
sollen.
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Der
Datenschreibvorgang wird in folgender Art und Weise ausgeführt.
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Ein
starkes Signal wird einer Blockauswahlleitung BS, einer Schreibtransistor-Steuerleitung RE und
einer gewählten
Wortleitung WL2 zugeführt,
um die Blockauswahltransistoren Q4 und XQ4, die Schreibtransistoren
Q5 und XQ5 sowie die Zellentransistoren Q2 und XQ2 einzuschalten.
Im Gegensatz dazu wird ein schwaches Signal den nicht gewählten Wortleitungen
WL0, WL1 und WL3 zugeführt,
um sämtliche
Zellentransistoren Q0, XQ0, Q1, Q3 und XQ3 abzuschalten.
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Wenn
die Daten "1" geschrieben werden
sollen, wird anschließend
ein starkes Signal einer Einstellleitung SET zugeführt, ein
schwaches Signal einer Einstellleitung XSET zugeführt, ein
schwaches Signal einer Rücksetzleitung
RST zugeführt
und ein starkes Signal einer Rücksetzleitung
XRST zugeführt.
Wenn die Daten "0" geschrieben werden
sollen, wird ein schwaches Signal der Einstellleitung SET zugeführt, ein
starkes Signal der Einstellleitung XSET zugeführt, ein starkes Signal der
Rücksetzleitung
RST zugeführt
und ein schwaches Signal der Rücksetzleitung
XRST zugeführt.
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Durch
das oben beschriebene Zuführen
eines Signals, wird eine Einstellleitungsspannung an eine der Elektroden
des ferroelektrischen Kondensators C2 (und XC2) angelegt, während eine
Rücksetzleitungsspannung
an die andere Elektrode desselben angelegt wird. Wenn die Daten "1" geschrieben werden, hat der ferroelektrische
Kondensator C2 demzufolge eine rechtsgerichtete Polarisation und
der ferroelektrische Kondensator XC2 eine linksgerichtete Polarisation.
Wenn die Daten "0" geschrieben werden,
hat der ferroelektrische Kondensator C2 eine linksgerichtete Polarisation
und der ferroelektrische Kondensator XC2 eine rechtsgerichtete Polarisation.
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Sobald
der Schreibvorgang beendet ist, werden die Einstellleitung SET und
die Rücksetzleitung RST
auf dasselbe Potential eingestellt. Anschließend wird ein schwaches Signal
der Blockauswahlleitung BS, der Schreibtransistor-Steuerleitung RE
und der gewählten
Wortleitung WL2 zugeführt,
um die Blockauswahltransistoren Q4 und XQ4, die Schreibtransistoren
Q5 und XQ5 sowie die Zellenauswahltransistoren Q2 und XQ2 abzuschalten.
Durch diesen Vorgang werden die Elektroden-Zwischenspannungen der
ferroelektrischen Transistoren C2 und XC2 null. Die ferroelektrischen
Filme der ferroelektrischen Transistoren C2 und XC2 behalten ihren
Polarisationszustand, wenn die Vorrichtung in diesem Zustand abgeschaltet
wird.
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Diese
Halbleiter-Speichervorrichtung dient somit als nicht flüchtige Vorrichtung.
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Der
Datenlesevorgang wird in der folgenden Art und Weise ausgeführt.
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Ein
starkes Signal wird der Blockauswahlleitung BS und der gewählten Wortleitung
WL2 zugeführt,
um die Blockauswahltransistoren Q4 und XQ4 sowie die Zellenauswahltransistoren
Q2 und XQ2 einzuschalten. Andererseits wird den nicht gewählten Wortleitungen
WL0, WL1 und WL3 ein schwaches Signal zugeführt, um die Zellenauswahltransistoren Q0,
XQ0, Q1, XQ1, Q3 und XQ3 auszuschalten.
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Durch
die oben beschriebene Signalzufuhr wird jeweils eine der Elektroden
der ferroelektrischen Kondensatoren C2 und XC2 mit den Leitungen
SET bzw. XSET verbunden, während
die anderen Elektroden der ferroelektrischen Kondensatoren C2 und XC2
mit den Gates der Lesetransistoren Q6 bzw. XQ6 verbunden werden.
Im Gegensatz dazu, werden die ferroelektrischen Kondensatoren C0,
XC0, C1, C3, XC3 von den Lesetransistoren getrennt.
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Wenn
im oben beschriebenen Zustand eine Lesespannung den Einstellleitungen
SET und XSET zugeführt
wird, wird eine Spannung, die durch die Kapazitätsteilung zwischen dem Kapazitätswert des
ferroelektrischen Kondensators C2 und dem MOS-Kapazitätswert des
Lesetransistors Q6 ermittelt wird, an das Gate des Lesetransistors
Q6 angelegt. In ähnlicher
Weise wird eine Spannung, die durch die Kapazitätsteilung zwischen dem Kapazitätswert des
ferroelektrischen Kondensators XC2 und dem MOS-Kapazitätswert des
Transistors XQ6 bestimmt wird, an das Gate des Lesetransistors XQ6
angelegt.
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Da
die Polarisationsrichtung des ferroelektrischen Films zwischen der
Speicherung der Daten "1" und der Speicherung
der Daten "0" unterschiedlich ist,
ist der Kapazitätswert
zwischen den ferroelektrischen Kondensatoren C2 und XC2 unterschiedlich. Demzufolge
unterscheiden sich die Gate-Potentiale der Lesetransistoren Q6 und
XQ6, die durch die Kapazitätsteilung
bestimmt werden, voneinander. Der Unterschied des Gate-Potentials
zwischen den Lesetransistoren Q6 und XQ6 bewirkt eine Änderung
der Source-Gain-Leitfähigkeit.
Somit können
durch Verstärken
dieser Leitfähigkeitsänderung
als minimaler Potentialunterschied zwischen den Bitleitungen BL0 und
XBL0 und Ausgeben der verstärkten Änderung an
die Datenbusleitungen DL0 und XDL0 die gespeicherten Daten gelesen
werden.
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Sobald
der Datenlesevorgang beendet ist, werden die Einstellleitungen SET
und XSET sowie die Rücksetzleitungen
RST und XRST auf Erdpotential eingestellt. Anschließend wird
ein schwaches Signal der Blockauswahlleitung BS und der gewählten Wortleitung
WL2 zugeführt,
um die Blockauswähltransistoren
Q4 und XQ4 sowie die Zellentransistoren Q2 und XQ2 auszuschalten.
Zudem wird der Schreibtransistor-Steuerleitung RE ein starkes Signal
zugeführt,
um die Schreibtransistoren Q5 und XQ5 einzuschalten.
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Währen des
Lesevorgangs fließen
die Gate-Potentiale der Lesetransistoren Q6 und XQ6 als fließende Punkte
infolge eines Kriechstroms von den ferroelektrischen Kondensatoren
C2 und XC2 sowie den Zellenauswahltransistoren Q2 und XQ2. Das Fließknotenpotential
wird jedoch auf ein RST-Potential durch den Vorgang rückgesetzt,
der nach dem Datenlesen ausgeführt
wird.
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Die
Polarisation wird nun zwischen vor und nach dem Lesevorgang durch
Einstellen der Lesespannung, die an die Einstellleitungen SET und XSET
angelegt wird, derart umgekehrt, dass die Spannung, die an die ferroelektrischen
Kondensatoren C2 und XC2 während
des Lesevorgangs angelegt wird, eine Widerstandsspannung des ferroelektrischen
Films nicht überschreitet.
Dadurch entfällt das
Erfordernis eines Neuschreibevorgangs, wodurch die Anzahl von Lesevorgängen erhöht werden kann.
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Die
Halbleiter-Speichervorrichtung, die in 10 dargestellt
ist, kann Daten lesen, ohne die Daten zu beschädigen, wie es oben beschrieben wurde.
Da jedoch die Halbleiter-Speichervorrichtung Komplementärdaten in
Speicherzellen speichert, die zu zwei Speicherzellenblöcken gehören, d.h.
einen 2T2C-Aufbau hat, besteht das Problem, dass die Fläche der
Speicherzellen groß ist.
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Die
Druckschrift
US 6151242 zeigt
eine Halbleiter-Speichervorrichtung, enthaltend eine Blockeinheit,
wobei mehrere nicht flüchtige
Speicherzellen, die durch Parallelschalten von Zellentransistoren
und ferroelektrischen Kondensatoren ausgebildet sind, in Reihe geschaltet
sind, und eine Verstärkerschaltung
mit einem Eingangsende, das mit einem Ende der Blockeinheit verbunden
ist, und einem Ausgangsanschluss, der mit einer Bitleitung verbunden ist,
wobei die Blockeinheit und die Verstärkerschaltung einen Zellenblock
bilden und eine Vielzahl von Zellenblöcken derart angeordnet sind,
dass sie eine Speicherzellenanordnung bilden.
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ÜBERSICHT ÜBER DIE ERFINDUNG
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Ein
Ziel der vorliegenden Erfindung besteht darin, eine Halbleiter-Speichervorrichtung
anzugeben, bei der die Fläche
der Speicherzellen verringert ist.
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Dies
wird durch die Merkmale erreicht, wie sei in den unabhängigen Ansprüchen definiert
sind. Weitere vorteilhafte Ausführungsformen
der vorliegenden Erfindung sind in den abhängigen Ansprüchen beschrieben.
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Die
Halbleiter-Speichervorrichtung der vorliegenden Erfindung enthält wenigstens
drei Speicherzellen-Blöcke,
die in einer Wortleitungsrichtung angeordnet sind, wobei jeder der
wenigstens drei Speicherzellen-Blöcke eine Vielzahl von Speicherzellen
umfasst, die in einer Bitleitungsrichtung angeordnet sind, und jede
der Vielzahl von Speicherzellen einen ferroelektrischen Kondensator
zum Speichern von Daten durch Verschiebung einer Polarisation eines
ferroelektrischen Films sowie einen Auswahltransistor umfasst, der
mit einer von paarigen Elektroden des ferroelektrischen Kondensators
verbunden ist, wobei jeder der wenigstens drei Speicherzellen-Blöcke umfasst:
eine Bitleitung, eine Nebenbitleitung und eine Source-Leitung, die
in der Bitleitungsrichtung verläuft;
und einen Lesetransistor, der ein Gate, das mit einem Ende der Teilbitleitung
verbunden ist, eine Source, die mit der Source-Leitung verbunden
ist, und einen Drain hat, der mit einem Ende der Bitleitung verbunden
ist, wobei der Lesetransistor Daten liest, indem er die Verschiebung
der Polarisation des ferroelektrischen Films des ferroelektrischen Kondensators
einer Datenlese-Speicherzelle erfasst, aus der Daten aus der Vielzahl
von Speicherzellen gelesen werden, und die Teilbitleitungen der
beiden Speicherzellen-Blöcke
aus den wenigstens drei Speicherzelten-Blöcken miteinander über einen
Teilbitleitungs-Kupplungsschalter verbunden sind.
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Gemäß der Halbleiter-Speichervorrichtung der
vorliegenden Erfindung sind die anderen Enden der Teilbitleitungen,
die zu zwei beliebigen Zellblöcken
aus den wenigstens drei Speicherzellen-Blöcken gehören, miteinander über den
Teilbitleitungs-Kupplungsschalter verbunden. Somit fungieren die
Speicherzellenblöcke,
die miteinander über den
Teilbitleitungs-Kupplungsschalter verbunden sind, zusammen als Bezugspotential-Erzeugungseinrichtung.
Durch Schreiben von Bezugsdaten "1" in eine Speicherzelle,
die zu einer der beiden Speicherzellen-Blöcke gehört, und von Bezugsdaten "0" in eine Speicherzelle, die zum anderen
Speicherzellenblock gehört,
kann eine Bezugsspannung auf der Basis der Bezugsdaten erzeugt werden,
die in diese beiden Speicherzellen geschrieben sind. Durch vergleichen
der Spannung zwischen den paarigen Elektroden des ferroelektrischen
Kondensators einer Speicherzelle, die zu einem Speicherzellen-Block
gehört, der
sich von den Speicherzellen-Blöcken
unterscheidet, die zur Erzeugung der Bezugsspannung verwendet werden,
mit der Bezugsspannung, können
Daten, die im ferroelektrischen Kondensator der Speicherzelle gespeichert
sind, gelesen werden. Auf diese Weise werden Speicherzellen, die
jeweils- im wesentlichen aus einem ferroelektrischen Kondensator und
einem Auswahltransistor bestehen, d.h. Speicherzellen eines 1T1C-Aufbaus,
realisiert werden. Die Zahl der Komponenten, die die 1T1C-Speicherzelle
bilden, können
im Vergleich zur 2T2C-Speicherzelle
verringert werden. Daher kann die Fläche der Speicherzellen reduziert
werden.
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Vorzugsweise
enthält
jeder der wenigstens drei Speicherzellen-Blöcke eine Rücksetzleitung, die in Bitleitungsrichtung
verläuft,
wobei die Teilbitleitung über
einen Rücksetzschalter
mit der Rücksetzleitung verbunden
ist.
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Durch
die oben beschriebene Anordnung kann eine gewünschte Spannung von der Rücksetzleitung
der Teilbitleitung zugeführt
werden. Somit kann das Potential der Teilbitleitung vor und nach dem
Datenlesevorgang rückgesetzt
werden.
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Wenn
ein Ende der Teilbitleitung nicht mit der Rücksetzleitung über den
Rücksetzschalter
verbunden ist, muss eine Schreibspannung von der Quelle des Lesetransistors
an die Elektrode des ferroelektrischen Kondensators über die
Gate-Kapazität angelegt
werden, um Daten in den ferroelektrischen Kondensator zu schreiben.
Dies erfordert einer starke Schreibspannung.
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Eine
gewünschte
Spannung kann von der Rücksetzleitung
der Teilbitleitung zugeführt
werden, und eine Schreibspannung kann von der Rücksetzleitung an der Elektrode
des ferroelektrischen Kondensators angelegt werden. Auf diese Weise
kann die Schreibspannung verringert werden.
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Wenn
die Halbleiter-Speichervorrichtung eine Rücksetzleitung enthält, sind
die Rücksetzleitung
und die Source-Leitung vorzugsweise dieselbe Leitung.
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Durch
die oben beschriebene Anordnung kann die Fläche der Speicherzellen-Blöcke verringert werden.
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Wenn
die Halbleiter-Speichervorrichtung eine Rücksetzleitung enthält, teilen
sich zwei in Wortleitungsrichtung benachbarte Speicherzellen-Blöcke aus
den wenigstens drei Speicherzellen-Blöcken vorzugsweise die Rücksetzleitung.
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Mit
der oben beschriebenen Anordnung kann die Fläche der Speicherzellen-Blöcke verringert werden.
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Die
anderen Elektroden der ferroelektrischen Kondensatoren der in Wortleitungsrichtung
angeordnetem Speicherzellen aus der Vielzahl von Speicherzellen,
die zu den wenigstens drei Speicherzellen-Blöcken gehören, bilden vorzugsweise eine
gemeinsame Elektrode, die in Wortleitungsrichtung verläuft.
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Die
oben beschriebene Anordnung beseitigt die Notwendigkeit der Anordnung
einer Elektrodenisolationsfläche
zwischen allen benachbarten Speicherzellen, wodurch die Fläche der
Speicherzellenblöcke
verringert werden kann.
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Das
Ansteuerverfahren für
eine Halbleiter-Speichervorrichtung ist ein Ansteuerverfahren für die Halbleiter-Speichervorrichtung,
die oben beschrieben wurde. Das Verfahren umfasst folgende Schritte:
Schreiben von Bezugsdaten "1" in eine von zwei
Speicherzellen, die in der Wortleitungsrichtung aneinandergrenzen,
wobei gleichzeitig Bezugsdaten "0" in die andere Speicherzelle
geschrieben werden und die beiden Speicherzellen zu zwei Speicherzellen-Blöcken aus
den wenigstens drei Speicherzellen-Blöcken gehören, deren Teilbitleitungen
miteinander über
den Teilbitleitungs-Kupplungsschalter verbunden sind; Bestimmen
einer Bezugsspannung aus der Spannung zwischen den paarigen Elektroden
des ferroelektrischen Kondensators der Speicherzelle, in die die
Bezugsdaten "1" geschrieben worden
sind, und einer Spannung zwischen den paarigen Elektroden des ferroelektrischen
Kondensators der Speicherzelle, in die die Bezugsdaten "0" ge schrieben worden sind; und Lesen
der Daten, die in dem ferroelektrischen Kondensator der Datenlese-Speicherzelle
aus der Vielzahl der Speicherzellen gespeichert sind, die zu einem
Speicherzellen-Block gehören,
der sich von den beiden Speicherzellen-Blöcken aus den wenigstens drei
Speicherzellenblöcken
unterscheidet, indem eine Spannung zwischen den paarigen Elektroden
des ferroelektrischen Kondensators der Datenlese-Speicherzelle mit
der Bezugsspannung verglichen wird.
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Die
Bezugsdaten "Q" und die Bezugsdaten "1" können
nicht nur in zwei Speicherzellen-Blöcke, sondern auch in mehrere
Speicherzellen-Blöcke
geschrieben werden.
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Ein
Spannungsänderung
kann für
die erzeugte Ladung aus der Speicherzelle, die die Bezugsdaten "0" speichert, und die Speicherzelle, die die
Bezugsdaten "1" speichert, mit kapazitiven
Ladungen der Teilbitleitungen und der Lesetransistoren der Speicherzellen-Blöcke ausgeführt werden,
zu denen diese Speicherzellen gehören. Mit anderen Worten wird
das Potential der Teilbitleitungen, mit denen die Speicherzellen
verbunden sind, die die Bezugsdaten speichern, auf einen Mittelwert
zwischen dem Teilbitleitungspotential, das auf der Basis der Daten "1" erzeugt wird, und dem Teilbitleitungspotential
eingestellt, das auf der Basis der Daten "0" erzeugt
wird. Dieser Mittelwert kann als Bezugsspannung verwendet werden.
Durch Vergleichen der Spannung zwischen den paarigen Elektroden
des Bezugskondensators einer Speicherzelle, die zu einem Speicherzellen-Block
gehört,
zu dem keine Speicherzelle gehört, die
Bezugsdaten speichert, mit der Bezugsspannung, können Daten gelesen werden,
die im Bezugskondensator gespeichert sind. Auf diese Weise kann eine
Speicherzelle erreicht werden, die im wesentlichen aus einem ferroelektrischen
Kondensator und einem Auswahltransistor besteht, d.h. eine Speicherzelle
mit einem 1T1C-Aufbau. Die Zahl der Komponenten, die die 1T1C-Speicherzellen
bilden, können im
Vergleich mit den 2T2C-Speicherzellen
verringert werden. Somit kann die Fläche der Speicherzellen verringert
werden.
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Insbesondere
ist es durch Speichern von Bezugsdaten in einer Speicherzelle, die
zu einem Speicherzellen-Block gehört, der sich in der Nähe des Speicherzellen- Blocks befindet,
zu dem die Speicherzelle gehört,
die Daten speichert, möglich,
eine Änderung
der Eigenschaften, die durch die Positionen der ferroelektrischen
Kondensatoren auf dem Substrat verursacht werden, und eine Änderung
der Eigenschaften zu verhindern, die durch die Positionen der Transistoren
auf dem Substrat verursacht werden. Auf diese Weise kann ein stabiler
Betrieb des 1T1C-Aufbaus
erreicht werden, was normalerweise Schwierigkeiten bereitet.
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Vorzugsweise
enthält
jeder der wenigstens drei Speicherzellen-Blöcke eine Rücksetzleitung, die in Bitleitungsrichtung
verläuft,
wobei die Teilbitleitung mit der Rücksetzleitung über einen
Rücksetzschalter verbunden
ist und der Schritt des Lesens der Daten folgende Schritte umfasst:
Verbinden eine der paarigen Elektroden des ferroelektrischen Kondensators der
Datenlese-Speicherzelle mit der Teilbitleitung durch Einschalten
des Auswahltransistors der Datenlese-Speicherzelle, Verbinden der Teilbitleitung
mit der Rücksetzleitung
durch Einschalten des Rücksetzschalters
und, in diesem Zustand, Zuführen
einer Rücksetzspannung
der Rücksetzleitung;
Trennen der Teilbitleitung von der Rücksetzleitung durch Ausschalten
des Rücksetzschalters
und Lesen der Daten durch Anlegen einer Lesespannung an die andere Elektrode
des ferroelektrischen Kondensators der Datenlese-Speicherzelle in
dem Zustand, in dem die Teilbitleitung von der Rücksetzleitung getrennt ist.
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Durch
das oben beschriebene Verfahren kann eine Lesespannung angelegt
werden, nachdem das Potential der Teilbitleitung, mit der die Datenlese-Speicherzelle verbunden
ist, rückgesetzt
wurde. Auf diese Weise wird ein stabiler Lesevorgang erreicht.
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Vorzugsweise
enthält
jeder der wenigstens drei Speicherzellen-Blöcke eine Rücksetzleitung, die in der Bitleitungsrichtung
verläuft,
wobei die Teilbitleitung mit der Rücksetzleitung über einen
Rücksetzschalter
verbunden ist und das Ansteuerverfahren nach dem Schritt des Lesens
der Daten weiterhin folgende Schritte umfasst: Verbinden einer der
paarigen Elektroden des ferroelektrischen Kondensators der Datenlese-Speicherzelle
mit der Teilbitleitung durch Einschalten des Auswahltransistors
der Datenlese-Speicherzelle, Verbinden der Teilbitleitung mit der
Rücksetzleitung
durch Einschalten des Rücksetzschalters
und, in diesem Zu stand, zuführen
einer Rücksetzspannung
der Rücksetzleitung
und Trennen der Teilbitleitung von der Rücksetzleitung durch Ausschalten
des Rücksetzschalters.
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Durch
das oben beschriebene Verfahren kann das Potential der Teilbitleitung,
mit der die Datenlese-Speicherzelle verbunden ist, rückgesetzt werden,
nachdem die Daten aus der Datenlese-Speicherzelle gelesen wurden.
Dadurch wird verhindert, dass Daten infolge einer unerwünschten
Spannung, die im Speicherknoten zurückbleibt, zerstört werden, wodurch
ein stabiler Datenerhalt eingerichtet wird.
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Vorzugsweise
enthält
der Schritt des Lesens der Daten folgende Schritte: Lesen der Daten
durch Anlegen einer Lesespannung an die andere Elektrode des ferroelektrischen
Kondensators der Datenlese-Speicherzelle und Entfernen der Lesespannung, die
an die andere Elektrode des ferroelektrischen Kondensators der Datenlese-Speicherzelle
angelegt ist, wobei die Lesespannung auf einen Pegelwert eingestellt
ist, mit dem die Richtung der Polarisation des ferroelektrischen
Films des ferroelektrischen Kondensators der Datenlese-Speicherzelle
die ursprüngliche
Richtung wieder annimmt, bevor die Daten gelesen werden, wenn die
Lesespannung entfernt wird.
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Durch
das oben beschriebene Verfahren ist kein Neuschreibvorgang erforderlich,
nachdem die Daten gelesen sind.
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Dadurch
kann die Häufigkeit
erhöht
werden, mit der Daten gelesen werden.
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Vorzugsweise
wird die Lesespannung auf einen Pegelwert eingestellt, der größer ist
als eine Erfassungsgrenze einer Vergleichseinrichtung, die die Spannung
zwischen den paarigen Elektroden des ferroelektrischen Kondensators
der Datenlese-Speicherzelle mit der Referenzspannung vergleicht,
und kleiner ist als ein elektrisches Widerstandsfeld zwischen den
paarigen Elektroden des ferroelektrischen Kondensators der Datenlese-Speicherzelle.
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Durch
das Verfahren, das oben beschrieben ist, kann die Lesespannung zuverlässig auf
einen Pegelwert eingestellt werden, mit dem die Verschiebung der
Polarisation des ferroelektrischen Films des ferroelektrischen Kondensators
der Datenlese-Speicherzelle die ursprüngliche Verschiebung wieder
annimmt, bevor die Daten gelesen werden, wenn die Lesespannung entfernt
wird.
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Vorzugsweise
enthält
jeder der wenigstens drei Speicherzellen-Blöcke eine Rücksetzleitung, die in Bitleitungsrichtung
verläuft,
wobei die Teilbitleitung mit der Rücksetzleitung über einen
Rücksetzschalter verbunden
ist und das Ansteuerverfahren weiterhin folgende Schritte enthält: Schreiben
von Daten in den ferroelektrischen Kondensator einer Datenschreib-Speicherzelle
aus der Vielzahl der Speicherzellen, die zu den wenigstens drei
Speicherzellen-Blöcken
gehört,
wobei der Schritt des Schreibens von Daten folgenden Schritte umfasst:
Verbinden einer der paarigen Elektroden des ferroelektrischen Kondensators
der Datenschreib-Speicherzelle
mit der Teilbitleitung durch Einschalten des Auswahltransistors
der Datenschreib-Speicherzelle, Verbinden der Teilbitleitung mir
der Rücksetzleitung
durch Einschalten des Rücksetzschalters
und, in diesem Zustand, Anlegen einer Spannung entsprechend Binärdaten zwischen
der anderen Elektrode des ferroelektrischen Kondensators der Datenlese-Speicherzelle und
der Rücksetzleitung.
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Durch
das oben beschriebene Verfahren können Daten mit einer niedrigen
Schreibspannung geschrieben werden.
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Vorzugsweise
unterscheidet sich der Absolutwert der Schreibspannung, wenn die
Binärdaten die
Daten "0" sind, vom Absolutwert
der Schreibspannung, wenn die Binärdaten die Daten "1" sind.
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Durch
das oben beschriebene Verfahren kann die Zuverlässigkeit der Halbleiter-Speichervorrichtung
verbessert werden.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 ist
ein Schaltbild einer Halbleiter-Speichervorrichtung von Ausführungsform
1 der vorliegenden Erfindung.
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2 ist
ein Wellenformdiagramm angelegter Spannungen während des Schreibvorgangs bei Ansteuerverfahren
für Halbleiter-Speichervorrichtungen
der Ausführungsformen
1 und 2 der vorliegenden Erfindung.
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3 ist
eine Ansicht, die den Zustand der Polarisation eines ferroelektrischen
Films während des
Schreibvorgangs beim Ansteuerverfahren der Halbleiter-Speichervorrichtungen
der Ausführungsformen
1 und 2 der vorliegenden Erfindung zeigt.
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4 ist
eine Ansicht, die die Ergebnisse eines Bewertungstests zeigt, der
für die
Halbleiter-Speichervorrichtung von Ausführungsform 1 der vorliegenden
Ausführungsform
ausgeführt
wird.
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5 ist
eine Ansicht, die die Ergebnisse eines weiteren Bewertungstests
darstellt, der für
die Halbleiter-Speichervorrichtung von Ausführungsform 1 der vorliegenden
Erfindung ausgeführt
wird.
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6 ist
ein Wellenformdiagramm angelegter Spannungen während des Lesevorgangs bei
Ansteuerverfahren für
die Halbleiter-Speichervorrichtungen der Ausführungsformen 1 und 2 der vorliegenden
Erfindung.
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7 ist
eine Ansicht, die die Ergebnisse eines weiteren Bewertungstests
darstellt, der für
die Halbleiter-Speichervorrichtung von Ausführungsform 1 der vorliegenden
Erfindung ausgeführt
wird.
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8 ist
ein Schaltbild der Halbleiter-Speichervorrichtung von Ausführungsform
2 der vorliegenden Erfindung.
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9 ist
ein Schaltbild einer herkömmlichen Halbleiter-Speichervorrichtung.
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10 ist
ein Schaltbild einer weiteren herkömmlichen Speichervorrichtung,
auf der die vorliegende Erfindung gründet.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Im
folgenden werden bevorzugte Ausführungsformen
der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden
Zeichnungen erläutert.
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Ausführungsform 1
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Eine
Halbleiter-Speichervorrichtung und ein Ansteuerverfahren für dieselbe
Ausführungsform
1 werden unter Bezugnahme auf 1 bis 7 beschrieben.
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Unter
Bezugnahme auf 1 sind beispielsweise sechs
Speicherzellen-Blöcke
MC0, MC1, MC2, MC3, MC4 und MC5 in der Bitleitungsrichtung angeordnet.
Der erste Speicherzellen-Block MC0 enthält eine Bitleitung BL0, eine
Teilbitleitung SBL0 und einer Rücksetzleitung
RST0, die in der Bitleitungsrichtung verläuft. Der zweite Speicherzellen-Block
MC1 enthält
eine Bitleitung BL1, eine Teilbitleitung SBL1 und eine Rücksetzleitung
RST1, die in Bitleitungsrichtung verläuft. Der dritte Speicherzellenblock
MC2 enthält
eine Bitleitung BL2, eine Teilbitleitung SBL2 und eine Rücksetzleitung
RST2, die in der Bitleitungsrichtung verläuft. Der vierte Speicherzellen-Block
MC3 enthält
eine Bitleitung BL3, eine Teilbitleitung SBL3 und eine Rücksetzleitung
RST3, die in der Bitleitungsrichtung verläuft. Der fünfte Speicherzellen-Block MC4
enthält
eine Bitleitung BL4, eine Teilbitleitung SBL4 und eine Rücksetzleitung RST4,
die in der Bitleitungsrichtung verläuft. Der sechste Speicherzellen-Block
MC5 enthält
eine Bitleitung BL5, eine Teilbitleitung SBL5 und eine Rücksetzleitung
RST5, die in der Bitleitungsrichtung verläuft.
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Der
erste Speicherzellenblock MC0 enthält eine Datenspeicherzelle
mit einem ferroelektrischen Kondensator C00 und einem Auswahltransistor
Q00, eine Datenspeicherzelle mit einem ferroelektrischen Kondensator
C02 und einem Auswahltransistor Q02, eine Bezugsdaten-Speicherzelle
mit einem ferroelektrischen Kondensator CREF0 und einem Auswahltransistor
QREF0, sowie einen Schreibtransistor QW0 und einen Lesetransistor
QR0.
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Der
Auswahltransistor Q00 ist in Reihe zwischen die Teilbitleitung SBL0
und eine der Elektroden des ferroelektrischen Kondensators C00 geschaltet. Das
Gate des Auswahltransistors Q00 ist mit einer Wortleitung WL0 verbunden.
Die andere Elektrode des ferroelektrischen Kondensators C00 ist
in einer Plattenleitung CP0 integriert, die als gemeinsame Elektrode
verwendet wird. Der Auswahltransistor Q02 ist in Reihe zwischen
die Teilbitleitung SBL0 und eine der Elektroden des ferroelektrischen
Kondensators C02 geschaltet. Das Gate des Auswahltransistors Q02
ist mit einer Wortleitung WL2 verbunden. Die andere Elektrode des
ferroelektrischen Kondensators C02 ist in einer Plattenleitung CP1
integriert, die als gemeinsame Elektrode verwendet wird. Der Auswahltransistor
QREF0 ist in Reihe zwischen die Teilbitleitung SBL0 und eine der
Elektroden des ferroelektrischen Kondensators CREF0 geschaltet.
Das Gate des Auswahltransistors QREF0 ist mit einer Wortleitung
WLA verbunden. Die andere Elektrode des ferroelektrischen Kondensators
CREF0 ist in einer Plattenleitung CPA integriert, die als gemeinsame Elektrode
verwendet wird.
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Gate,
Source und Drain des Schreibtransistors WQ0 sind mit einer Schreibtransistor-Steuerleitung
RE, einem Ende der Rücksetzleitung
RST0 bzw. einem Ende der Teilbitleitung SBL0 verbunden. Gate, Source
und Drain des Lesetransistors QR0 sind mit dem Ende der Teilbitleitung
SBL0, dem Ende der Rücksetzleitung
RST0, die als Source-Leitung verwendet wird, bzw. einem Ende der
Bitleitung BL0 verbunden.
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Der
zweite Speicherzellen-Block MC1 enthält eine Datenspeicherzelle
mit einem ferroelektrischen Kondensator C11 und einem Auswahltransistor
Q11, eine Datenspeicherzelle mit einem ferroelektrischen Kondensator
C13 und einem Auswahltransistor Q13, eine Bezugsdaten-Speicherzelle
mit einem ferroelektrischen Kondensator CREF1 und einem Auswahltransistor
QREF1, sowie einen Schreibtransistor QW1 und einen Lesetransistor
QR1.
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Der
Auswahltransistor Q11 ist in Reihe zwischen die Teilbitleitung SBL1
und eine der Elektroden des ferroelektrischen Kondensators C11 geschaltet. Das
Gate des Auswahltransistors Q11 ist mit einer Wortleitung WL1 verbunden.
Die andere Elektrode des ferroelektrischen Kondensators C11 ist
in einer Plattenleitung CP1 integriert, die als gemeinsame Elektrode
verwendet wird. Der Auswahltransistor Q13 ist in Reihe zwischen
die Teilbitleitung SBL1 und eine der Elektroden des ferroelektrischen
Kondensators C13 geschaltet. Das Gate des Auswahltransistors Q13
ist mit einer Wortleitung WL3 verbunden. Die andere Elektrode des
ferroelektrischen Kondensators C13 ist in einer Plattenleitung CP3
integriert, die als gemeinsame Elektrode verwendet wird. Der Auswahltransistor
QREF1 ist in Reihe zwischen die Teilbitleitung SBL1 und eine der
Elektroden des ferroelektrischen Kondensators CREF1 geschaltet.
Das Gate des Auswahltransistors QREF1 ist mit einer Wortleitung
WLB verbunden. Die andere Elektrode des ferroelektrischen Kondensators
CREF1 ist in einer Plattenleitung CPB integriert, die als gemeinsame
Elektrode verwendet wird.
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Gate,
Source und Drain des Schreibtransistors WQ1 sind mit einer Schreibtransistor-Steuerleitung
RE, einem Ende der Rücksetzleitung
RST1 bzw. einem Ende der Teilbitleitung SBL1 verbunden. Gate, Source
und Drain des Lesetransistors QR1 sind mit dem Ende der Teilbitleitung
SBL1, dem Ende der Rücksetzleitung
RST1, die als Source-Leitung verwendet wird, bzw. einem Ende der
Bitleitung BL1 verbunden.
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Der
dritte Speicherzellen-Block MC2 enthält eine Datenspeicherzelle
mit einem ferroelektrischen Kondensator C21 und einem Auswahltransistor
Q21, eine Datenspeicherzelle mit einem ferroelektrischen Kondensator
C23 und einem Auswahltransistor Q23, eine Bezugsdaten-Speicherzelle
mit einem ferroelektrischen Kondensator CREF2 und einem Auswahltransistor
QREF2, sowie einen Schreibtransistor QW2 und einen Lesetransistor
QR2.
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Der
Auswahltransistor Q21 ist in Reihe zwischen die Teilbitleitung SBL2
und eine der Elektroden des ferroelektrischen Kondensators C21 geschaltet. Das
Gate des Auswahltransistors Q21 ist mit der Wortleitung WL1 verbunden.
Die andere Elektrode des ferroelektrischen Kondensators C21 ist
in der Plattenleitung CP1 integriert, die als gemeinsame Elektrode
verwendet wird. Der Auswahltransistor Q23 ist in Reihe zwischen
die Teilbitleitung SBL2 und eine der Elektroden des ferroelektrischen
Kondensators C23 geschaltet. Das Gate des Auswahltransistors Q23
ist mit der Wortleitung WL3 verbunden. Die andere Elektrode des
ferroelektrischen Kondensators C23 ist in der Plattenleitung CP3
integriert, die als gemeinsame Elektrode verwendet wird. Der Auswahltransistor
QREF2 ist in Reihe zwischen die Teilbitleitung SBL2 und eine der
Elektroden des ferroelektrischen Kondensators CREF2 geschaltet.
Das Gate des Auswahltransistors QREF2 ist mit der Wortleitung WLB
verbunden. Die andere Elektrode des ferroelektrischen Kondensators
CREF2 ist in einer Plattenleitung CPB integriert, die als gemeinsame Elektrode
verwendet wird.
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Gate,
Source und Drain des Schreibtransistors QW2 sind mit einer Schreibtransistor-Steuerleitung
RE, einem Ende der Rücksetzleitung
RST2 bzw. einem Ende der Teilbitleitung SBL2 verbunden. Gate, Source
und Drain des Lesetransistors QR2 sind mit dem Ende der Teilbitleitung
SBL2, dem Ende der Rücksetzleitung
RST2, die als Source-Leitung verwendet wird, bzw. einem Ende der
Bitleitung BL2 verbunden.
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Der
vierte Speicherzelten-Block MC3 enthält eine Datenspeicherzelle
mit einem ferroelektrischen Kondensator C30 und einem Auswahltransistor
Q30, eine Datenspeicherzelle mit einem ferroelektrischen Kondensator
C32 und einem Auswahltransistor Q32, eine Bezugsdaten-Speicherzelle
mit einem ferroelektrischen Kondensator CREF3 und einem Auswahltransistor
QREF3, sowie einen Schreibtransistor QW3 und einen Lesetransistor
QR3.
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Der
Auswahltransistor Q30 ist in Reihe zwischen die Teilbitleitung SBL3
und eine der Elektroden des ferroelektrischen Kondensators C30 geschaltet. Das
Gate des Auswahltransistors Q30 ist mit einer Wortleitung WL0 verbunden.
Die andere Elektrode des ferroelektrischen Kondensators C30 ist
in der Plattenleitung CP0 integriert, die als gemeinsame Elektrode
verwendet wird. Der Auswahltransistor Q32 ist in Reihe zwischen
die Teilbitleitung SBL3 und eine der Elektroden des ferroelektrischen
Kondensators C32 geschaltet. Das Gate des Auswahltransistors Q32
ist mit der Wortleitung WL2 verbunden. Die andere Elektrode des
ferroelektrischen Kondensators C32 ist in der Plattenleitung CP2
integriert, die als gemeinsame Elektrode verwendet wird. Der Auswahltransistor
QREF3 ist in Reihe zwischen die Teilbitleitung SBL3 und eine der
Elektroden des ferroelektrischen Kondensators CREF3 geschaltet.
Das Gate des Auswahltransistors QREF3 ist mit der Wortleitung WLA
verbunden. Die andere Elektrode des ferroelektrischen Kondensators
CREF3 ist in einer Plattenleitung CPA integriert, die als gemeinsame Elektrode
verwendet wird.
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Gate,
Source und Drain des Schreibtransistors QW3 sind mit einer Schreibtransistor-Steuerleitung
RE, einem Ende der Rücksetzleitung
RST3 bzw. einem Ende der Teilbitleitung SBL3 verbunden. Gate, Source
und Drain des Lesetransistors QR3 sind mit dem Ende der Teilbitleitung
SBL3, dem Ende der Rücksetzleitung RST3,
die als Source-Leitung verwendet wird, bzw. einem Ende der Bitleitung
BL3 verbunden.
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Der
fünfte
Speicherzellen-Block MC4 enthält eine
Datenspeicherzelle mit einem ferroelektrischen Kondensator C40 und
einem Auswahltransistor Q40, eine Datenspeicherzelle mit einem ferroelektrischen Kondensator
C42 und einem Auswahltransistor Q42, eine Bezugsdaten-Speicherzelle
mit einem ferroelektrischen Kondensator CREF4 und einem Auswahltransistor
QREF4, sowie einen Schreibtransistor QW4 und einen Lesetransistor
QR4.
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Der
Auswahltransistor Q40 ist in Reihe zwischen die Teilbitleitung SBL4
und eine der Elektroden des ferroelektrischen Kondensators C40 geschaltet. Das
Gate des Auswahltransistors Q40 ist mit der Wortleitung WL0 verbunden.
Die andere Elektrode des ferroelektrischen Kondensators C40 ist
in der Plattenleitung CP0 integriert, die als gemeinsame Elektrode
verwendet wird. Der Auswahltransistor Q42 ist in Reihe zwischen
die Teilbitleitung SBL4 und eine der Elektroden des ferroelektrischen
Kondensators C42 geschaltet. Das Gate des Auswahltransistors Q42
ist mit einer Wortleitung WL2 verbunden. Die andere Elektrode des
ferroelektrischen Kondensators C42 ist in der Plattenleitung CP2
integriert, die als gemeinsame Elektrode verwendet wird. Der Auswahltransistor
QREF4 ist in Reihe zwischen die Teilbitleitung SBL4 und eine der
Elektroden des ferroelektrischen Kondensators CREF4 geschaltet.
Das Gate des Auswahltransistors QREF4 ist mit der Wortleitung WLA
verbunden. Die andere Elektrode des ferroelektrischen Kondensators
CREF4 ist in die Plattenleitung CPA integriert, die als gemeinsame Elektrode
verwendet wird.
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Gate,
Source und Drain des Schreibtransistors QW4 sind mit einer Schreibtransistor-Steuerleitung
RE, einem Ende der Rücksetzleitung
RST4 bzw. einem Ende der Teilbitleitung SBL4 verbunden. Gate, Source
und Drain des Lesetransistors QR4 sind mit dem Ende der Teilbitleitung
SBL4, dem Ende der Rücksetzleitung
RST4, die als Source-Leitung verwendet wird, bzw. einem Ende der
Bitleitung BL4 verbunden.
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Der
sechste Speicherzellen-Block MC5 enthält eine Datenspeicherzelle
mit einem ferroelektrischen Kondensator C51 und einem Auswahltransistor
Q51, eine Datenspeicherzelle mit einem ferroelektrischen Kondensator
C53 und einem Auswahltransistor Q53, eine Bezugsdaten-Speicherzelle
mit einem ferroelektrischen Kondensator CREF5 und einem Auswahltransistor
QREF5, sowie einen Schreibtransistor QW5 und einen Lesetransistor
QR5.
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Der
Auswahltransistor Q51 ist in Reihe zwischen die Teilbitleitung SBL5
und eine der Elektroden des ferroelektrischen Kondensators C51 geschaltet. Das
Gate des Auswahltransistors Q51 ist mit der Wortleitung WL1 verbunden.
Die andere Elektrode des ferroelektrischen Kondensators C51 ist
in die Plattenleitung CP1 integriert, die als gemeinsame Elektrode
verwendet wird. Der Auswahltransistor Q53 ist in Reihe zwischen
die Teilbitleitung SBL5 und eine der Elektroden des ferroelektrischen
Kondensators C53 geschaltet. Das Gate des Auswahltransistors Q53
ist mit einer Wortleitung WL3 verbunden. Die andere Elektrode des
ferroelektrischen Kondensators C53 ist in die Plattenleitung CP3
integriert, die als gemeinsame Elektrode verwendet wird. Der Auswahltransistor
QREF5 ist in Reihe zwischen die Teilbitleitung SBL5 und eine der
Elektroden des ferroelektrischen Kondensators CREF5 geschaltet.
Das Gate des Auswahltransistors QREF5 ist mit der Wortleitung WLB
verbunden. Die andere Elektrode des ferroelektrischen Kondensators
CREF5 ist in die Plattenleitung CPB integriert, die als gemeinsame Elektrode
verwendet wird.
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Gate,
Source und Drain des Schreibtransistors QW5 sind mit einer Schreibtransistor-Steuerleitung
RE, einem Ende der Rücksetzleitung
RST5 bzw. einem Ende der Teilbitleitung SBL5 verbunden. Gate, Source
und Drain des Lesetransistors QR5 sind mit dem Ende der Teilbitleitung
SBL5, dem Ende der Rücksetzleitung
RST5, die als Source-Leitung verwendet wird, bzw. einem Ende der
Bitleitung BL5 verbunden.
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Die
anderen Enden der Bitleitungen BL0 und BL1 sind mit einem Sense-Verstärker SA0
verbunden, an den Datenbusleitungen DL0 und XDL0 angeschlossen sind.
Die anderen Enden der Bitleitungen BL2 und BL3 sind mit einem Sense-Verstärker SA1 verbunden,
an den Datenbusleitungen DL1 und XDL1 an geschlossen sind. Die anderen
Enden der Bitleitungen BL4 und BL5 sind mit einem Sense-Verstärker SA2
verbunden, an den Datenbusleitungen DL2 und XDL2 angeschlossen sind.
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Eine
Sense-Verstärker-Aktivierungssteuerleitung
SAP ist mit den Sense-Verstärkern SA0,
SA1 und SA2 verbunden. Ein kreuzgekoppelter Wechselrichter wird
für die
Sense-Verstärker
SA0, SA1 und SA2 verwendet.
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Die
anderen Enden der Teilbitleitungen SBL1 und SBL2 sind mit dem Drain/der
Source eines Teilbitleitungs-Kupplungstransistors QS12 verbunden, der
als Schalter zum Kuppeln der Teilbitleitungen dient. Das Gate des
Teilbitleitungs-Kupplungstransistors
QS12 ist mit einer Teilbitleitungs-Kupplungssteuerleitung CSB verbunden.
In ähnlicher
Weise sind die anderen Enden der Teilbitleitungen SBL3 und SBL4 mit
dem Drain/der Source eines Teilbitleitungs-Kupplungstransistors QS34 verbunden,
der als Schalter zum Koppeln der Teilbitleitungen dient. Das Gate
des Teilbitleitungs-Kupplungstransistors QS34 ist mit einer Teilbitleitungs-Kupplungssteuerleitung
CSA verbunden. Somit werden die Enden der Teilbitleitungen SBL3
und SBL4 durch Umschalten des Teilbitleitungs-Kupplungstransistors miteinander verbunden oder
voneinander getrennt. Die anderen Enden der Teilbitleitungen SBL0
und SBL5 sind ebenfalls mit entsprechenden Teilbitleitungen in derselben
Weise verbunden.
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Ein
Merkmal der Ausführungsform
1 besteht darin, dass beispielsweise die Plattenleitungen CP0, CP2,
CPA und CPB in der Wortleitungsrichtung verlaufen. Durch diese Anordnung
sind die Blockauswahltransistoren Q4 und XQ4, die für die herkömmliche
Halbleiter-Speichervorrichtung benötigt werden, die einen nicht
zerstörerischen
Lesevorgang gestattet und in 10 dargestellt
ist, nicht weiter erforderlich, wodurch die Fläche der Speicherzellenblöcke verringert
werden kann.
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(Datenschreibvorgang)
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Im
folgenden wird der Vorgang des Schreibens von Daten in der Halbleiter-Speichervorrichtung von
Ausführungsform
1 beschrieben. In der folgenden Be schreibung wird vorausgesetzt,
dass Daten beispielsweise in den ferroelektrischen Kondensator C21
des dritten Speicherzellenblocks MC2 geschrieben werden sollen.
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Während des
Datenschreibvorgangs wird das Potential der Schreibtransistor-Steuerleitung RE auf
eine Verstärkungspegelspannung
(VPP) eingestellt, die aus der Stromversorgungsspannung VDD verstärkt wird,
wodurch sich der Schreibtransistor QW2 somit in einem EIN-Zustand
befindet.
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Zunächst wird,
wie es in 2 im Wellenformdiagramm der
Spannungen gezeigt ist, die den relevanten Leitungen zugeführt werden,
ein Impuls der Verstärkungspegelspannung
VPP der gewählten Wortleitung
WL1 zugeführt,
um den Auswahltransistor Q21 einzuschalten, wobei in diesem Zustand
die Rücksetzleitung
RST2 auf einen niedrigen Pegel eingestellt wird. Wenn Daten "1" geschrieben werden sollen, wird ein
Schreibimpuls des VDD-Pegels der Plattenleitung CP1 zugeführt. Durch
diese Zufuhr hat der ferroelektrische Film des ferroelektrischen
Kondensators C21 eine aufwärtsgerichtete
Polarisation. Wenn Daten "0" geschrieben werden
sollen, wird ein Schreibimpuls des VDD-Pegels der Plattenleitung CP1
zugeführt,
worauf ein Schreibimpuls eines VDD/2-Pegels der Rücksetzleitung
RST2 zugeführt wird.
Durch diese Zufuhr hat der ferroelektrische Film des ferroelektrischen
Kondensators C21 eine abwärtsgerichtete
Polarisation.
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Beim
Schreibvorgang ist der Absolutwert der Spannung, die zwischen den
Elektroden des ferroelektrischen Kondensators C21 anliegt, VDD für die Daten "1" und VDD/2 für die Daten "0". Daher befindet sich der ferroelektrische
Kondensator C21 in einem aufwärtsgerichteten
gesättigten
Polarisationszustand für
die Daten "1" und in einem abwärtsgerichteten
ungesättigten
Polarisationszustand für
die Daten "0"
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3 zeigt
den Polarisationszustand des ferroelektrischen Films während des
Schreibvorgangs, bei dem das Potential der unteren Elektrode, die
in die Plattenleitung CP1 integriert ist, auf der Spannungsachse
(x-Achse) als positiv angesehen wird. Die Kurve a stellt die Polarisationswerte
dar, die man erhält,
wenn die Spannung im Bereich von –VDD bis +VDD zugeführt wird,
und bildet eine gesät tigte
Hystereseschleife. Die Kurve b stellt die Polarisationswerte dar,
die man erhält,
wenn die Spannung im Bereich von –VDD/2 bis +VDD zugeführt wird,
und bildet eine Schleife, die auf der positiven Seite gesättigt ist,
auf der negativen Seite jedoch ungesättigt ist. Von zwei Punkten
A und B, bei denen die Kurve b als Hystereseschleife die Polarisationsachse
schneidet, stellt der Punkt A den Polarisationswert dar, den man
erhält,
wenn die Daten "0" geschrieben werden,
und der Punkt B den Polarisationswert, den man erhält, wenn
die Daten "1" geschrieben werden.
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Bei
der Ausführungsform
1 wird der Absolutwert der Spannung, die am ferroelektrischen Kondensator
angelegt wird, so eingerichtet, dass sie unterschiedlich ist, wenn
die Daten "0" und die Daten "1" geschrieben werden, da es sich bei
einem Versuch, den die Erfinder ausgeführt haben, gezeigt hat, dass
diese Einstellung die Zuverlässigkeit
der Halbleiter-Speichervorrichtung verbessert. Dies wird im folgenden
unter Bezugnahme auf 4 erläutert.
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4 ist
eine grafische Darstellung der Häufigkeit
des Neuschreibens (y-Achse), wodurch der Polarisationswert infolge
einer Ermüdungsbeeinträchtigung
halbiert wird, wenn die Daten "1" und die Daten "0" alternierend in einen ferroelektrischen
Kondensator neugeschrieben werden, im Bezug auf den Kehrwert der
maximal angelegten Spannung (x-Achse). In 4 stellt
die Gerade c den Fall dar, bei dem die Absolutwerte der positiven
und negativen Neuschreibspannungen so eingerichtet wurden, dass
sie gleich sind, und die Gerade d den Fall, bei dem der Absolutwert
der negativen Neuschreibspannung so eingerichtet wurde, dass er
die Hälfte
der positiven Neuschreibspannung ist. Aus 4 ist ersichtlich, dass
die Häufigkeit
der erlaubten Neuschreibvorgänge
zunimmt, wenn der Absolutwert der negativen Neuschreibspannung kleiner
gemacht wird als jener der positiven Neuschreibspannung.
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Die
Erfinder haben zudem folgenden Versuch durchgeführt. Der Datenschreibvorgang
wurde 10 Milliarden mal für
eine Halbleiter-Speichervorrichtung durchgeführt, die den Schaltungsaufbau
aus 1 hat. Anschließend wurde die Halbleiter-Speichervorrichtung
in einer Umgebung mit 100°C
plaziert, wobei unter dieser Bedingung ein Datenlesevorgang ausgeführt wurde,
der später
beschrieben wird.
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5 zeigt
die Änderungen
der Untergrenze der Lesespannung (VRD) mit der Daten gelesen werden
können
(y-Achse), im Bezug auf die Zeit, für die die Vorrichtung in einer
Umgebung mit 100°C
plaziert war (x-Achse). In 5 stellt
die Gerade e den Fall dar, bei dem die Absolutwerte der positiven
und negativen Neuschreibspannungen dieselben waren, und die Gerade
f den Fall, bei dem die Absolutwerte der negativen Neuschreibspannung
so eingerichtet wurden, dass sie die Hälfte der positiven Neuschreibspannung
sind.
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Aus 5 ist
zu erkennen, dass, wenn der Absolutwert der negativen Neuschreibspannung
kleiner ist als der der positiven Neuschreibspannung, die Änderung
der unteren Grenze der Lesespannung nach dem Verbleib der Vorrichtung
in einer Hochtemperaturumgebung gering ist, d.h. es wird ein stabiler Betrieb
erreicht, wobei der Lesebetriebsbereich beibehalten wird.
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Mit
den Versuchsergebnissen aus 4 und 5 zeigt
sich, dass sich die Zuverlässigkeit
der Halbleiter-Speichervorrichtung mit dem asymmetrischen Ansteuerverfahren
verbessert, bei dem der Absolutwert der Spannung, die anliegt, wenn
Daten "0" geschrieben werden,
kleiner gemacht wird als der Absolutwert der Spannung, wenn Daten "1" geschrieben werden.
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(Datenlesevorgang)
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Im
folgenden wird der Vorgang des Datenlesens aus der Halbleiter-Speichervorrichtung
der Ausführungsform
1 beschrieben. In der folgenden Beschreibung wird angenommen, dass
beispielsweise Daten, die im ferroelektrischen Kondensator C21 des dritten
Speicherzellenblocks MC2 gespeichert sind, gelesen werden sollen.
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Zunächst werden
beispielsweise Daten "0" in die ferroelektrischen
Kondensatoren CREF0, CREF2 und CREF4 der Bezugsdaten-Speicherzellen
des ersten, dritten und fünften
Speicherzellenblocks MC0, MC2 uns MC4 geschrieben und beispielsweise Daten "1" in die ferroelektrischen Kondensatoren CREF1,
CREF3 und CREF5 der Bezugsdaten-Speicherzellen des zweiten, vierten
und sechsten Speicherzellenblocks MC1, MC3 und MC5 in der Weise geschrieben,
wie es oben unter Bezugnahme auf den Datenschreibvorgang beschrieben
ist.
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Anschließend wird,
wie es im Wellenformdiagramm von Spannungen dargestellt ist, die
den relevanten Leitungen in 6 zugeführt werden,
ein Impuls der Verstärkungspegelspannung
VPP der gewählten
Wortleitung WL1 zugeführt,
um den Auswahltransistor Q21 einzuschalten. Zudem wird ein schwaches
Signal dem Teilbitleitungs-Kupplungssteuersignal CSB zugeführt, ein
starkes Signal dem Teilbitleitungs-Kupplungssteuersignal CSA, ein
starkes Signal der Wortleitung WLA und ein schwaches Signal der
Wortleitung WLB zugeführt.
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Durch
den oben beschriebenen Betrieb wird der Lesetransistor QR2 mit dem
ferroelektrischen Kondensator C21 verbunden, der Daten speichert. Zudem
werden die Lesetransistoren QR3 und QR4 mit den ferroelektrischen
Kondensatoren CREF3 und CREF4 verbunden, die Bezugsdaten speichern.
Mit anderen Worten werden aus den Speicherzellen, die Bezugsdaten
speichern, der ferroelektrische Kondensator CREF3, der Daten "1" speichert, und der ferroelektrische
Kondensator CREF4, der Daten "0" speichert, mit den
beiden Lesetransistoren QR3 und QR4 verbunden, die als Verbraucher
dienen.
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Im
oben beschriebenen Zustand werden, wenn an der Schreibtransistor-Steuerleitung RE
der hohe Pegel anliegt, die Teilbitleitung, eine Elektrode des ferroelektrischen
Kondensators und das Gate des Lesetransistors mit der Rücksetzleitung
verbunden. Diese Knoten werden daher auf das Potential der Rücksetzleitung
zurückgesetzt.
Nach dem Rücksetzvorgang
wird die Schreibtransistor-Steuerleitung RE
auf einen geringen Pegel eingestellt, um den Schreibtransistor auszuschalten.
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Wie
es oben erläutert
wurde, wird in Ausführungsform
1 der Auswahltransistor Q21 der Datenlese-Speicherzelle eingeschaltet,
um eine der paarigen Elektroden des ferroelektrischen Kondensators
C21 der Datenlese-Speicherzelle mit der Teilbitleitung SBL2 zu verbinden.
Drüber
hinaus wird der Schreibtransistor QW2 eingeschaltet, um ein Ende
der Teilbitleitung SBL2 mit der Rücksetzleitung RST2 zu verbinden.
In diesem Zustand wird eine Rücksetzspannung
der Rücksetzlei tung
RST2 zugeführt
und anschließend
der Schreibtransistor QW2 abgeschaltet, um das Ende der Teilbitleitung
SBL2 von der Rücksetzleitung
RST2 zu trennen. In diesem Zustand wird eine Lesespannung an die
andere Elektrode des ferroelektrischen Kondensators C21 der Datenlese-Speicherzelle
angelegt, um die Daten zu lesen. Das heißt, da eine Lesespannung angelegt
wird, nachdem das Potential der Teilbitleitung SBL2, an die die
Datenlese-Speicherzelle angeschlossen ist, rückgesetzt worden ist, ist ein
stabiler Lesebetrieb möglich.
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Anschließend wird
ein Impuls der Lesespannung VRD der Zelleplattenleitung CP1 und
CPA zugeführt.
Durch diese Zufuhr der Lesespannung VRD zur Zellen plattenleitung
CP1, nimmt das Potential der Teilbitleitung SBL2 einen Wert an,
der durch die Kapazitätsteilung
zwischen dem Kapazitätswert
des ferroelektrischen Kondensators C21 und dem Leitungskapazitätswert der
Teilbitleitung SBL2 bestimmt ist.
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Es
ist festgelegt, dass die Leitungskapazität (CSB) der Teilbitleitung
die Gate-Kapazität des Lesetransistors,
die Source-Kapazität
des angeschlossenen Auswahltransistors, die Zwischenverbindungs-Kapazität und dergleichen
beinhaltet.
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Die
Polarisation entsprechend der Daten "0" oder
der Daten "1" wurde in den ferroelektrischen Kondensator
C21 geschrieben. Wenn der Kapazitätswert des ferroelektrischen
Kondensators C21 entsprechend dem Polarisationswert für die Daten "1" CF1 ist, und der Kapazitätswert desselben
entsprechend dem Polarisationswert für die Daten "0" CF0 ist, werden die Potentiale VSB1
und VSB0 der Teilbitleitung SBL2, die man erhält, wenn die Daten "1" bzw. "0" geschrieben
wurden, durch die Gleichungen (1) und (2) wie folgt ausgedrückt. VSB1 = CF1 × VRD/(CF1
+ CSB) (1) VSB0 = CF0 × VRD/(CF0
+ CSB) (2) Da
CF1 < CF0, VSB1 < VSB0
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In ähnlicher
Weise ist durch Zuführen
des Impulses der Zellenplattenleitung CPA das Potential der Teilbitleitungen
SBL3 und SBL4 ein Wert, der durch die Kapazi tätsteilung zwischen der Summe
der Kapazitätswerte
der ferroelektrischen Kondensatoren CREF3 und CREF4 und der Summe
der Leitungskapazitätswerte
der Teilbitleitungen SBL3 und SBL4 bestimmt wird.
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Der
Kapazitätswert
des ferroelektrischen Kondensators CREF3, der Bezugsdaten "1" speichert, ist CF1, und der Kapazitätswert des
ferroelektrischen Kondensators CREF4, der Bezugsdaten "0" speichert, ist CF0. Somit wird das
Potential VSBR der Teilbitleitungen SBL3 und SBL4 durch die Gleichung (3)
wie folgt ausgedrückt. VSBR = (CF1 + CF0) × (VRD/(CF1
+ CF0 + 2·CSB) (3)Da CF1 < CF0, VSB1 < VSBR < VSB0
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In
Abhängigkeit
der Erzeugung der Potentiale der Teilbitleitung SBL2 und der Teilbitleitungen SBL3
und SBL4 ändern
sich der Lesetransistor QR2 und die Lesetransistoren QR3 und QR4
vom AUS-Zustand in einen Leitungszustand eines Pegels gemäß dem Potential
der Teilbitleitung. Wurden die Teilbitleitungen auf einen hohen
Pegel vorgeladen, nehmen die Potentiale VBL2 und VBL3 der Bitleitungen
BL2 und BL3 allmählich über die
Lesetransistoren QR2 und QR3 im Leitungszustand ab.
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Wenn
die Daten, die im ferroelektrischen Kondensator C21 gespeichert
sind, "1" sind, so ist VSB1 < VSBR. In diesem
Fall ist die Leitfähigkeit
des Lesetransistors QR2 geringer als jene des Lesetransistors QR3,
weshalb VBL2 > VBL3.
Sind die Daten, die im ferroelektrischen Kondensator C21 gespeichert
sind, "0", so ist VSBr < VSB0. In diesem
Fall ist die Leitfähigkeit
des Lesetransistors QR2 größer als jene
des Lesetransistors QR3, weshalb VBL2 < VBL3. In diesem Zustand ist die Potentialdifferenz zwischen
VBL2 und VBL3 minimal.
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Um
die minimale Potentialdifferenz zu verstärken, wird der Sense-Verstärker-Aktivierungssteuerleitung
SAP ein Impuls zugeführt.
Mit dem Impuls von der Sense-Verstärker-Aktivierungssteuerleitung SAP
verstärkt
der Sense-Verstärker
SA1 die minimale Potentialdifferenz zwischen der Bitleitung BL2
und der Bitleitung BL3. Insbesondere wenn die Daten, die im ferroelektrischen
Kondensator C21 gespeichert sind, "1" sind,
hebt der Sense-Verstärker
SA1 das Potential VBL2 an, während
er das Potential VBL3 absenkt. Sind die Daten, die im ferroelektrischen Kondensator
C21 gespeichert sind "0", senkt der Sense-Verstärker SA1
das Potential VBL2 ab, während
er das Potential VBL3 anhebt.
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Sobald
der Sense-Verstärker
SA1 die Verstärkung
der Bitleitungspotentiale abgeschlossen hat, werden die Zellenplattenleitungen
CP1 und CPA abgeschaltet. Dadurch wird ein Durchgangsstrom unterbrochen,
der durch Sense-Verstärker → Bitleitung → Lesetransistor → Rücksetzleitung
fließt,
wodurch der Stromverbrauch verringert wird.
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Anschließend werden
die Logikpegel der Bitleitungen BL2 und BL3 an die Datenbusse DL1
und XDL1 ausgegeben. Die gelesenen Daten aus dem ferroelektrischen
Kondensator C21 werden als "1" bestimmt, wenn das
Potential des Datenbus' einen hohen
Pegel und das Potential des Datenbus XDL1 einen niedrigen Pegel
hat, und als "0" wenn diese Potentiale
die entgegengesetzten logischen Pegel haben.
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Anschließend wird
die Sense-Verstärker-Aktivierungssteuerleitung
SAP abgeschaltet, die Bitleitungen auf einen hohen Pegel geladen
und die Schreibtransistor-Steuerleitung RE auf einen hohen Pegel
geschaltet, um dadurch die Teilbitleitung, den ferroelektrischen
Kondensator und das Gate des Lesetransistors mit der Rücksetzleitung
zu verbinden. Auf diese Weise werden diese Knoten auf das Rücksetzpotential
zurückgesetzt.
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Durch
das Rücksetzen
in der oben beschriebenen Art und Weise kann das Potential der Teilbitleitung
SBL2, mit der die Datenlese-Speicherzelle verbunden ist, rückgesetzt
werden, nachdem die Daten aus der Datenlese-Speicherzelle gelesen
wurden. Dadurch wird verhindert, dass Daten infolge einer ungewollten
Spannung zerstört
werden, die in den Speicherknoten zurückbleibt, wodurch ein stabiles
Halten der Daten sichergestellt ist.
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Anschließend werden
die Wortleitungen WL1 und WLA sowie die Teilbitleitungs-Kupplungssteuerleitung
CSA abgeschaltet, um dadurch den Lesevorgang zu beenden.
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Beim
Lesevorgang, der oben beschrieben ist, kann durch geeignetes Einstellen
der Lesespannung VRD, die der Zellenplattenleitung zugeführt werden
soll, unterdrückt
werden, dass sich Polarisation zwischen vor und nach dem Lesevorgang ändert, wodurch
man einen zerstörungsfreien
Lesevorgang erreicht.
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Im
folgenden wird der Einstellbereich der Lesespannung VRD erläutert, der
auf der Basis der Ergebnisse eines Versuchs ermittelt wird, der
unter Verwendung eines Prototyps der Halbleiter-Speichervorrichtung
ausgeführt
wurde, die von den Erfindern hergestellt wurde.
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Die
Details des Prototyps der Halbleiter-Speichervorrichtung, die für den Versuch
verwendet wurde, sind wie folgt. Die Fläche jedes ferroelektrischen
Kondensators beträgt
9 μm2 und die Dicke desselben 200 nm. Der ferroelektrische
Film besteht aus Strontuim-Bismut-Tantalit. Bei den Auswahltransistoren
und den Schreibtransistoren beträgt
die Gate-Breite 2 μm,
die Gate-Länge
0,6 μm und
die Dicke des Gate-Isolierfilms 13,5 mm. Bei den Lesetransistoren
beträgt
die Gate-Breite 10,35 μm,
die Gate-Länge
1,6 μm und
die Dicke des Gate-Isolierfilms 13,5 mm. Die Zahl der Speicherzellen,
die mit jeder Teilbitleitung verbunden sind, ist 16, was mehr ist
als beim beispielhaften Schaltungsaufbau in 1.
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Beim
Prototyp der Halbleiter-Speichervorrichtung betrug der Bereich der
Lesespannung VRD, die ein zerstörungsfreies
Datenlesen zulässt,
2,2 V bis 3,7 V bei Raumtemperatur. Ist die Lesespannung VRD unter
diesem Bereich, kann der Sense-Verstärker die minimale Spannungsdifferenz
der Bitleitungen nicht verstärken. Überschreitet
die Lesespannung VRD diesen Bereich, ändert sich die Polarisation
zwischen vor und nach dem Lesevorgang. Somit war der zerstörungsfreie
Lesevorgang bei einer Lesespannung VRD, die außerhalb des oben erwähnten Bereiches
liegt, nicht möglich.
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Unter
Verwendung des Prototyps der Halbleiter-Speichervorrichtung wurde
der Lesevorgang mehrere Male ununterbrochen mit der Lesespannung
VRD im Bereich von 2,2 V bis 3,7 V durchgeführt, um eine Anderung des Bereiches
der Lesespannung VRD zu untersuchen, die einen zerstörungsfreien
Datenlesevorgang für
64 KBits zulässt.
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7 zeigt
die Ergebnisse des oben erwähnten
Versuchs, bei dem p und q jeweils die Durchschnitte der Obergrenze
und der Untergrenze der Lesespannung VRD darstellen, die ein Datenlesen
ermöglicht,
und r sowie s die schlechtesten Werte der Untergrenze und der Obergrenze
der Lesespannung VRD zeigen, die ein Datenlesen ermöglicht.
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Bei
der herkömmlichen
Halbleiter-Speichervorrichtung, die in 10 gezeigt
ist, bestand das Problem, dass der Bereich der Betriebsspannung nach
10 Milliarden Lesevorgängen,
wie sie oben beschrieben wurden, schmaler wurde. Gemäß dem Prototyp
der Halbleiter-Speichervorrichtung der vorliegenden Erfindung konnte
jedoch bestätigt
werden, dass der Betriebsbereich nach 10 Milliarden Lesevorgängen stabil
war.
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Bei
Ausführungsform
1 wurde das Ansteuerverfahren beschrieben, bei dem sich die Richtung
der Polarisation zwischen vor und nach dem Lesevorgang nicht ändert. Alternativ
dazu kann eine größere Lesespannung
der Zellenplattenleitung während
des Lesevorgang zugeführt
werden und die Richtung der Polarisation, die durch diese Zuführung geändert wird,
durch das Neuschreiben der Daten auf den Ursprungszustand rückgeändert werden.
Obwohl in diesem Fall die Häufigkeit
der Lesevorgänge
auf 10 Milliarden beschränkt
ist, erhält
man den Effekt der Verringerung der Zellenfläche durch Einrichten des 1T1C-Aufbaus.
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Ausführungsform 2
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Eine
Halbleiter-Speichervorrichtung von Ausführungsform 2 der vorliegenden
Erfindung wird nun unter Bezugnahme auf 8 beschrieben.
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Bei
Ausführungsform
2 wird lediglich der Teil des Aufbaus beschrieben, der sich von
jenem von Ausführungsform
1 unterscheidet, die unter Bezugnahme auf 1 erläutert wurde.
Dieselben Bestandteile, wie jene in Ausführungsform 1, sind mit denselben
Bezugszeichen versehen, wobei auf deren Beschreibung verzichtet
wird.
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Unter
Bezugnahem auf 8 nutzen bei Ausführungsform
2 alle zwei benachbarten Speicherzellen-Blöcke gemeinsam eine Rücksetzleitung.
Genau gesagt befindet sich eine gemeinsame Rücksetzleitung RST0 zwischen
dem ersten Speicherzellen-Block MC0 und dem zweiten Speicherzellen-Block
MC1, eine gemeinsame Rücksetzleitung RST2
zwischen dem dritten Speicherzellen-Block MC2 und dem vierten Speicherzellen-Block
MC3 und eine gemeinsame Rücksetzleitung
RST4 zwischen dem fünften
Speicherzellen-Block MC4 und dem sechsten Speicherzellen-Block MC5.
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Die
Welleformen der Spannungen, die den relevanten Leitungen während des
Schreibvorgangs zugeführt
werden, sind dieselben wie jene, die in 2 dargestellt
sind, und die Wellenformen der Spannungen, die den relevanten Leitungen
während des
Lesevorgangs zugeführt
werden, sind dieselben wie jene, die in 6 gezeigt
sind.
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Infolge
der gemeinsamen Nutzung der Rücksetzleitung
durch zwei benachbarte Speicherzellen, kann bei Ausführungsform
2 die Fläche
der Speicherzellen-Blöcke
weiter verringert werden.
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Obwohl
die vorliegende Erfindung in bevorzugten Ausführungsformen beschrieben wurde,
wird der Fachmann verstehen, dass die vorliegende Erfindung in vielfältiger Weise
modifiziert werden kann und zahlreiche andere Ausführungsformen
annehmen kann, als jene, die im speziellen oben erläutert und
beschrieben wurden. Demzufolge ist es mit den beigefügten Ansprüchen beabsichtigt,
sämtliche
Abänderungen
der Erfindung abzudecken, die dem wahren Sinn der Erfindung entsprechen
und in ihrem Geltungsbereich liegen.