DE60129073T2 - Halbleiterspeicheranordnung - Google Patents

Halbleiterspeicheranordnung Download PDF

Info

Publication number
DE60129073T2
DE60129073T2 DE60129073T DE60129073T DE60129073T2 DE 60129073 T2 DE60129073 T2 DE 60129073T2 DE 60129073 T DE60129073 T DE 60129073T DE 60129073 T DE60129073 T DE 60129073T DE 60129073 T2 DE60129073 T2 DE 60129073T2
Authority
DE
Germany
Prior art keywords
voltage
bit line
line
transistor
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE60129073T
Other languages
English (en)
Other versions
DE60129073D1 (de
Inventor
Daisaburo Yokohama-shi Takashima
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of DE60129073D1 publication Critical patent/DE60129073D1/de
Publication of DE60129073T2 publication Critical patent/DE60129073T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich allgemein auf eine Halbleiterspeichereinrichtung. Genauer bezieht sich die Erfindung auf einen ferroelektrischen Speicher zum Speichern von Daten auf eine nicht-flüchtige Art und Weise unter Verwendung einer Speicherzelle, die einen ferroelektrischen Kondensator und einen Transistor umfasst.
  • Beschreibung des Standes der Technik
  • Gegenwärtig werden Halbleiterspeicher auf vielen Gebieten genutzt, wie etwa als Hauptspeicher großer Computer, Personalcomputer, verschiedener Geräte und tragbarer Telefone. Als Halbleiterspeicher sind flüchtige DRAMs und SRAMs, und nicht-flüchtige Masken-ROMS und EEPROMs auf dem Markt. Insbesondere sind DRAMs in Bezug auf geringe Kosten und hohes Geschwindigkeitsleistungsverhalten ungeachtet der Flüchtigkeit ausgezeichnet, und belegen das meiste des Speichermarktes. EEPROM-Flash-Speicher, die elektrisch umschreibbare nicht-flüchtige Speicher sind, sind nicht so viel wie DRAMs auf dem Markt, da sie dadurch von Nachteil sind, dass die Zahl von Umschreibungsoperationen auf ungefähr 106 begrenzt ist, dass eine Schreibzeit von Mikrosekunden erforderlich ist und dass eine hohe Spannung zum Ausführen einer Schreiboperation erforderlich ist.
  • Andererseits werden ferroelektrische Speicher (ferroelektrische RAMs), die ferroelektrische Kondensatoren verwenden, weithin als nicht-flüchtige Speicher mit hohem Geschwindigkeitsleistungsverhalten bemerkt, seit sie in den 1980ern vorgeschlagen wurden. D.h. ferroelektrische Speicher haben Vorteile dadurch, dass sie binäre Daten auf eine nicht-flüchtige Art und Weise in Übereinstimmung mit der Größe von Restpolarisation speichern, dass die Zahl von Umschreibungsoperationen ungefähr 1012 ist und dass die Schreib-/Lesezeit im wesentlichen die gleiche wie die in DRAMs ist, sodass es eine gewisse Möglichkeit gibt, dass ferroelektrische Speicher den Halbleiterspeichermarkt ändern können. Aus diesem Grund waren Hersteller bei der Entwicklung von ferroelektrischen Speicher miteinander in Konkurrenz, und es wurden 4-MBit ferroelektrische Speicher in Gesellschaften präsentiert.
  • 35 zeigt einen Schaltungsaufbau eines herkömmlichen ferroelektrischen Speichers. Ähnlich zu DRAMs umfasst eine Speicherzelle einen NMOS-Transistor und einen ferroelektrischen Kondensator, der dazu in Reihe verbunden ist. Diese Speicherzellenkonfiguration wird die 1T1C-Konfiguration genannt. Der Unterschied zu DRAMs besteht darin, dass Daten auf eine nicht-flüchtige Art und Weise durch Nutzen der Restpolarisation des ferroelektrischen Kondensators gespeichert werden. Ähnlich zu DRAMs kann die Konfiguration eines Zellenfeldes auch eine gefaltete Bitkonfiguration sein, die in 35 gezeigt wird. Ähnlich zu DRAMs ist die theoretische untere Grenze der minimalen Zellengröße 2F × 4F = 8F2 unter der Annahme, dass die minimale Arbeitsdimension F ist.
  • 36 zeigt die Operationswellenform eines ferroelektrischen Speichers. In dem Bereitschaftszustand sind Bitleitungen BL und /BL auf Vss vorgeladen, und Plattenleitungen PL0 und PL1 haben auch Vss. In dem aktiven Zustand werden die Bitleitungen BL und /BL zuerst gefloatet, ein H-Pegel-Poten zial Vpp wird an eine ausgewählte Wortleitung WL angelegt, und die Spannung einer ausgewählten Plattenleitung PL0 wird von Vss zu Vaa angehoben. Die Vaa ist eine gemeinsame Leistungsversorgungsspannung in dem Feld, und gewöhnlich eine externe Leistungsversorgungsspannung Vdd oder eine Spannung, die von dort abgesenkt ist.
  • Zu dieser Zeit wird eine Spannung an den ferroelektrischen Kondensator der ausgewählten Zelle unter Verwendung einer Bitleitungskapazität CB als eine Lastkapazität angelegt, sodass eine Signalladung zu den Bitleitungen ausgelesen wird. Das Potenzial, das zu den Bitleitungen ausgelesen wird, variiert in Übereinstimmung mit "1" oder "0" von Zellendaten. Wenn die Daten "1" sind, tritt die Umkehrung von Polarisation auf, sodass ein großes Potenzial in den Bitleitungen generiert wird. Wenn die Daten "0" sind, tritt die Umkehrung von Polarisation nicht auf, sodass eine kleine Potenzialschwankung in den Bitleitungen erscheint. In dem Fall der 1T1C-Konfiguration wird ein Bezugspotenzial gesetzt, das Zwischenpotenzial zwischen dem Bitleitungspotenzial in dem Fall der Daten von "0" und dem Bitleitungspotenzial in dem Fall der Daten von "1" zu sein, um die Daten mittels eines Leseverstärkers abzutasten. D.h. nachdem die Daten zu den Bitleitungen ausgelesen sind, wird ein Leseverstärker-Aktivierungssignal SEN auf H angehoben, sodass die Daten "1" auf Vaa verstärkt werden und die Daten "0" auf Vss verstärkt werden.
  • Das zerstörende Lesen der Daten "1" wird ausgeführt, in dem die Umkehrung von Polarisation auftritt. In der Zelle der Daten "1" haben, nachdem die Lesedaten abgetastet sind, die Bitleitungen Vaa und die Spannung zwischen Anschlüssen des ferroelektrischen Kondensators ist im wesentlichen Null. Wenn die Spannung der Plattenleitung auf Vss zurückgeführt ist, wird danach eine Spannung Vaa mit der umgekehrten Polarität zu der Polarität während einer Leseoperation an den ferro elektrischen Kondensator angelegt, sodass die destruktiv gelesenen Daten "1" umgeschrieben werden. In der Zelle der Daten "0" haben die Bitleitungen Vss, sodass die Spannung Vaa an den ferroelektrischen Kondensator von der Seite der Plattenleitung angelegt wird. Wenn die Spannung der Plattenleitung zu Vss zurückgeführt ist, ist die Spannung zwischen Anschlüssen des ferroelektrischen Kondensators Null, der Zustand des Speichers kehrt zu dem ursprünglichen Restpolarisationszustand zurück. Danach wird der Pegel der Wortleitung WL0 abgesenkt, und die Spannung der Bitleitungen BL und /BL wird zu Vss zurückgeführt, sodass der Zustand des Speichers zu dem Bereitschaftszustand zurückkehrt.
  • 39A und 39B zeigen jeweils die Ortskurve von Spannungen, die an einen ferroelektrischen Kondensator während der Lese- und Schreiboperationen angelegt wird, wenn Vaa = 2,5 V ist. In 39A und 39B zeigt die positive Achse der Abszisse angelegte Spannungen, wenn das Potenzial des plattenleitungsseitigen Anschlusses positiv ist, und die negative Achse davon zeigt angelegte Spannungen, wenn das Potenzial des bitleitungsseitigen Anschlusses positiv ist. Die Lesespannung zu der Bitleitung wird als eine Spannung (auf der Basis von – 2,5 V als ein Bezug) in dem Schnittpunkt zwischen der Hysteresekurve des ferroelektrischen Kondensators und der geraden Lastlinie einer Bitleitungskapazität CB, mit Bezug auf Daten "0" bzw. "1" abgeleitet. Der Grund, warum dies erhalten wird, besteht darin, dass wenn den Positionen auf der Y-Achse (Achse der Größe von Polarisation) mit Bezug auf den Startpunkt der Ortskurve des ferroelektrischen Kondensators und den Startpunkt der geraden Lastlinie erlaubt wird miteinander übereinzustimmen, die Ladung, die zu der Schwankung in der Polarisation ausgegeben wird durch Anlegen einer Spannung an den ferroelektrischen Kondensator gleich der Ladung (CB × Spannung) ist, die erforderlich ist, um das Bitleitungspotenzial anzuheben.
  • Wenn speziell in dem Beispiel von 39A und 39B CB = 200 fF und Vaa = 2,5 V sind, ist die Ladung, die in den Bitleitungen gelesen wird, ungefähr 1,5 V in dem Fall der Daten "1", und ungefähr 0,7 V in dem Fall der Daten "0". In dem Fall der Speicherzelle mit der in 35 gezeigten 1T1C-Konfiguration ist der Zwischenwert dazwischen gesetzt, die Bezugsspannung zu sein, die wesentliche Signalgröße ist 0,35 V. Wenn die Speicherzelle zwei NMOS-Transistoren und zwei ferroelektrische Kondensatoren umfasst (dies wird hierin nachstehend als die 2T2C-Konfiguration bezeichnet), ist die Signalgröße 0,7 V.
  • Somit gibt es in dem ferroelektrischen Speicher ein Problem dadurch, dass die Spannung, die an den ferroelektrischen Kondensator angelegt wird, auf das Kapazitätsverhältnis einschließlich der Polarisation des ferroelektrischen Kondensators zu der Bitleitungskapazität begrenzt ist. In dem Beispiel von 39 ist speziell die Spannung, die an den ferroelektrischen Kondensator während Lesens angelegt wird, 2,5 V – 1,5 V = 1,0 V in dem Fall der Daten "1". In dem Fall der Daten "0" ist die Spannung 2,5 V – 0,7 V = 1,8 V. Falls die Zellenfeld-Leistungsversorgungsspannung Vaa an den ferroelektrischen Kondensator angelegt wird wie sie ist, kann die Differenz im Signal entsprechend der Differenz (2Pr = 2 × 200 fF) zwischen den Größen von Restpolarisation in den Fällen der Daten "1" und "0" erhalten werden. Die Bitleitungskapazität CB ist jedoch begrenzt, nur eine Spannung kleiner als Vaa wird an den ferroelektrischen Kondensator angelegt. Mit anderen Worten trägt nur ein Teil der Restpolarisation zu dem Signal bei.
  • In dem Fall einer Schreib- (Umschreibungs-) Operation wird andererseits, falls die Kapazität der Plattenleitung ausreichend groß ist, die verstärkte Spannung der Bitleitungen an den ferroelektrischen Kondensator angelegt wie sie ist, so dass im wesentlichen 100% der Leistungsversorgungsspannung Vaa an den ferroelektrischen Kondensator angelegt wird, wie in 39B gezeigt. Die Tatsache, dass die Spannung, die an den ferroelektrischen Kondensator angelegt wird, gering ist, hat den Vorteil, dass eine kleine Verschlechterung wegen Ermüdung vorhanden ist. Die Ermüdung wird jedoch durch die Schreib- (Umschreibungs-) Operation bestimmt, in der die hohe Spannung Vaa angelegt wird (die Ermüdungsspezifikation des ferroelektrischen Speichers wird durch die Gesamtzahl von Zyklen von Lese-/Schreiboperationen bestimmt).
  • Das oben beschriebene Problem ist praktisch nicht ein ernsthaftes Problem in einem ferroelektrischen Kondensator unter Standardbedingungen, dass die ausreichende Lesesignalgröße, die in 39A und 39B gezeigt wird, erhalten werden kann. Es gibt jedoch ein ernsthaftes Problem (1), falls die Hysteresecharakteristika der jeweiligen Zellen variieren, (2) falls eine Verschlechterung wegen Entpolarisierung groß ist, (3) falls eine Verringerung im Signal wegen einem Abdruck groß ist, (4) falls eine Verschlechterung wegen Ermüdung groß ist oder (5) falls die Leistungsversorgungsspannung abgesenkt ist. Das Problem ist besonders ernsthaft, da der Einfluss der Verschiebung der Hysteresekurve wegen dem Abdruck verdächtig ist, wenn der Wert von Vaa – (Anti-Spannung nach Abdruck) gering ist.
  • 40 zeigt den Zustand der Verschlechterung eines Signals, wenn die Leistungsversorgungsspannung Vaa von 3 V auf 2,5 V abfällt. Unter der Annahme, dass die Anti-Spannung Vc ist, verringert sich die Signalgröße wegen der Verringerung von Vaa stark, da die Signalgröße in Proportion zu Vaa – Vc ist. Zusätzlich dazu verringert sich, wie in der Ortskurve während des Lesens der Daten "1" gezeigt, die Schwankung im Polarisationsende, sodass die Restpolarisation nicht mehr effektiv genutzt wird.
  • Wie oben beschrieben, ist, wenn die Bitleitungskapazität CB relativ klein ist, die Spannung, die an den ferroelektrischen Kondensator während des Lesens der Daten angelegt wird, klein. Wenn andererseits die Bitleitungskapazität CB ausreichend groß ist, wird eine hohe Spannung an den ferroelektrischen Kondensator angelegt, aber die Lesesignalgröße ist klein.
  • Zusätzlich zu den oben beschriebenen Problemen hat der herkömmliche ferroelektrische Speicher Nachteile dadurch, dass die Größe der Zelle nicht kleiner als die eines DRAM sein kann, dass sich der Widerstand der Plattenleitung erhöht, da es erforderlich ist, die Plattenleitung jede Wortleitung zu teilen, und dass, da es erforderlich ist, die Plattenleitungs-Ansteuerschaltung in dem Abstand von Wortleitungen anzuordnen, es nicht möglich ist, eine ausreichende Ansteuerkapazität zu erhalten, die Operationsgeschwindigkeit geringer als die von DRAMs ist. Die Erfinder haben einen ferroelektrischen Speicher vorgeschlagen, der zum Beseitigen der oben beschriebenen Nachteile fähig ist ( japanische Patentanmeldungen Nr. 8-147452 , 9-001115 , 9-153137 , 9-346404 etc.).
  • 37 zeigt die Konstruktion des oben beschriebenen ferroelektrischen Speichers. Jede von Speicherzellen umfasst eine parallel-verbundene Schaltung, die aus einem NMOS-Transistor und einem ferroelektrischen Kondensator besteht. Die Vielzahl von parallel-verbundenen Schaltungen sind in Reihe als Kette verbunden, um einen Speicherblock zu bilden. Ein Ende des Speicherzellenblocks ist mit Bitleitungen über Blockauswahl-NMOS-Transistoren verbunden, und das andere Ende davon ist mit Plattenleitungen verbunden. Mit dieser Konstruktion gibt es Vorteile dadurch, dass (1) es möglich ist, eine kleine Einheitsspeichergröße von 4F2 zu erhalten, (2) ein flacher Transistor, der einfach hergestellt werden kann, verwendet wird, (3) es möglich ist, einen üblichen zufälligen Zugriff auszuführen und (4) es möglich ist, eine rasche Lese-/Schreiboperation auszuführen.
  • 38 zeigt die Operationswellenform eines derartigen ferroelektrischen Speichers. In einem Bereitschaftszustand werden alle Wortleitungen so gehalten, um einen H-Pegel aufzuweisen, ein Blockauswahlsignal wird so gehalten, um einen L-Pegel aufzuweisen und beide Enden des ferroelektrischen Kondensators sind kurzgeschlossen, um Daten stabil zu halten. In einem aktiven Zustand wird eine ausgewählte Wortleitung, z.B. WL0, so gesetzt, um einen L-Pegel aufzuweisen, die Bitleitung, die auf Vss vorgeladen ist, wird so gesetzt, um schwebend zu sein, ein Blockauswahlsignal, z.B. BS0, wird so gesetzt, um einen H-Pegel aufzuweisen und Vaa wird an eine ausgewählte Plattenleitung PL0 angelegt. Somit wird eine Spannung an einen ferroelektrischen Kondensator einer Speicherzelle angelegt, die auf die gleiche Art und Weise wie die in gewöhnlichen ferroelektrischen Kondensatoren ausgewählt wird, sodass eine Leseoperation ausgeführt wird. Die Transistoren der nicht-ausgewählten Speicherzellen in einem ausgewählten Block bleiben eingeschaltet, sodass keine Spannung an den ferroelektrischen Kondensator angelegt wird, wobei dadurch Daten gehalten werden. Die Basisoperation dieses ferroelektrischen Speichers ist jedoch die gleiche wie die des herkömmlichen ferroelektrischen Speichers, das Problem, dass eine ausreichende Spannung an einen ferroelektrischen Kondensator während einer Leseoperation nicht angelegt wird, bleibt.
  • Wie oben beschrieben, gibt es in dem herkömmlichen ferroelektrischen Speicher ein Problem dadurch, dass eine ausreichende Spannung an einen ferroelektrischen Kondensator während einer Leseoperation im Vergleich mit einer Schreiboperation nicht angelegt wird, sodass akkumulierte Information in Restpolarisation nicht ausreichend gelesen wird, wobei da durch verursacht wird, dass eine Lesesignalgröße klein ist. Wenn eine Operation in einer geringen Spannung ausgeführt wird, ist dieses Problem besonders ernsthaft, und die Verschlechterung eines Signals wegen einem Abdruck ist verdächtig
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist deshalb ein Ziel der vorliegenden Erfindung, die zuvor erwähnten Probleme zu beseitigen und einen ferroelektrischen Speicher bereitzustellen, der zum ausreichenden Lesen von Information in Restpolarisation fähig ist.
  • Um die zuvor erwähnten und andere Ziele zu erreichen, umfasst gemäß einem Aspekt der vorliegenden Erfindung eine Halbleiterspeichereinrichtung: ein Speicherzellenfeld, worin Speicherzellen, von denen jede einen ferroelektrischen Kondensator und einen Transistor umfasst, angeordnet sind und worin Wortleitungen zum Auswählen der Speicherzellen, Plattenleitungen zum Anlegen einer Ansteuerspannung an ein Ende des ferroelektrischen Kondensators und Bitleitungen, mit denen das andere Ende des ferroelektrischen Kondensators selektiv verbunden wird, vorgesehen sind; einen Leseverstärker zum Erfassen und Verstärken eines Signals, das von dem ferroelektrischen Kondensator zu der Bitleitung ausgelesen wird; und eine Bitleitungsspannungssteuerschaltung, die mit den Bitleitungen verbunden ist, zum Absenken einer Spannung einer Bitleitung, von der ein Signal ausgelesen wird, während einer Datenleseoperation, bevor die Leseverstärkerschaltung betrieben wird.
  • Gemäß der vorliegenden Erfindung wird die Spannung, die an den ferroelektrischen Kondensator angelegt wird, während einer Datenleseoperation durch Absenken einer Bitleitungsspannung während der Datenleseoperation angehoben, sodass es mög lich ist, Information in Restpolarisation effektiv zu lesen. Gemäß der vorliegenden Erfindung hat die Bitleitungsspannungssteuerung speziell mindestens einen Kondensator zum Absenken der Spannung der Bitleitung durch eine kapazitive Kopplung mit der Bitleitung. Alternativ hat die Bitleitungsspannungssteuerschaltung ein Paar von Kondensatoren, von denen jeder in einer entsprechenden eines Paares von Bitleitungen vorgesehen ist und von denen jeder so angesteuert wird, um mit einer ausgewählten Bitleitung des Paares von Kondensatoren verbunden zu sein.
  • Genauer kann die oben beschriebene Bitleitungsspannungssteuerschaltung eine beliebige der folgenden Konstruktionen aufweisen.
    • (a) Die Bitleitungsspannungssteuerschaltung kann ein Paar von Kondensatoren haben, von denen jeder in einer entsprechenden eines Paares von Bitleitungen vorgesehen ist, wobei ein erster Anschluss von jedem des Paares von Kondensatoren mit einer entsprechenden des Paares von Bitleitungen verbunden ist, und ein zweiter Anschluss von jedem des Paares von Kondensatoren mit einer entsprechenden eines Paares von Ansteuersignalleitungen verbunden ist, ein erstes Potenzial an das Paar von Ansteuersignalleitungen vor einer Datenleseoperation angelegt wird und ein zweites Potenzial, das kleiner als das erste Potenzial ist, an eine des Paares von Ansteuersignalleitungen während der Datenleseoperation angelegt wird.
    • (b) Die Bitleitungsspannungsteuerschaltung kann erste und zweite Transistoren haben, wobei der Drain von jedem der ersten und zweiten Transistoren mit einem Paar von Bitleitungen verbunden ist, und einen Kondensator, von dem ein Ende mit den Sourcen der ersten und zweiten Transistoren verbunden ist und von dem das andere Ende mit einer Ansteuersignalleitung verbunden ist, wobei ein erstes Potenzial an die Ansteuersig nalleitung angelegt wird und die ersten und zweiten Transistoren vor einer Datenleseoperation eingeschaltet werden, und einer der ersten und zweiten Transistoren auf der Seite einer nicht-ausgewählten Bitleitung ausgeschaltet wird und ein zweites Potenzial, das geringer als das erste Potenzial ist, an die Ansteuersignalleitung während der Datenleseoperation angelegt wird.
    • (c) Die Bitleitungsspannungsteuerschaltung kann einen ersten Transistor haben, dessen Drain mit der Bitleitung verbunden ist, einen Kondensator, von dem ein Ende mit der Source des ersten Transistors verbunden ist und von dem das andere Ende mit einer Ansteuersignalleitung verbunden ist, und einen zweiten Transistor, der zwischen einem Verbindungsknoten des ersten Transistors zu dem Kondensator und einer Leistungsversorgungsleitung eines ersten Potenzials vorgesehen ist, wobei ein zweites Potenzial, das höher als das erste Potenzial ist, an die Ansteuersignalleitung angelegt wird, vor einer Datenleseoperation der erste Transistor ausgeschaltet und der zweite Transistor eingeschaltet wird, und der zweite Transistor ausgeschaltet und der erste Transistor eingeschaltet wird, um ein drittes Potenzial, das geringer als das zweite Potenzial ist, an die Ansteuersignalleitung während der Datenleseoperation anzulegen.
  • Der Kopplungskondensator zur Verwendung in jeder der oben beschriebenen Bitleitungsspannungssteuerschaltungen hat vorzugsweise eine Kapazität, die 10% oder mehr so groß wie die Kapazität der Bitleitung ist.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung umfasst eine Halbleiterspeichereinrichtung: ein Speicherzellenfeld, worin Speicherzellen, von denen jede einen ferroelektrischen Kondensator und einen Transistor umfasst, angeordnet sind und worin Wortleitungen zum Auswählen der Speicherzellen, Plat tenleitungen zum Anlegen einer Ansteuerspannung an ein Ende des ferroelektrischen Kondensators und Bitleitungen, mit denen das andere Ende des ferroelektrischen Kondensators selektiv verbunden ist, vorgesehen sind; einen Leseverstärker zum Erfassen und Verstärken eines Signals, das aus dem ferroelektrischen Kondensator zu der Bitleitung ausgelesen wird; und eine Plattenleitungsansteuerschaltung zum Anlegen einer Spannung, die eine größeren Amplitude als eine Amplitudenspannung der Bitleitung hat, an die Plattenleitung während einer Datenleseoperation, bevor die Leseverstärkerschaltung betrieben wird.
  • Durch Anlegen der großen Amplitudenspannung an die Plattenleitung während der Datenleseoperation kann somit die Spannung, die an den ferroelektrischen Kondensator während der Datenleseoperation angelegt wird, ähnlich zu dem Fall angehoben werden, wo die Spannung der Bitleitung abgesenkt wird, sodass es möglich ist, Information in Restpolarisation effektiv zu lesen.
  • In diesem Fall legt die Plattenleitungsansteuerschaltung vorzugsweise eine Spannung, die die gleiche Amplitude wie die Amplitudenspannung der Bitleitung hat, an die Plattenleitung an, wenn die Leseamplitudenschaltung betrieben wird. Z.B. kann die Plattenleitungsansteuerschaltung umfassen: einen rücksetzenden Transistor zum Rücksetzen der Plattenleitung in einer Bezugsspannung; einen ersten Ansteuertransistor zum selektiven Anlegen einer Spannung, die die gleiche Amplitude wie die Amplitudenspannung der Bitleitung hat, an die Plattenleitung; und einen zweiten Ansteuertransistor zum selektiven Anlegen einer Spannung, die eine größere Amplitude als die Amplitudenspannung der Bitleitung hat, an die Plattenleitung.
  • Alternativ kann die Plattenleitungsansteuerschaltung umfassen: einen Kondensator, von dem ein Ende mit der Plattenleitung verbunden ist; einen rücksetzenden Transistor zum Rücksetzen der Plattenleitung in einer Bezugsspannung; einen Vorladungstransistor zum Vorladen einer Spannung, die die gleiche Amplitude wie die Amplitudenspannung der Bitleitung hat, zu dem Kondensator; und eine Booster-Ansteuerschaltung zum selektiven Ansteuern des anderen Endes des Kondensators, um eine Spannung, die eine größere Amplitude als die Amplitudenspannung der Bitleitung hat, an die Plattenleitung anzulegen.
  • Das Speicherzellenfeld der Halbleiterspeichereinrichtung, auf die die vorliegende Erfindung angewendet wird, kann eine Einheitsspeicherzelle haben, umfassend einen ferroelektrischen Kondensator und einen Transistor, der mit dem ferroelektrischen Kondensator in Reihe verbunden ist, oder kann einen Speicherblock bilden, worin eine Vielzahl von Schaltungen, von denen jede einen ferroelektrischen Kondensator und einen Transistor umfasst, der dazu parallel verbunden ist, in Reihe zwischen der Bitleitung und der Plattenleitung verbunden sind.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird aus der nachstehend gegebenen detaillierten Beschreibung und aus den begleitenden Zeichnungen der bevorzugten Ausführungsformen der Erfindung vollständiger verstanden. Die Zeichnungen sind jedoch nicht gedacht, eine Begrenzung der Erfindung auf eine spezifische Ausführungsform zu implizieren, sondern dienen nur Erläuterung und Verständnis:
  • In den Zeichnungen ist/sind:
  • 1A und 1B Grafiken, die die Ortskurve von Spannungen zeigen, die an einen ferroelektrischen Kondensator eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung während Lese- bzw. Schreiboperationen angelegt werden;
  • 2 ein Schaltungsdiagramm, das den Schaltungsaufbau der ersten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 3 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der ersten bevorzugten Ausführungsform zeigt;
  • 4 ein Schaltungsdiagramm, das den Schaltungsaufbau der zweiten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 5 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der zweiten bevorzugten Ausführungsform zeigt;
  • 6 ein Schaltungsdiagramm, das den Schaltungsaufbau der dritten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 7 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der dritten bevorzugten Ausführungsform zeigt;
  • 8 ein Schaltungsdiagramm, das den Schaltungsaufbau der vierten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 9 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der vierten bevorzugten Ausführungsform zeigt;
  • 10 ein Schaltungsdiagramm, das den Schaltungsaufbau der fünften bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 11 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der fünften bevorzugten Ausführungsform zeigt;
  • 12 ein Schaltungsdiagramm, das den Schaltungsaufbau der sechsten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 13 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der sechsten bevorzugten Ausführungsform zeigt;
  • 14 ein Schaltungsdiagramm, das den Schaltungsaufbau der siebten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 15 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der siebten bevorzugten Ausführungsform zeigt;
  • 16 ein Schaltungsdiagramm, das den Schaltungsaufbau der achten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 17 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der achten bevorzugten Ausführungsform zeigt;
  • 18 ein Schaltungsdiagramm, das den Schaltungsaufbau der neunten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 19 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der neunten bevorzugten Ausführungsform zeigt;
  • 20 ein Schaltungsdiagramm, das den Schaltungsaufbau der zehnten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 21 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der zehnten bevorzugten Ausführungsform zeigt;
  • 22 ein Schaltungsdiagramm, das den Schaltungsaufbau der elften bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 23 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der elften bevorzugten Ausführungsform zeigt;
  • 24 ein Schaltungsdiagramm, das den Schaltungsaufbau der zwölften bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 25 eine Wellenformdarstellung, die Operation des ferroelektrischen Speichers in der zwölften bevorzugten Ausführungsform zeigt;
  • 26 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der dreizehnten bevorzugten Ausführungsform zeigt;
  • 27 ein Schaltungsdiagramm, das den Schaltungsaufbau der vierzehnten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 28 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der vierzehnten bevorzugten Ausführungsform zeigt;
  • 29 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der fünfzehnten bevorzugten Ausführungsform zeigt;
  • 30 ein Schaltungsdiagramm, das den Schaltungsaufbau einer Plattenleitungsansteuerschaltung der sechzehnten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 31 ein Schaltungsdiagramm, das den Schaltungsaufbau einer Plattenleitungsansteuerschaltung der siebzehnten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 32 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in den sechzehnten und siebzehnten bevorzugten Ausführungsformen zeigt;
  • 33 ein Schaltungsdiagramm, das den Schaltungsaufbau einer Plattenleitungsansteuerschaltung der achtzehnten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
  • 34 eine Wellenformdarstellung, die die Operation des ferroelektrischen Speichers in der achtzehnten bevorzugten Ausführungsform zeigt;
  • 35 ein Schaltungsdiagramm, das den Schaltungsaufbau eines herkömmlichen ferroelektrischen Speichers zeigt;
  • 36 eine Wellenformdarstellung, die die Operation des in 35 gezeigten herkömmlichen ferroelektrischen Speichers zeigt;
  • 37 ein Schaltungsdiagramm, das den Schaltungsaufbau eines anderen herkömmlichen ferroelektrischen Speichers zeigt;
  • 38 eine Wellenformdarstellung, die die Operation des in 37 gezeigten herkömmlichen ferroelektrischen Speichers zeigt;
  • 39A und 39B die Ortskurve von Spannungen zeigen, die an einen ferroelektrischen Kondensator eines ferroelektrischen Speichers während Lese- bzw. Schreiboperationen angelegt werden; und
  • 40 eine Grafik, die den Zustand der Verschlechterung eines Signals in einem herkömmlichen ferroelektrischen Speicher zeigt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Bezug nehmend nun auf die begleitenden Zeichnungen werden nachstehend die bevorzugten Ausführungsformen der vorliegenden Erfindung beschrieben.
  • 1A und 1B zeigen die Ortskurve von angelegten Spannungen in einer Hysteresekurve in einem ferroelektrischen Speicher eines Systems gemäß der vorliegenden Erfindung während Lese- und Schreiboperationen so, um sich mit der Ortskurve in dem Fall des in 39 gezeigten herkömmlichen Systems zu überlappen. In einem ferroelektrischen Speicher eines Plattenleitungsansteuersystems, wenn eine Bitleitungsamplitude 2,5 V ist, wenn Daten "1" geschrieben (umgeschrieben) werden, ist eine Bitleitungsspannung BL = 2,5 V und eine Plattenleitungsspannung ist PL = 0 V, sodass eine Spannung von 2,5 V an einen ferroelektrischen Kondensator angelegt wird, wie in 1B gezeigt. Wenn Daten "0" geschrieben (umgeschrieben) werden, sind BL = 0 V und PL = 2,5 V, sodass eine Spannung an den ferroelektrischen Kondensator angelegt wird, obwohl es eine Gegenspannung zu der ist, wenn Daten "1" geschrieben werden. Diese Schreib- (Umschreibungs-) Operation ist die gleiche wie die in dem herkömmlichen System.
  • Während einer Leseoperation wird andererseits anders als in der Schreiboperation eine höhere Plattenleitungsspannung von 3 V an Stelle von 2,5 V in dem herkömmlichen System angelegt, wie in 1A gezeigt. D.h. wenn die Daten "1" gelesen werden, wird eine Spannung von 3 V an den ferroelektrischen Kondensator angelegt, sodass die Bitleitungsspannung um ein Kapazitätsverhältnis der Kapazität des ferroelektrischen Kondensators (Restpolarisationskomponente + paraelektrische Kapazitätskomponente) zu der Bitleitungskapazität CB ansteigt. Dies wird ein "1"-Lesesignal. Wenn die Daten "0" gelesen werden, wird ähnlich eine Spannung von 3 V an den ferroelektrischen Kondensator angelegt, sodass die Bitleitungsspannung um ein Kapazitätsverhältnis der Kapazität des ferroelektrischen Kondensators zu der Bitleitungskapazität CB ansteigt. Dies wird ein "0"-Lesesignal.
  • In dem System der vorliegenden Erfindung wird ähnlich eine höhere Spannung als die in dem herkömmlichen System an den ferroelektrischen Kondensator angelegt. Als ein Ergebnis ist die Lesesignalgröße größer als die in dem herkömmlichen System. Speziell wird das herkömmliche System mit dem System der vorliegenden Erfindung verglichen, wenn die Bitleitungskapazität CB = 200 fF ist. Wie oben beschrieben, ist in dem herkömmlichen System, worin die Spannung, die an den ferroelektrischen Kondensator angelegt wird, 2,5 V ist, die Signalspannung, die zu der Bitleitung in dem Fall der Daten "1" ausgelesen wird, ungefähr 1,5 V, und die Signalspannung, die zu der Bitleitung in dem Fall der Daten "0" ausgelesen wird, ist ungefähr 0,8 V. In dem Fall der Speicherzelle mit der 1T1C-Konfiguration ist die Zwischenspannung dazwischen die Bezugsspannung, sodass die wesentliche Signalgröße 0,35 V ist. In dem Fall der 2T2C-Konfiguration ist die Signalgröße 0,7 V.
  • In dem System der vorliegenden Erfindung, worin die Spannung, die an den ferroelektrischen Kondensator angelegt wird, 3 V ist, wie in 1A gezeigt, ist andererseits die Spannung, die zu der Bitleitung in dem Fall der Daten "1" ausgelesen wird, ungefähr 1 V, und die Spannung, die zu der Bitleitung in dem Fall der Daten "0" ausgelesen wird, ist im wesentlichen 0 V. In dem Fall der Speicherzelle mit der 1T1C-Konfiguration ist die Zwischenspannung dazwischen die Bezugsspannung, sodass die wesentliche Signalgröße 0,5 V ist, und in dem Fall der 2T2C-Konfiguration ist die Signalgröße 1 V.
  • Wie oben beschrieben, ist der Punkt der vorliegenden Erfindung der, dass während des Lesens von Daten die Spannung, die an den ferroelektrischen Kondensator angelegt wird, erhöht wird, um eine große Signalgröße zu erhalten. Selbst wenn die angelegte Spannung während der Leseoperation so erhöht wird, ist die Spannung zwischen den Anschlüssen des ferroelektrischen Kondensators unmittelbar vor Abtasten von Daten 1,4 V in dem Fall der Daten "1" und 2,5 V in dem Fall der Daten "0", sodass sie die Spannung während der Schreiboperation nicht überschreitet. Die Spezifikation der Zahl von Lese-/Schreib zyklen des ferroelektrischen Speichers wird durch die Summe der Zahl von Leseoperationen und der Zahl von Schreiboperationen bestimmt, und die Verschlechterung von Zuverlässigkeit wird im wesentlichen durch die Schreiboperationen bestimmt. Dies ist das gleiche wie das in dem herkömmlichen System. Der Effekt der Erhöhung der Lesesignalgröße ist besonders effektiv in einer Niederspannungsoperation, in der es schwierig ist, die Spannung an den ferroelektrischen Kondensator anzulegen. Dieser Effekt ist auch wirksam, wenn die Hysterese des ferroelektrischen Kondensators durch einen Abdruck zur Linken in 1A verschoben wird, sodass es schwierig ist, die Spannung an den ferroelektrischen Kondensator anzulegen. In jedem Fall verringert sich die Spannung zwischen der Plattenleitung und der Bitleitung wesentlich, sodass das System der vorliegenden Erfindung, worin die Plattenleitungsspannung während der Leseoperation angehoben wird, effektiver ist.
  • Die bevorzugten Ausführungsformen der vorliegenden Erfindung werden nachstehend beschrieben.
  • (Erste bevorzugten Ausführungsform)
  • 2 zeigt den Schaltungsaufbau der ersten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung. In dieser Ausführungsform hat ein Speicherzellenfeld 1 die 1T1C-Konfiguration. Diese Figur zeigt Speicherzelleen MC0 und MC1, die mit einem Paar von Bitleitungen BL bzw. /BL verbunden sind. Eine Enden von ferroelektrischen Kondensatoren FC0 und FC1 sind mit Plattenleitungen PL0 bzw. PL1 verbunden, und die anderen Enden davon sind mit dem Bitleitungen /BL und BL über NMOS-Transistoren MQ0 bzw. MQ1 verbunden. Die Gates der NMOS-Transistoren MQ0 und MQ1 sind mit Wortleitungen WL0 bzw. WL1 verbunden.
  • Das Paar von Bitleitungen BL und /BL ist mit einer Leseverstärkerschaltung (SA) 2 über Auswahl-NMOS-Transistoren Q01 bzw. Q02 verbunden. Die Auswahl-NMOS-Transistoren Q01 und Q02 sind jedoch in dem Fall eines gemeinsamen Leseverstärkersystems erforderlich, sodass diese Transistoren in einem System außer dem gemeinsamen Leseverstärkersystem nicht erforderlich sind.
  • Abtastknoten BLSA und /BLSA der Leseverstärkerschaltung 2 sind mit einer Bitleitungsspannungssteuerschaltung 3 zum Steuern einer Bitleitungsspannung während des Lesens von Daten versehen. Die Bitleitungsspannungssteuerschaltung 3 hat einen Kopplungskondensator C (Kapazität C), der mit einer ausgewählten Bitleitung während einer Leseoperation verbunden ist, zum Absenken des Potenzials davon, und NMOS-Transistoren Q11 und Q12 zum selektiven Verbinden von einem Ende N des Kondensators C mit den Abtastknoten /BLSA und BLSA. Das andere Ende des Kondensators C ist mit einer Steuersignalleitung CSDRV verbunden. Die NMOS-Transistoren Q11 und Q12 werden durch Steuersignalleitungen OSWL0 und OSWL1 gesteuert. Der Knoten N des Kondensators C ist auch mit einem rücksetzenden NMOS-Transistor Q13 zum Rücksetzen des Knotens N versehen. Die Kapazität C des Kondensators C ist gleich oder höher 10% einer Bitleitungskapazität CB. Diese Bedingung ist die gleiche in allen bevorzugten Ausführungsformen, die später beschrieben werden.
  • 3 zeigt die Operationswellenform eines ferroelektrischen Speichers dieser bevorzugten Ausführungsform. Diese Operationswellenform ist eine Operationswellenform, wenn die Wortleitung WL0 und die Plattenleitung PL0 ausgewählt sind, um Daten zu und von und in der Speicherzelle MC0 zu lesen und zu schreiben.
  • In einem Bereitschaftszustand hat eine Rücksetzsignalleitung OSRST einen "H"-Pegel (= Vaa), eine Ansteuersignalleitung OSDRV hat einen "H"-Pegel (= Vaa) und Steuersignalleitungen OSWL0 und OSWL1 haben einen "L"-Pegel (= Vss). Somit wird in der Bitleitungsspannungssteuerschaltung 3 die Spannung des Knotens N auf 0 V gehalten, sodass eine Ladung von Vaa·C zu dem Kondensator C geladen wird.
  • Wenn der Pegel des Rücksetzsignals OSRST auf einen "L"-Pegel abgesenkt wird und ein Rücksetzungstransistor Q13 ausgeschaltet wird, wird eine aktive Operation gestartet. Im wesentlichen gleichzeitig steigt der Pegel der ausgewählten Wortleitung WL0 auf einen "H"-Pegel (= Vpp) an, der Pegel der ausgewählten Wortleitung PL0 wird auf den "H"-Pegel (= Vaa) angehoben und der Pegel der Steuersignalleitung OSWL0 wird auf den "H"-Pegel (= Vaa oder Vpp) angehoben (Zeitpunkt t1). Somit wird der Transistor Q11 eingeschaltet, sodass der Knoten N des Kondensators C mit dem Abtastknoten /BLSA, somit der Bitleitung /BL, verbunden ist, in der ausgewählte Daten ausgelesen werden. Kurz danach wird der Pegel der Ansteuersignalleitung OSDRV auf den "L"-Pegel abgesenkt (Zeitpunkt t2).
  • Wenn der Rücksetzungstransistor Q13 ausgeschaltet wird und die Ansteuersignalleitung OCDRV gesetzt wird, eine Bezugsspannung (0 V) zu sein, ist die Spannung des Knotens N –Vaa. Da dieser Knoten N mit der Bitleitung /BL verbunden ist, in der die ausgewählten Zellendaten ausgelesen werden, wird der Spannungsanstieg der Bitleitung /BL (Kapazität CB), die auf die Vss vorgeladen wurde, wegen dem Lesen von Daten gestartet, und unmittelbar danach wird die Spannung wegen dem Kondensator C abgesenkt. Als ein anderes Verfahren kann das Lesen von Daten zu der Bitleitung und das Absenken der Bitleitungsspannung wegen dem Kondensator C in der gleichen Zeitsteuerung ausgeführt werden.
  • Mit anderen Worten ist die oben beschriebene Verbindung des Kondensators C mit der Bitleitung zu Beginn des Lesens eine Operation äquivalent zu der, wenn die Bitleitungskapazität im wesentlichen CB + C ist, die auf –C·Vaa/(CB + C) vorgeladen ist. Deshalb ist die Spannung zwischen der ausgewählten Plattenleitung PL0 und der Bitleitung /BL Vaa + C·Vaa/(CB + C). Das heißt die Spannung, die an den ausgewählten ferroelektrischen Kondensator angelegt wird, ist um C·Vaa/(CB + C) höher als die in dem konventionellen System.
  • Nachdem ein Datensignal zu der Bitleitung ausgelesen ist, wird ein Leseverstärker-Aktivierungssignal SEN auf den "H"-Pegel angehoben, und das Lesesignal wird durch einen Leseverstärker 2 verstärkt (Zeitpunkt t3). Danach wird der Pegel der Plattenleitung PL0 zu dem "L"-Pegel zurückgeführt, um eine Umschreibungsoperation auszuführen. Bevor der Pegel der Plattenleitung PL0 zu dem "L"-Pegel zurückgeführt wird, ungefähr während einer Abtastungsoperation, wird der Pegel der Steuersignalleitung OSWL0 zu dem "L"-Pegel zurückgeführt, und der Kondensator C wird von der Bitleitung getrennt, sodass die Pegel der Rücksetzsignalleitung OSRST und der Vorladungssignalleitung OSDRV auf den "H"-Pegel angehoben werden, wobei sie dadurch zu einem Vorladungszustand zurückkehren.
  • Wie oben beschrieben, wird gemäß dieser bevorzugten Ausführungsform, wenn die Spannung an die Plattenleitung durch die Bitleitungsspannungssteuerschaltung 3 angelegt wird, um Daten zu lesen, die Spannung der Bitleitung, von der Daten ausgelesen werden, gezwungen abzufallen. Somit wird eine höhere Spannung als die in dem herkömmlichen System an den ferroelektrischen Kondensator angelegt, von dem Daten ausgelesen werden, sodass eine akkumulierte Restpolarisation effektiv gelesen werden kann. Die Spannung, die an den ferroelektrischen Kondensator angelegt wird, überschreitet die Vaa nicht, sodass Zuverlässigkeit sichergestellt wird. Gemäß der vorlie genden Erfindung ist die Amplitude der Spannung der Bitleitung vor der Ansteuerung des Leseverstärkers während der Leseoperation kleiner als die Amplitude der Spannung der Plattenleitung. Falls Vaa = 2,5 V ist und die Kapazität C des Kondensators C ungefähr 1/10 so groß wie die Bitleitungskapazität CB ist, ist speziell die Amplitude der Spannung der Bitleitung um ungefähr 0,3 V kleiner als die Amplitude der Spannung der Plattenleitung.
  • In dieser bevorzugten Ausführungsform erhöht sich, falls der Kondensator C mit der ausgewählten Bitleitung verbunden ist, die Bitleitungskapazität, sodass es scheint, dass sich die Amplitude des Signals der Bitleitung verringert. Mit Bezug auf den Einfluss der Erhöhung der Bitleitungskapazität ist jedoch, wie aus 1A klar gesehen werden kann, der Einfluss der Erhöhung der Spannung, die an den ferroelektrischen Kondensator angelegt wird, größer als der Einfluss der Erhöhung des Gradienten der Kapazität CB, was durch eine dicke unterbrochene Linie gezeigt wird, sodass sich die Signalgröße wesentlich erhöht. Der Grund dafür besteht darin, dass die Signalgröße in Proportion zu (Spannung zwischen Plattenleitung und Bitleitung) – (Anti-Spannung) mit Ausnahme eines Falls ist, wo die Bitleitungskapazität CB weit größer als die Kapazität des ferroelektrischen Kondensators ist, sodass der Einfluss der Erhöhung der angelegten Spannung groß ist.
  • Gemäß dieser bevorzugten Ausführungsform können ferner die folgenden Effekte erhalten werden.
    • (1) Ein Potenzial von höher als die Vaa wird nicht an die Bitleitung, die Plattenleitung und die Leseverstärkerschaltung angelegt, obwohl die Spannung zwischen der Plattenleitung und der Bitleitung höher als die Vaa ist. Deshalb ist dies für die Spannungsfestigkeit von Transistoren von Vorteil usw.
    • (2) Falls der Kondensator C der Bitleitungsspannungssteuerschaltung 3 eine große Fläche erfordert, wird diese durch das Paar von Bitleitungen BL und /BL gemeinsam genutzt, sodass der Kondensator C mit einer beliebigen der Bitleitungen verbunden werden kann. Deshalb ist der Einfluss der Erhöhung der Fläche, die durch den Chip belegt wird, relativ klein.
    • (3) In dem Fall der 1T1C-Konfiguration ist es erforderlich, das Zwischenpotenzial zwischen den Daten "0" und den Daten "1" als das Bezugspotenzial zu generieren, sodass es erforderlich ist, eine Dummy-Zelle mit einer relativ großen Fläche vorzusehen (z.B. eine Dummy-Zelle, die einen ferroelektrischen Kondensator mit einer großen Variation verwendet, oder eine Dummy-Zelle, die einen MOS-Kondensator verwendet). Gemäß der vorliegenden Erfindung kann andererseits, da die Bitleitungsspannung auf der Seite des Lesens abgesenkt wird, das Bezugspotenzial abgesenkt werden, und die Fläche der Dummy-Zelle kann verringert werden. Obwohl es scheint, dass die Hinzufügung des Kondensators C der Bitleitungsspannungssteuerschaltung 3 im wesentlichen zu der Erhöhung der Fläche der Dummy-Zelle äquivalent ist, ist die niemals dazu äquivalent, da es erforderlich ist, die Fläche der Dummy-Zelle stark zu erhöhen, um das Bezugspotenzial tatsächlich etwas anzuheben. D.h. es ist effektiv, dass das System der Erfindung die Bitleitungsspannung auf der Seite des Lesens absenkt und die Fläche der Dummy-Zelle verringert, um eine geringe Spannung an die Bezugsbitleitung anzulegen.
    • (4) Falls die Fläche des Kondensators C der Bitleitungsspannungssteuerschaltung 3 erhöht wird, um die Bitleitungsspannung abzusenken, kann die Spannung des Abtastknotens /BLSA von 3 variiert werden. Zu dieser Zeit kann die Bezugsbitspannung auf im wesentlichen 0 V gesetzt werden. In diesem Fall kann die Dummy-Zelle weggelassen werden.
  • (Zweite bevorzugte Ausführungsform)
  • 4 zeigt den Schaltungsaufbau der zweiten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung. In dieser Ausführungsform hat ein Speicherzellenfeld 1 die 2T2C-Konfiguration. Diese Figur zeigt ein Paar von Speicherzellen MC01 und MC02, die entlang einer Wortleitung WL0 angeordnet sind, und ein Paar von Speicherzellen MC11 und MC12, die entlang einer anderen Wortleitung WL1 angeordnet sind. Die Gates der NMOS-Transistoren der Speicherzellen MC01 und MC02 werden gemeinsam durch die Wortleitung WL0 angesteuert, und die Plattenanschlüsse des ferroelektrischen Kondensators werden auch durch eine Plattenleitung PL0 gemeinsam angesteuert. Mit Bezug auf die Speicherzellen MC11 und MC12 werden sie ähnlich auch durch die Wortleitung WL1 und eine Plattenleitung PL1 gemeinsam angesteuert.
  • In dem Fall der 2T2C-Konfiguration werden invertierte Daten in einem Paar von Speicherzellen, die in dem Paar von Bitleitungen vorgesehen sind, gespeichert und gleichzeitig ausgelesen. Aus diesem Grund ist die Bitleitungsspannungssteuerschaltung 3 mit kapazitiv-koppelnden Kondensatoren C1 und C2 auf den Seiten der jeweiligen Bitleitungen BL bzw. /BL versehen. Die Knoten N1 und N2 der Kondensatoren C1 und C2 sind mit Abtastknoten BLSA und /BLSA über MOS-Transistoren Q41 bzw. Q42 verbunden. Die Transistoren Q41 und Q42 werden durch die gleiche Steuersignalleitung OSWL gleichzeitig ein-aus-gesteuert. Die Knoten N1 und N2 sind mit rücksetzenden NMOS-Transistoren Q43 bzw. Q44 versehen. Diese Transistoren werden auch durch die gleiche Steuersignalleitung OSRST gleichzeitig ein-aus-gesteuert. Die Bezugsanschlüsse des Kondensators C1 und C1 werden außerdem ähnlich durch eine gemeinsame Ansteuersignalleitung OSDRV angesteuert. Die Kapazitätsverhältnisse der Kondensatoren C1 und C2 zu den Bitleitungen sind vorzugsweise die gleichen wie die in der ersten bevorzugten Ausführungsform.
  • 5 zeigt die Operationswellenform eines ferroelektrischen Speichers in der zweiten bevorzugten Ausführungsform. Diese Operationswellenform ist eine Operationswellenform, wenn die Wortleitung WL0 und die Plattenleitung PL0 ausgewählt sind, um Daten von und zu und in den Speicherzellen MC01 und MC02 zu lesen und umzuschreiben. In einem Bereitschaftszustand hat eine Rücksetzsignalleitung OSRST einen "H"-Pegel (= Vaa), eine Ansteuersignalleitung OSDRV hat einen "H"-Pegel (= Vaa) und eine Steuersignalleitung OSWL hat einen "L"-Pegel (= Vss). Somit ist in der Bitleitungsspannungssteuerschaltung 3 Vaa zu den Kondensatoren C1 und C2 geladen.
  • Nachdem der Pegel des Rücksetzsignals OSRST auf einen "L"-Pegel abgesenkt ist und rücksetzende Transistoren Q43 und Q44 ausgeschaltet sind (t0), wird eine aktive Operation gestartet. Dann wird der Pegel der ausgewählten Wortleitung WL0 auf einen "H"-Pegel (= Vpp) angehoben, und der Pegel der ausgewählten Plattenleitung PL0 wird auf den "H"-Pegel (= Vaa) angehoben (t2). Gleichzeitig wird der Pegel der Steuersignalleitung OSWL auf den "H"-Pegel (= Vaa oder Vpp) angehoben. Somit werden die Transistoren Q41 und Q42 eingeschaltet, sodass die Knoten N1 und N2 der Kondensatoren C1 und C2 mit den Abtastknoten BLSA und /BLSA, und somit den Bitleitungen BL bzw. /BL, verbunden werden. Dann wird der Pegel der Ansteuersignalleitung OSDRV auf den "L"-Pegel abgesenkt (t3), um die Spannung der Bitleitung, von der ein Signal ausgelesen wird, um die negative Spannung der Kondensatoren C1 und C2 abzusenken.
  • Ähnlich zu der ersten bevorzugten Ausführungsform wird somit eine höhere Spannung als die in dem herkömmlichen System an die ferroelektrischen Kondensatoren der Speicherzellen MC01 und MC02 angelegt, von denen Daten gleichzeitig ausgelesen werden, sodass es möglich ist, eine große Lesesignalgröße zu erhalten.
  • (Dritte bevorzugte Ausführungsform)
  • 6 zeigt den Schaltungsaufbau der dritten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung. In dieser Ausführungsform hat ein Speicherzellenfeld 1 die 1T1C-Konfiguration ähnlich zu der ersten bevorzugten Ausführungsform, die in 2 gezeigt wird. Andererseits unterscheidet sich der Aufbau einer Bitleitungsspannungssteuerschaltung 3 von dem in 2, und ist der gleiche wie der in der zweiten bevorzugten Ausführungsform, die in 4 gezeigt wird. Dies ist vorgesehen, um die gleiche Operation wie die in der 2T2C-Konfiguration durch gleichzeitiges Auswählen von Wortleitungen, gleichzeitiges Auswählen von Plattenleitungen PL0 und PL1 und gleichzeitiges Auswählen von zwei Speicherzellen MC0 und MC1 zu erlauben. Die Kapazitätsverhältnisse von Kondensatoren C1 und C2 zu den Bitleitungen sind vorzugsweise die gleichen wie die in der ersten Ausführungsform.
  • Es wird jedoch nur einer der Kondensatoren C1 und C2 während einer Leseoperation genutzt, wenn sie als eine 1T1C verwendet wird. Deshalb sind die Steuersignalleitungen OSWL1 und OSWL0 von Transistoren Q41 und Q42 getrennt vorbereitet. Die Steuersignalleitungen OSRST1 und OSRST0 von rücksetzenden Transistoren Q43 und Q44, und Ansteuersignalleitungen OSDRV1 und OSDRV0 sind auch getrennt vorbereitet.
  • 7 zeigt die Operationswellenform eines ferroelektrischen Speichers in der dritten bevorzugten Ausführungsform. Falls er als eine 1T1C-Zelle betrieben wird, wenn die Wortleitung WL0 und die Plattenleitung PL0 ausgewählt sind, werden eine Steuersignalleitung OSWL0, eine Rücksetzsignalleitung OSRST0 und eine Ansteuersignalleitung OSDRV0 in Synchronismus damit ähnlich zu der ersten bevorzugten Ausführungsform ausgewählt. Zu dieser Zeit wird das Potenzial einer ausgewählten Bitleitung /BL durch den Kondensator C2 abgesenkt, und der Kondensator C1 bleibt in einem Vorladungszustand. Falls er als eine 2T2C-Zelle betrieben wird, werden die Wortleitungen WL0, WL1 und die Plattenleitungen PL0, PL1 gleichzeitig ausgewählt, wie in Klammern von 7 gezeigt. In Übereinstimmung damit werden die jeweiligen Steuerschaltungen der Bitleitungsspannungssteuerschaltung 3 mit Bezug auf die zwei Kondensatoren C1 und C2 gleichzeitig synchron gesteuert. Auch gemäß dieser bevorzugten Ausführungsform ist es möglich, die gleichen Vorteile wie jene in den ersten und zweiten bevorzugten Ausführungsformen zu erhalten.
  • (Vierte bevorzugte Ausführungsform)
  • 8 zeigt den Schaltungsaufbau der vierten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung. Diese Ausführungsform ist im wesentlichen die gleiche wie die erste Ausführungsform, die in 1 gezeigt wird, mit Ausnahme dessen, dass der rücksetzende Transistor der Bitleitungsspannungssteuerschaltung 3 weggelassen ist. Das Kapazitätsverhältnis des Kondensators C zu der Bitleitung ist vorzugsweise das gleiche wie das in der ersten bevorzugten Ausführungsform.
  • Die Operationswellenlänge in dieser bevorzugten Ausführungsform wird in 9 gezeigt. In dieser bevorzugten Ausführungsform werden in einem Bereitschaftszustand die Pegel von Steuersignalleitungen OSWL0 und OSWL1 auf einen "H"-Pegel angehoben, sodass MOS-Transistoren Q11 und Q12 eingeschaltet werden, der Knoten N des Kondensators C, gemeinsam mit Bitleitungen BL und /BL, wird vorgeladen. Unterdessen wird der Pegel einer Ansteuersignalleitung OSDRV gesetzt, ein "H"-Pegel zu sein. Wenn eine aktive Operation gestartet wird, wird der Pegel der Steuersignalleitung OSWL1 auf der Seite der nicht-ausgewählten Bitleitung BL auf einen "L"-Pegel abgesenkt. Deshalb wird ein Transistor Q12 ausgeschaltet. Im wesentlichen gleichzeitig wird der Pegel der Ansteuersignalleitung OSDRV auf den "L"-Pegel abgesenkt.
  • Somit kann nur die Spannung einer Bitleitung, von der Daten ausgelesen werden, durch die gleiche Operation wie die in der ersten bevorzugten Ausführungsform abgesenkt werden, sodass eine hohe Spannung an den ferroelektrischen Kondensator während einer Leseoperation angelegt werden kann. Deshalb ist es möglich, die gleichen Vorteile wie jene in der ersten bevorzugten Ausführungsform zu erhalten. Außerdem verringert sich die Zahl von Elementen der Bitleitungsspannungssteuerschaltung 3, sodass es möglich ist, die Fläche der Schaltung zu verringern.
  • (Fünfte bevorzugte Ausführungsform)
  • 10 zeigt den Schaltungsaufbau der fünften bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung. In dieser bevorzugten Ausführungsform ist der ferroelektrische Speicher ein ferroelektrischer Speicher vom Kettentyp, und ein Speicherzellenfeld 1 bildet einen Speicherzellenblock, der eine Vielzahl von Speicherzellen umfasst, von denen jede einen NMOS-Transistor und einen ferroelektrischen Kondensator umfasst, der dazu parallel verbunden ist, und die in Reihe verbunden sind. 10 zeigt zwei Speicherzellenblöcke MCB0 und MCB1, die mit einem Paar von Bitleitungen BL und /BL verbunden sind. In der gezeigten Ausführungsform umfasst jeder der Speicherzellenblöcke MCB0 und MCB1 vier Speicherzellen, die in Reihe verbunden sind.
  • Die Plattenelektroden der ferroelektrischen Kondensatoren, die in einen Enden der Speicherzellenblöcke MCB0 und MCB1 angeordnet sind, sind mit Plattenleitungen PL0 bzw. PL1 verbunden, und die anderen Enden davon sind mit den Bitleitungen /BL und BL über Blockauswahl-NMOS-Transistoren Q101 und Q102 verbunden, die durch Blockauswahlsignale BS0 bzw. BS1 gesteuert werden. Andere Aufbauten sind die gleichen wie jene in der ersten bevorzugten Ausführungsform. Die Bitleitungsspannungssteuerschaltung 3 hat auch den gleichen Schaltungsaufbau wie den in der ersten bevorzugten Ausführungsform, die in 2 gezeigt wird. Das Kapazitätsverhältnis des Kondensators C zu der Bitleitung ist vorzugsweise das gleiche wie das in der ersten bevorzugten Ausführungsform.
  • In dem Fall des ferroelektrischen Speichers vom Kettentyp kann, falls eines der Blockauswahlsignale BS0 und BS1 einen "1"-Pegel hat, nur einer der Speicherzellenblöcke MCB0 und MCB1 mit der Bitleitung verbunden werden. Deshalb kann die gleiche Operation wie die der 1T1C-Zelle durch Nutzen einer des Paares von Bitleitungen BL und /BL in einer Datenleseoperation und Verwenden von Bezugsdaten einer Dummy-Zelle ausgeführt werden.
  • 11 zeigt die Operationswellenform eines ferroelektrischen Speichers in dieser bevorzugten Ausführungsform. Diese Operationswellenform zeigt einen Fall, wo der Speicherzellenblock MCB0 ausgewählt ist und die Wortleitung WL0 und die Plattenleitung PL0 ausgewählt sind, um Lese- und Umschreibungsoperationen auszuführen. In einem Bereitschaftszustand hat eine Rücksetzsignalleitung OSRST einen "H"-Pegel (= Vaa), eine Ansteuersignalleitung OSDRV hat einen "H"-Pegel (= Vaa) und Steuersignalleitungen OSWL0 und OSWL1 haben einen "L"-Pegel (= Vss). Somit wird in der Bitleitungsspannungssteuerschaltung 3 eine Ladung von Vaa·C zu dem Kondensator C geladen.
  • Nachdem der Pegel des Rücksetzsignals OSRST auf einen "L"-Pegel abgesenkt ist und ein Rücksetzungstransistor Q13 ausgeschaltet ist, wird eine aktive Operation gestartet, sodass der Pegel einer ausgewählten Wortleitung WL0 auf einen "H"-Pegel (= Vpp) angehoben wird, und der Pegel einer ausgewählten Plattenleitung PL0 auf den "H"-Pegel (= Vaa) angehoben wird. Im wesentlichen gleichzeitig oder etwas danach wird der Pegel der Ansteuersignalleitung OSDRV auf den "L"-Pegel abgesenkt. Gleichzeitig wird der Pegel der Steuersignalleitung OSWL0 auf den "H"-Pegel (= Vaa oder Vpp) angehoben. Somit wird der Transistor Q11 eingeschaltet, sodass der Knoten N des Kondensators C mit dem Abtastknoten /BLSB, somit der Bitleitung /BL, in der ausgewählte Daten ausgelesen werden, verbunden wird.
  • Wenn die Vorladungsoperation des Kondensators C gestoppt wird, fällt die Spannung des Knotens N auf –Vaa. Da dieser Knoten N mit der Bitleitung /BL verbunden ist, von der die ausgewählten Daten ausgelesen werden, wird die Spannung der Bitleitung /BL (Kapazität CB), die auf die Vss vorgeladen wurde, durch den Kondensator C gleichzeitig mit dem Spannungsanstieg wegen dem Lesen von Daten abgesenkt. Mit anderen Worten ist die Bitleitungskapazität im wesentlichen CB + C, und dies ist eine Operation äquivalent zu einer Operation, worin sie auf –C Vaa/(CB + C) vorgeladen ist. Deshalb ist die Spannung zwischen der ausgewählten Plattenleitung PL0 und der Bitleitung /BL Vaa + C·Vaa/(CB + B). D.h. die Spannung, die an den ausgewählten ferroelektrischen Kondensator angelegt wird, ist um C·Vaa/(CB + B) höher als in dem herkömmlichen System.
  • Nachdem ein Datensignal zu der Bitleitung ausgelesen ist, wird ein Leseverstärker-Aktivierungssignal SEN auf den "H"-Pegel angehoben, und das Lesesignal wird durch einen Leseverstärker 2 verstärkt. Danach wird der Pegel der Plattenleitung PL0 auf den "L"-Pegel zurückgeführt, um eine Umschreibungsoperation auszuführen. Ungefähr während einer Leseoperation wird der Pegel der Steuersignalleitung OSWL0 auf den "L"-Pegel zurückgeführt, und der Kondensator C wird von der Bitleitung getrennt, sodass die Pegel der Rücksetzsignalleitung OSRST und der Ansteuersignalleitung OSDRV auf den "H"-Pegel angehoben werden, wobei sie dadurch zu einem Vorladungszustand zurückkehren.
  • Auch gemäß dieser bevorzugten Ausführungsform ist es möglich, die gleichen Vorteile wie jene in den vorangehenden bevorzugten Ausführungsformen zu erhalten. Ähnlich zu der oben beschriebenen ersten bevorzugten Ausführungsform kann, falls sich die Fläche des Kondensators C der Bitleitungsspannungssteuerschaltung 3 erhöht, um die Bitleitungsspannung abzusenken, die Spannung des Abtastknotens /BLSA variiert werden, wie durch eine unterbrochene Linie in 11 gezeigt. Zu dieser Zeit kann die Bezugsbitleitungsspannung gesetzt werden, im wesentlichen 0 V zu sein. In diesem Fall kann die Dummy-Zelle weggelassen werden.
  • (Sechste bevorzugte Ausführungsform)
  • 12 zeigt den Schaltungsaufbau der sechsten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung. In dieser bevorzugten Ausführungsform hat eine Speicherzelle 1 einen ferroelektrischen Speicheraufbau vom Kettentyp ähnlich zu der fünften bevorzugten Ausführungsform, die in 10 gezeigt wird. Mit Bezug auf zwei Speicherzellenblöcke MCB0 und MCB1 sind Plattenleitungen ge meinsam mit einer Plattenleitung PL verbunden, und Blockauswahltransistoren Q101 und Q102 werden gleichzeitig durch ein gemeinsames Blockauswahlsignal BS ausgewählt. Deshalb wird eine von einem Paar von Bitleitungen BL und /BL zum Lesen von Daten genutzt, und die andere Bitleitung wird als eine Bezugsbitleitung verwendet, um die Operation einer 2T2C-Zelle auszuführen.
  • Deshalb hat die Bitleitungsspannungssteuerschaltung 3 den gleichen Aufbau wie den in der zweiten bevorzugten Ausführungsform, die die 2T2C-Zelle verwendet und die in 4 gezeigt wird, und ist mit Kopplungskondensatoren C1 und C2 auf den Seiten der Bitleitungen BL bzw. /BL versehen. Die Knoten N1 und N2 der Kondensatoren C1 und C2 sind mit Abtastknoten BLSA und /BLSA über NMOS-Transistoren Q41 bzw. Q42 verbunden. Die Transistoren Q41 und Q42 werden durch die gleiche Steuersignalleitung OSWL gleichzeitig ein-aus-gesteuert. Die Knoten N1 und N2 sind mit rücksetzenden NMOS-Transistoren Q43 bzw. Q44 versehen. Die Transistoren Q43 und Q44 werden auch durch die gleiche Steuersignalleitung OSRST gleichzeitig ein-aus-gesteuert. Außerdem werden die Bezugsanschlüsse der Kondensatoren C1 und C2 ähnlich durch eine gemeinsame Ansteuersignalleitung OSDRV angesteuert. Die Kapazitätsverhältnisse der Kondensatoren C1 und C2 zu den Bitleitungen sind vorzugsweise die gleichen wie die in der ersten bevorzugten Ausführungsform.
  • 13 zeigt die Operationswellenform eines ferroelektrischen Speichers in dieser bevorzugten Ausführungsform. Ähnlich zu dem oben beschriebenen ferroelektrischen Speicher vom Kettentyp werden die Pegel der Wortleitungen gehalten, auf einem "H"-Pegel in einem Bereitschaftszustand zu sein, und der Pegel der ausgewählten Wortleitung WL0 wird während einer Datenleseoperation auf einen "L"-Pegel abgesenkt. Dann werden die Pegel der Plattenleitungen PL und ein Blockauswahlsignal BS auf den "H"-Pegel angehoben, sodass komplementäre ausgewählte Speicherzellendaten von zwei Speicherzellenblöcken MCB0 und MCB1 zu den Bitleitungen /BL und BL ausgelesen werden. Im wesentlichen gleichzeitig werden die Kondensatoren C1 und C2 der Bitleitungsspannungssteuerschaltung 3 mit den Bitleitungen /BL bzw. BL verbunden, um die Spannung davon abzusenken. Auch ist es gemäß dieser bevorzugten Ausführungsform möglich, die gleichen Vorteile wie jene in den vorangehenden bevorzugten Ausführungsformen zu erhalten.
  • (Siebte bevorzugte Ausführungsform)
  • 14 zeigt den Schaltungsaufbau der siebten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung. In dieser bevorzugten Ausführungsform hat ein Speicherzellenfeld 1 einen ferroelektrischen Speicheraufbau vom Kettentyp. Speicherzellenblöcke MCB0 und MCB1 sind getrennt mit Plattenleitungen PL0 bzw. PL1 versehen, und getrennte Blockauswahl-Signalleitungen BS0 und BS1 sind für Blockauswahltransistoren Q101 und Q102 vorbereitet. Deshalb kann die Operation der 1T1C-Konfiguration ausgeführt werden. Falls jedoch die Plattenleitungen PL0 und PL1 gemeinsam verbunden sind und die Blockauswahl-Signalleitungen BS0 und BS1 gemeinsam verbunden sind, kann auch die Operation der 2T2C-Konfiguration ausgeführt werden.
  • Deshalb hat die Bitleitungsspannungssteuerschaltung 3 den gleichen Aufbau wie den in 12, was zum Ausführen der 2T2C-Operation erforderlich ist. Die Kapazitätsverhältnisse der Kondensatoren C1 und C2 zu den Bitleitungen sind vorzugsweise die gleichen wie die in der ersten bevorzugten Ausführungsform. Falls er als eine 1T1C-Zelle verwendet wird, wird nur einer der Kondensatoren C1 und C2 während einer Leseoperation genutzt. Deshalb sind die Steuersignalleitungen OSWL1 und OSWL0 der Transistoren Q41 und Q42 getrennt vorbereitet.
  • Die Steuersignalleitungen OSRST1 und OSRST0 der rücksetzenden Transistoren Q43 und Q44, und die Ansteuersignalleitungen OSDRV1 und OSDRV2 sind auch getrennt vorbereitet.
  • 15 zeigt die Operationswellenform eines ferroelektrischen Speichers in dieser bevorzugten Ausführungsform. Falls er als eine 1T1C-Zelle betrieben wird, wenn die Wortleitung WL0 und die Plattenleitung PL0 ausgewählt sind, werden eine Steuersignalleitung OSWL0, eine Rücksetzsignalleitung OSRST0 und eine Ansteuersignalleitung OSDRV0 in Synchronismus damit ähnlich zu der ersten bevorzugten Ausführungsform ausgewählt. Zu dieser Zeit wird die Spannung einer ausgewählten Bitleitung /BL durch den Kondensator C2 abgesenkt, und der Kondensator C1 bleibt in einem Vorladungszustand. Falls er als eine 2T2C-Zelle betrieben wird, werden die Wortleitungen WL0, WL1 und die Plattenleitungen PL0, PL1 gleichzeitig ausgewählt, wie in Klammern in 15 gezeigt. In Übereinstimmung damit werden die jeweiligen Steuerschaltungen der Bitleitungsspannungssteuerschaltung 3 mit Bezug auf die zwei Kondensatoren C1 und C2 gleichzeitig synchron gesteuert. Auch gemäß dieser bevorzugten Ausführungsform ist es möglich, die gleichen Vorteile wie jene in den vorangehenden bevorzugten Ausführungsformen zu erhalten.
  • (Achte bevorzugte Ausführungsform)
  • 16 zeigt den Schaltungsaufbau der achten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung. Dieser Schaltungsaufbau ist im Grunde der gleiche wie der Schaltungsaufbau in der siebten bevorzugten Ausführungsform, die in 14 gezeigt wird, mit Ausnahme dessen, dass die rücksetzenden Transistoren Q43 und Q44 der Bitleitungsspannungssteuerschaltung 3 weggelassen sind. Ähnlich zu der in 14 gezeigten siebten bevorzugten Ausführungsform sind Kondensatoren C1 und C2 vorgesehen, um die 1T1C-Zellenoperation und die 2T2C-Zellenoperation zu ermöglichen. Die Kapazitätsverhältnisse dieser Kondensatoren zu den Bitleitungen sind vorzugsweise die gleichen wie die der ersten bevorzugten Ausführungsform.
  • Die Operationswellenform in dieser bevorzugten Ausführungsform wird in 17 gezeigt. In dem Fall der Operation einer 1T1C-Zelle wird nur einer der Kondensatoren C1 und C2 verwendet, und in dem Fall der Operation einer 2T2C-Zelle werden beide Kondensatoren C1 und C2 verwendet. Dies ist das gleiche wie die siebte bevorzugte Ausführungsform, die in 14 gezeigt wird. In dem Fall der 1T1C-Zellenoperation werden in einem Bereitschaftszustand die Pegel von Steuersignalleitungen OSWL0 und OSWL1 auf einen "H"-Pegel angehoben, sodass MOS-Transistoren Q42 und Q41 eingeschaltet werden, und die Knoten N2 und N1 der Kondensatoren C2 und C1, gemeinsam mit Bitleitungen /BL und BL, auf Vss vorgeladen werden. Unterdessen werden die Pegel von Ansteuersignalleitungen OSDRV0 und OSDRV1 gesetzt, auf einem "H"-Pegel zu sein. Wenn eine aktive Operation gestartet wird, wird der Pegel der Steuersignalleitung OSWL1 (oder OSWL0) auf der Seite einer nicht ausgewählten Bitleitung BL (oder /BL) auf einen "L"-Pegel abgesenkt. Deshalb wird ein Transistor Q41 (oder Q42) ausgeschaltet. Im wesentlichen gleichzeitig wird der Pegel der Ansteuersignalleitung OSDRV0 (oder OSDRV1) auf den "L"-Pegel abgesenkt.
  • Somit kann nur die Spannung einer Bitleitung, von der Daten ausgelesen werden, durch die gleiche Operation wie die in der ersten bevorzugten Ausführungsform abgesenkt werden, sodass eine hohe Spannung an den ferroelektrischen Kondensator einer ausgewählten Speicherzelle während einer Leseoperation angelegt werden kann. Außerdem ist die Zahl von Elementen der Bitleitungsspannungssteuerschaltung 3 kleiner als die in der in 14 gezeigten siebten bevorzugten Ausführungsform, sodass es möglich ist, die Fläche der Schaltung zu verringern.
  • In dem Fall der Operation einer 2T2C-Zelle werden die Potenziale der Bitleitungen BL und /BL gleichzeitig durch die Kondensatoren C1 bzw. C2 abgesenkt, wie in der in 14 gezeigten siebten bevorzugten Ausführungsform beschrieben wird.
  • (Neunte bevorzugte Ausführungsform)
  • 18 zeigt den Schaltungsaufbau der neunten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung. Dieser Aufbau ist im Grunde der gleiche wie der in der achten bevorzugten Ausführungsform, die in 16 gezeigt wird, mit Ausnahme dessen, dass die Transistoren Q41 und Q42 der Bitleitungsspannungssteuerschaltung 3 entfernt sind und die Knoten N1 und N2 von Kondensatoren C1 und C2 mit Abtastknoten BLSA und /BLSA, somit Bitleitungen BL und /BL, direkt verbunden sind. Auch in diesem Fall sind die Kapazitätsverhältnisse der Kondensatoren C1 und C2 zu den Bitleitungen vorzugsweise die gleichen wie die in der ersten bevorzugten Ausführungsform.
  • 19 zeigt die Operationswellenform eines ferroelektrischen Speichers in dieser bevorzugten Ausführungsform. Falls die Operation des 1T1C-Aufbaus ausgeführt wird, wird während einer Leseoperation der Pegel eines von Blockauswahlsignalen BS0 und BS1 auf einen "H"-Pegel angehoben, und der Pegel einer von Plattenleitungen PL0 wird auf einen "H"-Pegel angehoben. Vor Aktivierung einer Leseverstärkerschaltung wird danach eine von Vorladungssignalleitungen OSDRV1 und OSDRV0 der Kondensatoren C1 und C2, die einen "H"-Pegel in einem Bereitschaftszustand haben, auf einen "L"-Pegel abgesenkt. Somit wird die Spannung einer Bitleitung, von der Daten ausgelesen werden, abgesenkt, sodass es möglich ist, die gleichen Vorteile wie jene in der ersten bevorzugten Ausführungsform zu erhalten.
  • Falls die Operation des 2T2C-Aufbaus ausgeführt wird, werden ferner die Pegel der Blockauswahlsignale BS0 und BS1 gleichzeitig auf den "H"-Pegel angehoben, die Pegel der Plattenleitungen PL0 und PL1 werden auch gleichzeitig auf den "H"-Pegel angehoben, und die Pegel der Ansteuersignalleitungen OSDRV1 und OSDRV0 werden auch gleichzeitig auf den "L"-Pegel abgesenkt. Falls die Operation des 1T1C-Aufbaus ausgeführt wird, können außerdem die Pegel der Ansteuersignalleitungen OSDRV1 und OSDRV0 gleichzeitig auf den "L"-Pegel abgesenkt werden. Obwohl die Bitleitungsspannung auf der Bezugsseite auch abgesenkt wird, gibt es in diesem Fall kein Problem, falls sie auf eine erforderliche Spannung durch eine Dummy-Zelle angehoben wird.
  • (Zehnte bevorzugte Ausführungsform)
  • 20 ist ein Schaltungsdiagramm, das den Aufbau der zehnten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt. In der zehnten bevorzugten Ausführungsform wird der Aufbau der Bitleitungsspannungssteuerschaltung 3 in der in 18 gezeigten neunten bevorzugten Ausführungsform auf ein Speicherzellenfeld 1 angewendet, das gewöhnliche 1T1C-Zellen umfasst. Somit sind die Knoten N1 und N2 von Kondensatoren C1 und C2 direkt mit Abtastknoten BLSA und /BLSA, somit Bitleitungen BL bzw. /BL, direkt verbunden. Auch in diesem Fall sind die Kapazitätsverhältnisse der Kondensatoren C1 und C2 zu den Bitleitungen vorzugsweise die gleichen wie die in der ersten bevorzugten Ausführungsform.
  • 21 zeigt die Operationswellenform eines ferroelektrischen Speichers in dieser bevorzugten Ausführungsform. In einem Bereitschaftszustand werden die Pegel von Ansteuersignalleitungen OSDRV0 und OSDRV1 gehalten, auf einem "H"-Pegel zu sein. Während einer Datenleseoperation werden eine ausgewähl te Wortleitung WL0 und die Ansteuersignalleitung OSDRV0 gesetzt, den "H"-Pegel zu haben (t0), und im wesentlichen gleichzeitig oder etwas danach wird der Pegel der Ansteuersignalleitung OSDRV0 auf einen "L"-Pegel abgesenkt (t1). Danach wird ein Leseverstärker aktiviert (t2). Somit wird ähnlich zu der ersten bevorzugten Ausführungsform eine große Spannung an den ferroelektrischen Kondensator durch die Kopplung des Kondensators C2 angelegt, sodass es möglich ist, die gleichen Vorteile wie jene in der ersten bevorzugten Ausführungsform zu erhalten.
  • (Elfte bevorzugte Ausführungsform)
  • 22 ist ein Schaltungsdiagramm, das den Aufbau der elften bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt. Der ferroelektrische Speicher in der elften bevorzugten Ausführungsform hat einen detaillierten Aufbau, wo eine Dummy-Zelle 4, die zum Ausführen der Operation des 1T1C-Aufbaus erforderlich ist, zu der siebten bevorzugten Ausführungsform, die in 14 gezeigt wird, hinzugefügt ist. Die Dummy-Zelle 4 umfasst einen Dummy-Zellenkondensator CD, NMOS-Transistoren Q51 und Q52, die durch Dummy-Wortleitungen DWL0 und DWL1 zum selektiven Verbinden des Dummy-Zellenkondensators CD mit Bitleitungen /BL und BL angesteuert werden, und einen rücksetzenden NMOS-Transistor Q53, der durch ein Rücksetzsignal DRST angesteuert wird. Ein Ende des Dummy-Zellenkondensators CD ist mit einer Dummy-Plattenleitung DPL verbunden.
  • 23 zeigt die Operationswellenform eines ferroelektrischen Speichers in dieser bevorzugten Ausführungsform. Obwohl diese Operationswellenform im Grunde die gleiche wie die in 15 ist, zeigt 23 auch die Operation der Dummy-Zelle 4. D.h. in dem Fall der Operation des 1T1C-Zellenaufbaus werden Speicherzellendaten zu einer ausgewählten Bitleitung, z.B. BL, ausgelesen, die Daten der Dummy-Zelle 4 werden zu einem Abtastknoten /BLSA auf der Seite der nicht-ausgewählten Bitleitung als ein Bezugspotenzial ausgelesen. Des weiteren zeigt 23 den Zustand, dass eine Spannung Vpp, die geboostet wird, um höher als Vaa zu sein, gewöhnlich an NMOS-Transistoren Q01 und Q02 angelegt wird, die zwischen einer Leseverstärkerschaltung 2 und einem Speicherzellenfeld 1 vorgesehen sind, um mit der Aktivierung des Leseverstärkers synchron zu sein, um Vaa zu sein. Da eine rasche Abtastung durch Transferieren einer Bitleitungsspannung zu einem Abtastknoten ohne die Absenkung davon während einer Datenleseoperation und durch Trennen einer ausgewählten Bitleitung von dem Abtastknoten während der Aktivierung des Leseverstärkers.
  • Auch ist es gemäß dieser bevorzugten Ausführungsform möglich, die gleichen Vorteile wie jene in den vorangehenden bevorzugten Ausführungsformen zu erhalten. Dann kann der Zellenkondensator CD der Dummy-Zelle 4 eine kleinere Fläche haben als die in dem herkömmlichen Fall, indem die Bitleitungsspannungssteuerschaltung 3 bereitgestellt wird. In den oben beschriebenen bevorzugten Ausführungsformen wird eine hohe Spannung an den ferroelektrischen Kondensator durch Absenken des Potenzials einer Bitleitung angelegt, die durch eine Plattenleitung angesteuert wird und von der Daten ausgelesen werden. Die gleichen Vorteile können durch Anheben der Spannung einer Plattenleitung von einer gewöhnlichen Spannung während einer Leseoperation realisiert werden. Eine derartige bevorzugte Ausführungsform wird nachstehend beschrieben.
  • (Zwölfte bevorzugte Ausführungsform)
  • 24 ist ein Schaltungsdiagramm, das den Aufbau eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt. In dieser bevorzugten Ausführungsform hat eine Speicherzelle 1 einen gewöhnlichen 1T1C-Zellenaufbau. Die Bitlei tungsspannungssteuerschaltung mit einem Kopplungskondensator, was in den vorangehenden bevorzugten Ausführungsform beschrieben wird, wird in dieser bevorzugten Ausführungsform nicht verwendet. 25 zeigt die Operation eines ferroelektrischen Speichers in dieser bevorzugten Ausführungsform.
  • Während einer Datenleseoperation wird eine geboostete Spannung Vpp an eine ausgewählte Wortleitung WL0 angelegt (t0). An eine Plattenleitung PL0, die gleichzeitig damit ausgewählt wird, wird eine Spannung Vaa + α, die um α von einer Leistungsversorgungsspannung Vaa geboostet wird, die eine Amplitudenspannung einer Bitleitung ist, angelegt. Somit wird eine höhere Spannung als die in dem herkömmlichen Fall an einen ferroelektrischen Kondensator angelegt, der auf die gleiche Art und Weise wie die in jeder der vorangehenden bevorzugten Ausführungsformen ausgewählt wird, sodass sich eine Lesesignalgröße erhöht.
  • Danach wird die Spannung der ausgewählten Plattenleitung PL0 zu der Leistungsversorgungsspannung Vaa zurückgeführt (t1), und danach wird der Pegel eines Leseverstärker-Aktivierungssignals SEN auf einen "H"-Pegel angehoben (t2). Somit wird die ausgewählte Bitleitung auf Vaa oder Vss in Übereinstimmung mit Daten "1" oder "0" verstärkt. Dann wird die Spannung der ausgewählten Plattenleitung PL0 von Vaa zu Vss zurückgeführt, sodass Lesedaten umgeschrieben werden.
  • Obwohl es die Möglichkeit gibt, dass sich die Zuverlässigkeit eines Speicherzellentransistors durch Anheben der Spannung der Plattenleitung verschlechtern kann, gibt es in dieser bevorzugten Ausführungsform Vorteile dadurch, dass die Signalgröße durch Erhöhen der Bitleitungskapazität anders als in der bevorzugten Ausführungsform, wo der Kopplungskondensator mit der Bitleitung verbunden ist, nicht abgesenkt wird. Außerdem ist es, da die Bitleitungsspannung nicht angehoben wird, möglich, Stromverbrauch wegen der Ladung und Entladung der Bitleitung zu reduzieren.
  • (Dreizehnte bevorzugte Ausführungsform)
  • 26 zeigt ein modifiziertes Beispiel der Operationswellenform von 25 mit Bezug auf den Schaltungsaufbau der dreizehnten bevorzugten Ausführungsform der vorliegenden Erfindung, die in 24 gezeigt wird. Der Unterschied zwischen der Operationswellenform, die in dieser Figur gezeigt wird, und der Operationswellenform, die in 25 gezeigt wird, ist wie folgt. Nachdem eine Lesespannung von Vaa + α an eine ausgewählte Plattenleitung PL0 in Zeitpunkt t0 angelegt wird, wird die Spannung der Plattenleitung PL0 in Zeitpunkt t1 einmal auf Vss zurückgeführt. Danach wird eine Leseverstärkerschaltung aktiviert (t2), um ein Lesesignal zu verstärken, und danach wird Vaa an die ausgewählte Plattenleitung PL0 zum Umschreiben erneut angelegt (t3). Dieses Verfahren kann die Spannung der Plattenleitung einfacher als der Fall, der in 25 gezeigt wird, steuern. Es gibt auch Vorteile dadurch, dass während einer Leseoperation der Einfluss der Kapazität von Paraelektrik aufgehoben werden kann, ein Bezugspotenzial gesetzt werden kann, ein tiefes Potenzial zu sein, und die Kapazität eines Dummy-Kondensators klein sein kann.
  • (Vierzehnte bevorzugte Ausführungsform)
  • 27 ist ein Schaltungsdiagramm, das den Aufbau der vierzehnten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt. In dieser bevorzugten Ausführungsform hat ein Speicherzellenfeld 1 einen ferroelektrischen Speicheraufbau vom Kettentyp. Auch wird in dieser bevorzugten Ausführungsform eine Bitleitungsspannungssteuerschaltung mit einem Kopplungskondensator nicht verwendet. 28 zeigt die Operationswellenform in dieser bevorzugten Ausführungsform.
  • Während einer Datenleseoperation wird die Spannung einer ausgewählten Wortleitung WL0 von Wortleitungen, von denen alle einen "H"-Pegel (= Vpp) haben, gesetzt, in einem Bereitschaftszustand Vss zu sein (t0). Dann wird der Pegel eines Blockauswahlsignals BS0 auf den "H"-Pegel (= Vpp) angehoben. An eine Plattenleitung PL0, die gleichzeitig damit ausgewählt wird, wird eine Spannung Vaa + α, die um α von einer Leistungsversorgungsspannung Vaa leicht geboostet ist, angelegt (t1). Somit wird eine höhere Spannung als die in dem herkömmlichen System an einen ferroelektrischen Kondensator angelegt, der auf die gleiche Art und Weise wie die in vorangehenden bevorzugten Ausführungsformen ausgewählt wird, sodass sich eine Lesesignalgröße erhöht.
  • Danach wird die Spannung der ausgewählten Plattenleitung PL0 zu der Leistungsversorgungsspannung Vaa zurückgeführt, und danach wird der Pegel eines Leseverstärker-Aktivierungssignals SEN auf den "H"-Pegel angehoben (t2). Somit wird die ausgewählte Bitleitung auf Vaa oder Vss in Übereinstimmung mit Daten "1" oder "0" verstärkt. Dann wird die Spannung der ausgewählten Plattenleitung PL0 von Vaa zu Vss zurückgeführt, sodass Lesedaten umgeschrieben werden. Gemäß dieser bevorzugten Ausführungsform ist es auch möglich, die gleichen Vorteile wie jene zu erhalten, die in der oben beschriebenen zwölften bevorzugten Ausführungsform beschrieben werden.
  • (Fünfzehnte bevorzugte Ausführungsform)
  • 29 zeigt die fünfzehnte bevorzugte Ausführungsform einer Operationswellenform gemäß der vorliegenden Erfindung, die durch Modifizieren der Operationswellenform von 28 erhalten wird, mit Bezug auf den Schaltungsaufbau der vierzehn ten bevorzugten Ausführungsform der vorliegenden Erfindung, die in 27 gezeigt wird. Der Unterschied zwischen der Operationswellenform, die in dieser Figur gezeigt wird, und der Operationswellenform, die in 28 gezeigt wird, ist wie folgt. Nachdem eine Lesespannung von Vaa + α an eine ausgewählte Plattenleitung PL0 in Zeitpunkt t1 angelegt wird, wird die Spannung der Plattenleitung PL0 einmal zu Vss in Zeitpunkt t2 zurückgeführt. Danach wird eine Leseverstärkerschaltung aktiviert (t3), um ein Lesesignal zu verstärken, und danach wird Vaa erneut an die ausgewählte Plattenleitung PL0 zum Umschreiben angelegt (t4). Dieses Verfahren ist das gleiche wie der Fall von 26 mit Bezug auf 25, und es können die gleichen Vorteile wie jene, die mit Bezug auf 26 beschrieben werden, erhalten werden.
  • (Sechzehnte bevorzugte Ausführungsform)
  • 30 ist ein Schaltungsdiagramm, das den Aufbau einer Plattenleitungsansteuerschaltung 5a der sechzehnten bevorzugten Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt. Die Plattenleitungsansteuerschaltung 5a hat ein Beispiel eines Aufbaus zum Erhalten der Operationswellenform, die in 25 oder 28 gezeigt wird. Die Plattenleitungsansteuerschaltung 5a umfasst einen NMOS-Transistor QN51, an den eine Spannung Vaa zum Ansteuern einer Plattenleitung PL0 angelegt wurde, und einen PMOS-Transistor QP51, der mit dem NMOS-Transistor QN51 parallel verbunden ist und an den eine Spannung Vaa + α angelegt wurde. Die Plattenleitung PL0 ist auch mit einem rücksetzenden NMOS-Transistor QN50 versehen.
  • Wie in 32 gezeigt, wird, wenn der Pegel eines Rücksetzungssignals PLL ein "H"-Pegel ist, der rücksetzende Transistor QN50 eingeschaltet, sodass die Spannung der Plattenleitung PL0 gehalten wird, Vss zu sein. Wenn die Rücksetzung aufgehoben wird und die Pegel von Steuersignalen PLM und /PLH Pegel "H" bzw. "L" werden, werden sowohl der NMOS-Transistor QN51 als auch der PMOS-Transistor QP51 eingeschaltet, um Vaa + α, die höher als die Amplitudenspannung Vaa einer Bitleitung ist, an die Plattenleitung PL0 anzulegen. Wenn der Pegel des Steuersignals /PLH der "H"-Pegel wird, wird danach der PMOS-Transistor QP51 ausgeschaltet, sodass Vss an die Plattenleitung PL0 nur durch den NMOS-Transistor QN51 angelegt wird.
  • (Siebzehnte bevorzugte Ausführungsform)
  • 31 zeigt eine andere Plattenleitungsansteuerschaltung 5b. Diese Schaltung ist gestaltet, einen PMOS-Transistor QP52, der für den NMOS-Transistor QN51 von 30 eingesetzt ist, durch ein Steuersignal /PLM zu steuern, welches komplementär zu dem in 30 ist. Auch in diesem Fall ist es möglich, die gleiche Plattenleitungsansteuerspannung wie in 32 gezeigt zu erhalten.
  • (Achtzehnte bevorzugte Ausführungsform)
  • 33 ist ein Schaltungsdiagramm, das den Aufbau der achtzehnten bevorzugten Ausführungsform einer Plattenleitungsansteuerschaltung 5c gemäß der vorliegenden Erfindung zeigt. Die Plattenleitungsansteuerschaltung 5c in dieser bevorzugten Ausführungsform verwendet einen Kondensator C5, von dem ein Ende mit einer Plattenleitung PL0 verbunden ist, und von dem das andere Ende mit einer Booster-Ansteuerschaltung 330 verbunden ist, die einen PMOS-Transistor QP53 und einen NMOS-Transistor QN54 umfasst. Die Plattenleitung PL0 ist mit einem rücksetzenden NMOS-Transistor QN50 verbunden, und ist mit einem NMOS-Transistor QN53 zum Zuführen einer Spannung Vaa zu der Plattenleitung PL0 versehen. Der NMOS-Transistor QN53 ist ein Vorladungstransistor zum Vorladen von Vaa zu einem Kondensator C4.
  • Wie in 34 gezeigt, wird, wenn der Pegel eines Rücksetzsignals KILL ein "H"-Pegel ist, die Spannung der Plattenleitung PL0 gehalten, Vss zu sein. In diesem Rücksetzungszustand wird der NMOS-Transistor QN54 der Ansteuerschaltung 330 eingeschaltet, und der PMOS-Transistor QP53 wird ausgeschaltet. Wenn der Rücksetzungszustand aufgehoben wird und der Pegel eines Steuersignals Ps auf einen "H"-Pegel angehoben wird, wird eine Spannung von Vaa – Vt (Vt ist eine Schwellenspannung des NMOS-Transistors QN53) an die Plattenleitung PL0 über den NMOS-Transistor QN53 angelegt, und diese wird zu dem Kondensator C5 geladen. Wenn der Pegel des Steuersignals Ps auf einen "L"-Pegel abgefallen ist und der Pegel eines Steuersignals /BT der Ansteuerschaltung 330 auf einen "L"-Pegel abgefallen ist, wird Vaa an den Anschluss des Kondensators C5 angelegt, und die Spannung der Plattenleitung PL0 wird auf 2Vaa – Vt hochgezogen. Deshalb ist es möglich, eine Plattenleitungsansteuerspannungswellenform ähnlich zu jenen in den sechzehnten und siebzehnten bevorzugten Ausführungsformen zu erhalten.
  • Wie oben beschrieben, ist es gemäß der vorliegenden Erfindung möglich, eine ferroelektrische Speichereinrichtung zu erhalten, die zum Erhalten einer großen Signalgröße durch Anlegen einer hohen Spannung, die die gleiche wie die während einer Schreib- (Umschreibungs-) Operation ist, an einen ferroelektrischen Kondensator während einer Datenleseoperation, fähig ist.
  • Während die vorliegende Erfindung im Sinne der bevorzugten Ausführungsform offenbart wurde, um besseres Verständnis davon zu unterstützen, sollte erkannt werden, dass die Erfindung auf verschiedenen Wegen ohne Abweichung von dem Prinzip der Erfindung verkörpert werden kann. Deshalb sollte die Erfindung verstanden werden, alle möglichen Ausführungsformen und Modifikationen zu den gezeigten Ausführungsformen zu enthalten, die ohne Abweichung von dem Prinzip der Erfindung verkörpert werden können, wie in den angefügten Ansprüche dargelegt.

Claims (18)

  1. Eine Halbleiterspeichereinrichtung, umfassend: ein Speicherzellenfeld mit einer Vielzahl von Speicherzellen (MCO), von denen jede einen ferroelektrischen Kondensator (FCO) und einen Transistor (MQO) hat, wobei die Speicherzellen ausgewählt werden durch eine von Wortleitungen (WLO), ein Ende des ferroelektrischen Kondensators von jeder der Speicherzellen mit einer Plattenleitung (PLO) zum Anlegen einer Ansteuerspannung verbunden ist, und Zellendaten durch eine Bitleitung (BL) von dem anderen Ende des ferroelektrischen Kondensators von jeder der Speicherzellen ausgelesen werden; einen Leseverstärker (2), der konfiguriert ist, ein Signal zu erfassen und zu verstärken, das von dem ferroelektrischen Kondensator zu der Bitleitung (BL) ausgelesen wird; gekennzeichnet durch eine Bitleitungsspannungssteuerschaltung (3), die mit der Bitleitung (BL) verbunden ist, die konfiguriert ist, eine Spannung der Bitleitung abzusenken, von der ein Signal ausgelesen wird, während einer Datenleseoperation, bevor die Leseverstärkerschaltung betrieben wird.
  2. Die Halbleiterspeichereinrichtung, wie in Anspruch 1 dargelegt, wobei die Bitleitungsspannungssteuerschaltung die Spannung der Bitleitung absenkt und eine Spannung anhebt, die an den ferroelektrischen Kondensator angelegt wird.
  3. Die Halbleiterspeichereinrichtung, wie in Anspruch 1 dargelegt, wobei die Bitleitungsspannungssteuerschaltung mindestens einen Kondensator zum Absenken der Spannung der Bitleitung durch eine kapazitive Kopplung mit der Bitleitung hat.
  4. Die Halbleiterspeichereinrichtung, wie in Anspruch 1 dargelegt, wobei die Bitleitungsspannungssteuerschaltung ein Paar von Kondensatoren hat, jeder von denen in einer entsprechenden eines Paares von Bitleitungen vorgesehen ist und jeder von denen so angesteuert wird, um mit einer ausgewählten Bitleitung des Paares von Kondensatoren verbunden zu sein.
  5. Die Halbleiterspeichereinrichtung, wie in Anspruch 1 dargelegt, wobei die Bitleitungsspannungssteuerschaltung ein Paar von Kondensatoren hat, jeder von denen in einer entsprechenden eines Paares von Bitleitungen vorgesehen ist, ein erster Anschluss von jedem des Paares von Kondensatoren mit einer entsprechenden des Paares von Bitleitungen verbunden ist, und ein zweiter Anschluss von jedem des Paares von Kondensatoren mit einer entsprechenden eines Paares von Ansteuersignalleitungen verbunden ist, und wobei ein erstes Potenzial an das Paar von Ansteuersignalleitungen vor einer Datenleseoperation angelegt wird, und ein zweites Potenzial, das geringer als das erste Potenzial ist, an eine des Paares der Ansteuersignalleitungen während der Datenleseoperation angelegt wird.
  6. Die Halbleiterspeichereinrichtung, wie in Anspruch 1 dargelegt, wobei die Bitleitungsspannungssteuerschaltung erste und zweite Transistoren hat, wobei der Drain von jedem der ersten und zweiten Transistoren mit einem Paar von Bitleitungen verbunden ist, und einen Kondensator, von dem ein Ende mit den Sourcen der ersten und zweiten Transistoren verbunden ist und von dem das andere Ende mit einer Ansteuersignalleitung verbunden ist, und wobei ein erstes Potenzial an die Ansteuersignalleitung angelegt wird und die ersten und zweiten Transistoren vor einer Datenleseoperation eingeschaltet werden, und einer der ersten und zweiten Transistoren auf der Seite einer nicht-ausgewählten Bitleitung ausgeschaltet wird, und ein zweites Potenzial, das kleiner als das erste Potenzial ist, an die Ansteuersignalleitung während der Datenleseoperation angelegt wird.
  7. Die Halbleiterspeichereinrichtung, wie in Anspruch 1 dargelegt, wobei die Bitleitungsspannungssteuerschaltung einen ersten Transistor hat, dessen Drain mit der Bitleitung verbunden ist, einen Kondensator, von dem ein Ende mit der Source des ersten Transistors verbunden ist und von dem das andere Ende mit einer Ansteuersignalleitung verbunden ist, und einen zweiten Transistor, der zwischen einem Verbindungsknoten des ersten Transistors zu dem Kondensator und einer Leistungsversorgungsleitung eines ersten Potenzials vorgesehen ist, und wobei vor einer Datenleseoperation ein zweites Potenzial, das höher als das erste Potenzial ist, an die Ansteuersignalleitung angelegt wird, wobei der erste Transistor ausgeschaltet wird und der zweite Transistor eingeschaltet wird, und während der Datenleseoperation der zweite Transistor ausgeschaltet wird und der erste Transistor eingeschaltet wird, um ein drittes Potenzial, das kleiner als das zweite Potenzial ist, an die Ansteuersignalleitung anzulegen.
  8. Die Halbleiterspeichereinrichtung, wie in Anspruch 1 dargelegt, wobei die Bitleitungsspannungssteuerschaltung eine Spannung der Bitleitung absenkt, nachdem eine Ansteuerspannung angelegt wird.
  9. Die Halbleiterspeichereinrichtung, wie in Anspruch 1 dargelegt, wobei das Speicherzellenfeld eine Einheitenspeicherzelle hat, die einen ferroelektrischen Kondensator und einen Transistor umfasst, der mit dem ferroelektrischen Kondensator in Reihe verbunden ist.
  10. Die Halbleiterspeichereinrichtung, wie in Anspruch 1 dargelegt, wobei das Speicherzellenfeld eine Vielzahl von Einheitenspeicherzellen hat, von denen jede einen ferroelektrischen Kondensator und einen Transistor umfasst, der mit dem ferroelektrischen Kondensator parallel verbunden ist, und die in Reihe verbunden sind, wobei ein Ende des Speicherzellenfeldes mit einer Plattenleitung verbunden ist, und das andere Ende davon mit der Bitleitung über einen Blockauswahltransistor verbunden ist, um einen Zellenblock zu bilden.
  11. Die Halbleiterspeichereinrichtung, wie in Anspruch 3 dargelegt, wobei der Kondensator eine Kapazität hat, die 10% oder mehr so groß wie die Kapazität der Bitleitung ist.
  12. Eine Halbleiterspeichereinrichtung, umfassend: ein Speicherzellenfeld mit einer Vielzahl von Speicherzellen, von denen jede einen ferroelektrischen Kondensator und einen Transistor hat, wobei die Speicherzellen durch eine von Wortleitungen ausgewählt werden, ein Ende des ferroelektrischen Kondensators von jeder der Speicherzellen mit einer Plattenleitung zum Anlegen einer Ansteuerspannung verbunden ist und Zellendaten durch eine Bitleitung von dem anderen Ende des ferroelektrischen Kondensators von jeder der Speicherzellen ausgelesen werden; einen Leseverstärker, der konfiguriert ist, ein Signal, das von dem ferroelektrischen Kondensator zu der Bitleitung ausgelesen wird, zu erfassen und zu verstärken; gekennzeichnet durch eine Plattenleitungsansteuerschaltung (5a), die konfiguriert ist, eine Spannung, die eine größere Amplitude (Vaa + α) als eine Amplitudenspannung (Vaa) der Bitleitung hat, an die Plattenleitung während einer Datenleseoperation anzulegen, bevor die Leseverstärkerschaltung betrieben wird.
  13. Die Halbleiterspeichereinrichtung, wie in Anspruch 12 dargelegt, wobei die Plattenleitungsansteuerschaltung eine Spannung, die die gleiche Amplitude wie die Amplitudenspannung der Bitleitung hat, an die Plattenleitung anlegt, wenn die Leseverstärkerschaltung betrieben wird.
  14. Die Halbleiterspeichereinrichtung, wie in Anspruch 12 dargelegt, wobei die Plattenleitungsansteuerschaltung umfasst: einen Rücksetzungstransistor, der konfiguriert ist, die Plattenleitung in einer Bezugsspannung zurückzusetzen; einen ersten Ansteuertransistor, der konfiguriert ist, eine Spannung, die die gleiche Amplitude wie die Amplitudenspannung der Bitleitung hat, an die Plattenleitung selektiv anzulegen; und einen zweiten Ansteuertransistor, der konfiguriert ist, eine Spannung, die eine größere Amplitude als die Amplitudenspannung der Bitleitung hat, an die Plattenleitung selektiv anzulegen.
  15. Die Halbleiterspeichereinrichtung, wie in Anspruch 12 dargelegt, wobei die Plattenleitungsansteuerschaltung umfasst: einen Kondensator, von dem ein Ende mit der Plattenleitung verbunden ist; einen Rücksetzungstransistor, der konfiguriert ist, die Plattenleitung in einer Bezugsspannung zurückzusetzen; einen Vorladungstransistor, der konfiguriert ist, eine Spannung, die die gleiche Amplitude wie die Amplitudenspannung der Bitleitung hat, zu dem Kondensator vorzuladen; und eine Boosteransteuerschaltung, die konfiguriert ist, das andere Ende des Kondensators selektiv anzusteuern, um eine Spannung, die eine größere Amplitude als die Amplitudenspannung der Bitleitung hat, an die Plattenleitung anzulegen.
  16. Die Halbleiterspeichereinrichtung, wie in Anspruch 12 vorgetragen, wobei das Speicherzellenfeld eine Einheitenspeicherzelle hat, die einen ferroelektrischen Kondensator und einen Transistor umfasst, der mit dem ferroelektrischen Kondensator in Reihe verbunden ist.
  17. Die Halbleiterspeichereinrichtung, wie in Anspruch 12 vorgetragen, wobei das Speicherzellenfeld eine Vielzahl von Einheitenspeicherzellen hat, von denen jede einen ferroelektrischen Kondensator und einen Transistor umfasst, der mit dem ferroelektrischen Kondensator parallel verbunden ist, und die in Reihe verbunden sind, wobei ein Ende des Speicherzellenfeldes mit einer Plattenleitung verbunden ist und das andere Ende davon mit der Bitleitung über einen Blockauswahltransistor verbunden ist, um einen Zellenblock zu bilden.
  18. Die Halbleiterspeichereinrichtung, wie in Anspruch 1 vorgetragen, wobei die Bitleitungsspannungssteuerschaltung umfasst: erste und zweite Transistoren, wobei der Drain von jedem der ersten und zweiten Transistoren mit einem Paar von Bitleitungen verbunden ist; einen Kondensator, von dem ein Ende mit den Sources der ersten und zweiten Transistoren verbunden ist, und von dem das andere Ende mit einer Ansteuersignalleitung verbunden ist; einen dritten Transistor, von dem ein Ende mit einem Ende des Kondensators verbunden ist, und von dem das andere Ende mit einer Leistungsversorgungsleitung eines ersten Potenzials verbunden ist, und wobei vor einer Datenleseoperation die ersten und zweiten Transistoren ausgeschaltet werden, und der dritte Transistor eingeschaltet wird, wobei das erste Potenzial an ein Ende des Kondensators angelegt wird, und ein zweites Potenzial, das höher als das erste Potenzial ist, an die Ansteuersignalleitung und das andere Ende des Kondensators angelegt wird, und während der Datenleseoperation der dritte Transistor ausgeschaltet wird, und der erste oder zweite Transistor, der mit einer Bitleitung verbunden ist, von der Zellendaten ausgelesen werden, eingeschaltet wird, ein drittes Potenzial, das kleiner als das zweite Potenzial ist, an die Ansteuersignalleitung und das andere Ende des Kondensators angelegt wird.
DE60129073T 2000-05-10 2001-05-08 Halbleiterspeicheranordnung Expired - Lifetime DE60129073T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000137098A JP2001319472A (ja) 2000-05-10 2000-05-10 半導体記憶装置
JP2000137098 2000-05-10

Publications (2)

Publication Number Publication Date
DE60129073D1 DE60129073D1 (de) 2007-08-09
DE60129073T2 true DE60129073T2 (de) 2008-02-28

Family

ID=18644934

Family Applications (1)

Application Number Title Priority Date Filing Date
DE60129073T Expired - Lifetime DE60129073T2 (de) 2000-05-10 2001-05-08 Halbleiterspeicheranordnung

Country Status (5)

Country Link
US (2) US6487104B2 (de)
EP (1) EP1154436B1 (de)
JP (1) JP2001319472A (de)
KR (1) KR100419375B1 (de)
DE (1) DE60129073T2 (de)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1187140A3 (de) * 2000-09-05 2002-09-11 Matsushita Electric Industrial Co., Ltd. Betriebsverfahren eines Halbleiterspeichers
US6844583B2 (en) * 2001-06-26 2005-01-18 Samsung Electronics Co., Ltd. Ferroelectric memory devices having expanded plate lines
JP2004047943A (ja) * 2002-03-20 2004-02-12 Fujitsu Ltd 半導体装置
US6972983B2 (en) * 2002-03-21 2005-12-06 Infineon Technologies Aktiengesellschaft Increasing the read signal in ferroelectric memories
US6809949B2 (en) * 2002-05-06 2004-10-26 Symetrix Corporation Ferroelectric memory
US6898104B2 (en) * 2002-11-12 2005-05-24 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor memory with sense amplifier
JP3806084B2 (ja) 2002-12-25 2006-08-09 株式会社東芝 強誘電体メモリ及びそのデータ読み出し方法
US7082046B2 (en) 2003-02-27 2006-07-25 Fujitsu Limited Semiconductor memory device and method of reading data
JP4250143B2 (ja) * 2003-02-27 2009-04-08 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
CN100505088C (zh) * 2003-02-27 2009-06-24 富士通微电子株式会社 半导体存储装置和数据读出方法
JP2005025878A (ja) * 2003-07-03 2005-01-27 Toshiba Corp 半導体記憶装置およびその試験方法
JP2005085332A (ja) * 2003-09-05 2005-03-31 Seiko Epson Corp 強誘電体記憶装置、その駆動方法及び駆動回路
JP2005092915A (ja) * 2003-09-12 2005-04-07 Toshiba Corp 半導体集積回路装置およびその情報記憶方法
JP3940728B2 (ja) * 2004-04-09 2007-07-04 株式会社東芝 半導体記憶装置
US6970371B1 (en) * 2004-05-17 2005-11-29 Texas Instruments Incorporated Reference generator system and methods for reading ferroelectric memory cells using reduced bitline voltages
JP4079910B2 (ja) 2004-05-28 2008-04-23 富士通株式会社 強誘電体メモリ
US7088605B2 (en) * 2004-07-02 2006-08-08 Macronix International Co., Ltd. FeRAM memory design using ROM array architecture
JP2006054017A (ja) * 2004-08-13 2006-02-23 Micron Technology Inc メモリディジット線のキャパシタ支持によるプレチャージ
JP4638193B2 (ja) * 2004-09-24 2011-02-23 パトレネラ キャピタル リミテッド， エルエルシー メモリ
US7795617B2 (en) * 2004-10-29 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, IC card, IC tag, RFID, transponder, paper money, valuable securities, passport, electronic device, bag, and clothes
JP4295253B2 (ja) 2005-07-06 2009-07-15 富士通マイクロエレクトロニクス株式会社 強誘電体記憶装置
JP4186119B2 (ja) 2005-07-27 2008-11-26 セイコーエプソン株式会社 強誘電体メモリ装置
JP2007052821A (ja) * 2005-08-15 2007-03-01 Fujitsu Ltd 強誘電体メモリ
WO2007029320A1 (ja) * 2005-09-07 2007-03-15 Fujitsu Limited 強誘電体メモリ
JP2009043307A (ja) * 2007-08-06 2009-02-26 Toshiba Corp 半導体記憶装置
JP2010123218A (ja) 2008-11-21 2010-06-03 Toshiba Corp 半導体記憶装置
JP4908562B2 (ja) 2009-09-07 2012-04-04 株式会社東芝 強誘電体メモリ装置
US8848464B2 (en) * 2011-04-29 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP5929445B2 (ja) * 2012-04-11 2016-06-08 日本電気株式会社 不揮発記憶装置、電子回路装置、及び不揮発性記憶装置の製造方法
JP6219060B2 (ja) * 2013-04-12 2017-10-25 ラピスセミコンダクタ株式会社 不揮発性半導体記憶装置、及び不揮発性記憶装置データ読出し方法
US9171590B2 (en) * 2014-03-26 2015-10-27 National Tsing Hua University Sensing marging expanding scheme for memory
JP6394155B2 (ja) * 2014-07-31 2018-09-26 富士通セミコンダクター株式会社 半導体記憶装置
US9934837B2 (en) 2016-03-01 2018-04-03 Micron Technology, Inc. Ground reference scheme for a memory cell
US9697913B1 (en) * 2016-06-10 2017-07-04 Micron Technology, Inc. Ferroelectric memory cell recovery
US10418084B2 (en) 2017-02-07 2019-09-17 Micron Technology, Inc. Pre-writing memory cells of an array
JP2018181398A (ja) * 2017-04-21 2018-11-15 富士通セミコンダクター株式会社 強誘電体メモリ及びその制御方法
US10403336B2 (en) * 2017-12-28 2019-09-03 Micron Technology, Inc. Techniques for precharging a memory cell
US11127449B2 (en) 2018-04-25 2021-09-21 Micron Technology, Inc. Sensing a memory cell
US10607676B2 (en) * 2018-04-25 2020-03-31 Micron Technology, Inc. Sensing a memory cell
CN111833934B (zh) * 2020-07-30 2022-02-15 无锡拍字节科技有限公司 一种存算一体铁电存储器及其运行方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3179793B2 (ja) 1990-05-30 2001-06-25 三菱電機株式会社 半導体記憶装置およびその読出方法
JP2828530B2 (ja) 1991-10-22 1998-11-25 シャープ株式会社 不揮発性記憶装置
US5592410A (en) 1995-04-10 1997-01-07 Ramtron International Corporation Circuit and method for reducing a compensation of a ferroelectric capacitor by multiple pulsing of the plate line following a write operation
JPH0945089A (ja) * 1995-05-25 1997-02-14 Sony Corp 強誘電体記憶装置
JPH09139089A (ja) * 1995-11-13 1997-05-27 Sony Corp 強誘電体記憶装置
JP3766181B2 (ja) 1996-06-10 2006-04-12 株式会社東芝 半導体記憶装置とそれを搭載したシステム
JP3961651B2 (ja) 1997-12-16 2007-08-22 株式会社東芝 半導体記憶装置
KR100256226B1 (ko) * 1997-06-26 2000-05-15 김영환 레퍼런스 전압 발생 장치
JP3727157B2 (ja) * 1997-11-19 2005-12-14 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその試験方法
JPH11238387A (ja) 1998-02-23 1999-08-31 Toshiba Corp 強誘電体メモリ
KR100268947B1 (ko) * 1998-04-03 2000-10-16 김영환 비휘발성 강유전체 메모리 및 그의 제어회로
US6031754A (en) 1998-11-02 2000-02-29 Celis Semiconductor Corporation Ferroelectric memory with increased switching voltage
JP2000187990A (ja) * 1998-12-24 2000-07-04 Nec Corp センスアンプ回路及びそれを用いた記憶装置並びにそれに用いる読出し方法
JP3604576B2 (ja) * 1999-02-19 2004-12-22 シャープ株式会社 強誘電体メモリ装置
JP2001076493A (ja) * 1999-09-03 2001-03-23 Nec Corp 強誘電体記憶装置
JP3829041B2 (ja) * 2000-03-08 2006-10-04 株式会社東芝 強誘電体メモリ

Also Published As

Publication number Publication date
US6657883B2 (en) 2003-12-02
KR100419375B1 (ko) 2004-02-19
KR20010103680A (ko) 2001-11-23
EP1154436A2 (de) 2001-11-14
JP2001319472A (ja) 2001-11-16
EP1154436B1 (de) 2007-06-27
US20010040814A1 (en) 2001-11-15
US20030026123A1 (en) 2003-02-06
DE60129073D1 (de) 2007-08-09
EP1154436A3 (de) 2001-11-28
US6487104B2 (en) 2002-11-26

Similar Documents

Publication Publication Date Title
DE60129073T2 (de) Halbleiterspeicheranordnung
DE69829011T2 (de) Referenzzelle für ferroelektrischen 1T/1C-Speicher
DE60030805T2 (de) Ferroelektrischer Speicher und Halbleiterspeicher
DE69630758T2 (de) Ferroelektrischer Speicher und Datenleseverfahren von diesem Speicher
DE19732694B4 (de) Nichtflüchtiges ferroelektrisches Speicherbauelement
DE69825853T2 (de) Ferroelektrische Speicheranordnung mit Hochgeschwindigkeitsleseschaltung
DE112018003001T5 (de) Ferroelektrische 2T1C-Direktzugriffsspeicherzelle
DE69934853T2 (de) Halbleiterspeicheranordnung
DE10305822A1 (de) Halbleiterspeichervorrichtung
DE10323052B4 (de) Ferroelektrisches Speicherbauelement
DE69934637T2 (de) Ferroelektrischer Speicher und seine Testverfahren
EP1103051B1 (de) Ferroelektrische speicheranordnung
DE19860799B4 (de) Ferroelektrische Speichervorrichtung
DE19954845B4 (de) Nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ, sowie nichtflüchtiger ferroelektrischer Speicher unter Verwendung einer solchen
DE112005002659T5 (de) Doppelzellenbitleitungserfassungskonfiguration
DE19756929B4 (de) Zellenarray und Leseverstärkerstruktur mit verbesserten Rauscheigenschaften und verringerter Größe
DE60107174T2 (de) Halbleiterspeicheranordnung
DE69920306T2 (de) Ferroelektrische Speicheranordnung
DE60305770T2 (de) Halbleiterspeicheranordnung und Betriebsverfahren dafür
DE10129262B4 (de) Nichtflüchtiger ferroelektrischer Speicher und Verfahren zu dessen Ansteuerung
DE60305668T2 (de) Erhöhen des lesesignals in ferroelektrischen speichern
DE69934621T2 (de) Nichtflüchtige Halbleiterspeicheranordnung
DE60312437T2 (de) Verbessertes Leseverfahren mit nicht getriebener Plattenleitung für ferroelektrischen Speicher
DE19952311B4 (de) Integrierter Speicher mit Speicherzellen vom 2-Transistor/2-Kondensator-Typ
DE10046051B4 (de) Nichtflüchtiger ferroelektrischer Speicher und Schaltung zum Betreiben desselben

Legal Events

Date Code Title Description
8364 No opposition during term of opposition