JP4295253B2 - 強誘電体記憶装置 - Google Patents

Description

本発明は、強誘電体記憶装置に関する。

強誘電体容量は、不揮発性でありながら高速でデータの読み書きができる特性をもっている。この特性を生かし、強誘電体メモリ（ＦｅＲＡＭ）として実用化されている。

強誘電体メモリのセル電位の読み出し特性は、ＤＲＡＭと同様、セルの有する強誘電体容量とビット線容量との比率に依存する。メモリの高集積化により、メモリ面積が小さくなると、ビット線の容量が小さくなる。その結果、強誘電体容量とビット線容量に加わる電圧のうち、強誘電体容量に加わる電圧が小さくなる。これにより、強誘電体容量からビット線に供給される電荷が少なくなり、センスアンプの読み出しマージンが減少する。これに対し、ビット線に容量負荷を付加することによりセルの強誘電体容量に加わる電圧を減少させないような工夫が考えられる。

しかし、その場合、ビット線に付加する容量としてはセルの誘電体容量に相当する容量が必要となる。そのような容量をゲート容量、ソース−ドレイン容量、または強誘電体容量で実現すると、面積増大を招く。また、強誘電体容量は、特性のばらつき抑制が不十分などの課題をもっている。なお、下記の特許文献１および２は、強誘電体メモリを開示している。
特開２００１−３１９４７２号公報 特開２００４−１３９５１号公報

本発明の目的は、ビット線容量の大小にかかわらず、良好な読み出し特性を有する強誘電体記憶装置を提供することである。

本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、分極によってデータを保持する強誘電体容量と、前記強誘電体容量に対してデータを入出力するビット線と、前記強誘電体容量および前記ビット線を選択的に接続する第１のスイッチング素子と、前記ビット線および基準電位に接続される第１のトランジスタと、固定データを保持するリファレンス強誘電体容量と、前記リファレンス強誘電体容量に対してデータを入出力するリファレンスビット線と、前記リファレンス強誘電体容量および前記リファレンスビット線を選択的に接続するリファレンススイッチング素子と、前記リファレンスビット線および前記基準電位に接続される第２のトランジスタと、前記ビット線が前記強誘電体容量に接続されているときに前記ビット線の電位を制御するとともに、前記リファレンスビット線が前記リファレンス強誘電体容量に接続されているときに前記リファレンスビット線の電位を制御する電位制御回路と、前記ビット上線のデータを検出する検出タイミングを制御するタイミング制御回路とを備える強誘電体記憶装置である。

本強誘電体記憶装置によれば、電位制御回路によってビット線およびリファレンスビット線の電位を制御するので、ビット線容量値にかかわらず、ビット線容量と強誘電体容量との間で電位を適正に配分できる。このため、安定してビット線に出力されたデータを検出できる。また、前記ビット上線のデータを検出する検出タイミングを制御するタイミング制御回路を備えるので、適正なタイミングでビット線に出力されたデータを検出するこ
とができる。

また、本発明は、相補データをそれぞれ保持する強誘電体容量と、前記強誘電体容量から相補データをそれぞれ出力するビット線と、前記ビット線に出力される相補データの両方が安定化する前に該相補データの電位差を検出する検出回路と、を備えることを特徴とする強誘電体記憶装置であってもよい。本強誘電体記憶装置によれば、ビット線と、前記ビット線に出力される相補データの両方が安定化する前に該相補データの電位差を検出するので、両方が安定化した後に該相補データの電位差を検出する場合と比較して、より大きな電位差を検出できる可能性が高くなる。

本発明によれば、ビット線容量値にかかわらず、良好な読み出し特性を有する強誘電体メモリを得ることができる。

以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る強誘電体メモリについて説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。
《第１実施形態》
以下、図１から図７および図１１から図１４の図面に基づいて、本発明の第１実施形態を説明する。
＜強誘電体メモリの原理＞
図１１は、強誘電体メモリの構成例を示す回路図である。この回路は、相互に相補のデータを記憶する強誘電体容量Ｃ１およびＣ０と、強誘電体容量Ｃ１およびＣ０それぞれのデータを入出力するためのビット線ＢＬおよび相補ビット線ｘＢＬと、強誘電体容量Ｃ１およびビット線ＢＬを選択的に接続するｎチャネルＭＯＳ（Metal-Oxide Semiconductor
）電界効果トランジスタ（ＦＥＴ）１０３と、強誘電体容量Ｃ０および相補ビット線ｘＢＬを選択的に接続するｎチャネルＭＯＳＦＥＴ１０４と、ｎチャネルＭＯＳＦＥＴ１０３および１０４のゲート電圧を制御するワード線ＷＬと、強誘電体容量Ｃ１（およびＣ０）のｎチャネルＭＯＳＦＥＴ１０３（および１０４）側に対向する側の端子に接続されるプレート線と、ビット線ＢＬおよび相補ビット線ｘＢＬの間の電位差を増幅するセンスアンプ１０１とを有している。以下、ｎチャネルＭＯＳＦＥＴをトランジスタという。

このように、トランジスタ１０３（本発明の第１のスイッチング素子に相当）は、そのゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースが強誘電体容量Ｃ１を介してプレート線ＰＬに接続される。トランジスタ１０４（本発明の第２のスイッチング素子に相当）は、そのゲートがワード線ＷＬに接続され、ドレインが相補ビット線ｘＢＬに接続され、ソースが強誘電体容量Ｃ０を介してプレート線ＰＬに接続される。ビット線ＢＬとグランド電位（本発明の基準電位に相当）との間には寄生容量ＣＢＬが存在し、相補ビット線ｘＢＬとグランド電位との間には寄生容量ｘＣＢＬが存在する。以上の構成が１つのメモリセルを構成する。また、トランジスタ１０３および１０４は、スイッチング素子として機能する。

強誘電体容量Ｃ０（本発明の相補強誘電体容量に相当）およびＣ１は、相互に相補のデータを記憶する。すなわち、強誘電体容量Ｃ０が０のデータを記憶するときには強誘電体容量Ｃ１が１のデータを記憶し、強誘電体容量Ｃ０が１のデータを記憶するときには強誘電体容量Ｃ１が０のデータを記憶する。ビット線ＢＬおよび相補ビット線ｘＢＬは、それぞれ強誘電体容量Ｃ１およびＣ０に対してデータを入出力することができる。トランジスタ１０３は、ワード線ＷＬの電位に応じて強誘電体容量Ｃ１およびビット線ＢＬを選択的に接続する。トランジスタ１０４は、ワード線ＷＬの電位に応じて強誘電体容量Ｃ０およ
び相補ビット線ｘＢＬを選択的に接続する。また、センスアンプ１０１は、ビット線ＢＬおよび相補ビット線ｘＢＬに接続され、ビット線ＢＬおよび相補ビット線ｘＢＬの間の電位差を増幅する。

図１２は、強誘電体容量Ｃ１およびこれと相補な強誘電体容量Ｃ０のヒステリシス曲線を示すグラフである。図１２の横軸は強誘電体容量の両端の電圧Ｖを示し、縦軸は分極電荷Ｑを示す。例えば、プレート線ＰＬが０ボルトのときには、２つの状態７０２および７０３が存在しえる。ここで、例えば、強誘電体容量Ｃ１が状態７０３、強誘電体容量Ｃ０が状態７０２として説明する。

プレート線ＰＬに電位ＶＰを印加すると、強誘電体容量Ｃ１は状態Ｑ１１になる。このとき、強誘電体容量Ｃ１およびビット線寄生容量ＣＢＬの直列接続に、電圧ＶＰが印加される。図１２の例では、強誘電体容量Ｃ１の電圧はＶＣであり、ビット線寄生容量ＣＢＬの電圧はＶ１１になる。これらの電圧は、強誘電体容量Ｃ１およびビット線寄生容量ＣＢＬの容量比にほぼ反比例して決まる。電圧ＶＣおよび電圧Ｖ１１の合計は電圧ＶＰになる。直線７０１の傾きは、ビット線寄生容量ＣＢＬに相当する電圧対電荷の比を示す。直線７０１とヒステリシス曲線とが交差する点に相当する状態Ｑ１１の横軸の値が、強誘電体容量Ｃ１の電圧ＶＣを示す。

また、状態７０３と状態Ｑ１１の縦軸の値の差分が分極電荷の変化量Δｑ１１を示す。さらに、Ｃ１１＝分極電荷の変化量Δｑ１１／電圧ＶＣで算出される値は、強誘電体容量Ｃ１の等価的な静電容量に相当する。図１２のグラフで示されるヒステリシス曲線のＱ１１における接線の傾きが大きいほど、電圧に対する分極電荷の変化量が大きくなり、等価的な静電容量Ｃ１１が大きな値になる。

一方、強誘電体容量Ｃ０については、プレート線ＰＬに電位ＶＰを印加すると状態Ｑ１０となる。このとき、強誘電体容量Ｃ０および相補ビット線寄生容量ｘＣＢＬの直列接続に、電圧ＶＰが印加される。図１２の例では、強誘電体容量Ｃ０の電圧はＶｂＣであり、相補ビット線ｘＢＬの電圧はＶ１０になる。これらの電圧は、強誘電体容量Ｃ０および相補ビット線寄生容量ｘＣＢＬの容量比にほぼ反比例して決まる。電圧ＶｂＣおよび電圧Ｖ１０の合計は電圧ＶＰになる。直線７００の傾きは、相補ビット線寄生容量ｘＣＢＬに相当する電圧対電荷の比を示す。直線７００とヒステリシス曲線とが交差する点に相当する状態Ｑ１０の横軸の値が、強誘電体容量Ｃ０の電圧ＶｂＣを示す。

また、状態７０２と状態Ｑ１０の縦軸の値の差分が分極電荷の変化量Δｑ１０を示す。さらに、Ｃ１０＝分極電荷の変化量Δｑ１０／電圧ＶｂＣで算出される値は、相補の強誘電体容量Ｃ０の等価的な静電容量に相当する。図１２のグラフで示されるヒステリシス曲線のＱ１０における接線の傾きが小さいほど、電圧に対する分極電荷の変化量が小さくなり、等価的な静電容量Ｃ１０が小さな値になる。

この例では、ビット線ＢＬの電位はＶ１１であり、相補ビット線ｘＢＬの電位はＶ１０である。その電位差は、Ｖ１１−Ｖ１０＝ΔＶＢＬである。センスアンプ１０１は、この電位差ΔＶＢＬを増幅する。そのため、電位差ΔＶＢＬが大きいほど、センスアンプ１０１の検出マージンが増え、信頼性の高い記憶素子を得ることができる。

図１３は、強誘電体メモリの動作を説明するタイミングチャートである。ワード線ＷＬの電位がローレベルであるとき、トランジスタ１０３および１０４はオフしている。このとき、ビット線ＢＬは、強誘電体容量Ｃ１から切断され、その電位は０ボルトと仮定することができる。また、相補ビット線ｘＢＬは、強誘電体容量Ｃ０から切断され、その電位は０ボルトと仮定することができる。

次に、ワード線ＷＬの電位がハイレベルになると、トランジスタ１０３および１０４はオンする。ビット線ＢＬは強誘電体容量Ｃ１に接続され、相補ビット線ｘＢＬは強誘電体容量Ｃ０に接続される。このとき、プレート線ＰＬの電位が０ボルトであれば、ビット線ＢＬおよび相補ビット線ｘＢＬの電位は０ボルトである。

次に、プレート線ＰＬをハイレベル（例えば、ＶＰ）にする。すると、図１２に示したように、ビット線ＢＬは電位Ｖ１１になり、相補ビット線ｘＢＬは電位Ｖ１０になる。ビット線ＢＬおよび相補ビット線ｘＢＬの電位差はΔＶＢＬである。

次に、センスアンプ１０１を活性化させると、ビット線ＢＬおよび相補ビット線ｘＢＬの電位差が増幅される。すなわち、ビット線ＢＬはハイレベル（電源電圧）になり、相補ビット線ｘＢＬはローレベルになる。このビット線ＢＬおよび相補ビット線ｘＢＬの電位に応じて、外部にデータを読み出すことができる。

その後、プレート線ＰＬをローレベルにし、センスアンプ１０１を非活性化状態にし、ワード線ＷＬをローレベルにする。

図１４は、ヒステリシス曲線上の各状態に対するビット線ＢＬおよび相補ビット線ｘＢＬの電位を例示する図である。図１４（Ｄ）は、図１２で示したヒステリシスを有する強誘電体容量Ｃ１に接続されるビット線ＢＬの電位Ｖ１１および相補の強誘電体容量Ｃ０に接続される相補ビット線ｘＢＬの電位Ｖ１０を示す。上記のように、ビット線ＢＬおよび相補ビット線ｘＢＬの電位差はΔＶＢＬであり、この電位差ΔＶＢＬが大きいほど望ましい。この電位差ΔＶＢＬは、ビット線ＢＬおよび相補ビット線ｘＢＬの寄生容量ＣＢＬおよびｘＣＢＬの大きさにより変化する。なお、寄生容量ＣＢＬおよびｘＣＢＬはほぼ同じであり、強誘電体容量Ｃ１およびＣ０はほぼ同じである。寄生容量ＣＢＬおよびｘＣＢＬは、大きすぎても、小さすぎても、電位差ΔＶＢＬ小さくなってしまい、不利である。この状況を図１４（Ａ）〜（Ｃ）を参照しながら説明する。

図１４（Ａ）は、強誘電体容量Ｃ０およびＣ１のヒステリシス曲線を例示するグラフである。まず、寄生容量ＣＢＬおよびｘＣＢＬがきわめて小さい場合を説明する。このような素子において、プレート線ＰＬをハイレベル（例えば、電圧ＶＰ１）にすると、ビット線ＢＬが状態Ｑ２１になり、相補ビット線ｘＢＬが状態Ｑ２０になる。この場合、ビット線ＢＬの電位はＶ２１になり、相補ビット線ｘＢＬの電位はＶ２０になる。

強誘電体容量Ｃ１と寄生容量ＣＢＬとは、コンデンサの直列接続を形成しているので、寄生容量ＣＢＬが強誘電体容量Ｃ１に比べて小さい場合には、プレート線ＰＬへの印加電圧ＶＰ１の大半が寄生容量ＣＢＬに加わることになる。また、寄生容量ＣＢＬに相当する電圧対電荷の比を示す直線７０３の傾きは図１２の直線７０１と比較して緩やかとなる。

同様に、強誘電体容量Ｃ０と寄生容量ｘＣＢＬについても、プレート線ＰＬへの印加電圧ＶＰ１の大半が寄生容量ｘＣＢＬに加わることになる。また、寄生容量ｘＣＢＬに相当する電圧対電荷の比を示す直線７０４の傾きは図１２の直線７００と比較して緩やかとなる。

この場合には、図１４（Ａ）のヒステリシス曲線上のＱ２１とＱ２０の横軸の値の差である電位差ΔＶＢＬは、図１２の場合と比較して小さくなる。このような記憶素子で、強誘電体容量Ｃ１およびＣ０からデータを読み出すときのビット線ＢＬおよび相補ビット線ｘＢＬの電位変化は、図１４（Ｂ）のようになる。すなわち、Ｖ２１とＶ２０との差は、Ｖ１１とＶ１０との差と比べて小さくなる。

次に、寄生容量ＣＢＬおよびｘＣＢＬがきわめて大きい場合を図１４（Ａ）を用いて説明する。このような素子において、プレート線ＰＬをハイレベル（例えば、電圧ＶＰ２）にすると、ビット線ＢＬが状態Ｑ３１になり、相補ビット線ｘＢＬが状態Ｑ３０になる。この場合、ビット線ＢＬの電位はＶ３１になり、相補ビット線ｘＢＬの電位はＶ３０になる。この場合も、Ｖ３１とＶ３０との差は、Ｖ１１とＶ１０との差と比べて小さくなる。

上述のように、強誘電体容量Ｃ１と寄生容量ＣＢＬとは、コンデンサの直列接続を形成しているので、寄生容量ＣＢＬが強誘電体容量Ｃ１に比べて大きい場合には、プレート線ＰＬへの印加電圧ＶＰ１の大半が強誘電体容量Ｃ１に加わることになる。また、寄生容量ＣＢＬに相当する電圧対電荷の比を示す直線７０５の傾きは図１２の直線７０１と比較して急傾斜となる。

同様に、強誘電体容量Ｃ０と寄生容量ｘＣＢＬについても、寄生容量ｘＣＢＬが強誘電体容量Ｃ０に比べて大きい場合には、プレート線ＰＬへの印加電圧ＶＰ２の大半が強誘電体容量Ｃ０に加わることになる。また、寄生容量ｘＣＢＬに相当する電圧対電荷の比を示す直線７０６の傾きは図１２の直線７００と比較して急傾斜となる。

この場合も、図１４（Ａ）のヒステリシス曲線上のＱ３１とＱ３０の横軸の値の差である電位差ΔＶＢＬは、図１２の場合と比較して小さくなる。このようなメモリセルで、強誘電体容量Ｃ１およびＣ０からデータを読み出すときのビット線ＢＬおよび相補ビット線ｘＢＬの電位変化は、図１４（Ｃ）のようになる。すなわち、Ｖ３１とＶ３０との差は、Ｖ１１とＶ１０との差と比べて小さくなる。

以上のように、寄生容量ＣＢＬ、ｘＣＢＬが小さすぎたり大きすぎたりすると、図１４（Ｂ）および（Ｃ）に示すように、電位差ΔＶＢＬは、小さくなる。一方、寄生容量ＣＢＬ、ｘＣＢＬが適正値であれば、図１４（Ｄ）に示すように、電位差ΔＶＢＬが大きくなる。言い換えると、プレート線ＰＬをハイレベルにしたとき、強誘電体容量Ｃ０およびＣ１の分極電荷Ｑが小さくなりすぎたり、大きくなりすぎると、図１４（Ｂ）および（Ｃ）に示すように、電位差ΔＶＢＬが小さくなってしまう。

これは、強誘電体容量Ｃ１と寄生容量ＣＢＬとが、コンデンサの直列接続を形成しているので、（強誘電体容量Ｃ０と寄生容量ｘＣＢＬについても同様）、プレート線への印加される電圧が、その容量比に反比例して分圧されるからである。この場合、図１１の例では、寄生容量ＣＢＬおよびｘＣＢＬがグランド電位に対してフローティングで示されている。

しかしながら、図１１の構成において、寄生容量ＣＢＬおよびｘＣＢＬのフローティング側から強制的に電流を流出させ、電位を下げることにより、電位差ΔＶＢＬの寄生容量ＣＢＬおよびｘＣＢＬへの依存を低減できる。本発明は、メモリセルの寄生容量ＣＢＬおよびｘＣＢＬにばらつきがあっても、寄生容量ＣＢＬおよびｘＣＢＬのフローティング側（実際にはビット線ＢＬおよび相補ビット線ｘＢＬ）から強制的に電荷を抜き取り、その電位を下げることで電位差ΔＶＢＬを極力大きい範囲に維持する。
＜強誘電体メモリの基本構成＞
図１に、本実施形態の強誘電体メモリの基本回路を示す。この強誘電体メモリは、図１１の回路と同様に、強誘電体容量Ｃ１、Ｃ０を含むメモリセル１００と、ビット線ＢＬおよび相補ビット線ｘＢＬの電位差を増幅するセンスアンプ１０１とを有している。ワード線ＷＬおよびプレート線ＰＬの接続関係は、図１１の場合と同様である。

この強誘電体メモリの特徴は、ビット線ＢＬおよび相補ビット線ｘＢＬからの電荷を引
き抜くための電流源１１０と、電流源１１０を制御するリファレンス回路２００が付加されている点にある。なお、リファレンス回路２００は、多数のメモリセル１００に対して１つ設ければよい。電流源１１０とリファレンス回路２００とが本発明の電位制御回路に相当する。

電流源１１０は、ビット線ＢＬおよび相補ビット線ｘＢＬに接続され、ワード線ＷＬおよびプレート線ＰＬがハイレベルのときにビット線ＢＬおよび相補ビット線ｘＢＬの電位を下げるように作用する。電流源１１０は、トランジスタＭ１、Ｍ２、スイッチング素子２０３、および２０４を有する。

リファレンス回路２００は、トランジスタ１０５（本発明のリファレンススイッチング素子に相当）およびリファレンス強誘電体容量ＣＲ１を含むリファレンス素子１００Ｒと、トランジスタ１０５を通じてリファレンス強誘電体容量ＣＲ１に接続されるリファレンスビット線Ｌｒｅｆと、リファレンスビット線Ｌｒｅｆから電荷を引き抜くためのトランジスタＭ０（本発明の第２のトランジスタに相当）およびスイッチング素子２０１とを有する。

トランジスタ１０５およびリファレンス強誘電体容量ＣＲ１は、メモリセルとして常に１の固定データを発生発生する。リファレンス回路２００で生成したリファレンスビット線Ｌｒｅｆの電位は、実際のメモリセル１００に接続したトランジスタＭ１およびＭ２のゲートに供給される。トランジスタＭ０は、そのドレインとゲートが接続されるとともに、実際のメモリセル１００に接続したトランジスタＭ１およびＭ２とカレントミラー回路を構成する。

スイッチング素子２０１、２０３および２０４は、それぞれ、トランジスタＭ０、Ｍ１およびＭ２のソースをグランド電位に遮断可能に接続する。スイッチング素子２０１、２０３および２０４は、例えば、ＭＯＳＦＥＴにより構成することができる。その場合、スイッチング素子２０１、２０３および２０４のゲートには、共通のスイッチ制御線ＳＷが接続される。

図１の強誘電体メモリの読み出し動作の概要は、以下の通りである。ワード線ＷＬをハイレベルにすることにより、リファレンス強誘電体容量ＣＲ１、強誘電体容量Ｃ１およびＣ０がそれぞれリファレンスビット線Ｌｒｅｆ、ビット線ＢＬおよび相補ビット線ｘＢＬに接続される。次に、プレート線ＰＬをハイレベルにすることにより、プレート線への印加電圧がリファレンス強誘電体容量ＣＲ１とリファレンスビット線Ｌｒｅｆとの間、強誘電体容量Ｃ１とビット線ＢＬとの間および、強誘電体容量Ｃ０と相補ビット線ｘＢＬとの間で、それぞれ分圧される。

そして、スイッチ制御線ＳＷをハイレベルにしてスイッチング素子２０１をオンにすると、ドレイン・ゲートが短絡されたトランジスタＭ０およびスイッチング素子２０１を通じて、リファレンスビット線Ｌｒｅｆの電荷がグランド電位側に引き抜かれる。このとき、プレート線ＰＬに印加されて電圧を分圧した電圧がトランジスタＭ０のドレインおよびゲートに加わる。これより、このドレインおよびゲートに加わる電圧がトランジスタＭ０のしきい値電圧Ｖｔｈを超えるとトランジスタＭ０は、オンになる。しかしながら、トランジスタＭ０がオンになると、そのソースとドレインおよびゲートとの間の電圧はしきい値電圧Ｖｔｈにとどまる。ゲートとドレインが直結されているため、ソースに対してゲートの電位がしきい値電圧Ｖｔｈになると、トランジスタＭ０がオンし、これ以上電位が増加しないからである。したがって、プレート線ＰＬおよびスイッチ制御線ＳＷをハイレベルにしてリファレンス強誘電体容量ＣＲ１の読み出しが開始された後、リファレンスビット線Ｌｒｅｆの電位は次第にトランジスタＭ０のしきい値電圧Ｖｔｈに近づく。

また、図１の回路では、トランジスタＭ０、Ｍ１（本発明の第１のトランジスタに相当）およびＭ２（本発明の第３のトランジスタに相当）がカレントミラー回路を構成している。さらに、スイッチング素子２０３および２０４は、スイッチング素子２０１と同様にオンになっている。したがって、トランジスタＭ１についても、その物理寸法がトランジスタＭ０と同程度であると仮定すると、トランジスタＭ０のドレイン電流Ｉｍ０と同程度のドレイン電流Ｉｍ１が流れる。このドレイン電流Ｉｍ１により、ビット線ＢＬの電荷が引き抜かれることになる。その結果、トランジスタＭ１も、トランジスタＭ０と同様に動作し、最終的にビット線ＢＬの電位は、トランジスタＭ１のしきい値電圧Ｖｔｈに近づく。

さらに、トランジスタＭ２に対しても、その物理寸法がトランジスタＭ０と同程度であると仮定すると、カレントミラー回路がトランジスタＭ０のドレイン電流Ｉｍ０と同程度のドレイン電流Ｉｍ２が流れるように作用する。しかしながら、トランジスタＭ２に接続される相補ビット線ｘＢＬには、誘電体容量Ｃ０によって分圧されてプレート線ＰＬへの印加電圧が加わる。図１２で説明したように、誘電体容量Ｃ０は、誘電体容量Ｃ１と比較して等価的に小さな容量として機能する。このため、相補ビット線ｘＢＬに加わる電圧は相対的に小さくなる。この場合、相補誘電体容量Ｃ０から相補ビット線に供給される電荷も少なくなる。その結果、このドレイン電流Ｉｍ２により、相補ビット線ｘＢＬの電荷が引き抜かれると、ビット線ＢＬより早期に電位が低下し、相補ビット線ｘＢＬの電位は、グランド電位に近づく。

図２は、このときのビット線ＢＬおよび相補ビット線ｘＢＬの電位の時間変化を示す図である。図２で横軸は時間であり、縦軸はビット線ＢＬおよび相補ビット線ｘＢＬの電位を示す。

今、時刻ｔ１において、ワード線ＷＬ、プレート線ＰＬおよびスイッチ制御線ＳＷのすべてがハイレベルになったとする。すると、プレート線ＰＬに印加される電圧ＶＰの分圧がビット線ＢＬおよび相補ビット線ｘＢＬに加わり、それぞれの電位が上昇する。ただし、ビット線ＢＬに接続される強誘電体容量Ｃ１の方が相補ビット線ｘＢＬに接続される相補の強誘電体容量Ｃ０より等価的な静電容量が大きい。このため、ビット線ＢＬに加わる電圧の方が、相補ビット線ｘＢＬに加わる電圧より大きい。さらに、トランジスタＭ０がオンになることで、カレントミラー回路を構成するトランジスタＭ１およびＭ２によって、ビット線ＢＬおよび相補ビット線ｘＢＬから電流が引き抜かれる。その結果、ビット線ＢＬの電位は、次第に低下し、時刻ｔ３付近でトランジスタＭ１のしきい値電圧となる。一方、トランジスタＭ２から引き抜かれる電流により相補ビット線ｘＢＬの電位は急速に低下し、時刻ｔ２付近でグランド電位となる。

図３は、図１の強誘電体メモリの動作を説明するためのタイミングチャートである。図３では、時刻ｔ０でワード線がハイレベルとなった後、時刻ｔ１でプレート線ＰＬおよびスイッチ制御線ＳＷがハイレベルとなっている。プレート線ＰＬがハイレベル（例えば、ＶＰ）になったことにより、リファレンスビット線Ｌｒｅｆの電位は、図１４（Ａ）の電位Ｖ２１に向けて上昇する。しかし、トランジスタＭ０の影響で、やがて、リファレンスビット線Ｌｒｅｆの電位は、トランジスタＭ０のしきい値電圧Ｖｔｈになる。このとき、トランジスタＭ１およびＭ２のゲートには、リファレンスビット線Ｌｒｅｆの電位が供給される。

ビット線ＢＬの電位もまた、図１４（Ａ）の電位Ｖ２１に向けて上昇する。しかし、トランジスタＭ１がビット線ＢＬの電荷を引き抜くので、やがて、ビット線ＢＬの電位は、適正値まで下がる。最終的には、ビット線ＢＬの電位もまた、トランジスタＭ１のしきい
値電圧Ｖｔｈとなる。

同様に、相補ビット線ｘＢＬは、図１４（Ａ）の電位Ｖ２０に向けて上昇する。しかし、トランジスタＭ２がビット線ＢＬの電荷を引き抜くので、やがて、ビット線ＢＬの電位は、適正値まで下がる。すなわち、上述のように、相補ビット線ｘＢＬの電位は急速に低下し、おおむねグランド電位となる。

図３に示すＳＥ０（本発明の限界時点信号に相当）は、センスアンプ１０１の活性化タイミングを制御する信号である。ＳＥ０がハイレベルになると、センスアンプ１０１が活性化され、ビット線ＢＬおよび相補ビット線ｘＢＬ間の電位差ΔＶＢＬが増幅される。本実施形態の基本回路では、図３のように、相補ビット線ｘＢＬの電位が十分にグランド電位に近づく固定されたタイミングでＳＥ０がハイレベルとなるように駆動される。この固定のタイミングは、例えば、図２ではｔ３で示される。このＳＥ０は、例えば、ワード線ＷＬ、プレート線ＰＬ、スイッチ制御線ＳＷに供給される信号のハイレベルへの立ち上がりエッジ、あるいは、これらの信号と同様のタイミングを有する信号によって発生するパルスを所定の遅延回路で遅延させることにより生成できる。

以上のように、ビット線ＢＬおよび相補ビット線ｘＢＬの容量値にかかわらず、電流源１１０によりビット線ＢＬおよび相補ビット線ｘＢＬの電荷を引き抜くことにより、ビット線ＢＬおよび相補ビット線ｘＢＬの電位が適正値まで引き下げられる。したがって、ビット線ＢＬおよび相補ビット線ｘＢＬの電位差ΔＶＢＬを大きくすることができる。すなわち、ビット線ＢＬおよび相補ビット線ｘＢＬの容量値にばらつきがあっても、電位差ΔＶＢＬを所定値（例えば、しきい値電圧Ｖｔｈ）以上に確保できる。その場合に、ビット線ＢＬおよび相補ビット線ｘＢＬに容量負荷を追加する必要がないので、素子面積の増加を抑制できる。
＜実施例＞
図４に、本発明の第１実施形態に係る強誘電体メモリの回路構成を示す。図４の誘電体メモリでは、図１に示した基本回路に対して、さらに、第２のリファレンス回路２１０およびタイミング発生回路１（本発明の判定回路に相当）が追加されている。リファレンス回路２１０とタイミング発生回路１とが本発明のタイミング制御回路に相当する。図４において、第２のリファレンス回路２１０およびタイミング発生回路１以外の構成は、図１の基本回路と同様である。そこで、図１と同一の構成要素については、同一の符号を付してその説明を省略する。

図１において説明したように、リファレンス回路２００は、トランジスタＭ１およびＭ２のゲートに電圧を供給した。すなわち、リファレンス回路２００は、トランジスタＭ０、Ｍ１、およびＭ２によるカレントミラー回路によってビット線ＢＬおよび相補ビット線ｘＢＬの電位を制御した。一方、第２のリファレンス回路２１０は、タイミング発生回路１がセンスアンプ１０１を活性化するタイミングを決定するために使用される。すなわち、図１の基本回路では、センスアンプ１０１の活性化タイミングは、信号ＳＥ０により固定されていた。

しかし、例えば、図２に示すように、センスアンプ１０１が固定的に活性化されるタイミングｔ３よりもさらに早い段階で、ビット線ＢＬおよび相補ビット線ｘＢＬの電位差ΔＶＢＬが大きい状態が存在している。しかしながら、図１の基本回路では、プレート線をハイレベルにした後、ビット線（リファレンスビット線）から検知される電位ＶＢＬの変化が十分に小さくなり、電位がしきい値電圧Ｖｔｈとなる状態（ある種の定常状態）を利用する。すなわち、図１の基本回路では、このような定常状態での固定のタイミングｔ３でセンスアンプ１０１を活性化している。このため、電位差ΔＶＢＬが大きい時点を有効に活用できていない。

本実施例では、第２のリファレンス回路の信号を監視することにより、図１の場合よりもさらに適正な段階、すなわち、電位差ΔＶＢＬがタイミングｔ３の時点よりも大きな時点でセンスアンプ１０１を活性化する。これにより、センスアンプ１０１の検出マージンをさらに向上させることができる。

図４に示すように、第２のリファレンス回路２１０は、トランジスタ１０６（本発明の第２のリファレンススイッチング素子に相当）、およびＣＲ１と相補のリファレンス強誘電体容量ＣＲ０（本発明の相補リファレンス強誘電体容量に相当）を含むリファレンス用のメモリセル１００Ｔと、トランジスタ１０６を通じて相補のリファレンス強誘電体容量ＣＲ０に接続される相補リファレンスビット線Ｔｒｅｆと、相補リファレンスビット線Ｔｒｅｆから電荷を引き抜くためのトランジスタＭ４（本発明の第４のトランジスタに相当）およびスイッチング素子２１１とを有する。トランジスタＭ４は、トランジスタＭ１、Ｍ２と同様に、トランジスタＭ０とカレントミラー回路を構成する。

このように、第２のリファレンス回路２１０は、固定のメモリセル１００Ｔを有する点およびセンスアンプ１０１がない点を除いて、強誘電体容量Ｃ０からの相補データの読み出す回路と同様に機能する。したがって、相補リファレンスビット線Ｔｒｅｆは、データ読み出し時には、相補ビット線ｘＢＬと同様の電位変化をする。

トランジスタ１０６およびリファレンス強誘電体容量ＣＲ０は、メモリセルとして常に０の固定データを発生する。第２のリファレンス回路２００で生成した相補リファレンスビット線Ｔｒｅｆの電位は、タイミング発生回路１に供給される。

タイミング発生回路１は、データの読み出しが開始され、スイッチ制御線ＳＷがハイレベルになったときに、相補ビット線Ｔｒｅｆの電位変化を監視する。そして、相補リファレンスビット線Ｔｒｅｆの電位が所定の範囲、例えば、図２において、グランド電位に近づいたときに、タイミング発生回路１は、センスアンプ１０１の活性化信号ＳＥ１を発生する。このような構成により、図４の強誘電体メモリでは、ビット線ＢＬおよび相補ビット線ｘＢＬの電位差ΔＶＢＬが図２に示したＶｔｈ（タイミングｔ２）より大きい状態でセンスアンプ１０１による増幅処理を開始させる。

図５にタイミング発生回路１の構成例を示す。このタイミング発生回路１は、相補リファレンスビット線Ｔｒｅｆの電位検出信号ＶＴｒｅｆの直流レベルをシフトするレベルシフト回路１０（本発明のレベルシフト回路に相当）と、レベルシフト回路１０の出力信号が所定の範囲にあるか否かを判定するシュミット回路１１（本発明の信号レベル判定回路に相当）とを有する。

レベルシフト回路１０は、前段と後段に分かれており、前段の入力回路１０Ａと、入力回路１０Ａからの信号のうち変動成分を通過させるコンデンサ１４（本発明の容量素子に相当）と、コンデンサ１４を通過した変動成分に直流成分を付加して増幅する後段の増幅回路１０Ｂとを有している。

後段の増幅回路１０Ｂは、インバータ１３（本発明の増幅器に相当）と、相補的な２つのスイッチング素子を組み合わせて構成され、互いに相補の信号ＥＱおよびｘＥＱによって遮断可能に制御されるイコライザ１２（本発明の等価器回路に相当）とを有している。インバータ１３は、その入力端子Ｎ０１と出力端子Ｎ０２がイコライザ１２によって遮断可能に接続されている。また、インバータ１３には、コンデンサ１４を通じて入力回路１０Ａが接続される。さらに、インバータ１３の出力は、シュミット回路１１に接続される。

今、ＥＱがローレベルでｘＥＱがハイレベルにある場合を考える。この場合には、イコライザ１２を通じてインバータ１３の入力端子Ｎ０１と出力端子Ｎ０２がショートされることになる。すると、周知のように、インバータ１３の出力電圧（および入力電圧）は、電源電圧の１／２の付近（本発明の整合電位に相当）でバランスすることになる。例えば、インバータ１３がｐ型のＭＯＳトランジスタとｎ型のＭＯＳトランジスタを組み合わせて共通ゲートＮ０１に入力信号が入力されるＣＭＯＳトランジスタである場合を考える。この場合、ｐ型のＭＯＳトランジスタのソースが電源電圧に接続され、ｐ型のＭＯＳトランジスタとｎ型のＭＯＳトランジスタのドレインとが共通の出力端子Ｎ０２を構成し、ｎ型のＭＯＳトランジスタのソースがグランド電位に接続されることになる。出力電圧と入力電圧がバランスする状態では、電源電圧からグランド電位に至る電位差をｐ型のＭＯＳトランジスタとｎ型のＭＯＳトランジスタが分圧する形になる。このため、共通のゲートおよび共通のドレインは、ともに電源電圧の１／２付近に落ち着くことになる。また、この状態では、ｐ型のＭＯＳトランジスタとｎ型のＭＯＳトランジスタのゲートには電源電圧の１／２の信号が入力され、ソースとドレインの間にも電源電圧の１／２の電圧が加わるので、ｐ型のＭＯＳトランジスタとｎ型のＭＯＳトランジスタはともに不完全にオン状態にあり、貫通電流が電源からｐ型のＭＯＳトランジスタおよびｎ型のＭＯＳトランジスタを通じてグランドに流れる。その結果、共通のゲートおよび共通のドレインは、ともに電源電圧の１／２付近に落ち着くことになるのである。

レベルシフト回路１０の前段を構成する入力回路１０Ａは、相補リファレンスビット線Ｔｒｅｆの電位検出信号ＶＴｒｅｆが入力されるとともに、スイッチ制御線ＳＷから供給されるゲートへの制御信号によって電位検出信号ＶＴｒｅｆの通過の可否を制御するスイッチング素子１５（本発明の第３のスイッチング素子に相当）と、そのスイッチング線ＳＷの制御信号を反転出力するインバータ１７と、インバータ１７によって反転されたスイッチング線の制御信号ｘＳＷをゲートに供給されるスイッチング素子１６（本発明の第４のスイッチング素子に相当）と、スイッチング素子１６を通じて一端をコンデンサ１４に接続されるとともに他端をグランド電位に接続されている抵抗Ｒ０（本発明の抵抗素子に相当）とを有している。

コンデンサ１４の入力回路１０Ａ側の端子（本発明の入力側端子に相当）は、スイッチング素子１６および抵抗Ｒ０を通じてグランド電位に接続されている。また、コンデンサ１４の入力回路１０Ａ側の端子には、スイッチング素子１５を通じて電位検出信号ＶＴｒｅｆが入力される。また、コンデンサ１４の入力側端子に対向する出力側端子（本発明の出力側端子に相当）は、インバータ１３に接続される。

このような構成により、スイッチ制御線ＳＷの制御信号がローレベルにある場合、スイッチング素子１５は、電位検出信号ＶＴｒｅｆの通過を遮断する。この状態では、インバータ１７の出力ｘＳＷは、ハイレベルになるので、スイッチング素子１６がオンとなり、コンデンサ１４の入力回路１０Ａ側の端子は、抵抗Ｒ０を通じてグランド電位に接続されている。

このとき、増幅回路１０Ｂが上述のように入力側Ｎ０１と出力側Ｎ０２とで電源電圧の１／２付近でバランスした状態では、コンデンサ１４の増幅回路１０Ｂ側の端子が電源電圧の１／２となっている。そのため、コンデンサ１４の入力回路１０Ａ側からは抵抗Ｒ０を通じてグランド電位に電流が流れる。そのため、コンデンサ１４の入力回路１０Ａ側は、その電流による電圧降下分だけグランド電位より高い電位になっている。この状態でインバータ１３は、静的にはコンデンサ１４に遮断されて、入力側Ｎ０１と出力側Ｎ０２がバランスしている。

この状態で、スイッチ制御線ＳＷがハイレベルとなり、電位検出信号ＶＴｒｅｆが入力された場合を考える。すると、スイッチング素子１６により抵抗Ｒ０はコンデンサ１４から遮断され、コンデンサ１４には、グランド電位を直流レベルとする電位検出信号ＶＴｒｅｆが入力されることになる。この電位検出信号ＶＴｒｅｆの変動成分がコンデンサ１４を通じてインバータ１３に入力される。

インバータ１３は、上記抵抗Ｒ０がない回路構成では、本来入力側Ｎ０１と出力側Ｎ０２とがバランスした状態で電位検出信号ＶＴｒｅｆを増幅し、その後、再び入力側Ｎ０１と出力側Ｎ０２とがバランスした状態に戻る。

しかし、図５の回路では、インバータ１３は、抵抗Ｒ０に流れる電流の電圧降下によってグランド電位から高めの状態で入出力がバランスしていたので、スイッチング素子１５によりグランド電位を直流レベル（ここでは、電位検出信号ＶＴｒｅｆが無信号の状態の基準レベルをいう）とする電位検出信号ＶＴｒｅｆが入力されることで、バランスした状態より低い電位を基準レベルとする信号が入力されることになる。このため、入力側と出力側のバランスがくずれることによって、電位検出信号ＶＴｒｅｆを反転増幅すると、再び入力側Ｎ０１と出力側Ｎ０２とがバランスした状態に戻らず、電源電圧側に出力電圧が振れた状態となる。このインバータ１３の出力電圧がシュミット回路１１に入力される。周知のように、シュミット回路１１は、入力信号（インバータ１３の出力電圧）が所定のレベルに達するとオンとなり、タイミング制御信号ＳＥ１を発生する。

図６に、タイミング発生回路１の各部の電位の波形を示す。図６で横軸は、時間であり、縦軸は、各部の電位を示す。図６では、当初、ｘＥＱがハイレベルにあり、したがって、インバータ１３の入力側Ｎ０１と出力側Ｎ０２とは電源電圧の１／２付近でバランスしている。

次に、ｘＥＱがローベルになり、ＥＱがハイレベルになると、インバータ１３の入力側Ｎ０１と出力側Ｎ０２とは切り離される。また、このとき、スイッチ制御線ＳＷがハイレベルになると、増幅回路１０Ｂには、電位検出信号ＶＴｒｅｆが入力されることになる。電位検出信号ＶＴｒｅｆの基準電位は、等価的には、インバータ１３の入力側Ｎ０１と出力側Ｎ０２がバランスしていた電位より低い電位を基準レベルとして、単峰状に変化する。したがって、インバータ１３の出力側Ｎ０２は、Ｎ０１の電位と反対方向に変化し、電位検出信号ＶＴｒｅｆが基準レベルに戻っても、当初のバランスしていた電位に戻らず、電源電圧側に大きく振れて定常状態となる。そして、出力側Ｎ０２が所定の基準値を超えると、シュミット回路１１の出力ＳＥ１がハイレベルに変化する。なお、図６では、以上の各部の電位変化とともに、プレート線ＰＬの電位変化も示されている。

図７に、本実施形態の回路（図４）のタイミングチャートを示す。当初、イコライザ１２の制御信号ＥＱがローレベルであり、ｘＥＱがハイレベルである。この場合、上述のように、タイミング発生回路１のインバータ１３は、電源電圧の１／２付近でバランスしている。

まず、ワード線ＷＬハイレベルとなる（時刻ｔ０）。その結果、トランジスタ１０３、１０４、１０５および１０６がオンとなり、強誘電体容量Ｃ１、Ｃ０、リファレンス強誘電体容量ＣＲ１、およびＣＲ０がそれぞれビット線ＢＬ、相補ビット線ｘＢＬ、リファレンスビット線Ｌｒｅｆおよび相補リファレンスビット線Ｔｒｅｆに接続される。

次に、イコライザ１２の制御信号ＥＱがハイレベルとなり（時刻ｔ１）、ｘＥＱがローレベルとなることで、タイミング発生回路１のインバータ１３は、入力側Ｎ０１と出力側０２とが切り離される。ただし、インバータ１３は、バランス状態を継続している。さら
に、プレート線ＰＬおよびスイッチ制御線ＳＷがハイレベルになると、インバータ１３の入力側Ｎ０１に、相補リファレンスビット線Ｔｒｅｆの検出信号ＶＴｒｅｆが入力される。インバータ１３は検出信号ＶＴｒｅｆを反転増幅し、出力側Ｎ０２から出力する。

すると、シュミット回路１１は、インバータ１３の出力側Ｎ０２が所定の電位を超えたときに（時刻ｔ２）、タイミング信号ＳＥ１をハイレベルにする。この場合、シュミット回路１１のスレショールドの設定により、例えば、インバータ１３の入力側Ｎ０１の電位、すなわち、相補リファレンスビット線Ｔｒｅｆの検出信号ＶＴｒｅｆが十分にグランド電位に近づいた場合に、タイミング信号ＳＥ１をハイレベルにすることができる。

なお、図４の回路において、トランジスタＭ０、Ｍ１、Ｍ２およびＭ４がカレントミラー回路を構成しているので、強誘電体容量Ｃ１に接続されるビット線ＢＬの電位は、リファレンス強誘電体容量ＣＲ１に接続されるリファレンスビット線Ｌｒｅｆの電位と同様に変化する。また、強誘電体容量Ｃ０に接続される相補ビット線ｘＢＬの電位は、リファレンス強誘電体容量ＣＲ０に接続される相補リファレンスビット線Ｔｒｅｆの電位ＶＴｒｅｆと同様に変化する。

図１に示した基本回路においては、ビット線ＢＬの電位がある種の定常状態であるしきい値電圧Ｖｔｈに落ち着いた状態で、固定のタイミングでＳＥ０をハイレベルにしてセンスアンプ１０１を活性化した。このとき、センスアンプ１０１がビット線ＢＬおよび相補ビット線ｘＢＬの電位差を検出するマージンは概略トランジスタＭ１のしきい値電圧Ｖｔｈである。

一方、本実施例に示した図４の回路では、相補リファレンスビット線Ｔｒｅｆの検出信号ＶＴｒｅｆが十分にグランド電位に近づいた場合に、タイミング信号ＳＥ１をハイレベルにして、センスアンプ１０１を活性化する。このため、図２に示すように、センスアンプ１０１がビット線ＢＬおよび相補ビット線ｘＢＬの電位差を検出するマージンをトランジスタＭ１のしきい値電圧Ｖｔｈよりもさらに大きな値Ｖｔｈ＋αとすることができる。なお、図２では、センスアンプ１０１を活性化するタイミングｔ２を相補ビット線ｘＢＬ（すなわち、リファレンス相補ビット線Ｔｒｅｆ）がグランド電位におおむね一致したタイミングとなっているが、シュミット回路１１のスレショールドを選択することにより、ｔ２より前の時点でセンスアンプ１０１を活性化してもよい。

また、図５に示した回路において、抵抗Ｒ０の値を小さい設定した場合と、大きく設定した場合を比較して検討する。抵抗Ｒ０の値を小さくすると、電圧降下が小さくなるため（あるいは、コンデンサ１４と抵抗Ｒ０との時定数が小さく急速に定常状態に達するため）、スイッチング素子１５、１６のスイッチング動作によってインバータ１３の入出力のバランスのくずれる程度が少ない。このため、図６に示したインバータ１３の出力側Ｎ０２が電源電圧に振れるタイミングが遅くなる。したがって、この場合には、シュミット回路１１のスレショールドが上記実施例１と同様であったとしても、センスアンプ１０１を活性化するタイミング信号ＳＥ１をハイレベルにする時点が遅くなる。

また、逆に、抵抗Ｒ０の値を大きくすると、電圧降下が大きくなるため（あるいは、コンデンサ１４と抵抗Ｒ０との時定数が大きくなり、より緩やかに定常状態に達するため）、スイッチング素子１５、１６のスイッチング動作によってインバータ１３の入出力のバランスのくずれる程度が大きい。このため、図６に示したインバータ１３の出力側Ｎ０２の変化が大きくなり、電源電圧に振れるタイミングが早くなる。したがって、この場合には、シュミット回路１１のスレショールドが上記実施例１と同様であったとしても、センスアンプ１０１を活性化するタイミング信号ＳＥ１をハイレベルにする時点が早くなる。

このように、抵抗Ｒ０の値を調整することで、センスアンプ１０１を活性化するタイミングを調整することができる。すなわち、抵抗Ｒ０は、センスアンプ１０１を活性化するタイミングを調整する手段（調整パラメータ）となる。

いずれにしても、第２のリファレンス回路２１０およびタイミング発生回路１が、ビット線ＢＬおよび相補ビット線ｘＢＬの電位差を検出するタイミング信号ＳＥ１を生成する。そして、このタインミング信号ＳＥ１にしたがい、センスアンプ１０１は、ビット線ＢＬと相補ビット線ｘＢＬとに出力される相補データの両方が安定化する前に該相補データの電位差を検出する。このように、第２のリファレンス回路２１０、タイミング発生回路１、およびセンスアンプ１０１が本発明の検出回路に相当する。
《第２実施形態》
図８から図１０の図面に基づいて、本発明の第２実施形態を説明する。上記第１実施形態では、リファレンス強誘電体容量ＣＲ０を読み出すときの相補リファレンスビット線Ｔｒｅｆの電位変化を検知して、メモリセルのビット線ＢＬおよび相補ビット線ｘＢＬの電位差ΔＶＢＬを検知するセンスアンプ１０１の活性化タイミングを決定した。

そのような構成の場合、相補リファレンスビット線Ｔｒｅｆの電位変化から、ビット線ＢＬおよび相補ビット線ｘＢＬの電位差ΔＶＢＬが基本回路（図１）の場合のしきい値電圧Ｖｔｈより大きな値を維持したタイミングでセンスアンプ１０１を活性化できる利点がある。しかし、そのような構成では、リファレンス強誘電体容量ＣＲ０あるいはＣＲ１の特性が劣化し、ヒステリシスが弱くなり、ヒステリシス曲線の幅が狭くなった場合に問題が生じる。

例えば、図１２のヒステリシス曲線では、ヒステリシス曲線の幅が広く、強誘電体容量Ｃ１に相当する状態Ｑ１１と、相補強誘電体容量Ｃ０に相当する状態Ｑ１０とで、等価的な容量（分極電荷の変化量Δｑ１１／電圧ＶＣとΔｑ１０／ＶｂＣ）の差が大きい。したがって、この場合には、図４に示すように、リファレンスビット線Ｌｒｅｆから電荷を引き抜くトランジスタＭ０とカレントミラー回路を構成するトランジスタＭ１により相補ビット線ｘＢＬの電荷を急速に引き抜くことができ、図６あるいは図７に示すように、相補リファレンスビット線Ｔｒｅｆあるいは相補ビット線ｘＢＬの電位は急速にグランド電位に近づき、比較的早いタイミングで活性化信号ＳＥ１がハイレベルになる。

しかし、ヒステリシスが弱くなり、ヒステリシス曲線の幅が狭くなると、リファレンス容量ＣＲ１およびＣＲ０の等価的な容量に差がなくなる。すると、トランジスタＭ４により相補リファレンスビット線Ｔｒｅｆの電荷を引き抜く速度が低下し、相補リファレンスビット線Ｔｒｅｆの電位変化が遅くなる。

すなわち、リファレンス容量ＣＲ１については、ヒステリシスが強い場合と比較して、等価的な静電容量が減少し（ヒステリシス曲線の接線の傾きが図１２のＱ１１と比較して減少する）、プレート線ＰＬへの印加電圧のうち、リファレンス容量ＣＲ１の分圧が増加し、リファレンスビット線Ｌｒｅｆへの分圧ＶＬｒｅｆが減少する。その結果、トランジスタＭ０からグランド電位に流出する電流が減少する。一方、相補のリファレンス容量ＣＲ０については、ヒステリシスが強い場合と比較して、等価的な静電容量が増加し（ヒステリシス曲線の接線の傾きが図１２のＱ１０と比較して増加する）、プレート線ＰＬへの印加電圧のうち、リファレンス容量ＣＲ０の分圧が増加し、相補リファレンスビット線Ｔｒｅｆへの分圧ＶＴｒｅｆが増加する。そのため、トランジスタＭ４によって引き抜かなければならない電荷量が増大する。これらの理由により、相補リファレンスビット線Ｔｒｅｆの電位ＶＴｒｅｆがグランド電位へ向かって低下する時間がヒステリシスの劣化とともに次第に増大する。

その結果、タインミング発生回路１で活性化信号ＳＥ１をハイレベルにするまでの時間が次第に遅くなる。なお、このような特性の劣化による電位変化の遅れについては、強誘電体容量Ｃ１およびＣ０に接続されるビットＢＬおよび相補ビット線ｘＢＬについても同様に発生しえる。

本実施形態では、そのような強誘電体容量の特性劣化の場合にも、確実にセンスアンプ１０１を活性化できる強誘電体メモリを説明する。本実施形態の強誘電体メモリの他の構成および作用は、第１実施形態の場合と同様である。そこで、第１実施形態と同一の構成要素については、同一の符号を付してその説明を省略する。

図８に、本実施形態の強誘電体メモリの回路例を示す。この強誘電体メモリは、図４のタイミング発生回路１に代えてタイミング発生回路２を有している。タイミング発生回路２は、固定されたタイミングでセンスアンプ１０１を活性化する活性化信号ＳＥ０を利用する点で図４のタイミング発生回路１と相違する。図８の他の構成要素は、図４の場合と同様である。

図９に、タイミング発生回路２の構成を示す。タイミング発生回路２は、タイミング発生回路１（図４参照）のシュミット回路１１の後段にＯＲゲート２０（本発明のセンスアンプを活性化する回路に相当）を追加した構成を採る。図９のように、ＯＲゲート２０の一方の入力端子には、シュミット回路１１の出力端子が接続される。また、ＯＲゲート２０の他方の入力端子には、本来固定のタイミングでセンスアンプ１０１を活性化する活性化信号ＳＥ０が入力される。

ＳＥ０がハイレベルとなるタイミングは、経験値または実験値に基づいて、センスアンプ１０１を活性化すべきとされるタイミングである。このタイミングは、強誘電体メモリが通常の劣化していない特性を有する場合には、図２にｔ３として示したように、ビット線電位ＶＢＬの変化が十分に定常状態に近づいた時点に設定される。

図９のように、本実施形態では、上記固定の活性化信号ＳＥ０と、シュミット回路１１の出力信号とがＯＲゲート２０の入力端子に入力される。このため、固定の活性化信号ＳＥ０と、シュミット回路１１の出力信号ＳＥ１の少なくとも一方がハイレベルになると、ＯＲゲート２０の出力ＳＥ２はハイレベルになる。

図１０に、本実施形態の強誘電体メモリのタイミングチャートを示す。この強誘電体メモリでは、リファレンス強誘電体容量ＣＲ１とＣＲ０が劣化し、カレントミラー回路で接続したトランジスタＭ４によっては、相補リファレンスビット線Ｔｒｅｆの電位を早期に下げることができない。

したがって、レベルシフト回路１０の出力側Ｎ０２の電位の上昇が第１実施形態のようなヒステリシスが強い場合と比較して緩やかである。このため、シュミット回路１１の出力がハイレベルとなるタイミングｔ２０が第１実施形態の場合タイミングｔ２と比較して遅くなる。

しかし、図１０のように、タイミングｔ４（第１実施形態のタイミングｔ２より遅いが、本実施形態のようにヒステリシスが劣化してシュミット回路１１の出力ＳＥ１がオンになるタイミングｔ２０より早いタイミング）で活性化信号ＳＥ０がハイレベルとなる。その結果、活性化信号ＳＥ０と、シュミット回路１１の出力信号ＳＥ１のＯＲ演算により、活性化信号ＳＥ０がハイレベルとなるタイミングで、タイミング発生回路２の出力がハイレベルとなる。したがって、このタイミング発生回路２によれば、最悪でも、固定タイミングの活性化信号ＳＥ０がハイレベルとなるタイミングで、センスアンプ１０１を活性化
することができる。

《変形例》
上記実施形態では、スイッチング素子１０３、１０４、１０５、１０６、２０１、２０３、２０４、および２１１として、いずれもｎ型のＭＯＳＦＥＴを想定し、ゲート電圧がハイレベルになるとオンになるとして説明した。しかし、本発明の実施は、このような構成に限定されものではない。すなわち、各スイッチング素子としてローレベルでオンとなるｐ型のＭＯＳＦＥＴを使用してもよい。

また、センスを開始するタイミングは、図２からも明らかなように、相補データが出力される二つのビット線の電位が安定化される前であれば、相補データの電位差が大きくなり、安定なデータ読み出しが可能となる。更に望ましくは、相補データの電位の内、一方が先に安定化されるタイミングあたりで相補データの電位差を検出することで、更に安定にデータを読み出すことが可能となる。
（付記１）
分極によってデータを保持する強誘電体容量と、
前記強誘電体容量に対してデータを入出力するビット線と、
前記強誘電体容量および前記ビット線を選択的に接続する第１のスイッチング素子と、
前記ビット線および基準電位に接続される第１のトランジスタと、
固定データを保持するリファレンス強誘電体容量と、
前記リファレンス強誘電体容量に対してデータを入出力するリファレンスビット線と、
前記リファレンス強誘電体容量および前記リファレンスビット線を選択的に接続するリファレンススイッチング素子と、
前記リファレンスビット線および前記基準電位に接続される第２のトランジスタと、
前記ビット線が前記強誘電体容量に接続されているときに前記ビット線の電位を制御するとともに、前記リファレンスビット線が前記リファレンス強誘電体容量に接続されているときに前記リファレンスビット線の電位を制御する電位制御回路と、
前記ビット線のデータを検出する検出タイミングを制御するタイミング制御回路とを備える強誘電体記憶装置。（１）
（付記２）
前記電位制御回路は、前記第１のトランジスタと第２のトランジスタとによってカレントミラー回路を形成する付記１に記載の強誘電体記憶装置。（２）
（付記３）
さらに、前記強誘電体容量が保持するデータに対して相補のデータを保持する相補強誘電体容量と、
前記相補強誘電体容量に対してデータを入出力する相補ビット線と、
前記相補強誘電体容量および前記相補ビット線を選択的に接続する第２のスイッチング素子と、
前記相補ビット線および前記基準電位に接続される第３のトランジスタと、を備え、
前記電位制御回路は、前記第１、第２、および第３のトランジスタによってカレントミラー回路を形成し、
前記タイミング制御回路は、前記ビット線と相補ビット線との電位差が定常状態に達する前の時点に前記検出タイミングを設定する付記１または２に記載の強誘電体記憶装置。（３）
（付記４）
さらに、前記リファレンス強誘電体容量が保持するデータに対して相補のデータを保持する相補リファレンス強誘電体容量と、
前記相補リファレンス強誘電体容量に対してデータを入出力する相補リファレンスビット線と、
前記相補リファレンス強誘電体容量および前記相補リファレンスビット線を選択的に接
続する第２のリファレンススイッチング素子と、
前記相補リファレンスビット線および前記基準電位に接続される第４のトランジスタと、を備え、
前記電位制御回路は、前記第１、第２、第３、および第４のトランジスタによってカレントミラー回路を形成し、
前記タイミング制御回路は、前記相補リファレンスビット線の電位が所定の範囲に到達したか否かを判定する判定回路を有する付記３に記載の強誘電体記憶装置。（４）
（付記５）
前記判定回路は、前記前記相補リファレンスビット線から検出される検出信号の基準レベルをシフトするレベルシフト回路と、前記基準レベルがシフトされた検出信号が所定のレベルに達しか否かを判定する信号レベル判定回路とを含む付記４に記載の強誘電体記憶装置。（５）
（付記６）
前記レベルシフト回路は、前記検出信号の変動成分を通し直流成分を遮断する容量素子と、
前記容量素子を通過する変動成分を増幅する増幅器と、
前記増幅器の入力信号レベルと出力信号レベルとを所定の整合電位に略整合させる等価器回路と、
前記検出信号が入力する前記容量素子の入力側端子を前記基準電位に接続することにより前記容量素子の入力側端子を前記基準電位からシフトさせる抵抗素子と、
前記検出信号を前記容量素子の前記入力側端子に入力させる第３のスイッチング素子と、
前記検出信号が前記容量素子の入力側端子に入力されたときに、前記入力側端子から前記抵抗素子を切り離す第４のスイッチング素子と含み、
前記抵抗素子の切り離しによって前記容量素子が接続される前記増幅器の入力側を前記整合電位からシフトさせる付記５に記載の強誘電体記憶装置。（６）
（付記７）
前記ビット線および前記相補ビット線間の電位差を増幅するセンスアンプをさらに備え、
前記タイミング制御回路は、前記センスアンプの活性化タイミングを制御する活性化信号を発生する付記１から６のいずれかに記載の強誘電体記憶装置。（７）
（付記８）
前記センスアンプの活性化タイミングの限界時点を示す限界時点信号と前記活性化信号の少なくとも一方の信号により前記センスアンプを活性化する回路をさらに備える付記７に記載の強誘電体記憶装置。（８）
（付記９）
相補データをそれぞれ保持する強誘電体容量と、
前記強誘電体容量から相補データをそれぞれ出力するビット線と、
前記ビット線に出力される相補データの両方が安定化する前に該相補データの電位差を検出する検出回路と、
を備えることを特徴とする強誘電体記憶装置。（９）
（付記１０）
前記強誘電体容量に保持されるデータが前記ビット線に読み出される場合に、前記ビット線の電位を引き下げる電位制御回路を更に有することを特徴とする付記９に記載の強誘電体記憶装置。
（付記１１）
相補データをそれぞれ保持する強誘電体容量と、
前記強誘電体容量から相補データをそれぞれ出力するビット線と、
前記強誘電体容量に電圧を印加するプレート線と、
前記強誘電体容量のデータ出力を指示するワード線と、
前記ワード線によりデータ出力が指示され、かつ前記プレート線により電圧が印加される場合に、前記ビット線の電位を引き下げる電圧制御回路と、
前記ビット線に出力される相補データの両方が安定化する前に該相補データの電位差を検出する検出回路と
を備えることを特徴とする強誘電体記憶装置。（１０）

強誘電体メモリの基本回路を示す図である。 ビット線および相補ビット線の電位の時間変化を示す図である。 強誘電体メモリの動作を説明するためのタイミングチャートである。 第１実施形態に係る強誘電体メモリの回路構成を示す図である。 第１実施形態に係るタイミング発生回路の構成例を示す図である。 タイミング発生回路の各部の電位の波形を示す図である。 第１実施形態の回路のタイミングチャートを示す図である。 第２実施形態の強誘電体メモリの回路例を示す図である。 第２実施形態に係るタイミング発生回路の構成を示す図である。 第２実施形態の強誘電体メモリのタイミングチャートを示す図である。 強誘電体メモリの構成例を示す回路図である。 強誘電体容量および相補強誘電体容量のヒステリシス曲線を示すグラフである。 強誘電体メモリの動作を説明するタイミングチャートである。 ヒステリシス曲線上の各状態に対するビット線および相補ビット線の電位を例示する図である。

符号の説明

１、２ センスアンプ
１０ レベルシフト回路
１１ シュミット回路
１２ イコライザ
１３、１７インバータ
１５、１６スイッチング素子
１００、１００Ｒ、１００Ｔ メモリセル
１０３、１０４、１０５、１０６ スイッチング素子
１１０ 定電流回路
２０１、２０３，２０４、２１１ スイッチング素子
Ｍ０、Ｍ１、Ｍ２、Ｍ４ トランジスタ
ＢＬ ビット線
Ｌｒｅｆ リファレンスビット線
ＰＬ プレート線
ＳＷ スイッチ制御線
Ｔｒｅｆ 相補リファレンスビット線
ＷＬ ワード線
ｘＢＬ 相補ビット線

Claims (7)

1. 分極によってデータを保持する強誘電体容量と、
   前記強誘電体容量に対してデータを入出力するビット線と、
   前記強誘電体容量および前記ビット線を選択的に接続する第１のスイッチング素子と、
   前記ビット線および基準電位に接続される第１のトランジスタと、
   固定データを保持するリファレンス強誘電体容量と、
   前記リファレンス強誘電体容量に対してデータを入出力するリファレンスビット線と、
   前記リファレンス強誘電体容量および前記リファレンスビット線を選択的に接続するリファレンススイッチング素子と、
   前記リファレンスビット線および前記基準電位に接続される第２のトランジスタと、
   前記ビット線が前記強誘電体容量に接続されているときに前記ビット線の電位を制御するとともに、前記リファレンスビット線が前記リファレンス強誘電体容量に接続されているときに前記リファレンスビット線の電位を制御する電位制御回路と、
   前記ビット線のデータを検出する検出タイミングを制御するタイミング制御回路とを備え、
   前記電位制御回路は、前記第１のトランジスタと第２のトランジスタとによってカレントミラー回路を形成する強誘電体記憶装置。
2. さらに、前記強誘電体容量が保持するデータに対して相補のデータを保持する相補強誘電体容量と、
   前記相補強誘電体容量に対してデータを入出力する相補ビット線と、
   前記相補強誘電体容量および前記相補ビット線を選択的に接続する第２のスイッチング素子と、
   前記相補ビット線および前記基準電位に接続される第３のトランジスタと、を備え、
   前記電位制御回路は、前記第１、第２、および第３のトランジスタによってカレントミラー回路を形成し、
   前記タイミング制御回路は、前記ビット線と相補ビット線との電位差が定常状態に達する前の時点に前記検出タイミングを設定する請求項１に記載の強誘電体記憶装置。
3. さらに、前記リファレンス強誘電体容量が保持するデータに対して相補のデータを保持
   する相補リファレンス強誘電体容量と、
   前記相補リファレンス強誘電体容量に対してデータを入出力する相補リファレンスビット線と、
   前記相補リファレンス強誘電体容量および前記相補リファレンスビット線を選択的に接続する第２のリファレンススイッチング素子と、
   前記相補リファレンスビット線および前記基準電位に接続される第４のトランジスタと、を備え、
   前記電位制御回路は、前記第１、第２、第３、および第４のトランジスタによってカレントミラー回路を形成し、
   前記タイミング制御回路は、前記相補リファレンスビット線の電位が所定の範囲に到達したか否かを判定する判定回路を有する請求項２に記載の強誘電体記憶装置。
4. 前記判定回路は、前記前記相補リファレンスビット線から検出される検出信号の基準レベルをシフトするレベルシフト回路と、前記基準レベルがシフトされた検出信号が所定のレベルに達しか否かを判定する信号レベル判定回路とを含む請求項３に記載の強誘電体記憶装置。
5. 前記レベルシフト回路は、前記検出信号の変動成分を通し直流成分を遮断する容量素子と、
   前記容量素子を通過する変動成分を増幅する増幅器と、
   前記増幅器の入力信号レベルと出力信号レベルとを所定の整合電位に略整合させる等価器回路と、
   前記検出信号が入力する前記容量素子の入力側端子を前記基準電位に接続することにより前記容量素子の入力側端子を前記基準電位からシフトさせる抵抗素子と、
   前記検出信号を前記容量素子の前記入力側端子に入力させる第３のスイッチング素子と、
   前記検出信号が前記容量素子の入力側端子に入力されたときに、前記入力側端子から前記抵抗素子を切り離す第４のスイッチング素子と含み、
   前記抵抗素子の切り離しによって前記容量素子が接続される前記増幅器の入力側を前記整合電位からシフトさせる請求項４に記載の強誘電体記憶装置。
6. 前記ビット線および前記相補ビット線間の電位差を増幅するセンスアンプをさらに備え、
   前記タイミング制御回路は、前記センスアンプの活性化タイミングを制御する活性化信号を発生する請求項２から５のいずれかに記載の強誘電体記憶装置。
7. 前記センスアンプの活性化タイミングの限界時点を示す限界時点信号と前記活性化信号の少なくとも一方の信号により前記センスアンプを活性化する回路をさらに備える請求項６に記載の強誘電体記憶装置。

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