KR100771547B1 - 반도체 장치 - Google Patents

Abstract

본 발명은 비트라인과 상보비트라인 간의 전위차를 감지하여 증폭하는 비트라인 센스앰프와; 전원전압을 입력받아 그 레벨을 조절하여 센스앰프 구동전압으로서 공급하되, 소정제어신호에 응답하여 상기 전원전압의 레벨에 따라 상기 센스앰프 구동전압의 레벨을 조절하여 출력하는 센스앰프 구동전압 공급부와; 제 1인에이블신호에 응답하여 센스앰프로의 상기 센스앰프 구동전압의 공급을 스위칭제어하는 제 1스위치와; 제 2인에이블신호에 응답하여 센스앰프로의 접지전압의 공급을 스위칭제어하는 제 2스위치를 포함하는 반도체 장치에 관한 것이다.

반도체 장치, 비트라인 센스앰프, 클램프회로

Description

반도체 장치{Semiconductor Device}

도 1은 종래의 전원전압 클램프(VDD Clamp)회로를 이용한 반도체 장치를 도시한 것이다.

도 2는 비트라인 센스앰프의 구성을 도시한 것이다.

도 3은 본 발명에 의한 일실시예에 따른 반도체장치의 기본 개념도를 도시한 것이다.

도 4는 본 실시예에 따른 반도체 장치를 보다 구체화한 회로도이다.

도 5는 실시예에 사용된 전압제어신호 발생기를 도시한 것이다.

<도면의 주요부분에 대한 부호의 설명>

121 : 제 1 스위치

122 : 제 2 스위치

200 : 비트라인 센스앰프

300 : 센스앰프 구동전압 공급부

310 : 전압제어신호 발생기

320 : 전압제어기

본 발명은 비트라인 센스앰프를 구동시키는 반도체 장치에 관한 것으로, 더욱 구체적으로는 비트라인 센스앰프의 센싱 증폭 모드 시 센스앰프 구동전압을 일정 레벨 이하로 만듦으로써 비트라인에 실린 데이터의 감지오류를 방지할 수 있는 반도체 장치에 관한 것이다.

반도체 메모리 장치가 고집적화됨에 따라, 제한된 칩내에 보다 많은 정보를 저장수용할 수 있도록 하기 위한 집적화는 MOS트랜지스터가 차지하는 면적은 물론 게이트 산화막(Oxide)의 두께 및 배선을 점점 더 얇게 하고 있다. 따라서 트랜지스터들의 문턱전압 또한 낮아지고 있다. 그리고 반도체 생산공정의 특성상, 모든 트랜지스터의 문턱전압을 전부 같게 만들 수는 없다.

상기와 같은 점은 많은 문제점을 발생시키고 있다. 그 중 하나가 비트라인 센스앰프 구동시 발생하는 데이터 바뀜 현상이다. 데이터 리드(read)시, 메모리 셀에 저장되어 있는 데이터를 확실하게 감지하고 증폭하여, 그 값을 외부에 연결시켜 주기 위해서는 비트라인 센스앰프와 같은 증폭회로가 필수적이다. 그리고, 비트라인 센스앰프를 구동하기 위해서는 구동전압이 필요한데, 이러한 구동전압으로 센스앰프 구동전압과 접지전압이 사용된다.

하지만 반도체 초기화시기같은 경우에 전원전압(VDD)이 증가하면서 센스앰프 구동전압의 레벨도 상승한다. 증가한 센스앰프 구동전압에 의해 비트라인 센스앰프의 PMOS트랜지스터쌍(P1,P2)의 문턱전압 불일치때문에, 먼저 동작하는 PMOS트랜지 스터가 발생하고, 이러한 문제점은 데이터 리드(read)시 데이터를 잘못 읽는 현상을 발생하게 하는 바, 이하 도면을 참조하여 종래 반도체 장치에서의 문제점을 살펴 본다.

도 1은 종래 기술에 의한 VDD 클램프 구동회로를 이용한 반도체 장치를 도시한 것이고 도 2는 비트라인 센스앰프를 도시한 것으로서, 이를 참조하여 반도체 장치의 동작을 설명하면 다음과 같다.

도 1에 도시된 바와 같이, 종래 전원전압 클램프 구동회로는 반도체 초기화와 같은 경우에 고전압(VPP)이 충분히 펌핑되기 전에는 고전압보다 전원전압 (VDD)레벨이 높아지는 상황이 발생하며 래치-업(latch-up)현상이 발생할 수 있는데, 이러한 현상을 억제하는 회로이다. 래치-업현상이란 입력 및 출력 전압이 정격전압을 초과하여 내부 소자에 큰 전류가 흘러서 내부소자가 항복 상태가 되는 현상이다. 종래기술에서 NMOS트랜지스터(N4)의 게이트에는 반도체 초기화시 전원전압(VDD)보다 전압레벨이 낮은 고전압(VPP)이 인가되고, NMOS트랜지스터(N4)의 문턱전압이 Vt라고 할때, 노드 A의 전압은 VPP-Vt가 된다. 따라서 노드 A에는 PMOS트랜지스터 (P3)의 정격전압인 고전압(VPP)보다 항상 낮은 레벨의 전압을 공급하여 반도체 초기화시 일어날 수 있는 래치-업 현상을 방지한다. 액티브모드 (Ative Command) 이후 차지-쉐어링 (Charge-sharing)이 일어난 후 일정시간 지연되어 발생된 인에이블신호(SAP1b)에 의해 PMOS트랜지스터 (P3)가 턴-온되고 노드 A의 전압은 센스앰프 구동전압으로서 RTO노드에 실리게 된다.

하지만, 도 2의 센스앰프 회로에서 크로스-커플드 래치(Cross-Coupled Latch)를 구성하는 PMOS트랜지스터쌍(P1,P2)의 문턱전압이 불일치할 경우에 특정 PMOS트랜지스터가 먼저 턴-온하는 문제점이 발생한다. 전원전압(VDD)레벨이 상승하면서 펌핑된 고전압(VPP)도 상승한다. 이에 따라 센스앰프 구동전압의 레벨 또한 같이 상승한다. PMOS트랜지스터(P1)의 문턱전압이 PMOS트랜지스터(P2)의 문턱전압보다 더 낮을수록, PMOS(P1)트랜지스터는 증가하는 센스앰프 구동전압에 의해 쉽게 먼저 턴-온 된다. 이때 비트라인이 상보비트라인에 비하여 낮은 레벨의 전위를 가지고 있다면, 턴-온된 PMOS트랜지스터(P1)가 비트라인을 풀-업하면서 상보비트라인에 비해 낮은 레벨인 비트라인의 전위가 풀-업되는 문제점이 발생한다. 즉 실제로는 비트라인에 실린 로우 데이터가 감지 증폭되어야 하나, 종래 반도체 장치에서는 상기와 같이 PMOS트랜지스터쌍의 문턱전압 차에 의해, 리드시 데이터 오류가 발생하는 문제점이 있었다.

본 발명은 비트라인 센스앰프 작동시 반도체 장치 센스앰프 트랜지스터들의 문턱전압 불일치에 기인한 데이터 바뀜 현상을 방지하고 정확하게 데이터를 리드할 수 있는 반도체 장치를 제공하는데 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 비트라인과 상보비트라인 간의 전위차를 감지하여 증폭하는 비트라인 센스앰프와; 전원전압을 입력받아 그 레벨을 조절하여 센스앰프 구동전압으로서 공급하되, 소정 제어신호에 응답하여 상기 전원전압의 레벨에 따라 상기 센스앰프 구동전압의 레벨을 조절하여 출력하는 센스앰프 구동전압 공급부와; 제 1 인에이블 신호에 응답하여 센스앰프로의 상기 비트라인 센스앰프 구동전압의 공급을 스위칭제어하는 제 1스위치와; 제 2 인에이블신호에 응답하여 비트라인 센스앰프로의 접지전압의 공급을 스위칭제어하는 제 2스위치를 포함하는 반도체 장치를 제공한다.

본 발명에서, 상기 센스앰프 구동전압 공급부는 상기 소정 제어신호에 따라서 고전압을 전압분배하고 전압제어신호를 출력하는 전압제어신호 발생기와, 상기 전압제어신호에 응답하여 동작하며 상기 전압제어신호의 레벨에 따라 상기 센스앰프 구동전압의 레벨을 조절하여 출력하는 전압제어기를 포함하여 구성되는 것이 바람직하다.

본 발명에서, 상기 풀-업 소자의 턴-온 저항값은 상기 소정 제어신호에 따라 다르게 설정되고 상기 전압제어신호의 레벨을 조절하는것이 바람직하다.

본 발명에서, 상기 전압제어신호 발생기는 상기 고전압과 제 1노드 간에 연결되며 상기 전원전압에 응답하여 동작하는 풀-업 소자와, 상기 제 1노드와 접지전원간에 연결되며 상기 풀-업 소자와 함께 동작하여 상기 고전압을 전압분배하는 저항소자를 포함하여 구성되는것이 바람직하다.

본 발명에서, 상기 풀-업 소자는 PMOS트랜지스터인 것이 바람직하다.

본 발명에서, 상기 전압제어기는 NMOS트랜지스터인 것이 바람직하다.

본 발명에서, 상기 소정 제어신호는 상기 전원전압에 비례하여 증감하는 것이 바람직하다.

본 발명에서, 상기 소정 제어신호는 상기 전원전압을 사용하는 것이 바람직하다.

본 발명에서, 제 1 스위치는 PMOS트랜지스터인 것이 바람직하다.

본 발명에서, 제 2 스위치는 NMOS트랜지스터인 것이 바람직하다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 2는 비트라인 센스앰프의 구성을 도시한 것이고, 도 3은 본 발명에 의한 일실시예에 따른 반도체 장치의 기본 개념도를 도시한 것이며, 도 4는 본 발명에 의한 일실시예에 따른 반도체 장치의 구성을 도시한 것이고, 도 5는 본 발명에 의한 일실시예에 따른 센스앰프 구동전압 공급부의 구성을 도시한 것으로서, 이를 참조하여 본 발명에 의한 일실시예에 따른 반도체 장치를 설명하면 다음과 같다.

도 4를 참조하면, 본 실시예에 따른 반도체 장치는 비트라인과 상보비트라인 간의 전위차를 감지하여 증폭하는 비트라인 센스앰프(200)와; 전원전압(VDD)을 입력받아 그 레벨을 조절하여 센스앰프 구동전압으로서 공급하되, 소정 제어신호(CS)에 응답하여 상기 소정 제어신호(CS)의 레벨에 따라 상기 센스앰프 구동전압의 레벨을 조절하여 출력하는 센스앰프 구동전압 공급부(300)와; 제 1인에이블 신호(SAP1b)에 응답하여 비트라인 센스앰프(200)로의 상기 센스앰프 구동전압의 공급을 스위칭제어하는 제 1스위치(121)와; 제 2인에이블신호(SAN)에 응답하여 비트라인 센스앰프(200)로의 접지전압의 공급을 스위칭제어하는 제 2스위치(122)를 포함하여 구성된다.

그리고 상기 센스앰프 구동전압 공급부(300)는 상기 소정 제어신호(CS)에 따라서 고전압(VPP)을 전압분배하고 전압제어신호(VPP_D)를 출력하는 전압제어신호 발생기(310)와; 상기 전압제어신호(VPP_D)에 응답하여 동작하며 상기 전압제어신호(VPP_D)의 레벨에 따라 상기 센스앰프 구동전압의 레벨을 조절하여 출력하는 전압제어기(320)를 포함한다.

또한 도 5를 참조하면, 상기 전압제어신호 발생기(310)는 상기 고전압(VPP)과 제 1노드(B) 간에 연결되며, 상기 소정 제어신호(CS)에 응답하여 동작하는 풀-업 소자(P4)와, 상기 제 1노드(B)와 접지전원(VSS) 간에 연결되며 풀-업 소자(P4)와 함께 동작하여 상기 고전압(VPP)을 전압분배하는 저항소자(R1)를 포함하고, 상기 전압제어신호(VPP_D)를 출력한다. 상기 풀-업 소자(P4)의 턴-온 저항값은 상기 소정 제어신호(CS)에 따라 다르게 설정되고 상기 전압제어신호(VPP_D)의 레벨을 조절하는 것을 특징으로 한다.

이와 같이 구성된 본 실시예의 동작을 도 2,도 4 및 도 5를 참조하여 구체적 으로 설명한다.

우선, 풀-업 소자(P4)의 게이트에 인가되는 소정 제어신호(CS)는 전원전압을 사용하거나 전원전압에 비례하여 증감하는 신호이다. 그 소정 제어신호(CS)을 입력받아 전압제어신호 발생기(310)의 풀-업 소자(P4)는 턴-온된다. 이 때 소정 제어신호(CS)의 레벨이 높을수록 상기 풀-업 소자(P4)는 완벽한 턴-온상태가 되지 못하고 턴-온되는 정도가 작다. 즉, 상기 풀-업 소자(P4)의 턴-온 저항값은 더욱 큰 값을 가지게 된다. 그리고 상기 턴-온 저항값이 커질수록, 풀-업 소자(P4)와 저항소자(R1)에 의해 분배되어 출력되는 전압은 더욱 낮은 전압값을 갖게된다. 따라서, 전압제어신호(VPP_D)도 더욱 낮은 레벨로 제 1 노드(B)로 출력된다.

상기 전압제어신호(VPP_D)가 낮을수록 NMOS트랜지스터인 전압제어기(N4)는 완벽히 턴-온되지 못하고 턴-온되는 정도가 작아진다. 즉 상기 전압제어기(N4)의 턴-온되는 정도가 작을수록 상기 전압제어기(N4)와 연결된 전원전압(VDD)에서 센스앰프 구동전압으로 입력되는 전압의 크기도 작아진다. 따라서, 센스앰프 구동전압은 일정 레벨 이하로 된다. 그래서, PMOS트랜지스터쌍(P1,P2)의 문턱전압 불일치에 의해 PMOS트랜지스터(P1)가 먼저 턴-온되는 것을 방지할 수 있다. 그리고 ,제 1인에이블 신호(SAP1b)와 제 2 인에이블 신호(SAN)에 응답하여 제 1스위치(121)인 PMOS트랜지스터(P3)와 제 2스위치(122)인 NMOS트랜지스터(N3)가 각각 턴-온되면, 상기 센스앰프 구동전압과 접지전압은 비트라인 센스앰프(200)를 구동시키게 된다.

따라서, 본 발명에 따르면, 증가하는 전원전압(VDD)을 따라 증가하는 센스앰프 구동전압을 일정레벨 이하로 억제할 수 있다. 따라서, PMOS트랜지스터(P1)의 문 턱전압이 PMOS트랜지스터(P2)와 비교해서 더 낮다하더라도, PMOS트랜지스터(P1,P2)의 구동전압(RTO)을 일정레벨이하로 억제함으로써, PMOS트랜지스터(P1)가 먼저 턴-온되는 것을 방지할 수 있다. 한편, 비트라인의 전압레벨이 프리차지(pre-charge)전압인 상보비트라인의 전압레벨보다 낮은 경우에는, 비트라인에 비해 높은 레벨인 상보비트라인의 전위가 비트라인 센스앰프(200)의 NMOS트랜지스터(N1)을 먼저 턴-온시킨다. 그래서, 턴-온된 NMOS트랜지스터(N1)는 비트라인을 풀-다운한다. 그로인해, 풀-다운된 비트라인은 PMOS트랜지스터(P2)을 턴-온시키고, PMOS트랜지스터(P2)는 상보비트라인을 풀-업 시킨다. 이와 같이, 본 실시예에 따르면, 비트라인 센스앰프가 비트라인과 상보비트라인의 전위차를 감지하여 증폭시, 비트라인 센스앰프의 PMOS트랜지스터쌍의 문턱전압 불일치로 인해, 비트라인의 로우 데이터가 바뀌는 현상을 방지하고 정확히 데이터를 리드(read)할 수 있다.

이상 설명한 바와 같이, 본 발명에 따른 반도체 장치는 비트라인 센스앰프의 PMOS트랜지스터쌍의 불일치 때문에 하나의 PMOS트랜지스터가 먼저 턴-온되는 것을 방지하므로써, 비트라인 센스앰프가 데이터를 감지 증폭할때, 데이터 바뀜 현상을 막고 정확한 데이터를 감지할 수 있도록 하여, 반도체 메모리 장치의 오작동을 막을 수 있다.

Claims (9)

1. 비트라인과 상보비트라인 간의 전위차를 감지하여 증폭하는 비트라인 센스앰프;

   고전압단과 전압제어신호의 제 1 노드 간에 연결되며 소정 제어신호에 응답하여 동작하는 풀-업 소자 및 상기 제 1 노드와 접지단 간에 연결되는 저항소자로 구성되어 상기 소정 제어신호에 따라서 고전압을 전압분배함으로써 상기 전압제어신호를 출력하는 전압제어신호 발생기와, 상기 전압제어신호에 응답하여 동작하며 상기 전압제어신호의 레벨에 따라 센스앰프 구동전압의 레벨을 조절하여 출력하는 전압제어기를 포함하는 센스앰프 구동전압 공급부;

   제 1인에이블신호에 응답하여 비트라인 센스앰프로의 상기 센스앰프 구동전압의 공급을 스위칭제어하는 제 1스위치; 및

   제 2인에이블신호에 응답하여 상기 비트라인 센스앰프로의 접지전압의 공급을 스위칭제어하는 제 2스위치를 포함하는 반도체 장치.
2. 삭제
3. 삭제
4. 제 1항에 있어서,

   상기 풀-업 소자의 턴-온 저항값은 상기 소정 제어신호에 따라 다르게 설정되고 상기 전압제어신호의 레벨을 조절하는것을 특징으로 하는 반도체 장치.
5. 제 1항에 있어서,

   상기 풀-업 소자는 PMOS트랜지스터인 반도체 장치.
6. 제 1항에 있어서,

   상기 전압제어기는 NMOS트랜지스터를 포함하는 반도체 장치.
7. 제 1항에 있어서,

   상기 소정 제어신호는 상기 전원전압에 비례하여 증감하는 것을 특징으로 하는 반도체 장치.
8. 제 1항에 있어서,

   상기 소정 제어신호는 상기 전원전압을 사용하는 것을 특징으로 하는 반도체 장치.
9. 제 1항에 있어서,

   상기 제 1스위치는 PMOS트랜지스터이고 상기 제 2 스위치는 NMOS트랜지스터인 반도체 장치.

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