KR20220147801A - 입력 전압의 크기 차를 감지하기 위한 전류 래치 감지 증폭기 - Google Patents

입력 전압의 크기 차를 감지하기 위한 전류 래치 감지 증폭기 Download PDF

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Abstract

본 발명은 소정의 두 전압이 입력으로 인가되었을 때, 두 전압 간의 미세한 차이를 큰 출력 차로 증폭함으로써, 두 전압 간의 크기 차를 보다 명확하게 감지할 수 있도록 지원하는 전류 래치 감지 증폭기에 대한 것이다.

Description

입력 전압의 크기 차를 감지하기 위한 전류 래치 감지 증폭기{CURRENT LATCHED SENSE AMPLIFIER TO DETECT DIFFERENCES IN INPUT VOLTAGES}
본 발명은 입력 전압의 크기 차를 감지하기 위한 전류 래치 감지 증폭기에 대한 것이다.
메모리에서는 데이터 셀에서 추출한 비트 라인(Bit line) 전압과 레퍼런스 셀에서 추출한 비트 라인 바(Bit line bar) 전압 간의 작은 차이를 감지하기 위한 감지 회로가 구비되어야 한다.
이러한 비트 라인 전압과 비트 라인 바 전압 간의 차이는 매우 작기 때문에 비트 라인 전압이 큰지, 비트 라인 바 전압이 큰지를 명확하게 구분하기 위한 기술의 도입이 필요하다.
이와 관련해서, 비트 라인 전압과 비트 라인 바 전압이 입력으로 인가되었을 때, 두 전압 간의 미세한 차이를 큰 출력 차로 증폭할 수 있는 증폭기가 도입된다면, 보다 명확하게 두 전압 간의 차이를 구분할 수 있을 것이다.
보통, 메모리에서는 두 전압 간의 미세한 차이를 감지하여 그 차이에 따라 메모리 셀에 저장된 데이터가 어떤 데이터인지를 구분하는 경우가 많고, 메모리뿐 아니라 다양한 전기 소자에서도 두 전압 간의 차이를 감지하여 그 차이에 따라 적절한 동작을 수행하도록 구성되는 경우가 많다는 점에서, 소정의 두 전압이 입력으로 인가되었을 때, 두 전압 간의 미세한 차이를 큰 출력 차로 증폭함으로써, 두 전압 간의 크기 차를 보다 명확하게 감지할 수 있도록 지원하는 증폭기에 대한 연구가 필요하다.
본 발명은 소정의 두 전압이 입력으로 인가되었을 때, 두 전압 간의 미세한 차이를 큰 출력 차로 증폭함으로써, 두 전압 간의 크기 차를 보다 명확하게 감지할 수 있도록 지원하는 전류 래치 감지 증폭기를 제시하고자 한다.
본 발명의 일실시예에 따른 입력 전압의 크기 차를 감지하기 위한 전류 래치 감지 증폭기(110)는 제1 PMOS(MP1)의 드레인(drain) 노드와 제1 래치(latch) NMOS(MN1)의 드레인 노드가 서로 연결된 제1 CMOS 인버터, 제2 PMOS(MP2)의 드레인 노드와 제2 래치 NMOS(MN2)의 드레인 노드가 서로 연결된 제2 CMOS 인버터 - 상기 제2 PMOS(MP2)의 소스 노드는 상기 제1 PMOS(MP1)의 소스 노드에 연결됨 - , 상기 제1 래치 NMOS(MN1)의 소스(source) 노드에, 드레인 노드가 연결되고, 감지 대상이 되는 제1 입력 전압(IN)을 게이트를 통해 입력받는 제1 입력 NMOS(MN3), 상기 제2 래치 NMOS(MN2)의 소스 노드에, 드레인 노드가 연결되고, 감지 대상이 되는 제2 입력 전압(INB)을 게이트를 통해 입력받는 제2 입력 NMOS(MN4) - 상기 제2 입력 NMOS(MN4)의 소스 노드는 상기 제1 입력 NMOS(MN3)의 소스 노드에 연결됨 - , 상기 제1 입력 NMOS(MN3)의 소스 노드와 상기 제2 입력 NMOS(MN4)의 소스 노드가 서로 연결되어 있는 제1 공통 소스 노드에, 드레인 노드가 연결된 제어 NMOS(MN5) - 상기 제어 NMOS(MN5)의 소스 노드는 그라운드에 연결됨 - , 상기 제1 PMOS(MP1)의 소스 노드와 드레인 노드 각각에, 소스 노드와 드레인 노드가 연결된 제1 제어 PMOS(MP3), 상기 제2 PMOS(MP2)의 소스 노드와 드레인 노드 각각에, 소스 노드와 드레인 노드가 연결된 제2 제어 PMOS(MP4), 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 제어 전압을 인가하거나 차단함으로써, 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 온/오프를 제어하는 제어부(120) 및 상기 제1 PMOS(MP1)의 소스 노드, 상기 제2 PMOS(MP2)의 소스 노드, 상기 제1 제어 PMOS(MP3)의 소스 노드, 상기 제2 제어 PMOS(MP4)의 소스 노드가 서로 연결되어 있는 제2 공통 소스 노드에 연결되어, 사전 설정된 크기의 전원 전압을 인가하는 전원부(VDD)를 포함하고, 상기 제1 CMOS 인버터의 출력단을 구성하는 상기 제1 PMOS(MP1)와 상기 제1 래치 NMOS(MN1)의 드레인 노드는, 상기 제1 CMOS 인버터의 제1 출력 전압(OUT)이 상기 제2 PMOS(MP2)와 상기 제2 래치 NMOS(MN2)의 게이트에 입력으로 인가되도록, 상기 제2 PMOS(MP2)와 상기 제2 래치 NMOS(MN2)의 게이트에 연결되고, 상기 제2 CMOS 인버터의 출력단을 구성하는 상기 제2 PMOS(MP2)와 상기 제2 래치 NMOS(MN2)의 드레인 노드는, 상기 제2 CMOS 인버터의 제2 출력 전압(OUTB)이 상기 제1 PMOS(MP1)와 상기 제1 래치 NMOS(MN1)의 게이트에 입력으로 인가되도록, 상기 제1 PMOS(MP1)와 상기 제1 래치 NMOS(MN1)의 게이트에 연결된다.
본 발명은 소정의 두 전압이 입력으로 인가되었을 때, 두 전압 간의 미세한 차이를 큰 출력 차로 증폭함으로써, 두 전압 간의 크기 차를 보다 명확하게 감지할 수 있도록 지원하는 전류 래치 감지 증폭기를 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 입력 전압의 크기 차를 감지하기 위한 전류 래치 감지 증폭기의 구조를 도시한 도면이다.
도 2는 본 발명의 일실시예에 따른 입력 전압의 크기 차를 감지하기 위한 전류 래치 감지 증폭기를 설명하기 위한 도면이다.
이하에서는 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하기로 한다. 이러한 설명은 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였으며, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 본 명세서 상에서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 사람에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
본 문서에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 본 발명의 다양한 실시예들에 있어서, 각 구성요소들, 기능 블록들 또는 수단들은 하나 또는 그 이상의 하부 구성요소로 구성될 수 있고, 각 구성요소들이 수행하는 전기, 전자, 기계적 기능들은 전자회로, 집적회로, ASIC(Application Specific Integrated Circuit) 등 공지된 다양한 소자들 또는 기계적 요소들로 구현될 수 있으며, 각각 별개로 구현되거나 2 이상이 하나로 통합되어 구현될 수도 있다.
도 1은 본 발명의 일실시예에 따른 입력 전압의 크기 차를 감지하기 위한 전류 래치 감지 증폭기(110)의 구조를 도시한 도면이다.
본 발명에 따른 전류 래치 감지 증폭기(110)는 제1 CMOS 인버터, 제2 CMOS 인버터, 제1 입력 NMOS(MN3), 제2 입력 NMOS(MN4), 제어 NMOS(MN5), 제1 제어 PMOS(MP3), 제2 제어 PMOS(MP4), 제어부(120) 및 전원부(VDD)로 구성된다.
여기서, PMOS는 P채널 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)을 의미하고, NMOS는 N채널 MOSFET을 의미하며, 도 1에서 'D'는 드레인(drain), 'S'는 소스(source)를 의미한다.
우선, 상기 제1 CMOS 인버터는 도 1에 도시된 그림과 같이, 제1 PMOS(MP1)의 드레인(drain) 노드와 제1 래치(latch) NMOS(MN1)의 드레인 노드가 서로 연결된 형태로 구성된다.
그리고, 제2 CMOS 인버터는 제2 PMOS(MP2)의 드레인 노드와 제2 래치 NMOS(MN2)의 드레인 노드가 서로 연결된 형태로 구성된다.
이때, 상기 제1 PMOS(MP1)의 소스 노드와 드레인 노드 각각에, 제1 제어 PMOS(MP3)의 소스 노드와 드레인 노드가 연결되고, 상기 제2 PMOS(MP2)의 소스 노드와 드레인 노드 각각에, 상기 제2 제어 PMOS(MP4)의 소스 노드와 드레인 노드가 연결된다.
그리고, 상기 제1 CMOS 인버터의 출력단을 구성하는 상기 제1 PMOS(MP1)와 상기 제1 래치 NMOS(MN1)의 드레인 노드는 상기 제2 PMOS(MP2)와 상기 제2 래치 NMOS(MN2)의 게이트에 연결됨으로써, 상기 제1 CMOS 인버터의 제1 출력 전압(OUT)이 상기 제2 PMOS(MP2)와 상기 제2 래치 NMOS(MN2)의 게이트에 입력으로 인가되도록 한다.
또한, 상기 제2 CMOS 인버터의 출력단을 구성하는 상기 제2 PMOS(MP2)와 상기 제2 래치 NMOS(MN2)의 드레인 노드는 상기 제1 PMOS(MP1)와 상기 제1 래치 NMOS(MN1)의 게이트에 연결됨으로써, 상기 제2 CMOS 인버터의 제2 출력 전압(OUTB)이 상기 제1 PMOS(MP1)와 상기 제1 래치 NMOS(MN1)의 게이트에 입력으로 인가되도록 한다.
그리고, 상기 제1 PMOS(MP1)의 소스 노드, 상기 제2 PMOS(MP2)의 소스 노드, 상기 제1 제어 PMOS(MP3)의 소스 노드, 상기 제2 제어 PMOS(MP4)의 소스 노드는 서로 연결되어, 하나의 제2 공통 소스 노드를 구성하며, 사전 설정된 크기의 전원 전압을 인가하는 전원부(VDD)가 상기 제2 공통 소스 노드에 연결된다.
상기 제1 입력 NMOS(MN3)의 드레인 노드는 상기 제1 래치 NMOS(MN1)의 소스 노드에 연결되고, 외부로부터 감지 대상이 되는 제1 입력 전압(IN)을 게이트를 통해 입력받는다.
또한, 상기 제2 입력 NMOS(MN4)의 드레인 노드는 상기 제2 래치 NMOS(MN2)의 소스 노드에 연결되고, 외부로부터 감지 대상이 되는 제2 입력 전압(INB)을 게이트를 통해 입력받는다.
이때, 상기 제1 입력 NMOS(MN3)의 소스 노드와 상기 제2 입력 NMOS(MN4)의 소스 노드는 서로 연결되어, 제1 공통 소스 노드를 구성하며, 상기 제1 공통 소스 노드에 상기 제어 NMOS(MN5)의 드레인 노드가 연결된다. 그리고, 상기 제어 NMOS(MN5)의 소스 노드는 그라운드에 연결된다.
이러한 상황에서 제어부(120)는 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 제어 전압을 인가하거나 차단함으로써, 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 온/오프를 제어한다.
이때, 본 발명의 일실시예에 따르면, 제어부(120)는 제1 제어부(121)와 제2 제어부(122)를 포함할 수 있다.
제1 제어부(121)는 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 상기 제어 전압을 인가하지 않음으로 인해 상기 제1 제어 PMOS(MP3)와 상기 제2 제어 PMOS(MP4)가 온 상태를, 상기 제어 NMOS(MN5)가 오프 상태를 유지하도록 함으로써, 상기 전원부(VDD)를 통해 상기 전원 전압이 상기 제1 CMOS 인버터와 상기 제2 CMOS 인버터의 출력단으로 인가되도록 하여, 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)을 상기 전원 전압의 크기만큼 프리차지(precharge)시킨다.
관련해서, 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 각각 상기 제어 전압이 인가되지 않으면, 제1 제어 PMOS(MP3)와 상기 제2 제어 PMOS(MP4)는 온 상태를 유지하게 되고, 상기 제어 NMOS(MN5)는 오프 상태를 유지하게 된다.
이때, 상기 제1 제어 PMOS(MP3)와 상기 제2 제어 PMOS(MP4)가 온 상태를 유지하게 되면, 상기 전원부(VDD)의 전원 전압에 의해 제1 CMOS 인버터와 상기 제2 CMOS 인버터의 출력단에 전류가 인가되게 되고, 이로 인해, 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)은 상기 전원 전압의 크기만큼 프리차지될 수 있다.
이렇게, 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)이 상기 전원 전압의 크기만큼 프리차지되면, 상기 제1 PMOS(MP1), 상기 제2 PMOS(MP2), 상기 제1 래치 NMOS(MN1), 제2 래치 NMOS(MN2)의 게이트에는 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)이 각각 인가되게 되고, 이로 인해, 상기 제1 PMOS(MP1), 상기 제2 PMOS(MP2)는 모두 오프 상태로 전환되고, 상기 제1 래치 NMOS(MN1), 상기 제2 래치 NMOS(MN2)는 모두 온 상태로 전환된다.
그 이후, 상기 제1 입력 NMOS(MN3)의 게이트에 상기 제1 입력 전압(IN)이 인가되고, 상기 제2 입력 NMOS(MN4)의 게이트에 상기 제2 입력 전압(INB)(상기 제2 입력 전압(INB)의 크기는 상기 제1 입력 전압(IN)의 크기와 다름)이 인가되면, 제2 제어부(122)는 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 상기 제어 전압을 인가하여, 상기 제1 제어 PMOS(MP3)와 상기 제2 제어 PMOS(MP4)가 오프 상태로, 상기 제어 NMOS(MN5)가 온 상태로 전환되도록 함으로써, 상기 제1 CMOS 인버터의 출력단으로부터 상기 제1 래치 NMOS(MN1), 상기 제1 입력 NMOS(MN3) 및 상기 제어 NMOS(MN5)로 제1 전류가 흐르도록 하고, 상기 제2 CMOS 인버터의 출력단으로부터 상기 제2 래치 NMOS(MN2), 상기 제2 입력 NMOS(MN4) 및 상기 제어 NMOS(MN5)로 제2 전류가 흐르도록 하여, 상기 제1 입력 전압(IN)과 상기 제2 입력 전압(INB)의 크기에 따라 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)의 크기가 변화되도록 제어한다.
관련해서, 제2 제어부(122)의 제어 신호 인가에 따른 회로의 동작을 상세히 설명하면 다음과 같다.
우선, 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)이 상기 전원 전압의 크기만큼 프리차지된 이후, 상기 제1 입력 NMOS(MN3)의 게이트에 상기 제1 입력 전압(IN)이 인가되고, 상기 제2 입력 NMOS(MN4)의 게이트에 상기 제2 입력 전압(INB)(상기 제2 입력 전압(INB)의 크기는 상기 제1 입력 전압(IN)의 크기와 다름)이 인가되면, 제2 제어부(122)는 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 상기 제어 전압을 인가하여, 상기 제1 제어 PMOS(MP3)와 상기 제2 제어 PMOS(MP4)를 오프 상태로 전환시키고, 상기 제어 NMOS(MN5)를 온 상태로 전환시킬 수 있다.
이때, 상기 제1 입력 NMOS(MN3)의 게이트에는 상기 제1 입력 전압(IN)이 인가되고, 상기 제2 입력 NMOS(MN4)의 게이트에는 상기 제2 입력 전압(INB)이 인가되기 때문에, 상기 제1 입력 NMOS(MN3)와 상기 제2 입력 NMOS(MN4)도 온 상태로 전환된다.
그리고, 상기 제1 PMOS(MP1), 상기 제2 PMOS(MP2)는 모두 오프 상태이고, 상기 제1 래치 NMOS(MN1), 제2 래치 NMOS(MN2)는 모두 온 상태이기 때문에, 제2 제어부(122)의 제어에 의해 상기 제1 제어 PMOS(MP3)와 상기 제2 제어 PMOS(MP4)가 오프 상태로 전환되고, 상기 제어 NMOS(MN5)가 온 상태로 전환되면, 상기 제1 CMOS 인버터의 출력단으로부터 상기 제1 래치 NMOS(MN1), 상기 제1 입력 NMOS(MN3) 및 상기 제어 NMOS(MN5) 방향으로 제1 전류가 흐르게 되고, 상기 제2 CMOS 인버터의 출력단으로부터 상기 제2 래치 NMOS(MN2), 상기 제2 입력 NMOS(MN4) 및 상기 제어 NMOS(MN5)로 제2 전류가 흐르게 된다.
이렇게, 상기 제1 CMOS 인버터의 출력단으로부터 상기 제1 래치 NMOS(MN1), 상기 제1 입력 NMOS(MN3) 및 상기 제어 NMOS(MN5) 방향으로 제1 전류가 흐르게 되고, 상기 제2 CMOS 인버터의 출력단으로부터 상기 제2 래치 NMOS(MN2), 상기 제2 입력 NMOS(MN4) 및 상기 제어 NMOS(MN5)로 제2 전류가 흐르게 되면, 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)의 크기는 감소하게 된다.
이때, 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)의 크기는 상기 제1 입력 전압(IN)의 크기가 상기 제2 입력 전압(INB)의 크기보다 큰 경우(조건 1)와 상기 제2 입력 전압(INB)의 크기가 상기 제1 입력 전압(IN)의 크기보다 큰 경우(조건 2)에 따라서 다르게 변하게 된다.
관련해서, 조건 1의 경우, 상기 제1 입력 NMOS(MN3)의 게이트에 인가되는 제1 입력 전압(IN)의 크기가 상기 제2 입력 NMOS(MN4)의 게이트에 인가되는 상기 제2 입력 전압(INB)의 크기보다 크기 때문에, 상기 제1 입력 NMOS(MN3)의 저항이 상기 제2 입력 NMOS(MN4)의 저항보다 작아지게 되고, 이로 인해, 상기 제1 전류의 크기는 상기 제2 전류보다 커지게 된다. 이렇게, 상기 제1 전류가 상기 제2 전류보다 커지게 되면, 상기 제1 출력 전압(OUT)이 상기 제2 출력 전압(OUTB)보다 빠르게 감소하게 되고, 이로 인해, 상기 제1 출력 전압(OUT)의 크기는 상기 제2 출력 전압(OUTB)보다 작은 값으로 변하게 된다.
이렇게, 상기 제1 출력 전압(OUT)이 빠르게 감소하게 되면, 상기 제1 출력 전압(OUT)을 게이트를 통해 입력으로 인가받는 상기 제2 PMOS(MP2)가 상기 제1 PMOS(MP1)보다 빠르게 온 상태로 전환되게 되고, 상기 제2 PMOS(MP2)가 온 상태로 전환되면, 상기 전원부(VDD)를 통해 상기 전원 전압이 상기 제2 CMOS 인버터의 출력단으로 인가되게 되어서, 상기 제2 출력 전압(OUTB)은 상기 전원 전압의 크기만큼 증폭될 수 있다.
이때, 상기 제2 출력 전압(OUTB)이 상기 전원 전압의 크기만큼 증폭되면, 상기 제1 PMOS(MP1)는 오프 상태를 유지하고, 상기 제1 래치 NMOS(MN1)는 온 상태를 유지하게 되기 때문에, 상기 제1 CMOS 인버터의 출력단으로부터 상기 제1 전류가 모두 빠져나가게 되어, 결국, 상기 제1 출력 전압(OUT)은 0(V)로 감소하게 된다.
결국, 상기 제1 입력 전압(IN)의 크기가 상기 제2 입력 전압(INB)의 크기보다 큰 경우(조건 1)에는 상기 제2 출력 전압(OUTB)이 상기 전원 전압의 크기만큼 증폭되고, 상기 제1 출력 전압(OUT)이 0(V)로 감소하게 되기 때문에, 관찰자는 상기 제2 출력 전압(OUTB)과 상기 제1 출력 전압(OUT)을 관찰함으로써, 상기 제1 입력 전압(IN)의 크기가 상기 제2 입력 전압(INB)보다 큰 값을 갖는 것으로 감지할 수 있다.
반면에, 조건 2의 경우, 상기 제2 입력 NMOS(MN4)의 게이트에 인가되는 상기 제2 입력 전압(INB)의 크기가 상기 제1 입력 NMOS(MN3)의 게이트에 인가되는 상기 제1 입력 전압(IN)의 크기보다 크기 때문에, 상기 제2 입력 NMOS(MN4)의 저항이 상기 제1 입력 NMOS(MN3)의 저항보다 작아지게 되고, 이로 인해, 상기 제2 전류의 크기는 상기 제1 전류보다 커지게 된다. 이렇게, 상기 제2 전류가 상기 제1 전류보다 커지게 되면, 상기 제2 출력 전압(OUTB)이 상기 제1 출력 전압(OUT)보다 빠르게 감소하게 되고, 이로 인해, 상기 제2 출력 전압(OUTB)의 크기는 상기 제1 출력 전압(OUT)보다 작은 값으로 변하게 된다.
이렇게, 상기 제2 출력 전압(OUTB)이 빠르게 감소하게 되면, 상기 제2 출력 전압(OUTB)을 게이트를 통해 입력으로 인가받는 상기 제1 PMOS(MP1)가 상기 제2 PMOS(MP2)보다 빠르게 온 상태로 전환되게 되고, 상기 제1 PMOS(MP1)가 온 상태로 전환되면, 상기 전원부(VDD)를 통해 상기 전원 전압이 상기 제1 CMOS 인버터의 출력단으로 인가되게 되어서, 상기 제1 출력 전압(OUT)은 상기 전원 전압의 크기만큼 증폭될 수 있다.
이때, 상기 제1 출력 전압(OUT)이 상기 전원 전압의 크기만큼 증폭되면, 상기 제2 PMOS(MP2)는 오프 상태를 유지하고, 상기 제2 래치 NMOS(MN2)는 온 상태를 유지하게 되기 때문에, 상기 제2 CMOS 인버터의 출력단으로부터 상기 제2 전류가 모두 빠져나가게 되어, 결국, 상기 제2 출력 전압(OUTB)은 0(V)로 감소하게 된다.
결국, 상기 제2 입력 전압(INB)의 크기가 상기 제1 입력 전압(IN)의 크기보다 큰 경우(조건 2)에는 상기 제1 출력 전압(OUT)이 상기 전원 전압의 크기만큼 증폭되고, 상기 제2 출력 전압(OUTB)이 0(V)로 감소하게 되기 때문에, 관찰자는 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)을 관찰함으로써, 상기 제2 입력 전압(INB)의 크기가 상기 제1 입력 전압(IN)보다 큰 값을 갖는 것으로 감지할 수 있다.
본 발명의 일실시예에 따르면, 제2 제어부(122)는 상기 제1 래치 NMOS(MN1)와 상기 제2 래치 NMOS(MN2) 간의 문턱 전압의 미스매치로 인해서 발생하는 오류를 감소시키기 위해, 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 인가되는 상기 제어 전압의 크기를 천천히 증가시킬 수 있다.
기본적으로, 상기 제1 래치 NMOS(MN1)와 상기 제2 래치 NMOS(MN2)는 동일한 NMOS 소자를 사용하지만, 두 NMOS가 온 상태로 전환되기 위한 문턱 전압에 있어서는 미세한 미스매치가 있을 수 있어서, 상기 제1 래치 NMOS(MN1)와 상기 제2 래치 NMOS(MN2)를 흐르는 드레인 전류 간에 미세한 차이가 발생할 수 있다.
따라서, 제2 제어부(122)는 상기 제어 전압을 인가할 때, 상기 제어 전압의 크기를 빠르게 증가시키는 것이 아니라, 일정 시간을 두고 서서히 증가시킬 수 있다.
관련해서, 제2 제어부(122)는 상기 제1 입력 NMOS(MN3)의 게이트에 상기 제1 입력 전압(IN)이 인가되고, 상기 제2 입력 NMOS(MN4)의 게이트에 상기 제2 입력 전압(INB)이 인가되면, 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 상기 제어 전압을 인가하되, 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 인가되는 상기 제어 전압의 크기를, 0(V)를 시작으로 해서 사전 설정된 목표 전압인 N(V)까지 사전 설정된 시간인 T시간 동안, N/T의 기울기로 증가시킬 수 있다.
이렇게, 상기 제어 전압의 크기를 T시간 동안, N/T의 기울기로 서서히 증가시키게 되면, 상기 제어 NMOS(MN5)의 저항이 천천히 감소하게 됨에 따라, 상기 제1 입력 NMOS(MN3)와 상기 제2 입력 NMOS(MN4)의 소스 전압이 높은 값을 유지하게 되고, 이는 결국, 상기 제1 입력 NMOS(MN3)와 상기 제2 입력 NMOS(MN4) 각각의 저항이 상기 제1 래치 NMOS(MN1)와 상기 제2 래치 NMOS(MN2) 각각의 저항과 비교하여 높은 값을 유지한다는 의미이기 때문에, 상기 제1 래치 NMOS(MN1)와 상기 제2 래치 NMOS(MN2) 간의 미스매치로 인한 영향력을 최소화할 수 있다.
이때, 본 발명의 일실시예에 따르면, 상기 사전 설정된 시간인 T시간은 0.3(ns)이상 1(ns)이하로 설정되는 것이 바람직하다.
이와 관련해서, 도 2에는 상기 제어 전압의 크기를 T시간 동안, N/T의 기울기로 서서히 증가시켰을 경우에 상기 제1 래치 NMOS(MN1)와 상기 제2 래치 NMOS(MN2) 간의 미스매치로 인해 발생하는 입력단에서 바라본 오프셋 전압 크기와 상기 제1 입력 NMOS(MN3)와 상기 제2 입력 NMOS(MN4) 간의 미스매치로 인해 발생하는 입력단에서 바라본 오프셋 전압의 크기가 합쳐진 전체 오프셋 전압(Vos)을 측정한 실험 결과가 도시되어 있다.
도 2에 도시된 실험 결과와 같이, 0.1(ns)만에 상기 제어 전압의 크기를 목표 전압까지 증가시켰을 경우의 오프셋 전압(Vos)과, 0.3(ns)동안 상기 제어 전압의 크기를 서서히 목표 전압까지 증가시켰을 경우의 오프셋 전압(Vos)을 서로 비교해본 결과, 0.1(ns)인 경우에는 오프셋 전압(Vos)이 8.139(mV)로 측정된 반면, 0.3(ns)인 경우에는 오프셋 전압(Vos)이 7.541(mV)로 측정된 것을 알 수 있다.
도 2의 실험 결과와 같이, 상기 제어 전압의 크기를 천천히 증가시키는 경우, 상기 제1 입력 NMOS(MN3)와 상기 제2 입력 NMOS(MN4) 각각의 저항이 상기 제1 래치 NMOS(MN1)와 상기 제2 래치 NMOS(MN2) 각각의 저항과 비교하여 높은 값을 유지하도록 할 수 있기 때문에, 상기 제1 래치 NMOS(MN1)와 상기 제2 래치 NMOS(MN2) 간의 문턱전압의 미스매치로 인해서 발생하는 입력단에서 바라본 오프셋 전압의 크기를 줄일 수 있고, 이는 곧 전류 래치 감지 증폭기(110) 전체의 오프셋 전압(Vos)의 크기를 줄일 수 있는 효과로 이어진다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (5)

  1. 입력 전압의 크기 차를 감지하기 위한 전류 래치 감지 증폭기(110)에 있어서,
    제1 PMOS(MP1)의 드레인(drain) 노드와 제1 래치(latch) NMOS(MN1)의 드레인 노드가 서로 연결된 제1 CMOS 인버터;
    제2 PMOS(MP2)의 드레인 노드와 제2 래치 NMOS(MN2)의 드레인 노드가 서로 연결된 제2 CMOS 인버터 - 상기 제2 PMOS(MP2)의 소스 노드는 상기 제1 PMOS(MP1)의 소스 노드에 연결됨 - ;
    상기 제1 래치 NMOS(MN1)의 소스(source) 노드에, 드레인 노드가 연결되고, 감지 대상이 되는 제1 입력 전압(IN)을 게이트를 통해 입력받는 제1 입력 NMOS(MN3);
    상기 제2 래치 NMOS(MN2)의 소스 노드에, 드레인 노드가 연결되고, 감지 대상이 되는 제2 입력 전압(INB)을 게이트를 통해 입력받는 제2 입력 NMOS(MN4) - 상기 제2 입력 NMOS(MN4)의 소스 노드는 상기 제1 입력 NMOS(MN3)의 소스 노드에 연결됨 - ;
    상기 제1 입력 NMOS(MN3)의 소스 노드와 상기 제2 입력 NMOS(MN4)의 소스 노드가 서로 연결되어 있는 제1 공통 소스 노드에, 드레인 노드가 연결된 제어 NMOS(MN5) - 상기 제어 NMOS(MN5)의 소스 노드는 그라운드에 연결됨 - ;
    상기 제1 PMOS(MP1)의 소스 노드와 드레인 노드 각각에, 소스 노드와 드레인 노드가 연결된 제1 제어 PMOS(MP3);
    상기 제2 PMOS(MP2)의 소스 노드와 드레인 노드 각각에, 소스 노드와 드레인 노드가 연결된 제2 제어 PMOS(MP4);
    상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 제어 전압을 인가하거나 차단함으로써, 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 온/오프를 제어하는 제어부(120); 및
    상기 제1 PMOS(MP1)의 소스 노드, 상기 제2 PMOS(MP2)의 소스 노드, 상기 제1 제어 PMOS(MP3)의 소스 노드, 상기 제2 제어 PMOS(MP4)의 소스 노드가 서로 연결되어 있는 제2 공통 소스 노드에 연결되어, 사전 설정된 크기의 전원 전압을 인가하는 전원부(VDD)
    를 포함하고,
    상기 제1 CMOS 인버터의 출력단을 구성하는 상기 제1 PMOS(MP1)와 상기 제1 래치 NMOS(MN1)의 드레인 노드는, 상기 제1 CMOS 인버터의 제1 출력 전압(OUT)이 상기 제2 PMOS(MP2)와 상기 제2 래치 NMOS(MN2)의 게이트에 입력으로 인가되도록, 상기 제2 PMOS(MP2)와 상기 제2 래치 NMOS(MN2)의 게이트에 연결되고,
    상기 제2 CMOS 인버터의 출력단을 구성하는 상기 제2 PMOS(MP2)와 상기 제2 래치 NMOS(MN2)의 드레인 노드는, 상기 제2 CMOS 인버터의 제2 출력 전압(OUTB)이 상기 제1 PMOS(MP1)와 상기 제1 래치 NMOS(MN1)의 게이트에 입력으로 인가되도록, 상기 제1 PMOS(MP1)와 상기 제1 래치 NMOS(MN1)의 게이트에 연결되는 것을 특징으로 하는 전류 래치 감지 증폭기.
  2. 제1항에 있어서,
    상기 제어부(120)는
    상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 상기 제어 전압을 인가하지 않음으로 인해 상기 제1 제어 PMOS(MP3)와 상기 제2 제어 PMOS(MP4)가 온 상태를, 상기 제어 NMOS(MN5)가 오프 상태를 유지하도록 함으로써, 상기 전원부(VDD)를 통해 상기 전원 전압이 상기 제1 CMOS 인버터와 상기 제2 CMOS 인버터의 출력단으로 인가되도록 하여, 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)을 상기 전원 전압의 크기만큼 프리차지(precharge)시키는 제1 제어부(121); 및
    상기 제1 입력 NMOS(MN3)의 게이트에 상기 제1 입력 전압(IN)이 인가되고, 상기 제2 입력 NMOS(MN4)의 게이트에 상기 제2 입력 전압(INB) - 상기 제2 입력 전압(INB)의 크기는 상기 제1 입력 전압(IN)의 크기와 다름 - 이 인가되면, 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 상기 제어 전압을 인가하여, 상기 제1 제어 PMOS(MP3)와 상기 제2 제어 PMOS(MP4)가 오프 상태로, 상기 제어 NMOS(MN5)가 온 상태로 전환되도록 함으로써, 상기 제1 CMOS 인버터의 출력단으로부터 상기 제1 래치 NMOS(MN1), 상기 제1 입력 NMOS(MN3) 및 상기 제1 제어 NMOS(MN5)로 제1 전류가 흐르도록 하고, 상기 제2 CMOS 인버터의 출력단으로부터 상기 제2 래치 NMOS(MN2), 상기 제2 입력 NMOS(MN4) 및 상기 제어 NMOS(MN5)로 제2 전류가 흐르도록 하여, 상기 제1 입력 전압(IN)과 상기 제2 입력 전압(INB)의 크기에 따라 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)의 크기가 변화되도록 제어하는 제2 제어부(122)
    를 포함하는 전류 래치 감지 증폭기.
  3. 제2항에 있어서,
    상기 제2 제어부(122)에 의해 상기 제어 전압이 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 인가될 때, 상기 제1 출력 전압(OUT)과 상기 제2 출력 전압(OUTB)은 하기의 조건 1과 조건 2에 따라 크기가 변화되는 것을 특징으로 하는 전류 래치 감지 증폭기.
    [조건 1] 상기 제1 입력 전압(IN)의 크기가 상기 제2 입력 전압(INB)의 크기보다 큰 경우: 상기 제1 입력 NMOS(MN3)의 저항이 상기 제2 입력 NMOS(MN4)의 저항보다 작아짐으로 인해 상기 제1 전류가 상기 제2 전류보다 커지게 되고, 상기 제1 전류가 상기 제2 전류보다 커짐에 따라 상기 제1 출력 전압(OUT)이 상기 제2 출력 전압(OUTB)보다 작은 값으로 감소하게 되며, 상기 제1 출력 전압(OUT)의 감소로 인해 상기 제2 PMOS(MP2)가 온 상태로 전환되면, 상기 전원부(VDD)를 통해 상기 전원 전압이 상기 제2 CMOS 인버터의 출력단으로 인가됨에 따라, 상기 제2 출력 전압(OUTB)은 상기 전원 전압의 크기만큼 증폭되고, 상기 제1 출력 전압(OUT)은 0(V)로 감소하게 됨.
    [조건 2] 상기 제2 입력 전압(INB)의 크기가 상기 제1 입력 전압(IN)의 크기보다 큰 경우: 상기 제2 입력 NMOS(MN4)의 저항이 상기 제1 입력 NMOS(MN3)의 저항보다 작아짐으로 인해 상기 제2 전류가 상기 제1 전류보다 커지게 되고, 상기 제2 전류가 상기 제1 전류보다 커짐에 따라 상기 제2 출력 전압(OUTB)이 상기 제1 출력 전압(OUT)보다 작은 값으로 감소하게 되며, 상기 제2 출력 전압의 감소로 인해 상기 제1 PMOS(MP1)가 온 상태로 전환되면, 상기 전원부(VDD)를 통해 상기 전원 전압이 상기 제1 CMOS 인버터의 출력단으로 인가됨에 따라, 상기 제1 출력 전압(OUT)은 상기 전원 전압의 크기만큼 증폭되고, 상기 제2 출력 전압(OUTB)은 0(V)로 감소하게 됨.
  4. 제2항에 있어서,
    상기 제2 제어부(122)는
    상기 제1 입력 NMOS(MN3)의 게이트에 상기 제1 입력 전압(IN)이 인가되고, 상기 제2 입력 NMOS(MN4)의 게이트에 상기 제2 입력 전압(INB)이 인가되면, 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 상기 제어 전압을 인가하되, 상기 제1 제어 PMOS(MP3), 상기 제2 제어 PMOS(MP4) 및 상기 제어 NMOS(MN5)의 게이트에 인가되는 상기 제어 전압의 크기를, 0(V)를 시작으로 해서 사전 설정된 목표 전압인 N(V)까지 사전 설정된 시간인 T시간 동안, N/T의 기울기로 증가시키는 것을 특징으로 하는 전류 래치 감지 증폭기.
  5. 제4항에 있어서,
    상기 사전 설정된 시간인 T시간은 0.3(ns)이상 1(ns)이하인 것을 특징으로 하는 전류 래치 감지 증폭기.
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