KR20080058950A - 반도체 메모리 장치의 센스 앰프 회로 및 그 동작 방법 - Google Patents

반도체 메모리 장치의 센스 앰프 회로 및 그 동작 방법 Download PDF

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Abstract

반도체 메모리 장치의 센스 앰프 회로 및 그 동작 방법이 개시된다. 본 발명에 따른 반도체 메모리 장치의 센스앰프 회로는 비트라인에 접속되어 상기 비트라인의 신호를 감지 증폭하는 비트라인 센스앰프 및 상기 비트라인 센스앰프의 로직 임계치에 기초하여 상기 비트라인의 전압 레벨을 교정하기 위한 교정 회로를 구비한다. 상기 비트라인 전압 레벨의 교정 후 상기 비트라인 센스앰프가 상기 비트라인의 신호를 감지 증폭한다. 상기 비트라인 센스 앰프는 2-단 캐스캐이드형 래치를 구비할 수 있고, 상기 2-단 캐스캐이드형 래치는 그 입력 단자가 상기 비트라인에 접속되는 제1 인버터 및 그 입력 단자는 상기 제1 인버터의 출력 단자에 접속되고 그 출력 단자는 상기 비트라인에 접속되며, 센싱 제어 신호에 응답하여 인에이블/디스에이블되는 제2 인버터로 구성될 수 있고, 상기 교정 회로는 상기 제1 인버터의 출력 단자와 상기 비트라인 사이에 접속되어, 교정 제어 신호에 응답하여 턴온/오프되는 스위치 소자로 구성될 수 있다.

Description

반도체 메모리 장치의 센스 앰프 회로 및 그 동작 방법{Sense amplifier circuit of semiconductor memory device and Operation method there-of}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 통상의 폴드형 비트라인 구조를 개략적으로 나타낸다.
도 2는 통상의 오픈 비트라인구조를 개략적으로 나타낸다.
도 3은 폴드형 비트라인 구조에 대응하는 통상의 크로스 커플드(cross-coupled) 래치형 센스 앰프의 회로도이다.
도 4는 오픈형 비트라인 구조에 대응하는 통상의 크로스 커플드 래치형 센스 앰프의 회로도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치에서의 메모리셀 블록들과 비트라인 센스 앰프 블록들간의 연결관계를 개략적으로 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 비트라인 센스 앰프 블록의 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 비트라인 센스 앰프 블록의 회로도이다.
도 8은 도 6에 도시된 센스 앰프 블록의 데이터 센싱 동작을 설명하기 위한 도면이다.
도 10은 도 6에 도시된 비트라인 센스 앰프 블록의 동작을 설명하기 위한 신호 타이밍도이다.
도 9는 도 6에 도시된 센스 앰프 블록의 데이터 센싱을 완료한 후 프리차아지 동작을 설명하기 위한 도면이다.
도 11 및 도 12는 도 6에 도시된 센스 앰프 블록의 시뮬레이션 결과를 나타내는 그래프이다.
도 13은 본 발명의 실시예에 따른 센스 앰프 회로와 통상의 크로스 커플드 래치형 센스 앰프 회로의 시뮬레이션 결과를 비교하여 나타내는 그래프들이다.
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 센스앰프 회로 및 비트라인 센싱 방법에 관한 것이다.
반도체 메모리 장치는 메모리셀에 저장되어 있는 데이터를 감지 증폭하기 위한 비트라인 센스앰프 회로를 구비한다.
통상의 비트라인 센스앰프의 센싱 기법은 차동 쌍 센싱(Differential pair sensing)으로서, 가장 보편적으로 사용되는 센스앰프는 크로스 커플드 래치형(Cross-coupled latch) 센스앰프이다.
크로스 커플드 래치형 센스앰프의 경우, 센스앰프를 구성하는 소자들(예컨대,트랜지스터들)간의 미스매치(예컨대, 문턱전압의 미스매치 등)가 존재할 경우 유효하지 않은 센싱(즉, 무효 데이터의 센싱)을 야기할 수 있다.
한편, 반도체 메모리 장치의 비트라인의 구조는 크게 폴드형(folded) 구조와 오픈(open) 구조가 있다.
도 1은 통상의 폴드형 비트라인 구조를 개략적으로 나타내고, 도 2는 통상의 오픈 비트라인구조를 개략적으로 나타낸다. 도 1을 참조하면, 폴드형 비트라인 구조를 사용하는 반도체 메모리 장치의 센스 앰프 블록(110, S/A)은 두 메모리셀 블록(예컨대, 100L, 100R)에 의해 공유될 수 있다. 메모리셀들은 워드라인(WL)과 비트라인쌍(BL_L, /BL_L, BL_R, /BL_R)의 교차점마다 형성될 수 없으며, 이에 따라 메모리셀 어레이의 사이즈가 후술되는 오픈 비트라인 구조에 비하여 상대적으로 크다.
센스 앰프 블록(110, S/A)은 메모리셀 블록(100L)의 메모리셀 데이터를 감지 증폭하는 경우에는 메모리셀 블록(100L)에 걸쳐져 있는 비트라인쌍(BL_L, /BL_L)에 접속되어, 비트라인쌍(BL_L, /BL_L)의 신호를 차동 쌍 센싱(Differential pair sensing) 방식으로 감지 증폭한다. 이 때, 비트라인쌍(BL_L, /BL_L) 중 하나의 비트라인(BL_L 또는 /BL_L)에는 메모리셀의 데이터에 따른 전압이 실리고, 다른 하나의 비트라인은 기준 전압 라인으로 작용한다.
도 2를 참조하면, 오픈 비트라인 구조를 사용하는 반도체 메모리 장치의 센스 앰프 블록(210, S/A) 역시 두 메모리셀 블록(예컨대, 200L, 200R)에 의해 공유될 수 있다. 메모리셀들은 워드라인(WL)과 비트라인쌍(BL_L, /BL_L, BL_R, /BL_R)의 교차점마다 형성될 수 있다. 따라서, 도 2에 도시된 바와 같이 오픈 비트라인 구조 채택시 폴드형 비트라인 구조에 비하여 메모리셀 어레이의 사이즈가 줄어들 수 있다.
센스 앰프 블록(210, S/A)은 메모리셀 블록(200L)의 메모리셀 데이터를 감지 증폭하는 경우에 하나의 메모리셀 블록(100L)의 비트라인(BL_L)과 다른 메모리셀 블록(100R)의 비트라인(BL_R)에 접속되어, 두 비트라인(BL_L, BL_R)의 신호를 차동 쌍 센싱(Differential pair sensing) 방식으로 감지 증폭한다. 이 때, 두 비트라인(BL_L, BL_R) 중 하나의 비트라인(BL_L)에는 메모리셀의 데이터에 따른 전압이 실리고, 다른 하나의 비트라인(BL_R)은 기준 전압 라인으로 작용한다. 따라서, 오픈 비트라인 구조에서는 에지측 메모리셀 블록에 더미 셀(dummy cell)이 존재한다. 더미셀이란 정상적으로 동작 가능한 메모리셀임에도 불구하고 사용할 수 없는 메모리 셀이다. 그러므로, 오픈 비트라인 구조는 폴드형 비트라인 구조에 비하여 메모리셀어레이의 사이즈가 줄어들 수 있으나 사용할 수 없는 더미셀이 발생하는 단점이 있다.
도 3은 폴드형 비트라인 구조에 대응하는 통상의 크로스 커플드(cross-coupled) 래치형 센스 앰프의 회로도이다.
이를 참조하면, 센스 앰프 블록(110)은 센스 앰프(310), 격리(isolation) 트랜지스터들(331L, 331R, 332L, 332R) 및 프리차아지 회로(320)를 구비한다.
격리 트랜지스터들(331L, 331R, 332L, 332R)은 센스 앰프 블록(110)을 기준으로 어느 한 쪽(예컨대, 왼쪽)에 배치된 메모리셀 블록과 다른 한 쪽(예컨대, 오른쪽)에 배치된 메모리셀 블록을 센스앰프 블록(110)에 선택적으로 연결하기 위한 트랜지스터들이다. 제1 격리 신호(ISO_L)가 활성화되면, 제1 격리 트랜지스터군(331L, 332L)이 턴온되어 왼쪽 메모리셀 블록을 센스 앰프 블록(110)에 접속시킴으로써, 센스 앰프(310)는 왼쪽 메모리셀 블록의 데이터를 감지 증폭한다. 센스 앰프(310)는 크로스 커플드(cross-coupled) 래치형 센스 앰프로서, 비트라인쌍(BL, /BL)을 차동 쌍 센싱 방식으로 감지 증폭한다.
제2 격리 신호(ISO_R)가 활성화되면, 제2 격리 트랜지스터군(331R, 332R)이 턴온되어 오른쪽 메모리셀 블록을 센스 앰프 블록(110)에 접속시킴으로써, 센스 앰프(310)는 오른쪽 메모리셀 블록의 데이터를 감지 증폭한다. 즉, 센스 앰프(310)는 오른쪽 메모리셀 블록의 비트라인쌍(BL_R, /BL_R)을 차동 쌍 센싱 방식으로 감지 증폭한다.
상술한 바와 같이, 폴드형 비트라인 구조에서는, 센스 앰프(310)는 왼쪽 메모리셀 블록과 오른쪽 메모리셀 블록에 선택적으로 접속되므로, 격리 트랜지스터들(331L, 331R, 332L, 332R)이 필요하다.
프리차이지 회로(320)는 프리차아지 제어 신호(EQ)에 응답하여, 비트라인쌍(BL, /BL)을 소정의 프리차아지 전압(VBL)으로 프리차아지 및 이퀄라이징 한다.
센스 앰프 블록(110)은 비트라인쌍(BL, /BL)을 데이터 입출력 라인쌍(IO, /IO)과 선택적으로 연결하기 위한 스위칭 소자들(341, 342)를 더 구비할 수도 있다.
도 4는 오픈형 비트라인 구조에 대응하는 통상의 크로스 커플드 래치형 센스 앰프의 회로도이다.
도 4의 센스 앰프 블록(210)은 도 3의 센스 앰프 블록(110)과 마찬가지로, 센스 앰프(310) 및 프리차아지 회로(320)를 구비한다. 그러나, 도 3의 센스 앰프 블록(110)과 달리, 격리 트랜지스터들(331L, 331R, 332L, 332R)을 구비하지 않는다.
센스 앰프(310)는 센스 앰프 블록(210)을 기준으로 어느 한 쪽(예컨대, 왼쪽)에 배치된 메모리셀 블록의 비트라인(BL_L)과 다른 한 쪽(예컨대, 오른쪽)에 배치된 메모리셀 블록의 비트라인(BL_R)을 차동 쌍 센싱 방식으로 감지 증폭한다.
상술한 바와 같이, 통상의 크로스 커플드 래치형 센스 앰프(310)는 차동 쌍 센싱 방식으로 데이터를 감지 증폭하므로, 기준 신호(Reference)를 필요로 한다. 기준 신호와의 상대적 비교를 통하여 데이터를 감지 증폭하는 센스 앰프(310)는 센스 앰프를 구성하는 소자들간의 미스매치(mismatch)에 취약하다. 즉, 센스 앰프(310)를 구성하는 트랜지스터들 간의 문턱 전압(threshold voltage) 미스매치, 트랜지스터들 간의 트랜스컨덕턴스(transconductance) 미스매치, 비트라인 로드 커패시턴스(load capacitance) 미스 매치 등으로 인하여 데이터 센싱에 오류가 발생할 수 있다.
따라서, 상술한 오픈 비트라인 구조에서 더미셀이 발생하는 문제점과 크로스 커플드 래치형 센스앰프에서 소자들간의 미스매치로 인한 무효 데이터 센싱 가능성의 문제점을 극복하기 위한 새로운 비트라인 센스앰프 회로가 필요하다.
따라서, 본 발명의 기술적 과제는 데이터 센싱 특성을 향상시키고, 더미셀을 제거하거나 줄여 칩 사이즈를 줄일수 있는 반도체 메모리 장치의 비트라인 센스 앰프 회로 및 그 동작 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 반도체 메모리 장치의 센스앰프 회로는 비트라인에 접속되어 상기 비트라인의 신호를 감지 증폭하는 비트라인 센스앰프; 및 상기 비트라인 센스앰프의 로직 임계치에 기초하여 상기 비트라인의 전압 레벨을 교정하기 위한 교정 회로를 구비한다. 상기 비트라인 전압 레벨의 교정 후 상기 비트라인 센스앰프가 상기 비트라인의 신호를 감지 증폭한다.
상기 비트라인 센스 앰프는 2-단 캐스캐이드형 래치를 구비할 수 있고, 상기 2-단 캐스캐이드형 래치는 그 입력 단자가 상기 비트라인에 접속되는 제1 인버터; 및 그 입력 단자는 상기 제1 인버터의 출력 단자에 접속되고 그 출력 단자는 상기 비트라인에 접속되며, 센싱 제어 신호에 응답하여 인에이블/디스에이블되는 제2 인버터를 구비할 수 있다. 상기 교정 회로는 상기 제1 인버터의 출력 단자와 상기 비트라인 사이에 접속되어, 교정 제어 신호에 응답하여 턴온/오프되는 스위치 소자를 구비할 수 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 반도체 메모리 장치는, 제1 메모리셀 어레이; 상기 제1 메모리셀 어레이에 걸쳐 뻗어있는 제1 비트라인; 상기 제1 비트라인에 접속되어 상기 제1 비트라인의 신호를 감지 증폭하는 비트라인 센스앰프; 및 상기 비트라인 센스앰프의 로직 임계치에 기초하 여 상기 비트라인의 전압 레벨을 교정하기 위한 교정 회로를 구비한다. 상기 비트라인 전압 레벨의 교정 후 상기 비트라인 센스앰프가 상기 비트라인의 신호를 감지 증폭한다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 반도체 메모리 장치의 동작 방법은 메모리셀에 선택적으로 접속되는 비트라인을 미리 정해진 비트라인 프리차아지 전압으로 프리차아지하는 비트라인 프리차아지 단계; 상기 비트라인에 접속된 비트라인 센스앰프의 로직 임계치에 기초하여 상기 비트라인의 전압 레벨을 교정하는 교정 단계; 워드라인을 인에이블하여 상기 메모리셀과 상기 비트라인을 접속하여 상기 메모리셀과 상기 비트라인 간의 전하 공유를 발생시키는 전하 공유(charge sharing) 단계; 및 상기 비트라인 센스 앰프를 인에이블하여 상기 비트라인 신호를 감지 증폭하는 감지 증폭 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치에서의 메모리셀 블록들과 비트라인 센스 앰프 블록들간의 연결관계를 개략적으로 나타내는 도면이다.
이를 참조하면, 메모리셀 블록들 사이에 위치한 비트라인 센스 앰프 블록(예컨대, 310a)는 적어도 두 메모리셀 블록(예컨대, 300L, 300R)에 접속된다. 좀 더 구체적으로는, 비트라인 센스 앰프 블록(310a)은 제1 메모리셀 블록(300L)의 셀 어레이에 걸쳐 뻗어있는 제1 비트라인(BLi)과 제2 메모리셀 블록(300R)의 셀 어레이에 걸쳐 뻗어있는 제2 비트라인(BLj)에 접속되어, 제1 비트라인(BLi) 또는 제2 비트라인 (BLj)의 신호를 선택적으로 감지 증폭할 수 있다.
제1 메모리셀 블록(300L)의 워드라인이 인에이블될 때는 비트라인 센스 앰프 블록(310a)은 제1 비트라인(BLi)의 신호를 감지 증폭하고, 제2 메모리셀 블록(300R)의 워드라인이 인에이블될 때는 비트라인 센스 앰프 블록(310a)은 제2 비트라인(BLj)의 신호를 감지 증폭한다. 비트라인 센스 앰프 블록(310a)은 제1 비트라인 또는 제2 비트라인 신호를 감지 증폭할 때, 다른 비트라인 전압을 기준으로 하지 않고, 스스로의 값을 기준으로 증폭한다.
즉, 비트라인 센스 앰프 블록(301a, 310b)은 도 3 및 도 4에 도시된 크로스 커플드 래치형 센스 앰프와 달리, 기준이 되는 비트라인(혹은 상보 비트라인)을 필요로 하지 않는다.
따라서, 본 발명의 비트라인 센스 앰프 블록은 셀 어레이의 에지에 위치한 비트라인 센스 앰프 블록(예컨대, 310b)처럼 하나의 메모리셀 블록에 접속되어 해당 셀 어레이에 걸쳐 뻗어있는 제3 비트라인(BLk)의 신호를 감지 증폭할 수 있다. 따라서, 본 발명의 비트라인 센스 앰프 블록이 사용되는 경우에는 에지측 메모리셀 블록에 더미셀이 발생하지 않는다.
도 6은 본 발명의 실시예에 따른 비트라인 센스 앰프 블록의 회로도이다.
도 6에 도시된 비트라인 센스 앰프 블록(310a)은 두 메모리셀 블록에 선택적으로 접속될 수 있도록 구현된 예이다. 따라서, 도 5에 도시된 바와 같이, 비트라인 센스 앰프 블록(310a)은 두 메모리셀 블록들 사이에 배치되어 두 메모리셀 블록의 데이터를 선택적으로 감지 증폭하는데 사용될 수 있다.
이를 참조하면, 센스 앰프 블록(310a)은 센스 앰프 회로, 선택적 접속 회로(640L, 640R) 및 프리차아지 회로(630L, 630R)를 구비한다. 센스 앰프 회로는 비트라인 센스앰프(611, 612) 및 교정회로(620)를 구비한다.
비트라인 센스앰프(611, 612)는 2-단 캐스캐이드 래치(2-stage cascade latch)로 구현될 수 있다. 2-단 캐스캐이드 래치는 캐스캐이드로 접속되는 제1 및 제2 인버터(611, 612)로 구현될 수 있다.
제1 인버터(611)는 그 입력 단자(N1)가 비트라인(BL)에 접속됨으로써 비트라인(BL)의 신호를 수신하고 비트라인 신호를 반전하여 출력한다.
제1 인버터(611)는 제1 전원 전압(LA)과 그 출력 단자(N2) 사이에 접속되며 그 게이트는 비트라인(BL)에 접속되는 제1 풀업 트랜지스터(PT1)와, 그 출력 단자(N2)와 제2 전원 전압(LAB) 사이에 접속되며 그 게이트는 비트라인(BL)에 접속되는 제1 풀다운 트랜지스터(NT1)로 구현될 수 있다.
교정 회로(620)는 센스앰프(611, 612)의 오프셋 교정시에는 교정 제어 신호(CALS)에 응답하여 인에이블(턴온)되어 제1 인버터(611)의 출력 단자(N2)를 비트라인(BL)에 접속하여, 제1 인버터(611)의 출력단자와 입력단자가 상호 접속되도록 한다. 즉, 교정회로(620)는 제1인버터(611)의 출력이 다시 입력으로 피드백되는 부궤환(negative feedback)을 형성하도록 함으로써 비트라인(BL)의 전압 레벨이 제1 인버터(611)의 로직 임계치(logic threshold) 레벨에 가깝게 교정될 수 있도록 한다.
로직 임계치란 출력 신호의 로직 레벨을 천이시킬 수 있는 입력 신호의 임계치를 말한다. 즉, 입력 신호의 레벨이 로직 임계치를 넘어서면 그 출력 신호의 로직 레벨이 바뀐다. 예컨대, 제1 인버터(611)의 입력 전압이 0.5V 보다 클 때 그 출력이 로직 로우레벨이고 0.5V 보다 적을 때 그 출력이 로직 하이레벨이라면, 제1 인버터(611)의 로직 임계치는 0.5V라 할 수 있다.
교정 회로(620)는 비트라인(BL, 혹은 제1 인버터의 입력단자, N1)와 제1 인버터의 출력 단자(N2)에 사이에 접속되어 교정 제어 신호(CALS)에 응답하여 턴온/오프되는 스위치 소자로 구현될 수 있다. 스위치 소자는 전송 게이트 혹은 트랜지스터로 구현될 수 있다.
제2 인버터(612)는 그 입력 단자(N2)는 제1 인버터(611)의 출력 단자(N2)에 접속되고 그 출력 단자(N3)는 비트라인(BL)에 접속되며, 센싱 제어 신호(SAP, SAN)에 응답하여 인에이블/디스에이블될 수 있다.
구체적으로는, 제2인버터(612)는 제1 전원 전압(LA)에 접속되며 그 게이트로는 제1 센싱 제어 신호(SAP)를 수신하는 제1 센싱 제어 트랜지스터(PT2), 제2 전원 전압(LAB)에 접속되며 그 게이트로는 제2 센싱 제어 신호(SAN)를 수신하는 제2 센싱 제어 트랜지스터(NT3), 제1 센싱 제어 트랜지스터(PT2)와 제2 인버터(612)의 출 력 단자(N3) 사이에 접속되며 그 게이트로는 제1 인버터(611)의 출력 신호를 수신하는 제2 풀업 트랜지스터(PT3) 및 제2 인버터(612)의 출력 단자(N3)와 제2 센싱 제어 트랜지스터(NT3) 사이에 접속되며 그 게이트로는 제1 인버터(611)의 출력 신호를 수신하는 제2 풀다운 트랜지스터(NT2)를 포함할 수 있다.
제1 및 제2 센싱 제어 신호(SAP, SAN)는 제2 인버터(612)의 인에이블/디스에이블을 제어하기 위한 신호로서, 반도체 메모리 장치의 내부에서 적절한 시점에 발생될 수 있다. 제1 및 제2 센싱 제어 신호(SAP, SAN)의 타이밍은 도 10을 참조하여 후술된다.
선택적 접속 회로(640L, 640R)는 비트라인 센스앰프 회로(611, 612, 620)를 제1 및 제2 메모리셀 블록에 선택적으로 연결 혹은 분리하기 위한 회로로서, 격리 트랜지스터들(640L, 640R)을 포함하여 구성될 수 있다
제1 격리 신호(ISO_L)가 활성화되면, 제1 격리 신호(ISO_L)에 응답하는 격리 트랜지스터(640L)가 턴온되어 제1 메모리셀 블록을 센스앰프 회로(611, 612, 620)에 접속시킴으로써 센스앰프 회로(611, 612, 620)는 제1 메모리셀 블록(BLKi)에서 선택된 메모리셀(MCi)의 데이터, 즉, 제1 비트라인(BLi)의 신호를 감지 증폭한다.
제2 격리 신호(ISO_R)가 활성화되면, 제2 격리 신호(ISO_R)에 응답하는 격리 트랜지스터(640R)가 턴온되어 제1 메모리셀 블록을 센스앰프 회로(611, 612, 620)에 접속시킴으로써, 센스앰프 회로(611, 612, 620)는 제2 메모리셀 블록(BLKj)에서 선택된 메모리셀(미도시)의 데이터, 즉, 제2 비트라인(BLj)의 신호를 감지 증폭한다.
프리차아지 회로(630L, 630R)는 프리차아지 모드에서 비트라인(BL)을 비트라인 프리차아지 전압(VBL)으로 설정하기 위한 회로로서, 비트라인(BL)과 비트라인 프리차아지 전압(VBL) 라인 사이에 접속되고 프리차아지 제어 신호(EQ)에 응답하여 인에이블/디스에이블될 수 있다.
센스 앰프 블록(310b)은 상술한 구성 요소들 외에 다른 구성요소(예컨대, 비트라인(BL)을 데이터 입출력 라인과 선택적으로 연결하기 위한 스위칭 회로(미도시))를 더 구비할 수도 있다.
도 7은 본 발명의 다른 실시예에 따른 비트라인 센스 앰프 블록의 회로도이다.
도 7에 도시된 비트라인 센스 앰프 블록(310b)은 하나의 메모리셀 블록과 접속되도록 구현된 예이다. 따라서, 도 5에 도시된 바와 같이, 비트라인 센스 앰프 블록(310b)은 메모리셀 어레이의 에지측에 배치되어 에지측 메모리셀 블록의 데이터를 감지 증폭하는데 사용될 수 있다.
도 7에 도시된 비트라인 센스 앰프 블록(310b)의 구성은 도 6에 도시된 비트라인 센스 앰프 블록(310b)의 구성과 거의 동일하다. 다만, 두 개의 메모리셀 블록이 아니라 하나의 메모리셀 블록에만 접속되므로, 도 6에 도시된 제2 선택적 접속 회로(640R)과 프리차아지 회로(630R)가 도 7에 도시된 비트라인 센스 앰프 블록(310b)에는 필요하지 않다. 또한, 제1 선택적 접속 회로(640L) 역시 필요하지 않을 수 있다. 이러한 차이점을 제외하고는 도 6에 도시된 비트라인 센스 앰프 블록(310b)의 구성 및 동작과 유사하므로, 도 7에 도시된 비트라인 센스 앰프 블 록(310b)에 대한 상세한 설명은 생략된다.
도 8은 도 6에 도시된 센스 앰프 블록(310a)의 데이터 센싱 동작을 설명하기 위한 도면이다. 도 10은 도 6에 도시된 비트라인 센스 앰프 블록(310a)의 동작을 설명하기 위한 신호 타이밍도이다. 도 8 및 도 10에서는, 제1 메모리셀 블록(BLKi)이 액티브 블록으로 선택된 경우를 가정한다.
도 6, 도 8 및 도 10을 참조하면, 먼저, 액티브 동작 전 스탠바이 상태(a)에서는 프리차아지 제어 신호(EQ)가 제1 로직 레벨(예컨대, 로직 하이레벨)로 활성화되어 비트라인(BL)은 프리차아지 전압(VBL)으로 프리차아지된다.
다음으로, 워드라인(WLi)이 인에이블되기 전에 센스 앰프의 오프셋 교정(offset calibration, 혹은 offset cancellation이라고도 함)이 이루어진다(b). 센스 앰프의 오프셋 교정이란 센스 앰프의 특성을 변화시키는 것이 아니라, 센스 앰프의 로직 임계치에 기초하여 비트라인의 전압 레벨을 변화시킨다는 것이다.
오프셋 교정 단계(b)에서는 교정 제어 신호(CALS)가 제1 로직 레벨로 활성화되고, 제1 로직 레벨로 활성화된 교정 제어 신호(CALS)에 응답하여 교정 회로(620)의 트랜지스터가 턴온됨으로써, 제1 인버터(611)의 입력단자(N1)와 출력단자(N2)가 상호 접속된다. 즉, 제1 인버터(611)의 출력 단자(N2)가 그 입력 단자(N1)로 부궤환(negative-feedback)됨으로써, 비트라인(BL)의 전압 레벨이 제1 인버터(611)의 로직 임계치(logic threshold)로 근접하게 된다.
상술한 바와 같이, 로직 임계치는 출력 전압의 로직 레벨이 천이되는 시점의 입력 전압의 레벨을 말한다. 그런데, 각 센스 앰프 블록의 제1 인터버의 로직 임계 치는 공정에 따라 서로 약간씩 다를 수 있다. 따라서, 센스 앰프의 오프셋 교정 과정을 거친 후에 비트라인 전압은 제1 인버터(611)의 오프셋 전압에 따라 프리차아지 전압보다 증가할 수도 있고, 프리차아지 전압보다 떨어질 수도 있다. 즉, 비트라인 전압은 "프리차아지 전압(VBL)+오프셋 전압 = 제1 인버터의 로직 임계치"가 된다. 오프셋 전압은 양의 값일 수도 있고, 음의 값일 수도 있다.
교정 회로(620)를 턴오프(c)한 후 선택된 워드라인(WLi)을 인에이블한다(d). 그러면, 비트라인(BL)과 선택된 메모리셀(MCi)간의 전하 공유(charge sharing)가 이루어진다. 전하 공유가 이루어짐에 따라, 비트라인 전압은 "프리차아지 전압(VBL)+오프셋 전압", 즉, 제1 인버터의 로직 임계치 레벨에서 증가하거나 떨어질 수 있다.
이와 같이 전하 공유가 이루어진 상태(d)에서 제1 및 제2 센싱 제어 신호(SAP, SAN)를 인에이블하여 제2 인버터(612)를 인에이블시킨다(e). 제2 인버터(612)가 인에이블되면 양의 궤환(positive feedback)이 이루어진다(e). 즉, 제1 및 제2 인버터(611, 612)가 캐스캐이드로 연결되고, 제2 인버터(612)의 출력 단자(N3)는 제1 인버터(611)의 입력 단자(N1)와 접속된다. 따라서, 제1 및 제2 인버터(611, 612)로 구성된 2단 캐스캐이드형 래치에 의하여 비트라인 신호의 감지 증폭이 이루어진다(e).
도 10에서는, 선택된 메모리셀(MCi)에 저장된 데이터가 로직 하이레벨 데이터(D1)이고 제1 인버터(611)가 소정의 음의 오프셋 전압(-Vt)을 가지는 경우(D1/-Vt)와, 선택된 메모리셀(MCi)에 저장된 데이터가 로직 로우레벨 데이터(D0)이고 제 1 인버터(611)가 소정의 양의 오프셋 전압(+Vt)을 가지는 경우(D0/+Vt)가 도시된다.
전자의 경우(D1/-Vt)에는 오프셋 교정 단계에서는 음의 오프셋 전압(-Vt)으로 인하여 제1 인버터(611)의 출력 신호(SA1_O) 레벨과 비트라인(BL)의 신호 레벨 모두 프리차아지 전압(VBL) 레벨에서 약간 떨어진다. 그러나, 전하 공유가 이루어지면, 비트라인(BL)의 신호 레벨은 로직 하이레벨 데이터(D1)로 인하여 올라가며, 감지 증폭 단계에서는 비트라인의 신호 레벨은 급격히 하이레벨로 증가한다.
반면, 후자의 경우(D0/+Vt)에는, 오프셋 교정 단계에서는 양의 오프셋 전압(+Vt)으로 인하여 제1 인버터(611)의 출력 신호(SA1_O) 레벨과 비트라인(BL)의 신호 레벨 모두 프리차아지 전압(VBL) 레벨에서 약간 증가한다. 그러나, 전하 공유가 이루어지면, 비트라인(BL)의 신호 레벨은 로직 로우레벨 데이터(D0)로 인하여 떨어지며, 감지 증폭 단계에서는 비트라인의 신호 레벨은 급격히 로우레벨로 떨어진다.
상술한 과정을 거쳐 선택된 메모리셀(MCi)의 데이터가 감지 증폭된다.
도 9는 도 6에 도시된 센스 앰프 블록(310a)의 데이터 센싱을 완료한 후 프리차아지 동작을 설명하기 위한 도면이다.
도 6, 도 9 및 도 10을 참조하면, 센스 앰프 블록(310a)의 데이터 센싱을 완료한 후 프리차아지 동작은 상술한 센스 앰프 블록(310a)의 데이터 센싱 동작의 역순으로 이루어진다.
데이터의 센싱(e)이 완료되면, 인에이블된 워드라인(WLi)이 디스에이블(WL shutdown)된다(f). 다음으로, 제1 및 제2 센싱 제어 신호(SAP, SAN)를 디스에이블 하여 제2 인버터(612)를 디스에이블시켜 데이터 센싱을 중단한다(g). 그 다음으로, 교정 제어 신호(CALS)가 다시 제1 로직 레벨로 활성화되고, 제1 로직 레벨로 활성화된 교정 제어 신호(CALS)에 응답하여 교정 회로(620)의 트랜지스터가 턴온됨으로써, 제1 인버터(611)의 입력단자(N1)와 출력단자(N2)가 상호 접속된다(h). 이와 동시에 비트라인 프리차아지 전압(VBL)이 비트라인(BL)으로 인가됨으로써, 오프셋 교정과 비트라인 프리차아지가 동시에 수행될 수 있다(h). 오프셋 교정과 함께 비트라인 프리차아지를 수행하면, 비트라인의 전압을 보다 빨리 프리차아지 전압 레벨로 근접시킬 수 있다.
교정 제어 신호(CALS)를 제1 로직 레벨(예컨대, 로직 로우레벨)로 비활성화시켜 교정 회로(620)를 디스에이블하고, 비트라인 프리차아지 전압(VBL)은 비트라인(BL)에 계속 인가하여 비트라인의 전압을 비트라인 프리차아지 전압(VBL) 레벨이 되게 하는 프리차아지가 수행된다(i 및 j).
상술한 바와 같이, 본 발명의 실시예에 의하면, 워드라인이 인에이블되기 전에 제1 인버터에 부궤환을 형성하여 비트라인 전압을 제1 인버터의 로직 임계치에 가깝도록 설정하는 센스 앰프의 오프셋 교정이 이루어진다. 비트라인의 전압을 제1 인버터의 로직 임계치에 근접하게 설정한 후 워드라인을 인에이블하게 되면, 전하 공유에 의하여 비트라인의 전압 레벨이 약간만 변하여도 제1 인버터의 출력 신호의 레벨은 급격히 변할 수 있다. 이후, 2-단 캐스캐이드 래치가 비트라인 신호를 증폭하면 보다 빠른 시간 내에 비트라인 신호를 감지된 데이터에 상응하는 전압 레벨로 복구시킬 수 있다. 따라서, 본 발명에 의하면, 데이터 센싱 속도가 향상될 수 있다.
또한 본 발명의 실시예에 의하면, 센스 앰프의 오프셋 교정 과정을 거침으로써, 센스 앰프를 구성하는 소자들(예컨대, 트랜지스터들) 간의 미스매치에 의한 영향을 줄일 수 있다.
도 11 및 도 12는 도 6에 도시된 센스 앰프 블록(310a)의 시뮬레이션 결과를 나타내는 그래프이다.
도 11은 센스 앰프 블록(310a)의 데이터 센싱 동작을 1회 시뮬레이션한 결과를 나타내고, 도 12는 센스 앰프 블록(310a)의 데이터 센싱 동작을 100회 시뮬레이션한 결과를 나타낸다. 도 12를 참조하면, 오프셋 교정 후 교정된 비트라인의 전압 레벨의 분포가 넓다. 이는 센스앰프의 오프셋 전압의 분포가 넓음을 의미하며, 이는 또한 센스앰프를 구성하는 소자의 특성이 공정 산포에 의하여 달라짐을 의미한다. 즉, 공정 산포(process variation)로 인하여 소자들간의 미스매치가 많이 발생할 수 있다는 것이다. 이와 같이 공정 산포로 인하여 소자의 특성이 달라짐에도 불구하고, 도 11 및 도 12를 참조하면, 데이터 센싱은 오류 없이 이루어짐을 알 수 있다.
도 13은 본 발명의 실시예에 따른 센스 앰프 회로와 통상의 크로스 커플드 래치형 센스 앰프 회로의 시뮬레이션 결과를 비교하여 나타내는 그래프들이다.
도 13에서, '910'은 통상의 크로스 커플드 래치형 센스 앰프 회로가 로직 로우레벨 데이터(D0)를 감지 증폭한 경우, '920'은 본 발명의 실시예에 따른 센스 앰 프 회로가 로직 로우레벨 데이터(D0)를 감지 증폭한 경우, '930'은 통상의 크로스 커플드 래치형 센스 앰프 회로가 로직 하이레벨 데이터(D1)를 감지 증폭한 경우, '940'은 본 발명의 실시예에 따른 센스 앰프 회로가 로직 하이레벨 데이터(D1)를 감지 증폭한 경우를 나타낸다.
이를 참조하면, 통상의 크로스 커플드 래치형 센스 앰프 회로의 경우 데이터를 감지 증폭하는 속도의 분포가 꽤 넓다. 즉, 공정 산포에 따라 데이터를 감지 증폭하는 속도가 꽤 느린 경우가 발생함을 알 수 있다.
이에 반해 본 발명의 실시예에 따른 센스 앰프 회로의 경우 데이터를 감지 증폭하는 속도의 분포가 상대적으로 좁다. 즉, 본 발명의 실시예에 따른 센스 앰프 회로는 공정 산포에 둔감함을 알 수 있다. 따라서, 센스 앰프를 구성하는 소자들(예컨대, 트랜지스터들)간의 미스매치에도 영향을 적게 받는다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, 센스 앰프 회로를 구성하는 소자들(예컨대, 트랜지스터들)의 공정 산포나 미스매치에 영향을 적게 받음으로써, 데이터 센싱에 있어서의 오류 가능성이 줄어들어 데이터 센싱 특성이 향상되는 효과가 있다. 또한 본 발명에 따른 센스 앰프 회로는 기준이 되는 다른 비트라인을 필요로 하지 않으므로, 더미 메모리셀이 발생하지 않는다. 따라서, 메모리셀 어레이의 사이즈가 줄어들 수 있다.

Claims (19)

  1. 비트라인에 접속되어 상기 비트라인의 신호를 감지 증폭하는 비트라인 센스앰프; 및
    상기 비트라인 센스앰프의 로직 임계치에 기초하여 상기 비트라인의 전압 레벨을 교정하기 위한 교정 회로를 구비하며,
    상기 비트라인 전압 레벨의 교정 후, 상기 비트라인 센스앰프가 상기 비트라인의 신호를 감지 증폭하는 반도체 메모리 장치의 센스앰프 회로.
  2. 제 1 항에 있어서, 상기 비트라인 센스 앰프는
    2-단 캐스캐이드형 래치를 구비하는 반도체 메모리 장치의 센스앰프 회로.
  3. 제 2 항에 있어서, 상기 2-단 캐스캐이드형 래치는
    그 입력 단자가 상기 비트라인에 접속되는 제1 인버터; 및
    그 입력 단자는 상기 제1 인버터의 출력 단자에 접속되고 그 출력 단자는 상기 비트라인에 접속되며, 센싱 제어 신호에 응답하여 인에이블/디스에이블되는 제2 인버터를 구비하는 반도체 메모리 장치의 센스앰프 회로.
  4. 제 3 항에 있어서, 상기 교정 회로는
    상기 제1 인버터의 출력 단자와 상기 비트라인 사이에 접속되어, 교정 제어 신호에 응답하여 턴온/오프되는 스위치 소자를 구비하는 반도체 메모리 장치의 센스앰프 회로.
  5. 제 4 항에 있어서, 상기 스위치 소자는
    트랜지스터 또는 전송 게이트로 구현되는 반도체 메모리 장치의 센스앰프 회로.
  6. 제 5 항에 있어서, 상기 제1 인버터는
    제1 전원 전압과 상기 제1 인버터의 출력 단자 사이에 접속되며, 그 게이트는 상기 비트라인에 접속되는 제1 풀업 트랜지스터; 및
    상기 제1 인버터의 출력 단자와 제2 전원 전압 사이에 접속되며, 그 게이트는 상기 비트라인에 접속되는 제1 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 회로.
  7. 제 6 항에 있어서,
    상기 센싱 제어 신호는 제1 및 제2 센싱 제어 신호를 포함하며,
    상기 제2 인버터는
    제1 전원 전압에 접속되며, 그 게이트로는 제1 센싱 제어 신호를 수신하는 제1 센싱 제어 트랜지스터;
    제2 전원 전압에 접속되며, 그 게이트로는 제2 센싱 제어 신호를 수신하는 제2 센싱 제어 트랜지스터;
    상기 제1 센싱 제어 트랜지스터와 상기 제2 인버터의 출력 단자 사이에 접속되며, 그 게이트로는 상기 제1 인버터의 출력 신호를 수신하는 제2 풀업 트랜지스터; 및
    상기 제2 인버터의 출력 단자와 상기 제2 센싱 제어 트랜지스터 사이에 접속되며, 그 게이트로는 상기 제1 인버터의 출력 신호를 수신하는 제2 풀다운 트랜지스터를 포함하는 반도체 메모리 장치의 센스앰프 회로.
  8. 제1 메모리셀 어레이;
    상기 제1 메모리셀 어레이에 걸쳐 뻗어있는 제1 비트라인;
    상기 제1 비트라인에 접속되어 상기 제1 비트라인의 신호를 감지 증폭하는 비트라인 센스앰프; 및
    상기 비트라인 센스앰프의 로직 임계치에 기초하여 상기 비트라인의 전압 레벨을 교정하기 위한 교정 회로를 구비하며,
    상기 비트라인 전압 레벨의 교정 후 상기 비트라인 센스앰프가 상기 비트라인의 신호를 감지 증폭하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 비트라인 센스 앰프는
    그 입력 단자가 상기 비트라인에 접속되는 제1 인버터; 및
    그 입력 단자는 상기 제1 인버터의 출력 단자에 접속되고 그 출력 단자는 상 기 비트라인에 접속되며, 센싱 제어 신호에 응답하여 인에이블/디스에이블되는 제2 인버터를 구비하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 교정 회로는
    상기 제1 인버터의 출력 단자와 상기 비트라인 사이에 접속되어, 교정 제어 신호에 응답하여 턴온/오프되는 스위치 소자를 구비하는 반도체 메모리 장치.
  11. 제 9 항에 있어서, 상기 반도체 메모리 장치는
    제2 메모리셀 어레이; 및
    상기 제2 메모리셀 어레이에 걸쳐 뻗어있는 제2 비트라인을 더 구비하며,
    상기 비트라인 센스앰프는 상기 제1 비트라인의 신호와 상기 제2 비트라인의 신호를 선택적으로 감지 증폭하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 반도체 메모리 장치는
    프리차아지 제어 신호에 응답하여 상기 제1 및 제2 비트라인을 미리 정해진 비트라인 프리차아지 전압으로 프리차아지하는 프리차아지 회로를 더 구비하는 반도체 메모리 장치.
  13. 제 11 항에 있어서, 상기 반도체 메모리 장치는
    제1 격리 신호에 응답하여 상기 제1 비트라인을 상기 비트라인 센스 앰프와 선택적으로 접속시키는 제1 선택적 접속 회로; 및
    제2 격리 신호에 응답하여 상기 제2 비트라인을 상기 비트라인 센스앰프와 선택적으로 접속시키는 제2 선택적 접속 회로를 더 구비하는 반도체 메모리 장치.
  14. 메모리셀에 선택적으로 접속되는 비트라인을 미리 정해진 비트라인 프리차아지 전압으로 프리차아지하는 비트라인 프리차아지 단계;
    상기 비트라인에 접속된 비트라인 센스앰프의 로직 임계치에 기초하여 상기 비트라인의 전압 레벨을 교정하는 교정 단계;
    워드라인을 인에이블하여 상기 메모리셀과 상기 비트라인을 접속하여 상기 메모리셀과 상기 비트라인 간의 전하 공유를 발생시키는 전하 공유(charge sharing) 단계; 및
    상기 비트라인 센스 앰프를 인에이블하여 상기 비트라인 신호를 감지 증폭하는 감지 증폭 단계를 구비하는 반도체 메모리 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 비트라인 센스 앰프는 제1 및 제2 인버터가 캐스캐이드로 연결되는 2-단 케스캐이드 래치를 포함하여 구성되고,
    상기 교정 단계는 상기 제1 인버터의 입력단자와 출력 단자를 모두 상기 비트라인에 접속시키는 단계를 구비하는 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서, 상기 감지 증폭 단계는
    상기 제2 인버터의 입력단자를 상기 제1 입력 단자의 출력 단자에 접속시키고, 상기 제2 인버터의 출력 단자를 상기 비트라인에 접속시키는 단계를 구비하는 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서, 상기 반도체 메모리 장치의 동작 방법은
    상기 교정 단계 후와 상기 감지 증폭 단계 전에 상기 제1 인버터의 출력 단자를 상기 비트라인으로부터 전기적으로 분리하는 단계를 더 구비하는 반도체 메모리 장치의 동작 방법.
  18. 제 16 항에 있어서, 상기 반도체 메모리 장치의 동작 방법은
    상기 워드라인을 디스에이블하는 단계;
    상기 제2 인버터를 디스에이블하는 단계; 및
    상기 제1 인버터의 입력단자와 출력 단자를 모두 상기 비트라인에 접속하고, 상기 비트라인에 상기 비트라인 프리차아지 전압을 인가하는 오프셋 교정과 비트라인 프리차아지 동시 수행 단계를 더 구비하는 반도체 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서, 상기 프리차아지 단계는
    상기 오프셋 교정과 비트라인 프리차아지 동시 수행 단계 이후에 이루어지는 반도체 메모리 장치의 동작 방법.
KR1020060133208A 2006-12-22 2006-12-22 반도체 메모리 장치의 센스 앰프 회로 및 그 동작 방법 KR100871673B1 (ko)

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