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Die
vorliegende Erfindung betrifft eine Leseverstärkerschaltung, ein Halbleiterspeicherelement und
ein Verfahren zum Betreiben eines Halbleiterspeicherelements.
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Halbleiterspeicherelemente
enthalten eine Bitleitungsleseverstärkerschaltung, um Daten, die
in einer Speicherzelle gespeichert sind, zu lesen und zu verstärken. Das
typische Leseverfahren eines Bitleitungsleseverstärkers wird
als Differenzialpaar-Lesen bezeichnet und der am universellsten
eingesetzte Leseverstärker
ist ein überkreuz
gekoppelter Latch-Leseverstärker,
in dem ungültiges
Lesen, das heißt
Lesen von ungültigen
Daten, durch eine Fehlabstimmung, beispielsweise eine Fehlabstimmung
bezüglich
einer Schwellspannung, zwischen Schaltungselementen, beispielsweise
Transistoren, verursacht sein kann.
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Die
Strukturen der Bitleitungen in Halbleiterspeicherelementen lassen
sich in eine gefaltete Struktur und eine offene Struktur unterteilen. 1 ist
ein schematisches Diagramm zur Darstellung einer herkömmlichen,
gefalteten Bitleitungsstruktur und 2 ist ein
schematisches Dia gramm zur Darstellung einer konventionellen, offenen
Bitleitungsstruktur.
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Bezugnehmend
auf 1 kann in einem Halbleiterspeicherelement, das
die gefaltete Bitleitungsstruktur verwendet, ein Leseverstärker(S/A)-Block 110 von
zwei Speicherzellblöcken 100L und 100R gemeinsam
genutzt werden. Speicherzellen können
nicht an jedem Schnittpunkt der Wortleitungen WL und Paaren von
Bitleitungen BL_L und /BL_L sowie BL_R und /BL_R gebildet sein.
Entsprechend ist die Größe eines
Speicherzellenfelds mit einer gefalteten Struktur größer als
in der offenen Bitleitungsstruktur. Wenn Speicherzelldaten in dem Speicherzellblock 100L gelesen
und verstärkt
werden, ist der S/A-Block 110 mit dem Paar der Bitleitungen
BL_L und /BL_L verbunden, welche den Speicherzellblock 100L kreuzen
oder überqueren,
und liest und verstärkt
Signale des Paares der Bitleitungen BL_L und /BL_L unter Verwendung
des Differenzialpaar-Lesens. Zu diesem Zeitpunkt ist eine der beiden
Bitleitungen BL_L und /BL_L mit einer Spannung geladen, welche den
Speicherzelldaten entspricht, und die andere Bitleitung fungiert
als eine Referenzspannungsleitung.
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Bezugnehmend
auf 2 können
sich in einem Halbleiterspeicherelement, welches die offene Bitleitungsstruktur
verwendet, ebenfalls zwei Speicherzellblöcke 200L und 200R einen
S/A-Block 210 teilen. Speicherzellen können in jedem Schnittpunkt der
Wortleitungen WL und der Bitleitungen BL_L und BL_R gebildet sein.
Entsprechend kann die Größe eines
Speicherzellenfelds mit der offenen Bitleitungsstruktur gemäß der Darstellung
in 2 verglichen mit dem Speicherzellenfeld, welches
die gefaltete Bitleitungsstruktur verwendet, reduziert sein. Wenn Speicherzelldaten
in dem Speicherzellblock 200L gelesen und verstärkt werden,
ist der S/A-Block 210 mit der Bitleitung BL_L in einem
Speicherzellblock 200L und der Bitleitung BL_R in dem anderen
Speicherzellblock 200R verbunden und liest und verstärkt Signale
der beiden Bitlei tungen BL_L und BL_R unter Verwendung des Differenzialpaar-Lesens.
Zu diesem Zeitpunkt ist eine Bitleitung BL_L der beiden Bitleitungen
BL_L und BL_R mit einer Spannung geladen, welche den Speicherzelldaten
entspricht, und die andere Bitleitung BL_R fungiert als eine Referenzspannungsleitung.
Entsprechend existiert in der offenen Bitleitungsstruktur in einem
Speicherzellblock an einem Rand oder einer Kante eine Dummyzelle.
Dummyzellen sind Speicherzellen, die normal arbeiten jedoch nicht
benutzt werden können.
Dies führt
dazu, dass die offene Bitleitungsstruktur Vorteile dahingehend aufweist,
dass die Größe eines
Speicherzellenfelds reduziert ist, wobei sie jedoch den Nachteil
aufweist, dass sie eine Dummyzelle besitzt, die nicht genutzt werden
kann.
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3 ist
ein Schaltungsdiagramm eines herkömmlichen, überkreuz gekoppelten Latch-S/A
entsprechend der gefalteten Bitleitungsstruktur, die in 1 dargestellt
ist. Bezugnehmend auf 3 umfasst der S/A-Block 110 einen
S/A 310, Isolationstransistoren 331L, 331R, 332L und 332R sowie
eine Vorladeschaltung 320.
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Die
Isolationstransistoren 331L, 331R, 332L und 332R werden
verwendet, um den S/A-Block 110 selektiv mit einem Speicherzellblock
auf einer Seite des S/A-Blocks 110 oder einem Speicherzellblock auf
der anderen Seite des S/A-Blocks 110 zu verbinden. Wenn
ein erstes Isolationssignal ISO_L aktiviert ist, sind erste Isolationstransistoren 331L und 332L eingeschaltet,
um den S/A-Block 110 mit dem Speicherzellblock auf der
linken Seite zu verbinden, so dass der S/A 310 Daten in
dem linken Speicherzellblock liest und verstärkt. Der S/A 310 ist
ein überkreuz
gekoppelter Latch-S/A und liest und verstärkt Signale eines Paars von
Bitleitungen BL und /BL unter Verwendung des Differenzialpaar-Lesens. Wenn ein
zweites Isolationssignal ISO_R aktiviert ist, sind zweite Isolationstransistoren 331R und 332R eingeschaltet,
um den S/A-Block 110 mit
dem Speicherzellblock auf der rechten Seite zu verbinden, so dass der
S/A 310 Daten in dem rechten Speicherzellblock liest und verstärkt. Mit
anderen Worten, der S/A 310 liest Signale eines Paares
von Bitleitungen BL_R und /BL_R in dem rechten Speicherzellblock
unter Verwendung des Differenzialpaar-Lesens.
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Wie
oben beschrieben, wird in der gefalteten Bitleitungsstruktur der
S/A 310 selektiv mit dem linken oder dem rechten Speicherzellblock
verbunden, so dass die Isolationstransistoren 331L, 331R, 332L und 332R benötigt werden.
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Die
Vorladeschaltung 320 lädt
das Paar von Bitleitungen BL und /BL mit einer vorbestimmten Vorladespannung
VBL in Abhängigkeit
von einem Vorladesteuersignal EQ vor und gleicht sie aus.
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Der
S/A-Block 110 kann weiterhin Schaltelemente 341 und 342 aufweisen,
um die Bitleitungen BL und /BL selektiv mit Eingangs-/Ausgangsleitungen
lO bzw. /lO zu verbinden.
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4 ist
ein Schaltungsdiagramm eines herkömmlichen, überkreuz gekoppelten Latch-S/A
entsprechend der offenen Bitleitungsstruktur, die in 2 dargestellt
ist. Bezugnehmend auf 4 umfasst der S/A-Block 210 den
S/A 310 und die Vorladeschaltung 320, wie der
in 3 dargestellte S/A-Block 110. Allerdings
benötigt
der S/A-Block 210 nicht die Isolationstransistoren 331L, 331R, 332L und 332R.
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Der
S/A 310 liest und verstärkt
ein Signal einer Bitleitung BL_L in einem Speicherzellblock auf
einer Seite des S/A-Blocks 210 und ein Signal einer Bitleitung
BL_R in einem Speicherzellblock auf der anderen Seite des S/A-Blocks 210 unter
Verwendung des Differenzialpaar-Lesens.
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Wie
oben beschrieben, liest und verstärkt der herkömmliche, überkreuz
gekoppelte Latch-S/A 310 Daten unter Verwendung des Differenzialpaar-Lesens
und benötigt
ein Referenzsignal. Der S/A 310, welcher Da ten durch relativen
Vergleich unter Verwendung des Referenzsignals liest und verstärkt, ist anfällig gegenüber Fehlabstimmungen.
Insbesondere kann ein Fehler beim Datenlesen aufgrund einer Schwellspannungsfehlabstimmung
zwischen Transistoren, die in dem S/A 310 enthalten sind,
einer Transkonduktanz-Fehlabstimmung zwischen den Transistoren oder
einer Fehlabstimmung der Bitleitungslastkapazität auftreten.
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Der
Erfindung liegt das technische Problem zugrunde, eine Leseverstärkerschaltung,
ein Halbleiterspeicherelement und ein Verfahren zum Betreiben eines
Halbleiterspeicherelements mit verbesserten Datenleseeigenschaften
und reduzierter Speicherzellenfeldgröße anzugeben.
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Die
Erfindung löst
das Problem mittels einer Leseverstärkerschaltung mit den Merkmalen
des Patentanspruchs 1, mittels eines Halbeiterelements mit den Merkmalen
des Patentanspruchs 8 und mittels eines Verfahrens zum Betreiben
eines Halbleiterelements mit den Merkmalen des Patenanspruchs 14.
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Vorteilhafte
Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben,
deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen
wird, um unnötige
Textwiederholungen zu vermeiden.
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Vorteilhafte
Ausgestaltungen der Erfindung, die weiter unten detailliert beschrieben
sind, sowie zur Erleichterung des Verständnisses der Erfindung erläuterte Ausgestaltungen
des Standes der Technik sind in den Zeichnungen dargestellt. Es
zeigt/zeigen:
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1 ein
schematisches Diagramm zur Darstellung einer herkömmlichen,
gefalteten Bitleitungsstruktur;
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2 ein
schematisches Diagramm zur Darstellung einer herkömmlichen,
offenen Bitleitungsstruktur;
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3 ein
Schaltungsdiagramm eines herkömmlichen, überkreuz
gekoppelten Latch-Leseverstärkers
entsprechend der gefalteten Bitleitungsstruktur;
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4 ein
Schaltungsdiagramm eines herkömmlichen, überkreuz
gekoppelten Latch-Leseverstärkers
entsprechend der offenen Bitleitungsstruktur;
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5 ein
schematisches Diagramm zur Darstellung der Verbindung zwischen Speicherzellblöcken und
Bitleitungsleseverstärkerblöcken in
einem Halbleiterspeicherelement gemäß einer beispielhaften Ausgestaltung
der vorliegenden Erfindung;
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6 ein
Schaltungsdiagramm eines Bitleitungsleseverstärkerblocks gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung;
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7 ein
Schaltungsdiagramm eines Bitleitungsleseverstärkerblocks gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung;
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8 die
Datenleseoperation des Leseverstärkerblocks
gemäß 6;
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9 eine
Vorladeoperation, die nach dem Datenlesen des Leseverstärkerblocks
gemäß 6 durchgeführt wird;
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10 eine
Signalzeitablaufgrafik zur Darstellung der Operationen des Leseverstärkerblocks gemäß 6;
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11 und 12 Graphen
zur Darstellung der Ergebnisse einer Simulation des Leseverstärkerblocks
gemäß 6;
und
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13 Graphen
zur Darstellung des Vergleichs zwischen den Ergebnissen einer Simulation einer
Leseverstärkerschaltung
gemäß beispielhafter Ausgestaltungen
der vorliegenden Erfindung und den Ergebnissen einer Simulation
einer herkömmlichen, überkreuz
gekoppelten Latch-Leseverstärkerschaltung.
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5 ist
ein schematisches Diagramm zur Darstellung der Verbindung zwischen
Speicherzellblöcken
und Bitleitungsleseverstärkerblöcken in
einem Halbleiterspeicherelement gemäß einer beispielhaften Ausgestaltung
der vorliegenden Erfindung. Bezugnehmend auf 5 ist ein
Bitleitungsleseverstärker(S/A)-Block 310a,
der zwischen einer Mehrzahl von Speicherzellblöcken angeordnet ist, mit wenigstens
zwei Speicherzellblöcken
verbunden, beispielsweise einem ersten Speicherzellblock 300L und
einem zweiten Speicherzellblock 300R. Insbesondere ist
ein Bitleitungs-S/A-Block 310a mit einer ersten Bitleitung
BLi verbunden, die ein Zellenfeld des ersten Speicherzellblocks 300L kreuzt,
und mit einer zweiten Bitleitung BLj, die ein Zellenfeld des zweiten
Speicherzellblocks 300R kreuzt, und kann selektiv ein Signal
der ersten Bitleitung BLi oder der zweiten Bitleitung BLj lesen
und verstärken.
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Der
Bitleitungs-S/A-Block 310a liest und verstärkt das
Signal der ersten Bitleitung BLi, wenn eine Wortleitung WL in dem
ersten Speicherzellblock 300L aktiviert ist, und er liest
und verstärkt
das Signal der zweiten Bitleitung BLj, wenn eine Wortleitung WL in
dem zweiten Speicherzellblock 300R aktiviert ist. Beim
Lesen und Verstärken
des Signals der ersten Bitleitung BLi oder der zweiten Bitleitung
BLj verwendet der Bitleitungs-S/A-Block 310a nicht eine
Spannung einer anderen Bitleitung als eine Referenz, sondern er
hat seinen eigenen Wert als Referenz. Mit anderen Worten, anders
als die herkömmlichen, überkreuz
gekoppelten Latch-S/As, die in den 3 und 4 dargestellt
sind, benötigen
die Bitleitungs-S/A-Blöcke 310a und 310b keine
Referenzbitleitung oder komplementäre Bitleitung. Somit kann gemäß beispielhafter
Ausgestaltungen der vorliegenden Erfindung der Bitleitungs-S/A-Block 310b,
welcher bei einem Rand eines Zellenfelds angeordnet und mit einem
einzelnen Speicherzellblock verbunden ist, ein Signal einer dritten
Bitleitung BLk, welche das Zellenfeld kreuzt, lesen und verstärken, wodurch verhindert
wird, dass in einem Speicherzellblock am Rand eine Dummyzelle entsteht.
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6 ist
ein Schaltungsdiagramm des Bitleitungs-S/A-Blocks 310a gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung. Bezugnehmend
auf 6 ist der Bitleitungs-S/A-Block 310a implementiert,
um selektiv mit zwei Speicherzellblöcken verbunden zu werden. Wie
entsprechend in 5 dargestellt, ist der Bitleitungs-S/A-Block 310a zwischen
zwei Speicherzellblöcken
angeordnet und kann dazu verwendet werden, selektiv Daten aus einem
der beiden Speicherzellblöcke
zu lesen und zu verstärken.
Der Bitleitungs-S/A-Block 310a umfasst eine S/A-Schaltung,
eine selektive Verbindungsschaltung und eine Vorladeschaltung 630L, 630R.
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Die
S/A-Schaltung umfasst einen Bitleitungs-S/A und eine Kalibrierschaltung 620.
Der Bitleitungs-S/A kann mittels eines zweistufigen Kaskade-Latch
implementiert sein, welches einen ersten Invertierer 611 und
einen zweiten Invertierer 612 umfassen kann, die kaskadierend
miteinander verbunden sind. Der erste Invertierer 611 weist
einen Eingangsanschluss N1 auf, der mit einer Bitleitung BL verbunden
ist, um ein Signal der Bitleitung BL zu empfangen und das Bitleitungssignal
zu invertieren, bevor er es ausgibt. Der erste Invertierer 611 kann
einen ersten Pull-Up-Transistor PT1 umfassen, der zwischen eine
erste Versorgungsspannung LA und einen Ausgangsanschluss N2 geschaltet
ist und dessen Gate-Anschluss mit der Bitleitung BL verbunden ist,
sowie einen ersten Pull-Down-Transistor NT1, der zwischen den Ausgangsanschluss N2
und eine zweite Versorgungsspannung LAB geschaltet ist und dessen
Gate-Anschluss ebenfalls mit der Bitleitung BL verbunden ist.
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Wenn
ein Offset des Bitleitungs-S/A 611, 612 kalibriert
wird, ist die Kalibrierschaltung 620 in Abhängigkeit
von einem Kalibrierungssteuersignal CALS aktiviert oder eingeschaltet
und verbindet den Ausgangsanschluss N2 des ersten Invertierers 611 mit
der Bitleitung BL, so dass der Ausgangsanschluss N2 und der Eingangsanschluss
N1 des ersten Invertierers 611 miteinander verbunden sind.
Mit anderen Worten, die Kalibrierschaltung 620 stellt eine
negative Rückkopplung
bereit, bei der eine Ausgabe des ersten Invertierers 611 als
eine Eingabe zu dem ersten Invertierer 611 zurückgekoppelt
wird, so dass ein Spannungspegel der Bitleitung BL derart kalibriert
wird, dass er in der Nähe
eines logischen Schwellwerts des ersten Invertierers 611 liegt.
Der logische Schwellwert ist ein Schwellwert eines Eingangssignals,
das einen Übergang
des Logikpegels eines Ausgangssignals bewirken kann. Insbesondere
wenn der Pegel eines Eingangssignals den logischen Schwellwert übersteigt, ändert sich
der Logikpegel des Ausgangssignals. Beispielsweise kann in einem
Fall, in dem sich eine Ausgabe des ersten Invertierers 611 auf
einem niedrigen Logikpegel befindet, wenn eine Eingangsspannung
des ersten Invertierers 611 größer als 0,5 V ist, und in dem
sie sich auf einem hohen Logikpegel befindet, wenn die Eingangsspannung
niedriger als 0,5 V ist, der logische Schwellwert des ersten Invertierers 611 0,5
V betragen. Die Kalibrierschaltung 620 kann mittels eines Schaltelements
implementiert sein, welches zwischen die Bitleitung BL oder den
Eingangsanschluss N1 des ersten Invertierers 611 und den
Ausgangsanschluss N2 des ersten Invertierers 611 geschaltet
ist und welches in Abhängigkeit
von dem Kalibrierungssteuersignal CALS ein- oder ausgeschaltet wird.
Das Schaltelement kann mittels eines Übertragungsgatters oder eines
Transistors implementiert sein.
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Der
zweite Invertierer 612 weist einen Eingangsanschluss auf,
der mit dem Ausgangsanschluss N2 des ersten Invertierers 611 verbunden
ist, sowie einen Ausgangsanschluss N3, der mit der Bitleitung BL
verbunden ist, und kann in Abhängigkeit von
einem ersten Lesesteuersignal SAP und einem zweiten Lesesteuersignal
SAN aktiviert oder deaktiviert werden. Insbesondere kann der zweite
Invertierer 612 einen ersten Lesesteuertransistor PT2 aufweisen,
der mit der ersten Versorgungsspannung LA verbunden ist und der
einen Gate-Anschluss aufweist, welcher das erste Lesesteuersignal
SAP empfängt;
einen zweiten Lesesteuertransistor NT3, der mit der zweiten Versorgungsspannung
LAB verbunden ist und dessen Gate-Anschluss das zweite Lesesteuersignal
SAN empfängt;
einen zweiten Pull-Up-Transistor PT3, der zwischen den ersten Lesesteuertransistor
PT2 und einen Ausgangsanschluss N3 des zweiten Invertierers 612 geschaltet ist
und dessen Gate-Anschluss das Ausgangssignal des ersten Invertierers 611 empfängt; und
einen zweiten Pull-Down-Transistor NT2, der zwischen den Ausgangsanschluss
N3 des zweiten Invertierers 612 und den zweiten Lesesteuertransistor
NT3 geschaltet ist und dessen Gate-Anschluss das Ausgangssignal
des ersten Invertierers 611 empfängt. Das erste Lesesteuersignal
SAP und das zweite Lesesteuersignal SAN sind Signale zum Steuern
einer Aktivierung/Deaktivierung des zweiten Invertierers 612 und können innerhalb
des Halbleiterspeicherelements zu einer geeigneten Zeit erzeugt
werden. Der Zeitablauf des ersten Lesesteuersignals SAP und des
zweiten Lesesteuersignals SAN wird unter Bezugnahme auf 10 beschrieben.
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Die
selektive Verbindungsschaltung dient dazu, selektiv die Bitleitungs-S/A-Schaltung 611, 612, 620 mit
einem ersten und einem zweiten Speicherzellblock BLKi und BLKj zu
verbinden oder davon zu isolieren, und kann einen ersten und einen zweiten
selektiven Verbinder 640L und 640R umfassen, die
in Form von Isolationstransistoren implementiert sind. Wenn ein
erstes Isolationssignal ISO_L aktiviert ist, ist der erste selektive
Verbinder 640L, der auf das erste Isolationssignal ISO_L
anspricht, eingeschaltet und verbindet den ersten Speicherzellblock
BLKi mit der Bitleitungs-S/A-Schaltung 611, 612, 620,
so dass die Bitleitungs-S/A-Schaltung 611, 612, 620 Daten
einer Speicherzelle MCi liest und verstärkt, die in dem ersten Speicherzellblock BLKi
ausgewählt
ist, das heißt
ein Signal der ersten Bitleitung BLi. Wenn ein zweites Isolationssignal ISO_R
aktiviert wird, ist der zweite selektive Verbinder 640R,
welcher auf das zweite Isolationssignal ISO_R anspricht, eingeschaltet
und verbindet den zweiten Speicherzellblock BLKj mit der Bitleitungs-S/A-Schaltung 611, 612, 620,
so dass die Bitleitungs-S/A-Schaltung 611, 612, 620 Daten
einer (nicht gezeigten) Speicherzelle liest und verstärkt, die
in dem zweiten Speicherzellblock BLKj ausgewählt ist, das heißt ein Signal
der zweiten Bitleitung BLj.
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Die
Vorladeschaltung 630L, 630R dient dazu, die Bitleitung
BL auf eine Bitleitungsvorladespannung VBL in einem Vorlademodus
einzustellen. Die Vorladeschaltung 630L, 630R ist
zwischen die Bitleitung BL und die Bitleitungsvorladespannung VBL
geschaltet und kann in Abhängigkeit
von einem Vorladesteuersignal EQ aktiviert/deaktiviert werden.
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Der
Bitleitungs-S/A-Block 310a kann weiterhin ein anderes Element
aufweisen, beispielsweise eine Umschaltschaltung (nicht gezeigt)
zum selektiven Verbinden der Bitleitung BL mit einer Dateneingabe-/Ausgabeleitung,
zusätzlich
zu den oben beschriebenen Elementen.
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7 ist
ein Schaltungsdiagramm des Bitleitungs-S/A-Blocks 310b gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung. Der Bitleitungs-S/A-Block 310b ist
zum Verbinden mit einem einzelnen Speicherzellblock implementiert.
Wie in 5 gezeigt, kann entsprechend der Bitleitungs-S/A-Block 310b an
einem Rand eines Speicherzellenfelds angeordnet sein, um zum Lesen
und Verstärken
von Daten eines Speicherzellblocks am Rand verwendet zu werden.
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Die
Struktur des Bitleitungs-S/A-Blocks 310b gemäß 7 ist
fast die gleiche wie bei dem Bitleitungs-S/A-Block 310a,
der in 6 dargestellt ist. Da der Bitleitungs-S/A-Block 310b nur
mit einem Speicherzellblock verbunden ist, benötigt der Bitleitungs-S/A-Block 310b allerdings
nicht den zweiten selektiven Verbinder 640R und den Teil 630R der Vorladeschaltung,
die in 6 dargestellt sind. Weiterhin ist auch der erste
selektive Verbinder 640L nicht unbedingt erforderlich.
Mit Ausnahme dieser Unterschiede sind die Struktur und der Betrieb
des Bitleitungs-S/A-Blocks 310b,
der in 7 dargestellt ist, sehr ähnlich zu den entsprechenden
Eigenschaften des Bitleitungs-S/A-Blocks 310a gemäß 6, so
dass auf eine detaillierte Beschreibung verzichtet wird.
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8 zeigt
die Datenleseoperation des Bitleitungs-S/A-Blocks 310a gemäß 6. 10 ist ein
Signalzeitablaufsgraph zur Darstellung der Operationen des Bitleitungs-S/A-Blocks 310a gemäß 6.
In 8 und 10 ist
angenommen, dass der erste Speicherzellblock BLKi als ein aktiver
Block ausgewählt
wurde.
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Bezugnehmend
auf die 6, 8 und 10 ist
in einem Standby-Zustand (a) vor einer aktiven Operation das Vorladesteuersignal
EQ auf einem ersten Logikpegel aktiviert, beispielsweise einem hohen
Logikpegel, so dass die Bitleitung BL mit der Vorladespannung VBL
vorgeladen ist. Dann wird in einem Zustand (b), bevor eine Wortleitung
WLi aktiviert wird, eine Offset-Kalibrierung oder Offset-Auslöschung bezüglich des
S/A durchgeführt.
Die Offset-Kalibrierung ist kein Prozess, bei dem die Eigenschaften
des S/A verändert
werden, sondern ein Prozess zum Verändern des Spannungspegels der
Bitleitung BL basierend auf dem logischen Schwellwert des S/A.
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In
dem Offset-Kalibrierungszustand (b) ist das Kalibrierungssteuersignal
CALS auf dem ersten Logikpegel aktiviert und der Transistor, welcher
in der Kalibrierschaltung 620 enthalten ist, ist in Abhängigkeit
von dem Kalibrierungssteuersignal CALS eingeschaltet, welches auf
dem ersten Logikpegel aktiviert ist, so dass der Eingangsanschluss
N1 und der Ausgangsanschluss N2 des ersten Invertierers 611 miteinander
verbunden sind. Mit anderen Worten, der Ausgangsanschluss N2 des
ersten Invertierers 611 ist mit dessen Eingangsanschluss
N1 durch negative Rückkopplung
verbunden, so dass der Spannungspegel der Bitleitung BL sich dem
logischen Schwellwert des ersten Invertierers 611 annähert.
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Wie
oben beschrieben, entspricht der logische Schwellwert dem Pegel
einer Eingangsspannung zu einer Zeit, wenn der Logikpegel einer
Ausgangsspannung von einem Zustand in einen anderen Zustand übergeht.
Die logischen Schwellwerte erster Invertierer in jedem S/A-Block
können
jedoch aufgrund von Fertigungsprozessen leicht voneinander abweichen.
Entsprechend kann nach der Offset-Kalibrierung eines S/A die Bitleitungsspannung
zunehmen, so dass sie größer als
die Vorladespannung ist, oder sie kann auf Werte unterhalb der Vorladespannung
abnehmen. Mit anderen Worten, die Bitleitungsspannung ist definiert
als „Vorladespannung
+ Offset-Spannung = logischer Schwellwert des ersten Invertierers". Die Offset-Spannung
kann einen positiven oder einen negativen Wert aufweisen.
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Nachdem
die Kalibrierschaltung 620 im Zustand (c) ausgeschaltet
wurde, wird im Zustand (d) die ausgewählte Wortleitung WLi aktiviert.
Dann wird eine Ladungsteilung zwischen der Bitleitung BL und der
ausgewählten
Speicherzelle MCi durchgeführt. Als
ein Ergebnis hiervon kann die Bitleitungsspannung gegenüber „Vorladespannung
VBL + Offset-Spannung", d. h. dem logischen
Schwellwert des ersten Invertierers 611 zunehmen oder abnehmen.
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In
dem Ladungsteilungszustand (d) sind das erste Lesesteuersignal SAP
und das zweite Lesesteuersignal SAN aktiviert und der zweite In vertierer 612 ist
aktiviert. Wenn der zweite Invertierer 612 aktiviert ist,
wird im Zustand (e) eine positive Rückkopplung durchgeführt. Mit
anderen Worten, der erste Invertierer 611 und der zweite
Invertierer 612 sind miteinander kaskadierend verbunden
und der Ausgangsanschluss N3 des zweiten Invertierers 612 ist mit
dem Eingangsanschluss N1 des ersten Invertierers 611 verbunden.
Entsprechend wird in dem Zustand (e) ein Bitleitungssignal mittels
eines zweistufigen Kaskade-Latch gelesen und verstärkt, welches aus
dem ersten Invertierer 611 und dem zweiten Invertierer 612 gebildet
ist.
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10 zeigt
eine Wellenform (D1/–Vt),
wenn Daten, die in der ausgewählten
Speicherzelle MCi gespeichert sind, logisch hohe Daten D1 sind,
und wenn der erste Invertierer 611 eine vorbestimmte negative
Offset-Spannung –Vt
aufweist, sowie eine Wellenform (D0/+Vt), wenn die Daten, die in
der ausgewählten
Speicherzelle MCi gespeichert sind, logisch niedrige Daten DO sind
und der erste Invertierer 611 eine vorbestimmte positive
Offset-Spannung +Vt aufweist. In der Wellenform (D1/–Vt) weisen
sowohl ein Ausgangssignal SA1_O des ersten Invertierers 611 als
auch ein Signal der Bitleitung BL aufgrund der negativen Offset-Spannung –Vt einen
Pegel auf, der geringfügig
niedriger als der Pegel der Vorladespannung VBL während der
Offset-Kalibrierung ist. Wenn die Ladungsteilung durchgeführt wird, nimmt
jedoch der Signalpegel der Bitleitung BL aufgrund der logisch hohen
Daten D1 zu. Während
des Lesens und der Verstärkung
wächst
der Signalpegel der Bitleitung BL schnell an. In der Wellenform (D0/+Vt)
weisen sowohl das Ausgangssignal SA1_O des ersten Invertierers 611 als
auch das Signal der Bitleitung BL einen Pegel auf, der aufgrund
der positiven Offset-Spannung +Vt geringfügig höher als der Pegel der Vorladespannung
VBL während
der Offset-Kalibrierung ist. Wenn die Ladungsteilung durchgeführt wird,
nimmt jedoch der Signalpegel der Bitleitung BL aufgrund der logisch
niedrigen Daten D0 ab. Während
des Lesens und der Verstärkung
nimmt der Signalpegel der Bitleitung BL schnell ab.
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Durch
die oben beschriebenen Schritte werden die Daten der ausgewählten Speicherzelle
MCi gelesen und verstärkt.
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9 zeigt
eine Vorladeoperation, die nach der Datenleseoperation des Bitleitungs-S/A-Blocks 310a gemäß 6 durchgeführt wird.
Bezugnehmend auf die 6, 9 und 10 wird
die Vorladeoperation nach Abschluss der Datenleseoperation des Bitleitungs-S/A-Blocks 310a in
umgekehrter Reihenfolge bezogen auf die Datenleseoperation durchgeführt.
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Nachdem
die Datenleseoperation in dem Zustand (e) abgeschlossen wurde, wird
die Wortleitung WLi im Zustand (f) deaktiviert, was als WL-Shutdown bezeichnet
wird. Anschließend
werden das erste Lesesteuersignal SAP und das zweite Lesesteuersignal SAN
deaktiviert, so dass der zweite Invertierer 612 deaktiviert
und das Datenlesen im Zustand (g) gestoppt wird. Dann wird das Kalibrierungssteuersignal CALS
auf dem ersten Logikpegel aktiviert und der Transistor, welcher
in der Kalibrierschaltung 620 enthalten ist, wird in Abhängigkeit
von dem Kalibrierungssteuersignal, das auf dem ersten Logikpegel aktiviert
wurde, eingeschaltet, so dass der Eingangsanschluss N1 und der Ausgangsanschluss
N2 des ersten Invertierers 611 miteinander im Zustand (h) verbunden
sind. Gleichzeitig wird die Vorladespannung VBL an die Bitleitung
BL angelegt, so dass die Offset-Kalibrierung und die Bitleitungsvorladung
in dem Zustand (h) gleichzeitig durchgeführt werden können. Wenn
die Offset-Kalibrierung
und die Bitleitungsvorladung gleichzeitig durchgeführt werden, lässt sich
erreichen, dass die Spannung der Bitleitung rasch den Pegel der
Vorladespannung VBL erreicht.
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Das
Kalibrierungssteuersignal CALS wird auf einem zweiten Logikpegel
deaktiviert, beispielsweise einem niedrigen Logikpegel, um auf diese
Weise die Kalibrierschaltung 620 zu deaktivieren, und die Vorladespan nung
VBL wird fortlaufend an die Bitleitung BL angelegt, um eine Vorladung
durchzuführen, so
dass die Spannung der Bitleitung BL den Pegel der Vorladespannung
VBL in Zuständen
(i) und (j) erreicht.
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Wie
oben beschrieben, wird bei einigen beispielhaften Ausgestaltungen
der vorliegenden Erfindung vor dem Aktivieren einer Wortleitung
eine negative Rückkopplung
zu einem ersten Invertierer gebildet, so dass eine Offset-Kalibrierung
erreicht wird, die es der Spannung einer Bitleitung ermöglicht, nahe
des logischen Schwellwerts des ersten Invertierers eingestellt zu
werden. Wenn die Wortleitung aktiviert wird, nachdem die Spannung
der Bitleitung nahe des logischen Schwellwerts des ersten Invertierers
eingestellt wurde, kann sich der Pegel eines Ausgangssignals des
ersten Invertierers aufgrund von Ladungsteilung schnell ändern, wenn
der Spannungspegel der Bitleitung auch nur geringfügig variiert.
Wenn anschließend
ein zweistufiges Kaskade-Latch das Signal der Bitleitung verstärkt, kann
das Signal der Bitleitung auf einem Spannungspegel entsprechend
gelesener Daten innerhalb kurzer Zeit wieder hergestellt werden.
Somit kann eine Datenlesegeschwindigkeit verbessert werden. Aufgrund
der Offset-Kalibrierung eines S/A kann zusätzlich der Einfluss einer Fehlabstimmung
zwischen Elementen, beispielsweise Transistoren, die in dem S/A
enthalten sind, ebenfalls reduziert werden.
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11 und 12 sind
Graphen zur Darstellung von Ergebnissen einer Simulation des Bitleitungs-S/A-Blocks 310a,
der in 6 dargestellt ist. 11 zeigt
die Ergebnisse einer Simulation der Datenleseoperation des Bitleitungs-S/A-Blocks 310a einmalig
und 12 zeigt einhundert Mal die Ergebnisse einer Simulation
der Datenleseoperation des Bitleitungs-S/A-Blocks 310a.
Bezugnehmend auf 12 sind die Spannungspegel der
Bitleitung BL, die durch die Offset-Kalibrierung kalibriert wurde, über einen
weiten Bereich verteilt, was bedeutet, dass die Verteilung von Offset-Spannungen
eines S/A breit ist, und was außerdem
bedeutet, dass die Eigenschaften von Elementen, die in dem S/A enthalten sind,
aufgrund einer Prozessveränderung
variieren. Mit anderen Worten, eine Fehlabstimmung zwischen Elementen
kann aufgrund der Prozessveränderung
in vielfältiger
Weise auftreten. Trotz der Tatsache, dass die Eigenschaften der
Elemente sich aufgrund der Prozessveränderung ändern, kann das Datenlesen
ohne Fehler durchgeführt
werden, wie ein Blick auf die 11 und 12 zeigt.
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13 zeigt
Graphen zur Darstellung des Vergleichs zwischen den Ergebnissen
einer Simulation einer S/A-Schaltung gemäß beispielhafter Ausgestaltungen
der vorliegenden Erfindung und den Ergebnissen einer Simulation
einer herkömmlichen, überkreuz
gekoppelten Latch-S/A-Schaltung.
In 13 zeigt Graph 910 einen Fall, bei dem
die herkömmliche, überkreuz
gekoppelte Latch-S/A-Schaltung die logisch niedrigen Daten D0 liest
und verstärkt.
Graph 920 zeigt einen Fall, bei dem die S/A-Schaltung der
beispielhaften Ausgestaltung der vorliegenden Erfindung die logisch
niedrigen Daten D0 liest und verstärkt. Graph 930 zeigt
einen Fall, bei dem die herkömmliche, überkreuz
gekoppelte Latch-S/A-Schaltung
die logisch hohen Daten D1 liest und verstärkt. Graph 940 zeigt
einen Fall, bei dem die S/A-Schaltung der beispielhaften Ausgestaltung
der vorliegenden Erfindung die logisch hohen Daten D1 liest und
verstärkt.
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Bezugnehmend
auf 13 weist die herkömmliche, überkreuz gekoppelte Latch-S/A-Schaltung
eine breite Verteilung von Datenlese- und -Verstärkungsgeschwindigkeiten auf.
Mit anderen Worten, es geschieht, dass eine Geschwindigkeit des
Lesens und Verstärkens
von Daten aufgrund der Prozessveränderung sehr langsam ist. Im
Gegensatz dazu weist die S/A-Schaltung der beispielhaften Ausgestaltung
der vorliegenden Erfindung eine relativ enge Verteilung von Datenlese-
und -Verstärkungsgeschwindigkeiten
auf. Mit anderen Worten, die S/A-Schaltung der beispielhaften Ausgestaltung
der vorliegenden Erfindung ist nicht empfindlich gegenüber der
Prozessveränderung
und wird daher durch Fehlabstimmung zwischen Elementen, beispielsweise
Transistoren, die in einem S/A enthalten sind, nicht sehr beeinträchtigt.
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Wie
oben beschrieben, wird eine S/A-Schaltung gemäß beispielhafter Ausgestaltungen
der vorliegenden Erfindung durch die Prozessveränderung oder Fehlabstimmung
zwischen Elementen, beispielsweise Transistoren, nicht sehr beeinträchtigt, so
dass Fehler beim Datenlesen reduziert sind. Als ein Ergebnis hiervon
ist eine Datenleseeigenschaft verbessert. Weiterhin benötigt die
S/A-Schaltung keine andere Bitleitung, die als eine Referenz fungiert, so
dass Dummyspeicherzellen vermieden werden. Als ein Ergebnis hiervon
kann die Größe eines
Speicherzellenfelds reduziert sein.