KR100206408B1 - 반도체 메모리 장치의 데이터 라인 프리차지회로 - Google Patents

반도체 메모리 장치의 데이터 라인 프리차지회로 Download PDF

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Abstract

본 발명은 SRAM(Static Random Access Memory)에서 데이터 라인의 프리차지회로에 관한 것으로 특히, 메모리 셀과 데이터 라인으로 연결되어 있으며, 해당 데이터 라인을 통해 데이터를 입력받아 이를 증폭 출력하는 센스앰프를 구비하고 있는 반도체 메모리 소자에서의 데이터 라인 프리차지 회로에 있어 상기 센스앰프의 출력신호의 전압 상태를 입력받아 전압상태를 기준으로 상기 메모리 셀과 센스앰프에 연결되어 있는 데이터 라인을 프리차지시키는 제어신호를 발생시키는 피드백회로를 포함하는 것을 특징으로 하는 데이터 라인 프리차지 회로를 제공하면 즉, 센스앰프단의 증폭이 완전히 이루어졌을때 그 신호를 검출하여 즉, 센스앰프단의 출력을 피드백시켜 데이터 라인의 프리차지 신홀 이용함으로써 속도향상 및 데이터 비트 라인의 안정화 레벨에 기여할 수 있다.

Description

반도체 메모리 장치의 데이터 라인 프리차지회로
제1도는 종래 SRAM의 구조를 설명하기 위한 예시도.
제2도는 본 발명에 따른 메모리 소자에서 데이터 라인의 프리차지회로의 개념을 설명하기 위한 블럭 예시도.
제3도는 제2도에 도시되어 있는 구성중 피드백회로의 상세 회로 구성도.
본 발명은 SRAM(Static Random Access Memory)에서 데이터 라인의 프리차지회로에 관한 것으로 특히, SRAM에서 사용되는 센스앰프단의 출력을 피드백시켜 데이터 라인의 프리차지신호로 이용하는 메모리 소자에서 데이터 라인의 프리차지 회로에 관한 것이다.
종래에 사용되는 SRAM의 구조를 첨부한 제1도를 참조하여 살펴보면, 소정의 양전압(Vcc)가 각각 소스 단자에 걸리며 어드레스 트랜스미션에 의한 신호(EQ)를 게이트 단자에 공통적으로 전달받아 온/오프 동작하는 제1, 제2 PMOS(P1, P2)와, 상기 제1PMOS(P1)의 드레인 단자에 드레인 단자가 연결되고 상기 제2PMOS(P2)의 드레인 단자에 소스단자가 연결되며 게이트 단자에는 상기 어드레스 트랜스미션에 의한 신호(EQ)가 걸리는 제2PMOS(P3)와, 상기 제3PMOS(P3)의 소스 단자와 드레인 단자에 걸리는 전압신호를 입력받아 저장되어 있는 데이터를 출력하는 메모리 셀(10)과, 상기 메모리 셀(10)의 제1데이터 출력단에 연결되어 있는 제1패스게이트(N1, P4)와, 상기 메모리 셀(10)의 제2데이터 출력단에 연결되어 있는 제2패스게이트(N2, P5), 및 입력되는 인에이블 신호에 의해 상기 제1, 제2 패스게이트의 출력단에 출력되는 데이터를 입력받아 증폭하여 출력하는 센스앰프(20)으로 구성되어 있다.
상기와 같이 구성되어 있는 종래 SRAM의 동작을 간략히 살펴보면, 메모리 셀(10)이 동작하기전에는 어드레스 트랜스미션 신호(EQ)가 로우로 도어 있어 데이터 라인(db, /db)은 전원 전압으로 프리차지되어 있다가 y-디코더에서 발생되는 yd와 /yd 신호에 의해 제1, 제2 패스게이트가 온동작하면 이에 연결되어 있는 메모리 셀(10)은 데이터를 발생시켜 데이터 라인(db, /db)을 통해 센스앰프(20)의 입력단에 들어가게 되어 CMOS레벨로 증폭이 이루어진다.
이때, 선택되어 나온 BIT, /BIT 라인의 데이터는 워드라인이 선택되기 전에는 전원 레벨로 프리차지되어 있고, 워드라인과 y-디코더가 선택되면서 트랜스미션 게이트가 열리게 되어 메모리 셀의 BIT, /BIT 라인의 데이터는 db, /db로 전달된다. 그리고 센스앰프(20)의 증폭동작으로 최종적인 CMOS 풀 스위칭된 데이터가 나온다.
그러나, 상기 db, /db 라인은 센스앰프가 충분히 증폭이 이루어졌음에도 불구하고 일정한 전압차로 벌어져 있어서 스피드의 지연을 가져오기 때문에 고속의 반도체 메모리를 추구하는 근래의 추세를 만족시키는데 어려움이 따른다는 문제점이 발생되었다.
상기와 같은 문제점을 해소하기 위한 본 발며의 목적은, 센스앰프단의 증폭이 완전히 이루어졌을때 그 신호를 검출하여 즉, 센스앰프단의 출력을 피드백시켜 데이터 라인의 프리차지 신호로 이용함으로써 속도향상 및 데이터 비트 라인의 안정화 레벨에 기여할 수 있도록하기 위한 메모리 소자에서 데이터 라인의 프리차지회로에 관한 것이다.
상기 목적을 달성하기 위한 본 발명의 특징은, 메모리 셀과 데이터 라인으로 연결되어 있으며, 해당 데이터 라인을 통해 데이터를 입력받아 이를 증폭 출력하는 센스앰프를 구비하고 있는 반도체 메모리 소자에서의 데이터 라인 프리차지 회로에 있어서, 상기 센스앰프의 출력신호의 전압 상태를 입력받아 전압상태를 기준으로 상기 메모리 셀과 센스앰프에 연결되어 있는 데이터 라인을 프리차지시키는 제어신호를 발생시키는 피드백회로를 포함하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 다른 특징은, 메모리 셀과 2개의 데이터 라인으로 연결되어 있으며, 해당 데이터 라인들을 통해 반전과 비반전 데이터를 입력받아 이를 증폭하여 2개의 전송선로를 통해 출력하는 센스앰프를 구비하고 있는 반도체 메모리 소자에서의 데이터 라인 프리차지 회로에 있어서, 상기 센스앰프에서 출력되는 2개의 신호의 전압 상태를 입력받아 2개의 신호의 전압상태가 서로 다른 경우에 한하여 상기 데이터 라인을 하이상태로 프리차지시키는 제어신호를 발생시키는 피드백회로를 포함하는 데 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명하면 다음과 같다.
제2도는 본 발명에 따른 메모리 소자에서 데이터 라인의 프리차지회로의 개념을 설명하기 위한 블럭 예시도이다.
상기 제2도에 도시되어 있는 블럭 구성중 피드백 호로의상세 회로 구성도로서, 센스앰프의 출력신호중 반전신호(/Sa)를 입력받아 반전시켜 출력하는 인버터(INV)와, 상기 센스앰프의 출력신호중 비반전신호(Sa)를 게이트 단자에 입력받고 소스단자에 상기 인버터(INV)의 출력단이 연결되어 있는 제11NMOS(N11)와, 상기 반전신호(/Sa)를 소스단자에 입력 받고 드레인 단자에 상기 제11NMOS(N11)의 드레인 단자가 연결되며 상기 비반전신호(Sa)를 게이트 단자에 입력받는 제11NMOS(P11)와, 상기 제11 NMOS(N11)와 제11PMOS(P11)의 공통 드레인 단자와 소스 단자가 연결되며 상기 인버터(INV)의 출력단이 게이트 단자에 연결되어 있는 제12NMOS(N12)와, 상기 제12 NMOS(N12)의 드레인 단자에 소스단자 연결되어 상기 비반전신호(Sa)를 입력받고 게이트 단자에 상기 반전신호(/Sa)가 인가되는 제12PMOS(P12)와 상기 제12 NMOS(N12)의 소스 단자에 연결되어 있는 제12PMOS(P12)의 드레인 단자에 걸리는 전압신호(bb)를 게이트 단자에 입력받고 소정의 양전압(Vcc)를 소스단자에 입력받는 제13PMOS(P13)와, 상기 제13PMOS(P13)의 드레인 다나에드레인 단자가 연결되고 상기 제12PMOS(P12)의 드레인 단자에 걸리는 전압신호(bb)를 게이트 단자에 입력받는 제13NMOS(N13)와, 상기 제13NMOS(N13)와 제13PMOS(P13)의 공통 드레인 단자와 게이트 단자가 연결되고 상기 양전압(Vcc)를 소스 단자에 입력받고 드레인 단자가 반전 데이터 라인(/db)에 연결되어 있는 제14PMOS(P14)와, 상기 제13 NMOS(N13)와 제13PMOS(P13)의 공통 드레인 단자와 게이트 단자가 연결되고 상기 양전압(Vcc)를 소스 단자에 입력받고 드레인 단자가 비반전 데이터 라인(db)에 연결되어 있는 제15PMOS(P15), 및 상기 상기 제13NMOS(N13)와 제13PMOS(P13)의 공통 드레인 단자와 게이트 단자가 연결되고 소스 단자에 비반전 데이터 라인(db)과 연결되며 드레인 단자가 반전 데이터 라인(/db)에 연결되어 있는 제16 PMOS(P16)로 구성된다.
상기와 같이 구성되는 본 발명에 따른 데이터 라인의 프리차지 회로의 동작을 첨부한 제1도에 도시되어 있는 주변의 구성과 연관하여 설명하면 다음과 같다.
메모리 셀(10)이 동작하기전에는 어드레스 트랜스미션 신호(EQ)가 로우로 되어 있어 데이터 라인(db, /db)은 전원 전압으로 프리차지되어 있다가 y-디코더에서 발생되는 yd와 /yd 신호에 의해 제1, 제2 패스케이트가 온동작하면 이에 연결되어 있는 메모리 셀(10)은 데이터를 발생시켜 데이터 라인(db, /db)을 통해 센스앰프(20)의 입력단에 들어가게 되어 CMOS레벨로 증폭이 이루어져 비반전 출력신호(Sa)와 반전 출력신호(/Sa)로 데이터가 나오게된다.
이때, 만일 비반전 데이터 라인(db)가 하이이고 반전 데이터 라인(/db)의 전압 상태가 로우라면, 비반전 출력신호(Sa)는 하이가 되고 반전 출력신호(/Sa)는 로우가 된다.
상기 비반전 출력신호(Sa)는 제11NMOS(N11)와 제11PMOS(P11)의 공통 게이트 단자에 인가되고 또한, 제12NMOS(N12)의 드레인 단자와 제12PMOS(P12)의 소스 단자에 인가된다. 또한, 비반전 출력신호(/Sa)는 인버터(INV)의 입력단과 상기 제11 PMOS(P11)의 소스단자 및 제12PMOS(P12)의 게이트 단자에 인가된다.
따라서, 제12PMOS(P12)의 드레인 단자에 걸리는 전압신호(bb)의 상태는 하이가 되고, 이는 제13NMOS(N13)와 제13PMOS(P13)의 게이트 단자에 입력되는데, 상기 제13 NMOS(N13)와 제13 PMOS(P13)는 인버터의 기능을 수행한다.
그에 따라, 제14~16 PMOS(P14~P16)의 게이트 단자에는 로우상태의 전압신호가 입력되어, 상기 제14~16 PMOS(P14~P16)는 모두 온동작하게 된다.
이와 같은, 상술한 기능은 센스앰프(20)의 반전출력 신호(Sa)와 비반전 출력 신호(/Sa)에 대한 배타적 부정 논리합 연산기능을 수행하는 것을알 수 있다.
상기 제14~16 PMOS(P14~P16)가 모두 온동작함에 따라 데이터 라인(db, /db)은 상기 제14, 제15 PMOS(P14, P15)의 소스 단자에 인가되는 소정 양전압(Vcc)에 의해 하이전원으로 프리차지되어 양쪽의 데이터라인이 균등한 전위를 갖게된다.
또한, 상술한 경우와 달리 센서 앰프(20)의 비반전 출력신호(Sa)가 로우이고 반전 출력신호(/Sa)가 하이인 상태인 경우에도 결과는 동일하게 나타난다.
그러나, 만약 비반전 출력신호(Sa)와 반전 출력신호(/Sa)가 모두 하이 상태이거나 로우상태인 경우에는 상기 제3도에 도시되어 있는 회로구성의 기능인 배타적 부정 논리합의 연상에 의해 상기 제14~16 PMOS(P14~P16)의 게이트 단자에는 하이상태의 전압신호(cc)가 입력되어, 상기 제14~16 PMOS(P14~P16)는 모두 오프 동작하게 됨으로써 상기 데이터 라인(db, /db)은 프리차지 되지 못하게 된다.
상기와 같이 동작하는 본 발명에 따른 메모리 소자에서 데이터 라인의 프리차지회로를 제공하면 즉, 센스앰프단의 증폭이 완전히 이루어졌을때 그 신호를 검출하여 즉, 센스앰프단의 출력을 피드백시켜 데이터 라인의 프리차지 신호로 이용함으로써 속도향상 및 데이터 비트 라인의 안정화 레벨에 기여할 수 있다.

Claims (7)

  1. 메모리 셀과 데이터 라인으로 연결되어 있으며, 해당 데이터 라인을 통해 데이터를 입력받아 이를 증폭 출력하는 센스앰프를 구비하고 있는 반도체 메모리 소자에서의 데이터 라인 프리차지 회로에 있어서, 상기 센스앰프의 출력신호의 전압 상태를 입력받아 전압상태를 기준으로 상기 메모리 셀과 센스앰프에 연결되어 있는 데이터 라인을 프리차지시키는 제어신호를 발생시키는 피드백회로를 포함하는 것을 특징으로 하는 데이터 라인 프리차지 회로.
  2. 제1항에 있어서, 상기 피드백 회로는 상기 센스앰프에서 출력되는 서로 반전된 두개의 신호의 전압 상태를 입력받아 두개의 신호의 전압상태가 서로 다른 경우에 한하여 상기 데이터 라인을 하이상태로 프리차지시키는 것을 특징으로 하는 데이터 라인 프리차지 회로.
  3. 제2항에 있어서, 상기 피드백회로는 상기 센스앰프에서 출력되는 2개의 신호의 전압 상태를 입력받아 배타적 부정 논리합 연상과정을 통해 상기 데이터 라인에 소정의 양전압의 인가 여부를 결정하는 제어신호 발생수단을 구비하는 것을 특징으로 하는 데이터 라인 프리차지 회로.
  4. 제2항에 있어서, 상기 피드백회로는 상기 센스앰프에서 출력되는 반전신호(/Sa)와 비반전신호(Sa)의 전압 상태를 입력받아 배타적 부정 논리합 연산과정을 통해 연산치를 출력하는 논리연산부와, 상기 논리연산부에서 출력되는 신호를 게이트 단자에 입력받고 양전압을 소스 단자에 입력받아 온동작시 반전 데이터 라인(/db)에 연결되어 있는 드레인 단자로 상기 양전압을 걸어주는 PMOS(P14), 및 상기 논리연산부에서 출력되는 신호를 게이트 단자에 입력받고 양전압을 소스 단자에 입력받아 온동작시 비반전 데이터 라인(db)에 연결되어 있는 드레인 단자로 상기 양전압을 걸어주는 PMOS(P15)로 구성되는 것을 특징으로 하는 데이터 라인 프리차지 회로.
  5. 제4항에 있어서, 상기 논리연산부에서 출력되는 신호를 게이트 단자에 입력받고 소스단자에 비반전 데이터 라인(db)과 연결되며 드레인 단자가 반전 데이터 라인(/db)에 연결되어 있는 PMOS(P16)를 더 구성되는 것을 특징으로 하는 데이터 라인 프리차지 회로.
  6. 제4항에 있어서, 상기 논리 연산부는 상기 센스앰프의 출력신호중 반전신호(/Sa)를 입력받아 반전시켜 출력하는 인버터(INV)와, 상기 센스앰프의 출력신호중 비반전신호(Sa)를 게이트 단자에 입력받고 소스단자에 상기 인버터(INV)의 출력단이 연결되어 있는 NMOS(N11)와, 상기 반전신호(/Sa)를 소스단자에 입력받고 드레인 단자에 상기 NMOS(N11)의 드레인 단자가 연결되며 상기 비반전신호(Sa)를 게이트 단자에 입력받는 PMOS(P11)와, 상기 NMOS(N11)와 PMOS(P11)의 공통 드레인 단자와 소스 단자가 연결되며 상기 인버터(INV)의 출력단이 게이트 단자에 연결되어 있는 NMOS(N12)와, 상기 NMOS(N12)의 드레인 단자에 소스단자가 연결되어 상기 비반전신호(Sa)를 입력받고 게이트 단자에 상기 반전신호(/Sa)가 인가되는 PMOS(P12), 및 상기 NMOS(N12)의 소스 단자에 연결되어 있는 PMOS(P12)의 드레인 단자에 걸리는 전압신호(bb)를 입력받아 반전하여 출력하는 신호 반전수단으로 이루어지는 것을 특징으로 하는 데이터 라인 프리차지 회로.
  7. 제6항에 있어서, 상기 신호 반전수단은 NMOS(N12)의 소스 단자에 연결되어 있는 PMOS(P12)의 드레인 단자에 걸리는 전압신호(bb)를 게이트 단자에 입력받고 소정의 양전압을 소스 단자에 입력받는 PMOS(P13)와, 상기 PMOS(P13)의 드레인 단자에 드레인 단자가 연결되고 상기 PMOS(P12)의 드레인 단자에 걸리는 전압신호(bb)를 게이트 단자에 입력받는 NMOS(N13)로 이루어지는 것을 특징으로 데이터 라인 프리차지회로.
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* Cited by examiner, † Cited by third party
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KR100893475B1 (ko) * 2001-11-16 2009-04-17 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드 감지 회로 및 감지 증폭기
US7570529B2 (en) 2006-12-22 2009-08-04 Samsung Electronics Co., Ltd. Sense amplifier circuit of semiconductor memory device and method of operating the same

Cited By (2)

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Publication number Priority date Publication date Assignee Title
KR100893475B1 (ko) * 2001-11-16 2009-04-17 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드 감지 회로 및 감지 증폭기
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