KR960001295B1 - 데이타 라인 클램프 회로 - Google Patents

Abstract

내용 없음.

Description

데이타 라인 클램프 회로

제1도는 데이타 라인 클램프 회로를 구비한 DRAM의 구성도.

제2a 내지 제2c도는 종래의 데이타 라인 클램프 회로도.

제3a 및 3b도는 본 발명에 따른 데이타 라인 클램플 회로도.

제4도는 제3a도 및 3b도의 펄스 생성기의 실시예도.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리 셀 어레이 2A 및 2B : 제1 및 제2비트라인센스증폭기

3 : 데이타라인 센스증폭기 4A 및 4B : 제1 및 제2클램프 회로

5 : 펄스 생성기 6 : 홀수차 지연회로

7 : 서입구동부

본 발명은 DRAM(Dynamic Random Access Memory)의 데이타 라인을 프리차지(Precharge) 하기 위한 데이타 라인 클램프 회로에 관한 것으로, 특히 독출(Read )동작시의 일부 구간에서만 열 어드레스 스트로브(Column Address Strobe : CAS)신호에 따라 데이타 라인 클램프 회로의 동작이 제어되도록 한 데이타 라인 클램프 회로에 관한 것이다.

일반적인 데이타 라인 클램프회로를 구비한 DRAM 구성이 제1도에 도시되는데, 이를 간단히 설명하면 다음과 같다.

대기 상태에서 서입신호(write signal) 및 제1서입 데이타는 논리적 ＂저＂상태를 유지하므로 반전 게이트 G1 및 G5의 출력은 논리적 ＂고＂상태가 되고, 오알 게이트 G3및 G6의 출력은 논리적 ＂저＂상태가 되며, 낸드게이트 G2 및 G4의 출력은 논리적 ＂고＂상태로 된다. 따라서 PMOS 트랜지스터 P2및 P8과 NMOS트랜지스터 N3및 N11은 모두 턴오프 된다. 이때 상기 서입신호를 입력으로 하는 제1클램프회로(4A)및 제2클램프회로(4B)가 턴온되어 데이타 라인(10 및 20)이 Vcc로 프리차지된 상태를 유지하게 된다.

독출 동작의 경우, 제1 및 제2클램프 회로(4A 및 4B)의 PMOS 트랜지스터 P9 및 P91이 대기시 이미 턴온된 상태에서, 열 선택신호(Yi)를 논리적 ＂고＂ 상태로 하면, NMOS 트랜지스터 N32및 N33이 턴온 되므로 메모리셀 어레이(1)에 저장된 데이타는 제1비트라인 센스 증폭기(2A)에서 증폭된 후 NMOS 트랜지스터 N32 및 N33을 통해 데이타 라인(10 및 20)에 도달하게 된다. 예를들어 비트라인(11)이 ＂1＂상태이고 비트라인(12)이 ＂0＂상태이면 제1데이타 라인은 (10)은 Vcc 상태를 유지하게 되고, 제2데이타 라인(20)은 제1비트라인 센스 증폭기(2A)의 NMOS 트랜지스터 N28, NMOS 트랜지스터 N33 및 PMOS 트랜지스터 P91의 저항치에 비례하는 전위가 유지된다. 상기 제1 및 제2데이타라인(10 및 20)에 도달한 데이타는 데이타 센스 증폭기(3 )에서 증폭되어 출력되게 된다.

서입(Write)동작의 경우, 서입신호 및 제1서입 데이타는 논리적 ＂고＂상태를 유지하므로 반전 게이트 G1 및 G5의 출력은 논리적 ＂저＂ 상태가 되고, 오알 게이트 G3 및 G6의 출력은 논리적 ＂저＂ 및 논리적 ＂고＂상태가 되며, 낸드게이트 G2및 G4의 출력은 논리적 ＂저＂ 및 논리적 ＂고＂상태로 된다. 따라서 PMOS 트랜지스터 P2 및 NMOS트랜지스터 N11이 턴온 된다. 이때 상기 서입신호를 입력으로 하는 제1클램프 회로(4A)및 제2클램프회로(4B)는 턴오프되어 제1 및 제2데이타 라인(10 및 20)이 상기 PMOS 트랜지스터 P2 및 NMOS 트랜지스터 N11에 의해 Vcc및 Vss로 프리차지 된 상태를 유지하게 된다.

전술한 제1및 제2클램프 회로(4A 및 4B)를 상용하는 이유는 열디코더(column decoder; 도시안됨)에 의하여 선택되는 열이 바뀌는 경우에, 그리고 그 바뀌는 데이타가 0V에서 Vcc로 또는 Vcc에서 0V로 급격히 바뀌는 경우에 데이타 라인의 캐패시턴스와 저항등에 의하여 신호 전달이 지연되므로 이러한 현상을 제거하기 위해 사용된다.

이러한 종래의 데이타 라인 클램프 회로가 제2a도 내지 제2c도에 도시되는데, 제2도는 PMOS 트랜지스터를 이용하여 제1및 제2데이타 라인(10 및 20)을 Vcc클램프 하는 경우로서 클램프 신호 B가 논리적 ＂저＂상태일때 제1및 제2데이타 라인(10 및 20)은 Vcc로 프리차지 된다.

제2b도는 NMOS 트랜지스터를 이용하여 제1및 제2데이타 라인(10 및 20)을 Vcc-Vth로 클램프하는 경우로서 클램프 신호가 논리적 ＂고＂상태일때 NMOS 트랜지스터 N13 및 N11이 턴온 되므로 제1 및 제2데이타 라인(10 및 20)은 Vcc-Vth로 프리차지된다. 여기서 Vth란 NMOS 트랜지스터 N13 및 N11의 문턱전압을 의미한다.

제2c도는 PMOS및 NOMOS 트랜지스터를 이용하여 제1 및 제2데이타 라인(10 및 20)을 Vcc-Vth로 클램프하는 경우로서 클램프 신호 B가 논리적 ＂저＂상태일때, PMOS 트랜지스터 P1 및 P2가 턴온되므로 제1 및 제2데이타 라인(10 및 20)은 Vcc-Vth로 프리차지 된다. 여기서 Vth란 NMOS 트랜지스터 N0 및 N3의 문턱전압이다.

그러나 이러한 종래의 클램프 회로는 독출동작시 클램프되는 원리가 계속적으로 전력을 소모하면서 전원 전압(Vcc)과 접지 사이에서 생기는 전위를 이용한 것이므로 클램프 회로가 동작하는 경우는 계속적으로 전류가 흐르게 된다. 또한 사이클 타임( cycle time)이 긴 경우라든가 cbr 카운터 테스트모드(counter test mode)동작 등에서는 평균적으로 소모하는 전력중, 클램프 회로에서 소모하는 전력이 차지하는 비중이 대단히 크게된다.

따라서 본 발명은 독출동작시 클램프 회로를 항상 인에이블(enable)시키는 것이 아니라 독출(Read)동작시의 일부 구간에서만 열 어드레스 스트로브 신호에 의해 인에이블 되도록 하고, 열 어드레스 신호의 입력에 따라 열 디코더가 선택되어 데이타 라인의 데이타가 변하지 않을 경우에는 클램프 동작을 해제 하므로써, 상기한 단점을 해소할 수 있는 데이타 라인 클램프 회로를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은 데이타 라인 클램프 회로에 있어서, 독출동작시 독출동작의 일부구간에서만 클램프회로가 동작되도록 하기 위해, Vcc 및 제1데이타 라인(10)간에 직렬로 접속되는 PMOS트랜지스터 P13 및 P15와, 상기 Vcc 및 제2데이타 라인(20)간에 직렬로 접속되는 PMOS 트랜지스터 P7 및 P14와, 상기 PMOS 트랜지스터 P13 및 P7의 게이트 단자를 서로 접속시켜 제1제어신호가 공급되도록 하며, 상기 PMOS 트랜지스터 P15 및 P14의 게이트 단자를 접속시켜 제2제어신호가 공급되도록 구성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제3a 및 3b도는 본 발명에 따른 데이타 라인 클램프 회로도로서, 제3a도는 Vcc및 제1데이타 라인(10)간에 PMOS 트랜지스터 P13 및 P15를 직렬 연결시키는 한편, Vcc 및 제2데이타 라인(20)간에 PMOS 트랜지스터 P7및 P14를 직렬 연결시키고, PMOS 트랜지스터 P13 및 P7의 게이트 단자를 서로 접속시켜 제4도의 펄스 생성기(5)에 의해 생성되는 펄스신호가 공급되도록 하며, 상기 PMOS 트랜지스터 P15 및 P14의 게이트 단자를 접속시켜 종래의 클램프 신호B가 공급되도록 구성되어 상기 제1및 제2데이타 라인(10 및 20)을 Vcc로 클램프하게 되는데 그 동작을 제4도를 참조하여 설명하면 다음과 같다.

DRAM의 액티브 사이클(active cycle)에서 독출동작의 경우 서입신호는 논리적 ＂저＂상태를 유지하고 CAS 신호는 논리적 ＂고＂상태로 바뀌므로 제4도의 낸드 게이트 G7의 출력은 논리적 ＂고＂상태를 유지하는 반면 낸드게이트 G8의 출력은 논리적 ＂저＂상태로 된다. 그러므로 낸드게이트 G9의 출력은 논리적 ＂고＂상태로 되고, 반전게이트 G10의 출력은 논리적 ＂저＂상태가 되어 제3a도의 PMOS 트랜지스터 P13 및 P7는 ON동작된다. 또한 제1 및 제2데이타 라인(10 및 20)의 전위 레벨이 바뀌는 경우 클램프 신호 B가 논리적 ＂저＂상태로 천이되므로 PMOS 트랜지스터 P15 및 P14는 ON 동작되어 제1 및 제2데이타 라인(10 및 20)은 Vcc로 클램프된다. 상기 제1 및 제2데이타 라인(10 및 20)이 클램프 된 다음 제4도의 홀수차지연회로(6)의 지연시간 이후에 낸드 게이트 G8의 출력은 논리적 ＂고＂상태로 천이되므로 낸드 게이트 G9의 출력은 논리적 ＂저＂ 상태가 된다. 그러므로 반전 게이트 G10의 출력은 논리적 ＂고＂상태가 되어 제3도의 PMOS 트랜지스터 P13 및 P7은 턴오프 된다. 따라서 클램프 동작이 중지되게 된다.

제3b도는 Vcc 및 제1데이타 라인(10)간에 PMOS 트랜지스터 P17및 NMOS 트랜지스터 N5를 직렬 연결시키는 한편, Vcc 및 제2데이타 라인(20)간에 PMOS 트랜지스터 P16 및 NMOS 트랜지스터 N9를 직렬 연결시키고 PMOS 트랜지스터 P17 및 P16의 게이트 단자를 서로 접속시켜 제4도의 펄스 생성기(5)에 의해 생성되는 펄스 신호가 공급되도록 하며, 상기 NMOS 트랜지스터 N5 및 N9의 게이트 단자를 접속시켜 종래의 클램프 신호가 공급되어 제1 및 제2데이타 라인(10 및 20)을 Vcc-Vth(여기서 Vth는 NMOS 트랜지스터 N5 및 N9의 문턱전압) 전압으로 클램프 시키게 되는데, NMOS 트랜지스터 N5 및 N9가 논리적 ＂고＂레벨에서 턴온되어 데이타 라인이 Vcc-Vth로 클램프 되는 것을 제외하고는 제3a도의 동작과 동일하다.

상술한 바와 같이 본 발명에 의하면 독출 동작시 클램프 회로를 항상 인에이블(enable)시키는 것이 아니라 독출(Read)동작시의 일부 구간에서만 열 어드레스 스트로브 신호에 의해 인에이블 되도록 하고, 열어드레스신호의 입력에 따라 열 디코더가 선택되어 데이타 라인의 데이타가 변하지 않을 경우에는 클램프 동작을 해제 하므로써, 즉, 데이타 라인의 전위레벨이 바뀌는 경우에는 클램프 동작에 의해 데이타 라인의 전위상태를 빠르게 변하도록 하고, 데이타 라인의 전위 레벨이 변하지 않는 영역에서는 클램프 동작을 해제시키므로써, 클램프회로의 전력소모를 줄이면서, 동작속도를 향상시킬 수 있는 탁월한 효과가 있다.

Claims (3)

1. 데이타 라인 클램프 회로에 있어서, 독출동작시 독출동작의 일부 구간에서만 클램프회로가 동작 되도록 하기 위해, Vcc 및 제1데이타 라인간에 직렬로 접속되는 PMOS 트랜지스터 P13 및 P15와, 상기 Vcc 및 제2데이타 라인간에 직렬로 접속되는 PMOS 트랜지스터 P7 및 P14와, 상기 PMOS 트랜지스터 P13 및 P7의 게이트 단자를 서로 접속시켜 제1제어신호가 공급되도록 하며, 상기 PMOS 트랜지스터 P15 및 P14의 게이트 단자를 접속시켜 제2제어신호가 공급되도록 구성되는 것을 특징으로 하는 데이타 라인 클램프 회로.
2. 데이타 라인 클램프 회로에 있어서, 독출동작시 독출동작의 일부 구간에서만 클램프회로가 동작 되도록 하기 위해, Vcc 및 제1데이타 라인간에 직렬로 접속되는 PMO S 트랜지스터 P17 및 NMOS 트랜지스터 N5와, 상기 Vcc 및 제2데이타 라인간에 직렬로 접속되는 PMOS 트랜지스터 P16 및 NMOS 트랜지스터 N9와, 상기 PMOS 트랜지스터 P17 및 P16의 게이트 단자를 서로 접속시켜 1제어신호가 공급되도록 하며, 상기 NMOS 트랜지스터 N5 및 N9의 게이트 단자를 접속시켜 제2제어신호가 공급되도록 구성되는 것을 특징으로 하는 데이타 라인 클램프 회로.
3. 제1항에 있어서, 상기 데이타 라인 클램프 회로는 상기 제1제어회로를 생성하기 위하여, 열 어드레스 스트로브 신호 및 서입신호를 논리 조합하는 낸드게이트 G7와, 상기 열 어드레스 스트로브 신호를 지연시키는 홀수차 지연회로와, 상기 열 어드레스 스트로브 신호 및 홀수차 지연회로의 출력신호를 논리 조합하는 낸드 게이트 G8와, 상기 낸드 세이트 G7 및 G8의 출력신호를 논리 조합하는 낸드 게이트 G9와, 상기 낸드 게이트 G9의 출력을 반전시키는 반전 게이트 G10를 더 포함하는 것을 특징으로 하는 데이타 라인 클램프 회로.