KR0142966B1 - 센스 앰프 - Google Patents
센스 앰프Info
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- Engineering & Computer Science (AREA)
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야 ;
센스 앰프의 소비전력에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 ;
소비전력을 줄일 수 있는 센스 앰프를 제공한다.
3. 발명의 해결방법의 요지 ;
더미 데이타와 메인 데이타로부터 입력되는 두신호를 증폭하는 제1센스앰프와, 상기 제1센스 앰프의 출력을 입력으로 하여 증폭하는 제2센스 앰프와, 상기 제2센스 앰프의 출력단에 접속되어 상기 제2센스 앰프로부터의 전류경로를 차단하는 제1인버터와, 상기 제1인버어터의 출력단에 접속된 반전된 출력을 내보내는 제2인버어터와, 상기 제2인버어터로부터 발생되는 출력을 일시적으로 저장하기 위한 어드레스 래치를 구비한다.
4. 발명의 중요한 용도 ;
저전력 소비를 위한 센스 앰프에 적합하게 사용된다.
Description
제1도는 종래의 기술에 따른 센스 앰프와 주변회로도.
제2도는 본 발명에 따른 센스 앰프와 주변회로도.
제3도는 종래 및 본 발명에 따른 센스 앰프와 주변회로에서 발생되는 타이밍도.
본 발명은 반도체 메모리 장치에 있어서, 특히 센스 앰프에 관한 것이다.
근래의 비동기식 반도체 메모리 장치에서는 내부 회로의 클럭을 발생하기 위하여, 외부에서 입력되는 어드레스 입력신호의 어드레스 천이시 발생한 어드레스 출력신호를 이용해 단파 발생기, 서메이터(Summator) 회로와 펄스 증폭회로를 거쳐 센스 앰프 제어신호와 센스 앰프 래치신호를 만들어 제어하여, 외부에서 입력되는 입력 어드레스 신호에 의해 선택된 메모리 셀 어레이의 셀 데이타를 감지 할수 있을 만큼 센스 앰프를 인에이블 시키며, 데이타를 감지하는 구간 이후에는 상기 센스 앰프를 디세이블(Disable)시킨다. 이때 상기 센스 앰프의 인에이블 시간이 너무 짧으면 외부에서 입력되는 어드레스 신호에 의해 선택된 메모리 셀이 데이타가 미쳐 감지 되지 못하는 경우가 발생하며, 반대로 상기 센스 앰프의 인에이블(Enable)시간이 너무 길면 메모리 소자의 전력 소모가 증가 하게 된다. 따라서 어드레스 천이 검출기 회로를 사용하는 주된 이유는 상기 센스 앰프가 계속 인에이블 되게 되면 전력 소모가 크게 되므로, 어드레스 천이 검출회로에서 출력되는 펄스를 이용하여 칩 내부의 각 센스 앰프들을 적절히 구동하므로써, 소비전력을 감소시키며 신호 전송의 고속화를 달성하기 위함이다. 그러나 반도체 메모리 소자의 고집적화 및 고속화가 점차로 가속됨에 따라, 특히 상기 메모리 셀 어레이 및 센스 앰프를 여러개의 블록으로 나누어 동작시키는 페이지 모드의 반도체 메모리 소자의 경우의 센스 앰프의 개수가 정상 모드 보다 월등히 많아짐에 따라 소비전력의 증가 및 그에 따른 전원노이즈로 인한 문제들이 설계상의 커다란 문제점이 되었다. 이러한 문제점은 후술될 제1도를 통하여 상세히 설명될 것이다.
제1도는 종래의 기술에 따른 센스 앰프회로와 주변회로를 도시한 도면이다.
제1도를 참조하면, 외부의 메인 메모리 셀 및 더미 셀의 데이타를 전송하기 위한 메인 데이타 라인 및 더미 데이타 라인과 접속된 제1센스 앰프(10)와, 상기 제1센스 앰프(10)의 출력 ØD, ØDB을 입력으로 하는 제2센스 앰프(20)와, 상기 제2센스 앰프(20)의 출력라인을 하이레벨 또는 로우레벨로 만들기 위한 피모오스 트랜지스터 T7와, 상기 출력라인을 통해 출력되는 신호를 반전시키기 위한 인버어터들 G1, G2과, 후단에 접속된 상기 인버어터 G2를 통해 출력되는 신호를 일시적으로 저장하기 위한 어드레스 래치(Latch) G3로 구성된 주변회로와 제1,2센스앰프들(10,20)이 도시되어 있다. 상기 제2센스 앰프(20)는 노드 N1와 접지전원 VSS사이에 엔모오스 트랜지스터 T6의 채널이 직렬로 접속되고, 상기 엔모오스 트랜지스터 T6의 게이트는 어드레스 천이 신호 CE가 접속되고, 상기 노드 N1와 전원전압 VCC사이에 피모오스 트랜지스터 T1와 엔모오스 트랜지스터 T4의 채널들이 직렬로 접속된 제1가지와 상기 피모오스 트랜지스터 T2와 엔모오스 트랜지스터 T5의 채널들이 직렬로 접속된 제2가지는 병렬로 접속되고, 상기 피모오스 트랜지스터들 T1, T2의 게이트가 접속된 노드 N2는 상기 피모오스 트랜지스터 T1의 드레인에 접속되고, 상기 노드 N2와 상기 피모오스 트랜지스터의 드레인과 상기 엔모오스 트랜지스터의 드레인사이의 출력 노드 N3사이에 전송게이트 T3(피모오스 트랜지스터와 엔모오스 트랜지스터가 병렬로 접속된 구조)의 채널이 직렬로 접속되고, 상기 전송게이트 T3내의 피모오스 트랜지스터와 엔모오스 트랜지스터의 게이터에 ØEQ신호와신호가 각각 접속되는 구조를 가진다. 상기 피모오스 트랜지스터 T7의 게이트는 상기 어드레스 천이신호 CE와 접속된다.
상기 인버어터 G2는 전원전압 VCC과 접지전원 VSS사이에 채널들이 직렬로 접속된 피모오스 트랜지스터들 T8, T9과 엔모오스 트랜지스터들 T10, T11을 가진다. 상기 피모오스 트랜지스터 T8의 게이트와 엔모오스 트랜지스터 T11의 게이트는 상기 인버어터 G1의 출력단자에 접속되고, 상기 엔모오스 트랜지스터 T10의 게이트와 상기 피모오스 트랜지스터 T9의 게이트는 각각 출력래치신호 ØDOT와 상보출력래치신호가 접속된다.
동작을 설명하면, 상기 엔모오스 트랜지스터들 T4, T5의 게이트들을 통하여 입력되는 신호들 ØD, ØDB은 상기 제2센스 앰프(20)의 각 입력으로 메인 메모리 셀 및 더미 셀의 데이타를 상기 제1센스 앰프(10)에서 일차로 증폭시킨 출력이다. 상기 어드레스 천이신호 CE는 상기 제2센스 앰프(20)를 구동시키는 어드레스 천이 검출신호로 하이레벨일 때 인에이블되고 로우레벨일때는 디세이블되면서 한편으로는 상기 피모오스 트랜지스터 T7를 턴-온 시켜 상기 제2센스 앰프(20)를 하이레벨로 고정시켜 상기 인버어터 G1의 직류전류 경로를 차단시켜주는 역할을 한다. 그리고 상기 ØEQ신호 및신호는 제2센스 앰프(20)의출력인 SAS와를 같게하는 신호로 메인 메모리 셀의 비트라인 BL을 프리차아지 하는 구간 동안 같게 해주게 된다.
이때 상기 ØEQ신호가 하이레벨인 구간 동안 상기 SAS신호와신호 레벨이 대략 1/2전원전압 VCC정도로 같게 되는데 이때 상기 SAS신호를 입력으로 사용하는 상기 인버어터 G1내의 도시되지 않은 피모오스 트랜지스터와 엔모오스 트랜지스터 모두가 약하게 턴-온 되어 상기 인버어터 G1에 전류경로가 형성되어 전력소모가 발생되는 문제점이 있다.
따라서, 본 발명의 목적은 소비전력을 줄일 수 있는 센스 앰프를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 더미 데이타와 메인 데이타로부터 입력되는 두신호를 증폭하는 제1센스 앰프와, 상기 제1센스 앰프의 출력을 입력으로 하여 증폭하는 제2센스 앰프와, 상기 제2센스 앰프의 출력단에 접속되어 상기 제2센스 앰프로 부터의 전류경로를 차단하는 제1인버어터와, 상기 제1인버어터의 출력단에 접속된 반전된 출력을 내보내는 제2인버어터와, 상기 제2인버어터로 부터 발생되는 출력을 일시적으로 저장하기 위한 어드레스 래치를 가짐을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
제2도는 본 발명에 따른 센스 앰프와 주변회로를 나타낸 도면이다.
제2도를 참조하면, 제1도에 도시된 상기 제1센스 앰프(10)와 상기 제2센스 앰프(20)와 상기 인버어터 G2와 상기 어드레스 래치의 회로배치도 및 접속관계는 동일하고, 상기 피모오스 트랜지스터 T7와 인버어터 G1는 제거한 뒤 인버어터(100)를 상기 제2센스 앰프(20)의 출력라인과 상기 인버어터 G2의 입력단자사이에 접속하였다. 상기 인버어터(100)는 전원전압 VCC과 접지전원 VSS사이에 채널들이 직렬로 접속된 피모오스 트랜지스터 T20와 엔모오스 트랜지스터들 T30, T40을 가지며, 상기 피모오스 트랜지스터 T20의 게이트와 엔모오스 트랜지스터 T40의 게이트는 상기 제2센스 앰프(20)의 출력라인과 접속되고, 상기 엔모오스 트랜지스터 T30의 게이트는 어드레스 천이신호 Ø1와 접속된다.
상기 인버어터(100)은 상기 메인 메모리 셀의 BL을 프리차아지 및 상기 제1센스 앰프(10)의 두 출력 ØD, ØDB을 같게하는 구간 동안 상기 SAS를 입력으로 사용하는 상기 인버어터 G1의 직류(DC)경로를 차단해서 전력 소비를 줄이기 위하여, 제1도의 인버어터 G1의 소오스 또는 드레인쪽에 직렬로 엔모오스 트랜지스터 T30를 추가하고, 그 추가된 상기 엔모오스 트랜지스터 T30의 입력단을 어드레스 천이 검출신호 Ø1로 제어되로록 구현한 것이다. 이하 제2도를 기본으로하고 후술될 제3도와 함께 동작을 설명할 것이다.
제3도는 제2도의 주요부분에서 발생되는 타이밍도이다.
제3도를 참조하여 제1도와 제2도에 도시된 회로의 동작을 상세히 설명하면, 먼저 각 상기 어드레스 천이 검출신호 CE에 의해 상기 제2센스 앰프(20)가 디세이블 되어 있는 제1구간 S1에서 종래의 회로는 앞서 설명된 바와같이 로우레벨인 상기 어드레스 천이신호 CE에 의해 상기 SAS단은 VCC 레벨에 있게되어 상기 인버어터 G1에서는 전류경로가 없으며, 상기 센스 앰프의 출력 래치신호인 ØDOT는 이전에 읽었던 데이타를 래치하기 위하여 하이레벨로 고정된 상기 SAS단의 경로를 차단하는 역할을 하게된다.
그러나 본 발명에서는 상기 제1구간 S1에서 로우레벨인 상태인 어드레스 천이 신호 Ø1에 의해 제어되는 상기 인버어터(100)내의 엔모오스 트랜지스터 T30로 인하여 직류 전류경로가 없게 되므로, 상기 SAS단을 강제로 씨모오스(CMOS) 레벨(여기서는 VCC)로 만들어 주는 상기 피모오스 트랜지스터 T7가 필요 없게되고, 상기 인버어터(100)의 출력단자에 접속된 인버어터 G2에서도 상기 출력 래치신호 ØDOT에 의해 역시 직류 전류경로는 차단되게 된다.
계속해서 본 발명의 핵심부인 상기 메인 메모리 셀의 비트라인 BL을 프리차아지 하는 구간인 제2구간 S2을 살펴보면, 상기 등회신호들 ØEQ,에 의해 SAS신호와가 같게 되면서 종래의 회로는 인버어터 G1에 직류전류 경로가 존재하게 되어 전력소비 문제가 발생하게되나, 본 발명은 상기 제2구간 S2에서 상기 어드레스 천이 검출신호 Ø1를 로우레벨로 유지시켜서 상기 인버어터(100)에서의 전류경로를 차단하게 된다. 그리고 상기 ØDOT 역시 로우레벨로 유지하여서 계속 래치 데이타를 보관하게 한다. 다음은 상기 메인 메모리 셀의 비트라인 BL 프리차아지가 끝나고 셀 데이타를 감지하는 구간인 제3구간 S3을 살펴보면, 프리차아지 신호ØP가 하이레벨로 그리고 상기 등화신호 ØEQ가 로우레벨로 천이하면서 상기 제2센스 앰프(20)에서는 셀 데이타를 감지하기 시작하게 되고 그 값이 증폭되어 SAS신호와신호가 벌어지게 된다.
이때 상기 SAS신호단은 종래에는 직류전류 경로 차단 목적으로 전원전압 VCC로 프리차아지 되어 있어야 했으나, 본 발명에서는 어떤 임의의 레벨에 있게 되든지 아무 상관이 없게 된다. 물론 여기서 상기 인버어터(100)의 상기 엔모오스 트랜지스터 T30 대신에 상기 피모오스 트랜지스터 T20에 추가된 피모오스 트랜지스터를 직렬로 연결하여 구현할 수도 있다.
전술한 바와같이 본 발명은 센스 앰프내의 인버어터에서 소모 되는 전력을 감소시킬 수 있는 이점을 갖는다. 또한 본 발명은 센스 앰프의 개수가 많이 요구되는 칩에서도 저전력화를 용이하게 구현할 수 있는 이점을 갖는다.
Claims (4)
- 어드레스 천이 검출회로와 센스 앰프들를 구비한 반도체 메모리 장치에 있어서, 상기 센스 앰프들 중 외부의 메인 메모리 셀 및 더미 셀의 데이타를 전송하기 위한 메인 데이타 라인 및 더미 데이타 라인과 접속되어 일차적으로 증폭하는 제1센스 앰프와, 상기 제1센스 앰프의 출력단자와 접속되어, 이차적으로 증폭하는 제2센스 앰프와, 상기 제2센스 앰프의 출력단자와 접속되어 상기 제2센스 앰프의 출력신호를 하이레벨 또는 로우레벨로 만들거나 전류경로를 차단하는 제1인버어터와, 상기 제1인버어터의 출력단자와 접속되어 상기 제1인버어터의 출력신호를 하이레벨 또는 로우레벨로 만들거나 전류경로를 차단하는 제2인버어터와, 상기 제2인버어터의 출력단자와 접속되어 상기 제1인버어터의 출력신호를 일시적으로 저장하기 위한 어드레스 래치를 구비함을 특징으로 하는 센스 앰프회로.
- 제1항에 있어서, 상기 제1 및 제2센스 앰프는 차동 증폭기임을 특징으로 하는 센스 앰프회로.
- 제2항에 있어서, 상기 제1인버어터는 전원전압과 접지전원사이에 채널들이 직렬로 접속된 제3피모오스 트랜지스터와 제4,5엔모오스 트랜지스터들로 구성되며, 상기 제3피모오스 트랜지스터의 게이트와 상기 제5엔모오스 트랜지스터의 게이트는 상기 제2센스 앰프의 출력단자와 접속되고, 상기 제3피모오스 트랜지스터의 드레인과 상기 제4엔모오스 트랜지스터의 드레인은 상기 제2인버어터의 입력단자에 접속되고, 상기 제4엔모오스 트랜지스터의 게이트는상기 어드레스 천이 검출회로로부터 발생되는 신호와 접속됨을 특징으로 하는 센스 앰프회로.
- 제3항에 있어서, 상기 제2인버어터는 전원전압과 접지전원사이에 채널들이 직렬로 접속된 제4,5피모오스 트랜지스터들과 제6,7엔모오스 트랜지스터들로 구성되며, 상기 제4피모오스 트랜지스터의 게이트와 상기 제7엔모오스 트랜지스터의 게이트는 상기 제1인버어터의 출력단자와 접속되고, 상기 제5피모오스 트랜지스터의 드레인과 상기 제6엔모오스 트랜지스터의 드레인은 상기 어드레스 래치와 접속되고, 상기 제5엔모오스 트랜지스터의 게이트와 상기 제5피모오스 트랜지스터의 게이트는 각기 상기 제2센스 앰프의 출력 래치신호와 그 상보 출력 래치신호와 접속됨을 특징으로 하는 센스 앰프의 출력단회로.
Priority Applications (1)
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|---|---|---|---|
| KR1019950018967A KR0142966B1 (ko) | 1995-06-30 | 1995-06-30 | 센스 앰프 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950018967A KR0142966B1 (ko) | 1995-06-30 | 1995-06-30 | 센스 앰프 |
Publications (2)
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|---|---|
| KR970003201A KR970003201A (ko) | 1997-01-28 |
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Family Applications (1)
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Country Status (1)
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444179B1 (ko) * | 2002-01-16 | 2004-08-09 | 한국전자통신연구원 | 반전 회로를 이용한 국부 발진기 발룬 |
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1995
- 1995-06-30 KR KR1019950018967A patent/KR0142966B1/ko not_active IP Right Cessation
Also Published As
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| KR970003201A (ko) | 1997-01-28 |
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