KR0179859B1 - 반도체 메모리의 출력 제어 회로 - Google Patents

반도체 메모리의 출력 제어 회로 Download PDF

Info

Publication number
KR0179859B1
KR0179859B1 KR1019950043559A KR19950043559A KR0179859B1 KR 0179859 B1 KR0179859 B1 KR 0179859B1 KR 1019950043559 A KR1019950043559 A KR 1019950043559A KR 19950043559 A KR19950043559 A KR 19950043559A KR 0179859 B1 KR0179859 B1 KR 0179859B1
Authority
KR
South Korea
Prior art keywords
output
sense amplifier
signal
output control
control circuit
Prior art date
Application number
KR1019950043559A
Other languages
English (en)
Other versions
KR970029783A (ko
Inventor
강희복
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950043559A priority Critical patent/KR0179859B1/ko
Priority to US08/581,221 priority patent/US5648932A/en
Priority to JP8000497A priority patent/JPH09259588A/ja
Publication of KR970029783A publication Critical patent/KR970029783A/ko
Application granted granted Critical
Publication of KR0179859B1 publication Critical patent/KR0179859B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 센스 앰프의 내부 증폭 수단의 양 출력 노드가 동작 초기에 이퀄라이즈 신호에 의해 하이 상태의 동일 레벨로 이퀄라이즈된 후, 센스 앰프 인에이블 신호에 의해 동작이 개시되면 하이 레벨로 이퀄라이즈된 상기 증폭 수단의 양 출력 노드중 하나는 로우로 떨어지게 되는데, 이를 이용하여 래치 제어 신호 발생함으로써, 센스 앰프의 출력 신호와 래치 제어 신호간에 최적의 마진을 확보할 수 있도록 한 반도체 메모리의 출력 제어 회로에 관한 것이다.

Description

반도체 메모리의 출력 제어 회로
제1도는 일반적인 반도체 메모리의 출력 제어 회로의 구성을 나타낸 블럭도.
제2도는 센스 앰프의 출력 신호와 래치 인에이블 신호간의 마진을 설명하기 위한 신호 파형도.
제3도는 본 발명에 의한 반도체 메모리의 출력 제어 회로의 구성을 나타낸 블럭도.
제4도는 제3도에서 센스 앰프(Sense Amplifier) 출력 검출부의 제1실시예의 회로 구성을 나타낸 도면.
제5도는 제3도에서 센스 앰프 출력 검출부의 제2실시예의 회로 구성을 나타낸 도면.
제6도는 제3도에서 센스 앰프 출력 검출부의 제3실시예의 회로 구성을 나타낸 도면.
제7도는 본 발명에 의한 센스 앰프 출력 검출부의 시뮬레이션 결과를 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
10 : 셀 어레이 블럭 20 : 센스 앰프
30 : 래치부 40 : 출력버퍼
70 : 센스 앰프 출력 검출부 80 : 신호 합성부
100 : 센스 앰프 출력 검출 수단 120 : 지연수단
130 : 출력 제어 수단
본 발명은 반도체 메모리의 출력 제어 회로에 관한 것으로, 특히 센스 앰프로부터 출력되는 신호를 이용하여 래치 인에이블 신호를 발생함으로써 센스 앰프의 출력 데이타와 래치 인에이블 신호간의 마진을 최적의 상태로 조절할 수 있는 래치 인에이블 신호 발생 회로에 관한 것이다.
제1도는 일반적인 반도체 메모리의 출력 제어 회로의 구성을 나타낸 블럭도로서, 데이타를 저장하는 복수개의 셀 어레이 블럭(10)과, 상기 셀 어레이 블럭(10)에서 리드된 데이타를 각각 증폭하는 복수개의 센스 앰프(20)와, 상기 센스 앰프(20)의 출력 신호를 래치하는 래치부(30)와, 상기 래치부(30)의 출력 신호를 버퍼링하여 출력하는 출력 버퍼(40)와, 어드레스 버퍼(도면에 미표시)에서 출력되는 어드레스 신호의 천이를 검출하여 복수개의 ATD(Address Transition Detection) 펄스를 발생하는 ATD 펄스 발생부(50)와, 상기 ATD 펄스들의 천이를 감지하기 위하여 상기 ATD 펄스 발생부(50)에서 출력되는 복수개의 ATD 펄스를 논리곱하고 이를 적절히 조정하여 래치 인에이블 신호(LE)를 발생하는 래치 인에이블 신호 발생부(60)로 구성되어 있다. 여기서, 각 셀 어레이 블럭(10)에는 해당 셀 어레이 블럭(10)의 입,출력 비트 수 만큼의 센스 앰프(20)가 연결된다.
이와같이 구성된 반도체 메모리의 출력 제어 회로에서, 메모리에 저장된 데이타를 리드할 경우, 선택된 어드레스의 셀에 저장된 데이타가 셀 어레이 블럭(10)으로부터 출력되면, 상기 출력된 데이타는 센스 앰프(20)에 의해 증폭된 다음 래치부(30)에 입력된다. 래치부(30)는 상기 센스 앰프(20)에서 출력된 데이타(Dout)를 상기 래치 인에이블 신호 발생부(60)의 래치 인에이블 신호(LE)에 따라 출력버퍼(40)로 출력하게 된다. 그런데, 래치부(30)는 상기 센스 앰프(20)로부터 입력되는 데이타(Dout)가 완성된 후에 그 데이타(Dout)를 출력 버퍼(40)로 출력하여야 한다. 만약, 상기 센스 앰프(20)로부터 입력되는 데이타(Dout)가 완성되지 않은 상태에서 래치부(30)가 상기 데이타(Dout)를 출력 버퍼(40)로 출력하게되면 출력되는 신호에 글리치(Glitch)가 생기게 된다. 이와같이 래치부(30)가 데이타(Dout)를 출력하는 동작은 상기 래치 인에이블 신호 발생부(60)에서 출력되는 래치 인에이블 신호(LE)에 의해 제어되는데, 이 래치 인에이블 신호(LE)가 하이 상태인 구간에서 상기 래치부(30)에 래치된 데이타(Dout)가 출력 버퍼(40)로 출력되게 된다. 그러므로, 래치 인에이블 신호(LE)는, 제2도에 도시된 바와 같이, 상기 센스 앰프(20)의 출력 신호가 완성되는 시점으로부터 적절한 마진을 확보한 후 하이가 되어야 한다. 왜냐하면, 상기 마진이 작게되면 센스 앰프(20)의 출력 신호가 완성이 되지도 않았는데 래치 인에이블 신호(LE)가 하이가 되어 글리치가 발생될 우려가 있는 반면, 상기 마진을 너무 크게하면 이로 인한 시간 지연이 커지기 때문이다. 그런데, 센스 앰프(20)의 출력 신호와 래치 인에이블 신호(LE)는 상호 독립적인 관계이므로 이들 간의 마진을 적절히 조절하는데는 상당한 어려움이 따르게 된다.
따라서, 본 발명의 목적은 센스 앰프의 출력 신호를 이용하여 래치 인에이블 신호를 발생함으로써 센스 앰프가 출력하는 데이타와 래치 인에이블 신호가 서로 종속적인 관계가 되게 하여 두 신호간의 마진을 최적의 상태로 조절할 수 있도록 한 반도체 메모리의 출력 제어 회로를 제공하는데 있다.
상기의 목적을 달성하기 위하여, 이퀄라이즈 신호에 의해 내부 증폭 수단의 양 출력 노드의 전위를 소정의 상태로 이퀄라이즈하고, 센스 앰프 인에이블 신호에 의해 상기 내부 증폭 수단이 셀 어레이 블럭에서 출력되는 셀 데이타와 셀 데이타 바를 증폭하여 출력하는 센스 앰프 출력 제어 회로에서, 전원 전압이 인가됨에 따라, 상기 센스 앰프가 이퀄라이즈 상태이면 소정의 상태로 초기화되고, 상기 센스 앰프가 인에이블되어 상기 내부 증폭 수단의 양 출력 노드의 전위가 다르게 되면 이를 검출하는 센스 앰프 출력 검출 수단과, 상기 센스 앰프 출력 검출 수단의 출력 신호를 소정 시간 동안 지연하는 지연 수단과, 상기 센스 앰프가 인에이블될 때 상기 지연 수단의 출력 신호가 출력되도록 하는 출력 제어 수단을 포함하여 구성된다.
이와같이 구성된 본 발명은 센스 앰프의 내부 증폭 수단의 양 출력 노드가 하이 상태로 이퀄라이즈된 후 인에이블되어 동작을 개시하면, 상기 내부 증폭 수단의 양 출력 노드의 전위중 하나가 로우로 변하게 되는데, 센스 앰프 출력 검출 수단이 상기 노드의 상태 변화를 검출하고, 지연 수단이 상기 센스 앰프 출력 검출 수단의 출력 신호를 적절히 지연시킨 다음, 출력 제어 수단이 상기 센스 앰프가 인에이블된 경우에만 상기 지연부의 출력 신호를 래치부 출력함으로써 센스 앰프에서 출력되는 데이타와 래치 인에이블 신호가 서로 종속적인 관계를 가지도록 하는 것이다.
제3도는 본 발명에 의한 반도체 메모리의 출력 제어 회로의 구성을 나타낸 블럭도로서, 종래와 동일한 복수개의 셀 어레이 블럭(10), 복수개의 센스 앰프(20), 래치부(30) 및 출력 버퍼(40)와, 상기 센스 앰프(20)의 출력 신호(OSA1),(OSA2)를 검출하여 래치 인에이블 신호(LE)를 발생하는 복수개의 센스 앰프 출력 검출부(70)와, 상기 복수개의 센스 앰프 출력 검출부(70)에서 출력되는 복수개의 래치 인에이블 신호(LE)를 논리곱하여 하나의 래치 래치 인에이블 신호(LEN)를 발생하는 신호 합성부(80)가 제1도의 ATD 펄스 발생부(50) 및 래치 인에이블 신호 발생부(60) 대신에 채용되어 있다. 셀 어레이 블럭(10)에서 데이타 입/출력이 8비트 단위로 수행되는 경우, 각 셀 어레이 블럭(10)당 8개의 센스 앰프가 필요하게 되나, 본 발명에 의한 출력 제어 회로는 상기 8개의 센스 앰프중 하나에만 채용하면 된다. 따라서, 셀 어레이 블럭(10)이 4개가 있고, 각 셀 어레이 블럭(10)에서는 8비트 단위로 데이타의 입,출력이 수행된다면, 32개의 센스 앰프(20)가 필요하고, 본 발명에 의한 출력 제어 회로는 각 셀 어레이 블럭(10)당 1개씩, 총 4개가 필요하게 된다.
제4도는 본 발명에 의한 센스 앰프 출력 검출부(70)의 제1실시예를 나타낸 도면으로서, 셀 어레이 블럭(10)으로부터 출력된 셀 데이타(CD) 및 셀 데이타 바(/CD)를 내부의 다단 증폭 수단으로 증폭하여 그 증폭된 데이타(Dout)를 출력함과 아울러, 상기 다단 증폭 수단중 한 증폭 수단의 양 출력 노드에서 상기 셀 데이타(CD) 및 셀 데이타 바(/CD)가 소정의 레벨로 증폭된 중간 신호(OSA1),(OSA2)를 출력하는 센스 앰프(20)가 이퀄라이즈 상태이면 로우 상태로 초기화되고, 상기 센스 앰프(20)가 인에이블되어 센스 앰프(20)의 내부 증폭 수단의 양 출력 노드의 전위가 다르게되면 이를 검출하는 센스 앰프 출력 검출 수단(100)과, 상기 센스 앰프 출력 검출 수단(100)의 출력 신호를 소정 시간 동안 지연하는 지연 수단(120)과, 상기 센스 앰프(20)가 인에이블될 때 상기 지연 수단(120)의 출력 신호가 출력되도록 하는 출력 제어 수단(130)으로 구성된다.
상기 센스 앰프 출력 검출 수단(100)은 게이트 전극과 드레인 전극이 전원 전압에 연결된 엔 모스 트랜지스터(101)와, 각각의 소스 전극이 상기 엔 모스 트랜지스터(101)의 소스 전극과 연결되고 게이트 전극에는 상기 센스 앰프(10)에서 출력되는 신호(OSA1)(OSA2)가 각각 인가되는 피 모스 트랜지스터(102)(103)와, 드레인 전극이 노드(N1)를 통해 상기 피 모스 트랜지스터(102)(103)의 드레인 전극과 연결되고 게이트 전극에는 노드(N2)를 통해 센스 앰프의 출력 신호(OSA1)가 인가되는 엔 모스 트랜지스터(104)와, 드레인 전극이 상기 엔 모스 트랜지스터(104)의 소스 전극과 연결되고 소스 전극은 접지되며 게이트 전극에는 노드(N3)를 통해 상기 센스 앰프(20)의 출력 신호(OSA2)가 인가되는 엔 모스 트랜지스터(105)로 구성된다.
상기 지연 수단(120)은 상기 노드(N1)의 출력 신호를 차례로 반전하는 인버터(121-123)로 구성되며, 상기 출력 제어 수단(130)은 상기 인버터(123)의 출력 신호와 센스 앰프 인에이블 신호(SEN)를 낸드 연산하는 낸드 게이트(131)와, 상기 낸드 게이트(131)의 출력 신호를 차례로 반전하는 인버터(132-133)로 구성된다.
이와 같이 구성된 회로에서, 동작 초기에 상기 센스 앰프(20)를 이퀄라이즈시키기 위해 하이 상태의 이퀄라이즈 신호(EQ)가 센스 앰프(20)에 인가되면, 상기 센스 앰프(20) 내부에서는 셀 어레이 블럭(10)에서 출력되는 셀 데이타(CD) 및 셀 데이타 바(/CD)를 증폭시키는 내부의 다단 증폭 수단의 양 출력 노드의 전위가 상기 이퀄라이즈 신호(EQ)에 의해 하이 레벨로 이퀄라이즈 된다. 센스 앰프(20)가 이퀄라이즈되면, 내부 증폭 수단의 양 출력 노드의 전압이 모두 하이가 되므로 소정의 내부 증폭 수단의 양 출력 노드에서 출력되는 신호(OSA1)(OSA2)가 모두 하이가 된다. 그러므로 피 모스 트랜지스터(102)(103)가 턴-오프되고, 엔 모스 트랜지스터(104)(105)가 턴-온되어 노드(N1)의 전위는 로우가 된다.
이렇게 초기화 동작이 완료되면, 센스 앰프 인에이블 신호(SEN)가 인가되고, 상기 이퀄라이저 신호(EQ)가 하이에서 로우로 천이되어 상기 센스 앰프(20)가 동작하기 시작한다. 센스 앰프(20)가 인에이블되어 상기 이퀄라이즈 상태가 해제되면 셀 데이타(CD)와 셀 데이타 바(/CD)에 의해 센스 앰프(20)의 내부 증폭 수단의 양 출력 노드의 전위가 서로 다르게 되고, 다단의 상기 내부 증폭 수단이 셀 데이타(CD) 및 셀 데이타 바(/CD)를 차례로 증폭하여 그 증폭된 데이타(Dout)를 출력한다. 한편, 다단의 내부 증폭 수단중 소정의 내부 증폭 수단은 자신의 양 출력 노드를 통해 상기 셀 데이타(CD)와 셀 데이타 바(/CD)가 소정 레벨로 증폭된 중간 신호(OSA1)(OSA2)를 출력된다. 상기 중간 신호(OSA1)(OSA2)는 서로 상보적인 관계에 있는 셀 데이타(CD)와 셀 데이타 바(/CD)에 기인한 신호이므로, 만약 중간 신호(OSA1)가 하이이면, 중간 신호(OSA2)는 로우가 된다. 상기 센스 앰프(20)의 내부 증폭 수단의 양 출력 노드가 이퀄라이즈 신호(EQ) 신호에 의해 하이 상태의 레벨로 이퀄라이즈된 후, 센스 앰프 인에이블 신호(SEN)에 의해 동작이 개시되면 하이 레벨로 이퀄라이즈된 상기 증폭 수단의 양 출력 노드중 하나의 전위는 로우로 떨어지게 되는데, 본 발명은 이를 이용하여 래치 인에이블 신호(LE)를 만들고자 하는 것이다.
만약, 중간 신호(OSA1)가 하이이고 중간 신호(OSA2)가 로우이면, 하이 상태의 신호(OSA1)에 의해 피 모스 트랜지스터(102)가 오프되고, 엔 모스 트랜지스터(104)가 온된다. 그리고, 로우 상태의 신호(OSA2)에 의해 피 모스 트랜지스터(103)가 온되고, 엔 모스 트랜지스터(105)가 오프된다. 그러므로, 노드(N1)의 전위는 로우에서 하이로 변하게 된다. 반면, 중간 신호(OSA1)가 로우이면, 중간 신호(OSA2)는 하이가 된다. 이때 하이 상태의 신호(OSA2)에 의해 피 모스 트랜지스터(103)가 오프되고, 엔 모스 트랜지스터(105)가 온된다. 그리고, 로우 상태의 신호(OSA1)에 의해 피 모스 트랜지스터(102)가 온되고, 엔 모스 트랜지스터(104)가 오프된다. 그러므로, 어느 경우든 센스 앰프 출력 검출 수단(100)의 노드(N1)의 전위는 로우에서 하이로 변하게 된다.
노드(N1)에 나타나는 신호는 지연 수단(120)의 인버터(121-123)에서 차례로 반전되며 소정 시간 지연된 다음 출력 제어 수단(130)으로 인가된다.
출력 제어 수단(130)의 낸드 게이트(131)는 상기 인버터(123)의 출력 신호와 센스 앰프 인에이블 신호(SEN)를 낸드 연산하여 출력하고 인버터(132-133)가 이를 차례로 반전하여 래치 인에이블 신호(LE)를 출력한다. 상기 낸드 게이트(131)는 일종의 게이트 역할을 하여, 상기 센스 앰프(20)가 동작하는 경우에만, 즉 센스 앰프 인에이블 신호(SEN)가 하이인 경우에만 인버터(123)로부터 입력되는 신호를 출력하게 된다. 그리고, 지연 수단(120)은 래치 인에이블 신호(LE)가 상기 센스 앰프(20)의 출력 데이타(Dout)와 최적의 마진을 가지도록 지연 시간을 적절히 조절하게 된다.
이와같이 각각의 센스 앰프 출력 검출부(70)가 래치 인에이블 신호(LE)를 출력하면 신호 합성부(80)가 센스 앰프 출력 검출부(70)에서 출력되는 복수개의 래치 인에이블 신호(LE)를 논리곱하여 하나의 래치 래치 인에이블 신호(LEN)를 발생하여 래치부(30)로 출력한다. 따라서, 래치부는 상기 센스 앰프(20)로부터 입력되는 데이타(Dout)를 상기 래치 인에이블 신호(LEN)에 의해 출력 버퍼(40)로 출력하게 된다.
제5도는 센스 앰프 출력 검출부(70)의 제2실시예를 나타낸 도면으로서, 제4도의 제1실시예를 나타낸 회로에서, 센스 앰프(20)에서 출력되는 중간 신호(OSA1),(OSA2)가 각각 드레인 전극에 인가되고 게이트 전극에는 전원 전압(Vcc)이 각각 인가되는 엔 모스 트랜지스터(106)(107)와, 소스 전극과 드레인 전극이 상기 엔 모스 트랜지스터(106)(107)의 게이트,소스 전극 사이에 각각 연결되고 게이트 전극에는 접지 레벨의 전위가 각각 인가되는 피 모스 트랜지스터(108)(109)와, 소스 전극에 전원 전압이 인가되고 게이트 전극에는 이퀄라이즈 신호(EQ)가 인가되며 드레인 전극은 상기 피모스 트랜지스터(102),(103)의 소스 전극과 연결되는 피 모스 트랜지스터(110)와, 드레인 전극이 상기 노드(N1)에 연결되고 소스 전극이 접지되며 게이트 전극에는 상기 이퀄라이즈 신호(EQ)가 인가되는 엔 모스 트랜지스터(111)가 추가로 구비되어 있으며, 제4도의 엔 모스 트랜지스터(101)는 제거되어 있다.
본 발명의 제2실시예의 동작은 기본적으로 제1실시예와 동일하므로 추가되는 부분만 설명하면 다음과 같다. 동작 초기에 센스 앰프(20)를 이퀄라이즈 시키기 위한 하이 상태의 이퀄라이즈 신호(EQ)가 피 모스 트랜지스터(116)와 엔 모스 트랜지스터(117)의 게이트 전극에 인가된다. 그러므로 피 모스 트랜지스터(116)가 턴-오프, 엔 모스 트랜지스터(117)가 턴-온되어 노드(N1)의 전위를 로우 상태로 초기화 시키게 된다. 노드(N1)를 로우 상태로 초기화 시키기 위해, 제1실시예에 있어서는 엔 모스 트랜지스터(104),(105)가 사용되었으나, 제2실시예에 있어서는 상기 엔 모스 트랜지스터(104),(105)에 더하여 트랜지스터(116)(117)가 추가로 구비되어 있다.
또한, 제1실시예에서 노드(N1)가 로우 상태로 초기화 될 때, 피 모스 트랜지스터(102),(103)의 게이트 전극에 인가되는 신호(OSA1)(OSA2)의 전압의 레벨은 하이 상태이기는 하나 전원 전압(Vcc)의 레벨보다는 상당히 낮은 반면, 피 모스 트랜지스터(102)(103)의 소스 전극에 나타나는 전압의 레벨은 전원 전압(Vcc)과 거의 같다. 따라서, 상기 피 모스 트랜지스터(102),(103)가 상기 전원 전압(Vcc)을 완전히 차단하지 못하여 전류의 손실(Leakage)이 발생될 우려가 있다. 이를 방지하기 위하여, 제2실시예에서는 게이트 전극이 접지된 피 모스 트랜지스터(108),(109)의 소스 전극과 드레인 전극이 각각 전원 전압(Vcc)과 상기 노드(N2),(N3)에 연결되게 하여, 상기 노드(N2),(N3)의 전위를 전원 전압(Vcc)의 레벨로 끌어올린다.
이렇게 하여 상기 피 모스 트랜지스터(102),(103)의 게이트 전극에 인가되는 전압이 전원 전압(Vcc)의 레벨이 되면 피 모스 트랜지스터(102),(103)가 소스 단자에 인가되는 전압(Vcc)을 완전히 차단하게 됨으로써 전류의 손실을 방지한다.
이와같은 초기화 동작이 완료되어 상기 이퀄라이즈 신호(EQ)가 로우가 되고 센스 앰프 인에이블 신호(SEN)가 하이가 되어 센스 앰프(20)가 증폭동작을 하기 시작하면, 상기 트랜지스터(110)(117)는 센스 앰프의 출력 신호를 검출하는 동작에 아무런 영향을 미치지 않는다.
제6도는 본 발명의 제3실시예의 회로 구성을 나타낸 도면으로서, 제4도의 제1실시예의 회로에, 상기 제2실시예에서와 같은 목적으로 구비된 피 모스 트랜지스터(110)와 엔 모스 트랜지스터(111)외에, 드레인 전극과 게이트 전극이 공통으로 전원 전압(Vcc)에 연결되고 소스 전극이 노드(N4)를 통해 상기 피 모스 트랜지스터(110)의 소스 전극에 연결된 엔 모스 트랜지스터(112)가 추가로 구비되어 있다.
초기화 동작시 누설 전류의 방지를 위하여, 제2실시예가 피 모스 트랜지스터(102),(103)의 게이트 전극에 인가되는 전압의 레벨을 전원 전압(Vcc)의 레벨로 끌어 올리기 위한 것인 반면, 제3실시예는 노드(N4)의 전압 레벨을 상기 피 모스 트랜지스터(102),(103)의 게이트 전극에 인가되는 전압과 거의 같은 레벨로 낮추기 위한 것이다. 초기화 동작시 센스 앰프(20)로부터 출력되는 하이 상태의 신호(OSA1),(OSA2)가 피 모스 트랜지스터(102),(103)의 게이트 전극에 인가되고, 노드(N4)에는 전원 전압(Vcc)이 엔 모스 트랜지스터(112)에 의해 전압 강하되어 나타난다. 따라서, 피 모스 트랜지스터(102),(103)의 게이트 전극과 소스 전극에 인가되는 전압의 레벨이 비슷하게 되어 누설 전류가 방지되게 된다.
제7도는 본 발명에 의한 센스 앰프 출력 검출부를 시뮬레이션 한 결과를 나타낸 그래프이다. 도시된 바와 같이, 래치부(30)에 입력되는 센스 앰프(20)의 출력 데이타(Dout)가 완성된 후 그 완성된 데이타(Dout)가 출력 버퍼(40)로 전달되도록 최소한의 마진을 두고 래치 인에이블 신호(LEN)가 발생된다. 즉, 래치 인에이블 신호(LEN)는 상기 센스 앰프의 출력 신호에 기인하여 발생되므로 최소 마진을 1ns 이하로 줄이더라도 안정적인 동작이 수행될 수 있을 뿐만 아니라 마진의 폭도 자유로이 조정할 수 있음을 보인 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명은 센스 앰프(20)의 내부 증폭 수단의 출력 노드의 신호를 이용하여 래치 인에이블 신호(LEN)를 발생함으로써, 센스 앰프(20)로부터 입력되는 데이타(Dout)를 안정적으로 출력 시키기 위한 마진의 확보에 기인한 속도 감소와, 제어 타이밍의 부정확에 의한 글리치가 발생되는 것을 제거한 효과가 있으므로 고속 SRAM 등의 출력 제어 방식에 있어서 특히 유리하다. 그리고, 센스 앰프(20)에서 출력되는 데이타(Dout)는 일반적으로 하이 상태의 초기 디폴트 값이 주어지는데, 센스 앰프(20)의 출력 데이타(Dout)는 동작 초기에 그 값이 변하지 않을 수도 있다. 왜냐하면, 출력 데이타(Dout)가 디폴트 값에 의해 하이 상태로 있고, 그 이후에 첫 번째로 출력되는 실제 출력 데이타(Dout)가 하이가 되면 상태의 변화가 발생하지 않을 것이기 때문이다. 그러나, 이 경우에 있어서도 본 발명은 센서 앰프(20)의 내부 증폭 수단의 양 출력 단자에서 출력되는 중간 신호를 이용하기 때문에, 동작 초기의 데이타(Dout)의 출력을 정확히 검출할 수 있다. 또한, 하나의 셀 어레이 블럭에 복수개의 센스 앰프가 연결되어 있을 경우, 하나의 센스 앰프만 가지고도 나머지 센스 앰프에 대한 래치 인에이블 신호를 검출할 수 있으므로, 바이트 단위로 데이타를 처리하는 제품에 특히 유리하다.

Claims (9)

  1. 이퀄라이즈 신호에 의해 내부 증폭 수단의 양 출력 노드의 전위를 소정의 상태로 이퀄라이즈하고, 센스 앰프 인에이블 신호에 의해 상기 내부 증폭 수단이 셀 어레이 블럭에서 출력되는 셀 데이타와 셀 데이타 바를 증폭하여 출력하는 센스 앰프 출력 제어 회로에서, 전원 전압이 인가됨에 따라, 상기 센스 앰프가 이퀄라이즈 상태이면 소정의 상태로 초기화되고, 상기 센스 앰프가 인에이블되어 상기 내부 증폭 수단의 양 출력 노드의 전위가 다르게되면 이를 검출하는 센스 앰프 출력 검출 수단과; 상기 센스 앰프 출력 검출 수단의 출력 신호를 소정 시간 동안 지연하는 지연 수단과; 상기 센스 앰프가 인에이블될 때 상기 지연 수단의 출력 신호가 출력되도록 하는 출력 제어 수단을 포함하는 반도체 메모리의 출력 제어회로.
  2. 제1항에 있어서, 상기 센스 앰프 출력 검출 수단은 상기 센스 앰프가 이퀄라이즈 상태에 있을 때, 상기 내부 증폭 수단의 양 출력 노드의 전위에 의해 소정의 상태로 초기화 됨을 특징으로 하는 반도체 메모리의 출력 제어회로.
  3. 제2항에 있어서, 상기 센스 앰프 출력 검출 수단은 상기 이퀄라이즈 신호를 이용하여 초기화하는 수단을 추가로 포함함을 특징으로 하는 반도체 메모리의 출력 회로.
  4. 제3항에 있어서, 상기 이퀄라이즈 신호를 이용하여 초기화하는 수단은 상기 센스 앰프가 이퀄라이즈 될 때만 인에이블 되어 상기 센스 앰프 검출부를 초기화함을 특징으로 하는 반도체 메모리의 출력 제어회로.
  5. 제1항에 있어서, 상기 출력 제어 수단은 상기 센스 앰프 인에이블 신호와 상기 지연 수단의 출력 신호를 낸드 연산하여 출력함을 특징으로 하는 반도체 메모리의 출력 제어회로.
  6. 제1항에 있어서, 상기 센스 앰프 출력 검출 수단은 초기화시 상기 센스 앰프의 내부 증폭 수단의 양 출력 노드에서 출력되는 신호의 전위를 전원 전압의 레벨로 증가시키는 수단을 포함함을 특징으로 하는 반도체 메모리의 출력 제어회로.
  7. 제6항에 있어서, 상기 내부 증폭 수단의 양 출력 노드에서 출력되는 신호의 전위를 전원 전압의 레벨로 증가시키는 수단은 게이트 전극이 접지되고 소스-드레인 전극이 상기 전원 전압과 내부 증폭 수단의 출력 노드와 각각 연결된 피 모스 트랜지스터임을 특징으로 하는 반도체 메모리의 출력 제어회로.
  8. 제1항에 있어서, 상기 센스 앰프 출력 검출 수단은 초기화시 전원 전압의 레벨을 상기 센스 앰프의 내부 증폭 수단의 양 출력 노드에서 출력되는 신호의 레벨로 감소시키는 수단을 포함함을 특징으로 하는 반도체 메모리의 출력 제어회로.
  9. 제8항에 있어서, 상기 전원 전압의 레벨을 상기 센스 앰프의 내부 증폭 수단의 양 출력 노드의 레벨로 감소시키는 수단은 엔 모스 트랜지스터임을 특징으로 하는 반도체 메모리의 출력 제어회로.
KR1019950043559A 1995-11-24 1995-11-24 반도체 메모리의 출력 제어 회로 KR0179859B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950043559A KR0179859B1 (ko) 1995-11-24 1995-11-24 반도체 메모리의 출력 제어 회로
US08/581,221 US5648932A (en) 1995-11-24 1995-12-29 Output control circuit for semiconductor memory
JP8000497A JPH09259588A (ja) 1995-11-24 1996-01-08 半導体メモリの出力制御回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950043559A KR0179859B1 (ko) 1995-11-24 1995-11-24 반도체 메모리의 출력 제어 회로

Publications (2)

Publication Number Publication Date
KR970029783A KR970029783A (ko) 1997-06-26
KR0179859B1 true KR0179859B1 (ko) 1999-04-15

Family

ID=19435619

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950043559A KR0179859B1 (ko) 1995-11-24 1995-11-24 반도체 메모리의 출력 제어 회로

Country Status (3)

Country Link
US (1) US5648932A (ko)
JP (1) JPH09259588A (ko)
KR (1) KR0179859B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100380271B1 (ko) * 2000-12-27 2003-04-18 주식회사 하이닉스반도체 메인 앰프의 출력 드라이버 회로
KR100794997B1 (ko) * 2006-05-10 2008-01-16 주식회사 하이닉스반도체 반도체 메모리의 데이터 처리장치 및 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100206927B1 (ko) * 1996-07-26 1999-07-01 구본준 반도체 메모리의 데이타 출력 제어회로
US6011749A (en) * 1998-03-27 2000-01-04 Motorola, Inc. Integrated circuit having output timing control circuit and method thereof
JP4514945B2 (ja) * 2000-12-22 2010-07-28 富士通セミコンダクター株式会社 半導体装置
WO2003013361A1 (en) * 2001-08-03 2003-02-20 Perry Microtube Pty Ltd Ventilation tube for a middle ear

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4858197A (en) * 1987-05-26 1989-08-15 Kabushiki Kaisha Toshiba Output buffer control circuit of memory device
JPH0799639B2 (ja) * 1987-07-31 1995-10-25 株式会社東芝 半導体集積回路
JPH02236896A (ja) * 1989-03-10 1990-09-19 Matsushita Electric Ind Co Ltd メモリ回路
JPH038197A (ja) * 1989-06-06 1991-01-16 Oki Electric Ind Co Ltd Ｍｏｓスタティックｒａｍ
JP2530055B2 (ja) * 1990-08-30 1996-09-04 株式会社東芝 半導体集積回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100380271B1 (ko) * 2000-12-27 2003-04-18 주식회사 하이닉스반도체 메인 앰프의 출력 드라이버 회로
KR100794997B1 (ko) * 2006-05-10 2008-01-16 주식회사 하이닉스반도체 반도체 메모리의 데이터 처리장치 및 방법

Also Published As

Publication number Publication date
US5648932A (en) 1997-07-15
JPH09259588A (ja) 1997-10-03
KR970029783A (ko) 1997-06-26

Similar Documents

Publication Publication Date Title
US7038962B2 (en) Semiconductor integrated circuit
KR20090004208A (ko) 센스 앰프 회로, 이를 포함하는 반도체 메모리 장치 및신호 증폭 방법
KR100332331B1 (ko) 다이나믹 감지 증폭기 및 디지탈 데이타 출력 신호 발생 방법
KR940003408B1 (ko) 어드레스 천이 검출회로(atd)를 내장한 반도체 메모리 장치
US5708607A (en) Data read circuit of a memory
US20060244502A1 (en) Sense amplifier-based flip-flop circuit
KR0179859B1 (ko) 반도체 메모리의 출력 제어 회로
US6707741B1 (en) Current steering reduced bitline voltage swing, sense amplifier
KR100259338B1 (ko) 반도체소자의 읽기회로
KR950005171B1 (ko) 전류 미러 증폭회로 및 그의 구동 방법
US5646892A (en) Data reading circuit
US6940315B2 (en) High speed sense amplifier for memory output
JP3846748B2 (ja) 半導体記憶装置
US20020081789A1 (en) Sense amplifier circuit for semiconductor device
KR100301820B1 (ko) 센스 앰프
JP3317270B2 (ja) Ｓｒａｍ装置とその制御方法
KR100567052B1 (ko) 반도체 메모리 장치의 센스 앰프
KR100206408B1 (ko) 반도체 메모리 장치의 데이터 라인 프리차지회로
KR0142966B1 (ko) 센스 앰프
KR100265330B1 (ko) 고속 동작과 전류 감소를 위한 반도체 장치의 감지증폭기
KR970003336B1 (ko) 워드라인 트래킹을 이용한 이퀄라이즈 신호 발생회로
KR100487481B1 (ko) 데이터출력구동회로를갖는반도체메모리장치
KR100481827B1 (ko) 데이터입/출력버퍼회로를제어하기위한회로들을갖는반도체메모리장치
KR0146171B1 (ko) 감지 증폭기용 구동전압 발생기
KR20000000992A (ko) 센스앰프 드라이버 및 그 구동방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19951124

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19951124

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19980929

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19981128

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19981127

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20011017

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20021018

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20031017

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20041018

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20051019

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20061026

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20071025

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20081027

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20091028

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20101025

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20111024

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20111024

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20121022

Start annual number: 15

End annual number: 15

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20141009