KR970029783A - 반도체 메모리의 출력 제어 회로 - Google Patents

Abstract

본 발명은 센스 앰프의 내부 증폭 수단의 양 출력 노드가 동작 초기에 이퀄라이즈 신호에 의해 하이 상태의 동일 레벨로 이퀄라이즈된 후, 센스 앰프 인에이블 신호에 의해 동작이 개시되면 하이 레벨로 이퀄라이즈된 상기 증폭 수단의 양 출력 노드중 하나는 로우로 떨어지게 되는데, 이를 이용하여 래치 제어 신호 발생함으로써, 센스 앰프의 출력 신호와 래치 제어 신호간에 최적의 마진을 확보할 수 있도록 한 반도체 메모리의 출력제어 회로에 관한 것이다.

Description

반도체 메모리의 출력 제어 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명에 의한 반도체 메모리의 출력 제어 회로의 구성을 나타낸 블럭도.

제4도는 제3도에서 센스앰프(Sense Amplifier) 출력 검출부의 제1실시예의 회로 구성을 나타낸 도면.

Claims (9)

1. 이퀄라이즈 신호에 의해 내부 증폭 수단의 양 출력 노드의 전위를 소정의 상태로 이퀄라이즈하고, 센스앰프 인에이블 신호에 의해 상기 내부 증폭 수단이 셀어레이 블럭에서 출력되는 셀 데이타와 셀 데이타 바를 증폭하여 출력하는 센스 앰프 출력 제어 회로에서, 전원 전압이 인가됨에 따라, 상기 센스 앰프가 이퀄라이즈상태이면 소정의 상태로 초기화되고, 상기 센스 앰프가 인에이블되어 상기 내부 증폭 수단의 양 출력 노드의 전위가 다르게되면 이를 검출하는 센스 앰프 출력 검출 수단과; 상기 센스 앰프 출력 검출 수단의 출력 신호를 소정 시간 동안 지연하는 지연 수단과; 상기 센스 앰프가 인에이블될 때 상기 지연 수단의 출력 신호가 출력되도록 하는 출력 제어 수단을 포함하는 반도체 메모리의 출력 제어회로.
2. 제1항에 있어서, 상기 센스 앰프 출력 검출 수단은 상기 센스 앰프가 이퀄라이즈 상태에 있을 때, 상기 내부 증폭 수단의 양 출력 노드의 전위에 의해 소정의 상태로 초기화 됨을 특징으로 하는 반도체 메모리의 출력 제어 회로.
3. 제2항에 있어서, 상기 센스 앰프 출력 검출 수단은 상기 이퀄라이즈 신호를 이용하여 초기화하는 수단을 추가로 포함함을 특징으로 하는 반도체 메모리의 출력 제어 회로.
4. 제3항에 있어서, 상기 이퀄라이즈 신호를 이용하여 초기화 하는 수단은 상기 센스 앰프가 이퀄라이즈 될 때만 인에이블 되어 상기 센스 앰프 검출부를 초기화 함을 특징으로 하는 반도체 메모리의 출력 제어 회로.
5. 제1항에 있어서, 상기 출력 제어 수단은 상기 센스 앰프 인에이블 신호와 상기 지연 수단의 출력 신호를 낸드 연산하여 출력함을 특징으로 하는 반도체 메모리의 출력 제어 회로.
6. 제1항에 있어서, 상기 센스 앰프 출력 검출 수단은 초기화시 상기 센스 앰프의 내부 증폭 수단의 양 출력 노드에서 출력되는 신호의 전위를 전원 전압의 레벨로 증가시키는 수단을 포함함을 특징으로 하는 반도체 메모리의 출력 제어 회로.
7. 제6항에 있어서, 상기 내부 증폭 수단의 양 출력 노드에서 출력되는 신호의 전위를 전원 전압의 레벨로 증가시키는 수단은 게이트 전극이 접지되고 소스-드레인 전극이 상기 전원 전압과 내부 증폭 수단의 출력 노드와 각각 연결된 피 모스트랜지스터임을 특징으로 하는 반도체 메모리의 출력 제어 회로.
8. 제1항에 있어서, 상기 센스 앰프 출력 검출 수단은 초기화시 전원 전압의 레벨을 상기 센스 앰프의 내부 증폭 수단의 양 출력 노드에서 출력되는 신호의 레벨로 감소시키는 수단을 포함함을 특징으로 하는 반도체 메모리의 출력 제어 회로.
9. 제8항에 있어서, 상기 전원 전압의 레벨을 상기 센스 앰프의 내부 증폭 수단의 양 출력 노드의 레벨로 감소시키는 수단은 엔 모스 트랜지스터임을 특징으로 하는 반도체 메모리의 출력 제어 회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.