KR100380271B1 - 메인 앰프의 출력 드라이버 회로 - Google Patents

메인 앰프의 출력 드라이버 회로 Download PDF

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Abstract

본 발명의 메인 앰프의 출력 드라이버 회로는 메인 앰프의 출력 노드를 프리차지시키는 이퀄라이징 신호가 리세트되는 구간('하이')에서는 메인 앰프부의 출력신호가 출력단의 래치 회로에 자동으로 전달되도록 하고, 이퀄라이징 신호가 세트되는 구간('로우')에서는 메인 앰프와 출력단의 래치 회로를 자동으로 단절시킴으로써 회로의 오동작을 방지시킬 수 있다. 또한, 종래 회로에서 필요한 이퀄라이징 신호와 출력인에이블신호의 시간 마진인 t1,t2 시간이 필요치 않게 되었고, 출력인에이블 신호가 필요치 않게 됨에 따라서 메인 앰프의 제어 회로를 간략화시킬 수 있다.

Description

메인 앰프의 출력 드라이버 회로{OUTPUT DRIVER CIRCUIT FOR MAIN AMPLIFIER}
본 발명의 디램(DRAM)의 메인 앰프(Main Amp)의 출력을 드라이빙하는 메인 앰프의 출력 드라이버 회로에 관한 것으로, 특히 하이 스피드(high speed)회로에서 문제가 될 수 있는 출력 인에이블(Enable) 신호를 제거함으로써, 회로를 간략화하고 안정된 동작을 갖도록 한 메인 앰프의 출력 드라이버 회로에 관한 것이다.
도 1은 종래 기술에 따른 메인 앰프의 출력 드라이버 회로도이다.
종래의 메인 앰프의 출력 드라이버 회로는 비트 라인 센스앰프(도시하지 않음)에서 출력된 신호(MIOB, MIOT)를 입력하여 센싱한 신호(MCB,MOT)를 노드(Nd1) 및 노드(Nd4)로 각각 출력하는 메인 앰프부(10)와, 상기 메인 앰프부(10)의 센싱 동작후 인에이블되는 이퀄라이징 신호(MAEQB)에 의해 상기 노드(Nd1)를 프리차지 전압(Vperi)으로 프리차지시키는 제1 프리차지부(P1)와, 상기 이퀄라이징 신호(MAEQB)에 의해 상기 노드(Nd4)를 프리차지 전압(Vperi)으로 프리차지시키는 제2 프리차지부(P2)와, 상기 노드(Nd1)의 전압이 '로우'일 때 노드(Nd2)로 '하이(Vperi)' 신호를 전송하고, 상기 노드(Nd1)의 전압이 '하이'이고 출력인에이블바신호(OUTENB)가 '하이'일 때 상기 노드(Nd2)로 '로우(Vss)' 신호를 전송하는 제1 출력 드라이버부(20)와, 상기 제1 출력 드라이버부(20)의 출력 노드(Nd2) 및 제1 출력 단자(Nd3) 사이에 접속되며 상기 제1 출력 드라이버부(20)의 출력 신호를 래치시키는 제1 래치부(IN1,IN2)와, 상기 노드(Nd4)의 전압이 '로우'일 때 노드(Nd5)로 '하이(Vperi)' 신호를 전송하고, 상기 노드(Nd4)의 전압이 '하이'이고 출력인에이블신호(OUTEN)가 '하이'일 때 상기 노드(Nd5)로 '로우(Vss)' 신호를 전송하는 제2 출력 드라이버부(22)와, 상기 제2 출력 드라이버부(22)의 출력 노드(Nd5) 및 제2 출력 단자(Nd6) 사이에 접속되며 상기 제2 출력 드라이버부(22)의 출력 신호를 래치시키는 제2 래치부(IN3,IN4)로 구성되어 있다.
상기 제1 출력 드라이버부(20)는 메인 앰프부(10)의 출력 노드(Nd1)의 신호('로우')에 의해 출력 노드(Nd2)로 '하이' 전압을 전송하는 PMOS 트랜지스터(P3)와, 출력 노드(Nd2) 및 접지전압(Vss) 사이에 직렬접속되며 메인 앰프부(10)의 출력 노드(Nd1)의 신호('하이') 및 출력인에이블바 신호(OUTENB)에 의해 출력 노드(Nd2)의 전압을 접지전압(Vss)으로 방전시키는 NMOS 트랜지스터(N1, N2)로 구성된다.
상기 제2 출력 드라이버부(22)는 메인 앰프부(10)의 출력 노드(Nd4)의 신호('로우')에 의해 출력 노드(Nd5)로 '하이' 전압을 전송하는 PMOS 트랜지스터(P4)와, 출력 노드(Nd5) 및 접지전압(Vss) 사이에 직렬접속되며 메인 센스앰프부(10)의 출력 노드(Nd4)의 신호('하이') 및 출력인에이블 신호(OUTEN)에 의해 출력 노드(Nd5)의 전압을 접지전압(Vss)으로 방전시키는 NMOS 트랜지스터(N3, N4)로 구성된다.
리드 동작시 비트라인 센스앰프(도시하지 않음)를 통해 증폭된 셀의 데이타(MIOB,MIOT)는 메인 앰프부(10)에서 다시 한번 증폭된다. 이때, 메인 앰프부(10)에서 증폭된 신호(MCB,MOT)는 노드(Nd1, Nd4)로 각각 출력된다.
메인 앰프부(10)의 출력 노드(Nd1)로 출력된 신호(MCB)는 제1 출력 드라이버부(20)로 입력되어 출력인에이블바 신호(OUTENB)에 의해 버퍼링된 후 노드(Nd2)로 출력된다. 이때, 노드(Nd2)로 출력된 신호는 제1 출력 드라이버부(20)로 입력되는 신호(MCB)와 위상이 반대인 신호이다. 제1 출력 드라이버부(20)에서 출력된 신호는 출력단에 접속된 제1 래치부(IN1,IN2)에 의해 일정 시간동안 래치된다. 제1 래치부(IN1,IN2)를 통해 제1 출력 단자(Nd3)로 출력되는 신호는 제1 출력 드라이버부(20)에서 출력되는 신호와 위상이 반대이다. 이때, 제1 출력 신호(FO1)는 출력인에이블바신호(OUTENB)가 디스에이블되어도 다음출력인에이블바신호(OUTENB)가 인에이블되기 전까지 제1 래치부(IN1,IN2)에 의해 래치된 데이타를 계속 유지한다.
메인 앰프부(10)의 출력 노드(Nd4)로 출력된 신호(MOT)는 제2 출력 드라이버부(22)로 입력되어 출력인에이블 신호(OUTEN)에 의해 버퍼링된 후 노드(Nd5)로 출력된다. 이때, 노드(Nd5)로 출력된 신호는 제2 출력 드라이버부(22)로 입력되는 신호(MOT)와 위상이 반대인 신호이다. 제2 출력 드라이버부(22)에서 출력된 신호는 출력단에 접속된 제2 래치부(IN3,IN4)에 의해 일정 시간동안 래치된다. 제2 래치부(IN3,IN4)를 통해 제2 출력 단자(Nd6)로 출력되는 신호는 제2 출력 드라이버부(22)에서 출력되는 신호와 위상이 반대이다. 이때, 제2 출력 신호(FO2)는 출력인에이블신호(OUTEN)가 디스에이블되어도 다음 출력인에이블신호(OUTEN)가 인에이블되기 전까지 제2 래치부(IN3,IN4)에 의해 래치된 데이타를 계속 유지한다.
그런데, 상기 구성을 갖는 종래의 메인 앰프의 출력 드라이버 회로는 도 2의 동작 타이밍과 같이, 회로의 오동작을 막기위해 메인 앰프부(10)의 출력 노드(Nd1,Nd4)를 프리차지 전압으로 리세트(reset)시키는 이퀄라이징 신호(MAEQB)가 '하이'로 된 이후 t1 시간후에 출력인에이블신호(OUTEN)가 세트(set)되어야 하고 이퀄라이징 신호(MAEQB)가 '로우'로 되기 전에 출력인에이블신호(QUTEN)를 리세트(reset) 되어야 한다. 그런데, DRAM의 동작속도가 고속화 됨에 따라 이퀄라이징 신호(MAEQB)의 '하이' 구간, 즉 메인 앰프부(10)의 인에이블 시간은 짧아지게 되고 이에따라 t1,t2의 시간 마진(time margin)이 필요한 출력인에이블신호(OUTEN)의 폭은 점점 짧아짐에 따라 회로의 오동작을 일으킬 수 있는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 메인 앰프부(10)의 출력 노드(Nd1,Nd4)를 프리차지시키는 이퀄라이징 신호(MAEQB)가 리세트되는 구간('하이')에서는 메인 앰프부(10)의 출력이 출력단의 래치 회로에 자동으로 전달되도록 하고, 이퀄라이징 신호(MAEQB)가 세트되는 구간('로우')에서는 메인 앰프부(10)와 출력단의 래치 회로를 자동으로 단절시켜서 회로의 오동작을 방지시킨 메인 앰프의 출력 드라이버 회로를 제공하는데 있다.
도 1은 종래 기술에 따른 메인 앰프의 출력 드라이버 회로도
도 2는 도 1의 문제점을 설명하기 위한 동작 타이밍도
도 3은 본 발명에 의한 메인 앰프의 출력 드라이버 회로도
도 4는 본 발명에 의한 다른 메인 앰프의 출력 드라이버 회로도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 메인 앰프부 20 : 제1 출력 드라이버부
22 : 제2 출력 드라이버부 30, 40 : 출력 드라이버부
상기 목적을 달성하기 위한 본 발명의 메인 앰프의 출력 드라이버 회로는,
비트 라인 센스앰프에서 출력된 신호를 입력하여 센싱한 신호를 제1 노드 및 제2 노드로 각각 출력하는 메인 앰프부와,
상기 메인 앰프부의 센싱 동작후 인에이블되는 이퀄라이징 신호에 의해 상기 제1 노드를 프리차지 전압으로 프리차지시키는 제1 프리차지부와,
상기 이퀄라이징 신호에 의해 상기 제2 노드를 프리차지 전압으로 프리차지시키는 제2 프리차지부와,
상기 제1 노드의 전압레벨에 의해 '하이' 신호를 출력하고, 상기 제1 노드의 전압레벨에 의해 '로우' 신호를 출력하는 출력 드라이버부와,
상기 출력 드라이버부의 출력 신호를 래치시킨 후 최종 출력단자로 출력하는 래치부를 포함하여 구성된다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 메인 앰프의 출력 드라이버 회로도이다.
본 발명의 메인 앰프의 출력 드라이버 회로는 비트 라인 센스앰프(도시하지 않음)에서 출력된 신호(MIOB, MIOT)를 입력하여 센싱한 신호(MCB,MOT)를 노드(Nd1) 및 노드(Nd4)로 각각 출력하는 메인 앰프부(10)와, 상기 메인 앰프부(10)의 센싱 동작후 인에이블되는 이퀄라이징 신호(MAEQB)에 의해 상기 노드(Nd1)를 프리차지 전압(Vperi)으로 프리차지시키는 제1 프리차지부(P1)와, 상기 이퀄라이징 신호(MAEQB)에 의해 상기 노드(Nd4)를 프리차지 전압(Vperi)으로 프리차지시키는 제2 프리차지부(P2)와, 상기 노드(Nd1)의 전압이 '로우'일 때 출력 노드(Nd11)로 '하이(Vperi)' 신호를 전송하고, 상기 노드(Nd4)의 전압이 '로우'일 때 상기 노드(Nd11)로 '로우(Vss)' 신호를 전송하는 출력 드라이버부(30)와, 상기 출력 드라이버부(30)의 출력 노드(Nd11) 및 출력 단자(Nd12) 사이에 접속되며 상기 출력 드라이버부(30)의 출력 신호를 래치시키는 래치부(IN12,IN13)로 구성된다.
여기서, 상기 제1 프리차지부(P1) 및 상기 제2 프리차지부(P2)는 PMOS 트랜지스터로 각각 구성된다.
그리고, 상기 출력 드라이버부(30)는 상기 노드(Nd1)의 전압이 '로우'일 때 출력 노드(Nd11)로 '하이(Vperi)' 신호를 전송하는 PMOS 트랜지스터(P11)와, 상기 노드(Nd4)의 전압('로우')의 반전 신호('하이')에 의해 상기 출력 노드(Nd11)로 '로우(Vss)' 신호를 전송하는 NMOS 트랜지스터(N11)로 구성된다.
그리고, 상기 래치부(IN12,IN13)는 상기 출력 드라이버부(30)의 출력 노드(Nd11) 및 상기 최종 출력단자(Nd12) 사이에 접속된 2개의 인버터로 구성된다.
리드 동작시 비트라인 센스앰프(도시하지 않음)를 통해 증폭된 셀의 데이타(MIOB,MIOT)는 메인 앰프부(10)에서 다시 한번 증폭된다. 이때, 메인 앰프부(10)에서 증폭된 신호(MCB,MOT)는 노드(Nd1, Nd4)로 각각 출력된다.
메인 앰프부(10)의 출력 노드(Nd1)로 출력된 신호(MCB)는 출력 드라이버부(30)로 입력되어 버퍼링된 후 출력 노드(Nd11)로 출력된다. 이때, 출력 노드(Nd11)로 출력된 신호는 출력 드라이버부(30)로 입력되는 신호(MCB 또는 MOT)와 위상이 반대인 신호이다. 출력 단자(Nd12)로 출력되는 출력 신호(FO)는 출력 단자(Nd12)에 접속된 래치부(IN12,IN13)에 의해 일정 시간동안 래치된다. 이때, 래치부(IN12,IN13)를 통해 출력 단자(Nd12)로 출력되는 신호(FO)는 상기 출력 드라이버부(30)에서 출력되는 신호와 위상이 반대이다. 이때, 출력 신호(FO)는 다음 데이타 신호가 들어올때까지 현재의 값을 계속 유지한다.
한편, 상기 이퀄라이징 신호(MAEQB)는 상기 메인 앰프부(10)가 동작하기 전에는 '로우' 상태를 갖는다. 따라서, 상기 메인 앰프부(10)의 출력 노드(MOB,MOT)는 제1 및 제2 프리차지부(P1,P2)에 의해 프리차지 전압(Vperi)으로 프리차지 된다.
이때, 출력 드라이버부(30)의 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)는 상기 메인 앰프부(10)의 출력 노드(MOB,MOT)가 프리차지 전압(Vperi)으로 프리차지된 상태이므로 턴오프 된다. 따라서, 메인 앰프부(10)와래치부(IN12,IN13)는 단절된 상태이다.
이 상태에서 메인 앰프부(10)가 인에이블되면 이퀄라이징 신호(MAEQB)는 '하이'로 되어 제1 프리차지부(P1) 및 제2 프리차지부(P2)를 턴오프시킨다. 그리고, 노드(Nd1)의 신호(MOB)와 노드(Nd4)의 신호(MOT)는 메인 앰프부(10)의 동작에 의해 서로 반대 상태를 가지면서 신호가 디베러핑(developing) 된다.
노드(Nd1)의 신호(MOB)가 '로우'이고, 노드(Nd4)의 신호(MOT)가 '하이'로 디베러핑(developing)되면, 출력 드라이버부(30)의 NMOS 트랜지스터(N11)는 턴오프되고 PMOS 트랜지스터(P11)는 턴온되어 래치부(12)에 '하이' 데이타가 전달된다. 반대로, 노드(Nd1)의 신호(MOB)가 '하이'이고, 노드(Nd4)의 신호(MOT)가 '로우'로 디베러핑(developing)되면 출력 드라이버부(30)의 PMOS 트랜지스터(P11)는 턴오프되고 NMOS 트랜지스터(N11)는 턴온되어 래치부(IN12,IN13)로 '로우' 데이타가 전달된다.
그 후, 메인 앰프부(10)의 인에이블 동작이 끝나면 이퀄라이징 신호(MAEQB)는 '로우'로 세트되면서 프리차지부(P1,P2)를 턴온시키고, 출력 드라이버부(30)의 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)를 턴오프시킴으로써 메인 앰프부(10)와 래치부(IN12,IN13)의 연결을 단절시킨다.
도 4는 본 발명에 의한 다른 메인 앰프의 출력 드라이버 회로도이다.
도 4의 메인 앰프의 출력 드라이버 회로는 비트 라인 센스앰프(도시하지 않음)에서 출력된 신호(MIOB, MIOT)를 입력하여 센싱한 신호(MCB,MOT)를 노드(Nd1) 및 노드(Nd4)로 각각 출력하는 메인 앰프부(10)와, 상기 메인 앰프부(10)의 센싱동작후 인에이블되는 이퀄라이징 신호(MAEQB)에 의해 상기 노드(Nd1)를 접지 전압(Vss)으로 프리차지시키는 제1 프리차지부(N1)와, 상기 이퀄라이징 신호(MAEQB)에 의해 상기 노드(Nd4)를 접지 전압(Vss)으로 프리차지시키는 제2 프리차지부(N2)와, 상기 노드(Nd1)의 전압이 '하이'일 때 출력 노드(Nd21)로 '하이(Vperi)' 신호를 전송하고, 상기 노드(Nd4)의 전압이 '하이'일 때 상기 노드(Nd21)로 '로우(Vss)' 신호를 전송하는 출력 드라이버부(40)와, 상기 출력 드라이버부(40)의 출력 노드(Nd21) 및 출력 단자(Nd22) 사이에 접속되며 상기 출력 드라이버부(40)의 출력 신호를 래치시키는 래치부(IN32,IN33)로 구성된다.
여기서, 상기 제1 프리차지부(N1) 및 상기 제2 프리차지부(N2)는 NMOS 트랜지스터로 각각 구성된다.
그리고, 상기 출력 드라이버부(40)는 상기 노드(Nd1)의 전압('하이')의 반전 신호('로우')에 의해 출력 노드(Nd21)로 '하이(Vperi)' 신호를 전송하는 PMOS 트랜지스터(P31)와, 상기 노드(Nd4)의 전압이 '하이'일 때 상기 출력 노드(Nd21)로 '로우(Vss)' 신호를 전송하는 NMOS 트랜지스터(N33)로 구성된다.
그리고, 상기 래치부(IN32,IN33)는 상기 출력 드라이버부(40)의 출력 노드(Nd21) 및 상기 최종 출력단자(Nd22) 사이에 접속된 2개의 인버터로 구성된다.
메인 앰프부(10)의 동작전에는 이퀄라이징 신호(MAEQ)가 '하이'상태를 가진다. 따라서, 제1 프리차지부(N31) 및 제2 프리차지부(N32)는 턴온되어 노드(Nd1) 및 노드(Nd4)를 접지전압(Vss)으로 프리차지시킨다. 이때, 출력 드라이버부(40)의 PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N33)는 턴오프되어 메인 앰프부(10)와래치부(IN32, IN33)의 연결을 단절시킨다.
그 후, 메인 앰프부(10)가 인에이블되면 이퀄라이징 신호(MAEQ)가 '로우'로 됨으로써 노드(Nd1)의 신호(MOB)와 노드(Nd4)의 신호(MOT)는 서로 반대의 위상을 갖는다. 따라서, 출력 드라이버부(40)의 PMOS 트랜지스터(P31) 또는 NMOS 트랜지스터(N33)가 동작하여 래치부(IN32,IN33)로 데이타를 전송한다.
이상에서 설명한 바와 같이, 본 발명의 메인 앰프의 출력 드라이버 회로는 메인 앰프부(10)의 출력 노드(Nd1,Nd4)를 프리차지시키는 이퀄라이징 신호(MAEQB)가 리세트되는 구간('하이')에서는 메인 앰프부(10)의 출력이 출력단의 래치 회로에 자동으로 전달되도록 하고, 이퀄라이징 신호(MAEQB)가 세트되는 구간('로우')에서는 메인 앰프부(10)와 출력단의 래치 회로를 자동으로 단절시킴으로써 회로의 오동작을 방지시킬 수 있다. 또한, 종래 회로에서 필요한 이퀄라이징 신호(MAEQB)와 출력인에이블신호(OUTEN)의 시간 마진(time margin)인 t1,t2 시간이 필요치 않게 되었고, 출력인에이블 신호(OUTEN)가 필요치 않게 됨에 따라서 메인 앰프의 제어 회로를 간략화시킬 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (13)

  1. 비트 라인 센스앰프에서 출력된 신호를 입력하여 센싱한 신호를 제1 노드 및 제2 노드로 각각 출력하는 메인 앰프부와,
    상기 메인 앰프부의 센싱 동작후 인에이블되는 이퀄라이징 신호에 의해 상기 제1 노드를 프리차지 전압으로 프리차지시키는 제1 프리차지부와,
    상기 이퀄라이징 신호에 의해 상기 제2 노드를 프리차지 전압으로 프리차지시키는 제2 프리차지부와,
    상기 제1 노드의 전압레벨에 의해 '하이' 신호를 출력하고, 상기 제1 노드의 전압레벨에 의해 '로우' 신호를 출력하는 출력 드라이버부와,
    상기 출력 드라이버부의 출력 신호를 래치시킨 후 최종 출력단자로 출력하는 래치부를 포함하여 구성된 것을 특징으로 하는 메인 앰프의 출력 드라이버 회로.
  2. 제 1 항에 있어서, 상기 출력 드라이버부는,
    상기 제1 노드의 전압레벨에 의해 '하이' 신호를 출력하는 풀업 트랜지스터와,
    상기 제1 노드의 전압레벨에 의해 '로우' 신호를 출력하는 풀다운 트랜지스터로 구성된 것을 특징으로 하는 메인 앰프의 출력 드라이버 회로.
  3. 제 2 항에 있어서,
    상기 풀업 트랜지스터 및 풀다운 트랜지스터는 MOS 트랜지스터로 구성된 것을 특징으로 하는 메인 앰프의 출력 드라이버 회로.
  4. 제 2 항에 있어서,
    상기 풀업 트랜지스터는 PMOS 트랜지스터로 구성되고,
    상기 풀다운 트랜지스터는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 메인 앰프의 출력 드라이버 회로.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 PMOS 트랜지스터는 상기 제1 노드의 반전 신호에 의해 동작이 제어되고, 상기 NMOS 트랜지스터는 상기 제1 노드이 신호에 의해 동작이 제어되는 것을 특징으로 하는 메인 앰프의 출력 드라이버 회로.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 PMOS 트랜지스터는 상기 제1 노드의 신호에 의해 동작이 제어되고, 상기 NMOS 트랜지스터는 상기 제1 노드의 반전 신호에 의해 동작이 제어되는 것을 특징으로 하는 메인 앰프의 출력 드라이버 회로.
  7. 제 1 항에 있어서,
    상기 제1 프리차지부는 MOS 트랜지스터로 구성된 것을 특징으로 하는 메인앰프의 출력 드라이버 회로.
  8. 제 7 항에 있어서,
    상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 메인 앰프의 출력 드라이버 회로.
  9. 제 7 항에 있어서,
    상기 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 메인 앰프의 출력 드라이버 회로.
  10. 제 1 항에 있어서,
    상기 제2 프리차지부는 MOS 트랜지스터로 구성된 것을 특징으로 하는 메인 앰프의 출력 드라이버 회로.
  11. 제 10 항에 있어서,
    상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 메인 앰프의 출력 드라이버 회로.
  12. 제 10 항에 있어서,
    상기 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 메인 앰프의출력 드라이버 회로.
  13. 제 1 항에 있어서, 상기 래치부는,
    상기 출력 드라이버부의 출력 단자와 상기 최종 출력단자 사이에 접속된 2개의 인버터로 구성된 것을 특징으로 하는 메인 앰프의 출력 드라이버 회로.
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