KR100301604B1 - 감지 증폭기 회로 - Google Patents
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Abstract
본 발명은 감지 증폭기의 랫치 마진을 확대시킬 수 있는 랫치형 감지 증폭기 회로를 제공한다. 반도체 기억 장치에서 메모리셀이 발생시키는 미소 전위차를 플립플롭(1)에서 전원 전압-접지 간 레벨까지 증폭시키는 랫치형 감지 증폭기에 있어서, 플립플롭(1)이 출력시키는 한 쌍의 상보적 신호를 수신하는 다음단 버퍼(3)가 2개의 논리 회로로 구성되어 있고, 2개의 논리 회로는 함께 NOR 회로를 구성하고 있고, 2개의 NOR 회로 각각에서 직렬로 접속되는 적어도 2개의 P채널 트랜지스터 중 캐리어 공급원 즉 전원 전압에 근접한 트랜지스터 Q11을 2개의 NORE 회로에서 공통으로 하였다. 플립플롭의 상보 관계에 있는 한 쌍의 노드 SAT 및 노드 SAB에 접속되는, 다음단 버퍼(3) 내의 트랜지스터 Q12 및 Q15에서 발생하는 게이트-소스 간의 오버랩 용량의 차를 없애 감지 증폭기의 랫치 마진을 확대할 수 있다.
Description
본 발명은 반도체 메모리에 사용되는 감지 증폭기에 관한 것으로, 특히 랫치형 감지 증폭기에 관한 것이다.
근년, 반도체 장치의 고속화, 저소비 전력화가 진행됨에 따라, 반도체 메모리에 있어서도 동일하게 고속화, 저소비 전력화가 진행되어지고 있다.
반도체 메모리에 사용되는 감지 증폭기에는 몇 가지 방식이 있지만, 그 중에서 랫치형 감지 증폭기는 대기(standby) 시의 전류 소비량이 0이고, 또한 셀이 발생시키는 미소한 전위차를 고속으로 증폭시킬 수 있는 이점이 있다.
그러나, 랫치형 감지 증폭기에서는 랫치 회로 내부의 플립플롭이 증폭하는 전위차는 수십mV이므로, 충분한 마진이 없으면 감지 증폭기가 오동작을 하게 된다.
도 4에서는 종래의 랫치형 감지 증폭기 회로의 일례를 도시하고 있다. 랫치형 감지 증폭기는 메모리셀로부터의 데이타를 전원 전압-접지간 레벨(Vcc-GND)까지 고속으로 증폭하고 한 쌍의 상보적인 신호를 출력하는 플립플롭(1)과, 데이타 랫치시에 판독 버스 RBT 및 RBB에서 플립플롭(1)을 분리하기 위한 트랜스퍼 게이트(2)와, 플립플롭에 의해 증폭된 상보 데이타를 수신하는 다음단 버퍼(3A)와, 증폭된 메모리셀의 데이타를 출력하는 출력 회로(4)로 구성된다.
플립플롭(1)은 2개의 반전기 INV1 및 INV2가 서로 역방향으로 병렬로 구성되어, 즉 폐루프를 구성하도록 접속되어 구성되어 있다. 그리고, 두 반전기의 전원 단자에는, 제2 감지 증폭기 활성화 신호 SE2가 공급되어 있다. 따라서, 제2 감지 증폭기 활성화 신호 SE2가 로우 레벨(L)인 경우는 플립플롭(1)은 전혀 동작하지 않는다. 또한, 두 반전기의 접지 단자는 제1 감지 증폭기 활성화 신호 SE1에 의해 제어되는 N채널 트랜지스터 Q1을 통해 접지 GND에 접속되어 있다. 제1 감지 증폭기 활성화 신호 SE1가 로우 레벨(L)이면 플립플롭(1)의 양단의 노드 SAT 및 SAB는Vcc 레벨로 유지된다.
플립플롭(1)의 양단의 노드 SAT 및 SAB는 트랜스퍼 게이트(2)의 P채널 트랜지스터 Q2 및 Q3 각각을 통해 판독 버스 RBT 및 RBB에 각각 접속되어 있다. 그리고, 이들 P채널 트랜지스터 Q2 및 Q3의 게이트에는 제2 감지 증폭기 활성화 신호 SE2가 인가되어 있다. 따라서, 상술한 바와 같이, 데이타 랫치시에 제2 감지 증폭기 활성화 신호 SE2가 하이 레벨(H)로 되면, 판독 버스 RBT 및 RBB에서 플립플롭(1)이 분리된다.
다음단 버퍼(3A)와 그 출력에 접속된 출력 회로(4)의 구성은 예를 들어, 특개평 3-41820호 공보 및 특개평 4-109494호 공보 등에 개시되어 있고, 널리 공지된 구성이다.
예를 들어, 다음단 버퍼(3A)는 한 쌍의 NOR 회로 NOR1 및 2를 구비하고 있다. 두 NOR 회로 NOR1 및 2의 한 입력은 제1 감지 증폭기 활성화 신호 SE1을 수신하는 반전기 INV3의 출력에 접속되고, 제1 감지 증폭기 활성화 신호 SE1의 반전 신호 /SE1을 수신한다. 한 NOR 회로 NOR1의 다른 입력은 플립플롭(1)의 한 노드 SAT에 접속되고, 다른 NOR 회로 NOR2의 다른 입력은 플립플롭(1)의 다른 노드 SAB에 접속되어 있다.
출력 회로(4)는 전원 전압 Vcc와 접지 GND 간에 직렬로 접속된 P채널 트랜지스터 Q4와 N채널 트랜지스터 Q5를 구비하고 있고, P채널 트랜지스터 Q4의 게이트는 NOR 회로 NOR2의 출력에 입력이 접속된 반전기 INV4의 출력에 접속되고, N채널 트랜지스터 Q5의 게이트는 NOR 회로 NOR1의 출력에 접속되어 있다. 그리고, P채널트랜지스터 Q4와 N채널 트랜지스터 Q5 사이의 접속 노드로부터 감지 증폭기 출력 SAOUT가 출력된다.
도 2를 참조하여 설명하면, 판독 대상의 메모리셀이 선택되면, 메모리셀이 발생시키는 전위차가 도시안된 디지트선과, 그 디지트선과 감지 증폭기를 연결시키는 판독 버스선 RBT 및 RBB와, 트랜스퍼 게이트(2)를 통해 감지 증폭기 내부로 전달되고, 감지 증폭기 내의 플립플롭(1)의 양단 노드 SAT와 SAB 사이에도 미소 전위차 Δ가 발생한다.
여기서, 제1 감지 증폭기 활성화 신호 SE1이 하이 레벨(H)로 되면, 플립플롭의 접지 단자에 접속되어 있는 N채널 트랜지스터가 온됨으로써 노드 SAT와 SAB는 셀로부터의 미소 전위차 ΔV를 확대하면서 거의 중간 레벨까지 강하된다. 그리고, 노드 SAT와 SAB 사이에서 증폭하는 데 충분한 전위차가 발생할 때 제2 감지 증폭기 활성화 신호 SE2가 하이 레벨(H)로 됨으로써, 플립플롭에 전원이 공급되고, 노드 SAT와 노드 SAB 간의 전위차는 전원 전압-접지 간 레벨[Vcc-GND)]가지 증폭된다. 또한, 제1 감지 증폭기 활성화 신호 SE1이 하이 레벨(H)로 됨으로써, 다음단 버퍼(3A)의 NOR 회로 NOR1 및 2가 활성화되고, 노드 SAT와 노드 SAB의 신호가 출력 회로(4)에 전달되어 메모리셀의 데이타가 외부로 출력된다.
상술한 종래 랫치형 감지 증폭기 회로에서, 예를 들어, 도 4와 같이 다음단 버퍼(3A)를 통상의 NOR로 구성한 것으로 하면, 다음과 같은 문제가 발생한다.
도 4에서 원으로 둘러싸여 도시되는 NOR 회로는 NOR 회로 NOR1 및 NOR2 각각을 구성하는 것이다. 도시된 NOR 회로는 2개의 P채널 트랜지스터 Q6 및 Q7과 2개의 N채널 트랜지스터 Q8 및 Q9로 구성되어 있다. 2개의 P채널 트랜지스터 Q6 및 Q7은 전원 전압 Vcc와 출력 노드 OUT 사이에 직렬로 접속되고, 2개의 N채널 트랜지스터 Q8 및 Q9는 출력 노드 OUT과 접지 GND 사이에 병렬로 접속되어 있다. 그리고, P채널 트랜지스터 Q6의 게이트와 N채널 트랜지스터 Q8의 게이트가 NOR 회로 NOR1인 경우에는 플립플롭(1)의 노드 SAT에 접속되고, NOR 회로 NOR2인 경우에는 플립플롭(1)의 노드 SAB에 접속된다. P채널 트랜지스터 Q7의 게이트와 N채널 트랜지스터 Q9의 게이트는 반전기 INV3의 출력에 접속되고, 제1 감지 증폭기 활성화 신호 SE1의 반전 신호 /SE1을 수신한다.
여기서, 노드 SAT/노드 SAB 상의 전위가 입력되는 NOR 회로에서 직렬접속된 2개의 P채널 트랜지스터 Q6 및 Q7 간의 노드를 1T/1B로 하고, 또한 노드 SAT와 노드 SAB 상의 전위를 Vsat 및 Vsab로 하고, 노드 1T 및 1B의 전위를 V1t 및 V1b로 한 경우, 노드 SAT가 게이트에 입력되는 P채널 트랜지스터에는 게이트-소스의 전위차 Vgs로서 전위차(Vsat-V1t)가 발생하고, 또한 노드 SAB가 입력되는 P채널 트랜지스터에는 전위차 Vgs로서 동일하게 전위차(Vsab-V1b)가 발생하고 있다.
여기서, 노드 SAT와 노드 SAB 간에는 미소 전위차 ΔV가 존재하지만 거의 동일 레벨인 것에 대해, 노드 1T/1B의 전위는 이전 사이클에서 감지 증폭기가 어떠한 판독·기록 동작을 행하였는 가에 따라 달라진다.
가령 이전 사이클에서 감지 증폭기 출력 SAOUT가 하이 레벨(H)의 데이타를 출력하고 있던 경우 /SE1이 하이 레벨로 되어 판독 동작이 종료한 때, P채널 트랜지스터의 임계치 Vt를 Vtp로 하면 NOR 회로 NOR2 내 노드 1B는 Vcc의 전위로 되어있고, 한편 NOR 회로 NOR1 내 노드 1T는 Vtp의 전위로 되어 있다. 그리고, 판독 동작이 종료하고, 다시 노드 SAT 및 노드 SAB가 Vcc로 프리챠지된 때 (SAB-1B) 사이와 (SAT-1T) 사이에 각각 발생하는 커플링 용량 C는 게이트 전압이 동일해도 소스의 전위 1T/1B가 다르므로 차가 생긴다.
지금 설명하는 예에서는, 커플링 용량은 (SAT-1B) 사이에는 그다지 발생하고 있지 않고, 반대로 (SAB-1T) 사이에 많이 발생하고 있다. 이 커플링 용량의 차에 의해 다음 판독 동작 시에 데이타에 의해서는 노드 SAT-노드 SAB 간의 본래 가지고 있는 셀에 의한 전위차를 작게 하도록 커플링 용량이 작용해 버린다.
구체적으로는 SAOUT가 로우 레벨(L)의 데이타를 출력하도록 한 때, 즉 Vsat<Vsab의 조건에서 미소 전위차 ΔV를 증폭하려고 하는 경우이다.
제1 감지 증폭기 활성화 SE1이 로우 레벨에서 하이 레벨로 되고, 노드 SAT 및 노드 SAB가 그 사이의 미소 전위차를 유지한 채 Vcc/2까지 감소하려고 할 때, 노드 SAB는 문제의 P채널 트랜지스터 Q6의 소스 1B의 전위가 Vcc에 근접하므로, P채널 트랜지스터 Q6의 게이트-소스 간의 커플링 용량은 그다지 발생하지 않고, 게이트 전압이 감소하기 쉽도록 작용한다. 반대로, 노드 SAT의 경우는 문제의 P채널 트랜지스터 Q6의 소스 1T의 전위가 접지 GND에 근접하므로, P채널 트랜지스터 Q6의 게이트-소스 간의 커플링 용량이 커져, 노드 SAT가 감소하는 속도가 약간이지만 늦어진다.
그 때문에, 본래라면 Vsat<Vsab인 전위가 노드 SAT/노드 SAB가 Vcc/2까지 감소하는 도중에 역전 또는 역전하지 않을 때까지도 전위차가 작게 되어 정확하게 랫치할 수 없게 되는 문제가 발생한다.
또, 상술한 문제는 다음단 버퍼(3A)를 한 쌍의 NAND 회로로 구성한 경우에도 동일하게 발생한다.
감지 증폭기의 동작 마진을 문제로 한 발명이 예를 들어 특개소 62-275394호 공보 및 특개평 10-11973호 공보 등에 개시되어 있다. 그러나, 특개소 62-275394호 공보는 상술한 문제와는 다른 원인에 대처하려는 것으로, 상술한 문제를 해결할 수 없다. 또한, 특개평 10-11973호 공보는 비트선의 기생 용량을 원인으로 하는 문제를 해결하려는 것이므로, 동일하게 상술한 문제를 해결할 수 없다.
그래서, 본 발명은 상술한 문제를 해결하여 동작 마진을 확대시킨 랫치형 감지 증폭기 회로를 제공하려는 것이다.
본 발명에 의하면, 반도체 기억 장치에서 메모리셀이 발생시키는 미소 전위차를 검출하여, 그 전위차를 감지 증폭기 회로 내의 플립플롭에 의해 전원 전압-접지 간 레벨까지 증폭시키는 랫치형 감지 증폭기에 있어서, 그 플립플롭이 출력하는 한 쌍의 상보적 신호를 수신하는 다음단 버퍼가 2개의 논리 회로로 구성되어 있고, 상기 2개의 논리 회로는 함께 NOR 회로 또는 NAND 회로를 구성하고 있고, 상기 2개의 논리 회로 각각에서 직렬 접속되는 적어도 2개의 트랜지스터 중 해당 트랜지스터에 있어서의 캐리어를 공급하는 캐리어 공급원에 근접한 트랜지스터를 상기 2개의 논리 회로에서 공통으로 한 것을 특징으로 한다.
도 1은 본 발명에 의한 랫치형 감지 증폭기 회로의 제1 실시 형태의 회로도.
도 2는 도 1에 도시하는 랫치형 감지 증폭기 회로의 동작을 도해하는 파형도.
도 3은 도 1에 도시하는 랫치형 감지 증폭기 회로의 다음단 버퍼의 변형예의 회로도.
도 4는 종래 랫치형 감지 증폭기 회로의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 플립플롭
2 : 트랜스퍼 게이트
3 : 다음단 버퍼
4 : 출력 회로
본 발명에서는, 플립플롭부가 출력하는 한 쌍의 상보적 신호를 수신하는 다음단 버퍼의 2개의 논리 회로 각각에서 직렬 접속되는 적어도 2개의 트랜지스터 중 해당 트랜지스터에 있어서의 캐리어를 공급하는 캐리어 공급원에 근접한 트랜지스터를 2개의 논리 회로에 공통으로 함으로써 플립플롭의 출력을 수신하는 트랜지스터의 소스 전위를 논리 회로가 비활성화된 때 동일하게 하여, 그 결과 플립플롭의 출력을 수신하는 트랜지스터의 게이트-소스 영량을 2개의 논리 회로에서 동일하게 하고 있다. 따라서, 커플링 노이즈량의 차를 작게 하도록 하여 랫치형 감지 증폭기 회로의 동작 마진을 확대시킬 수 있다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도 1은 본 발명에 의한 랫치형 감지 증폭기 회로의 제1 실시 형태를 도시한다. 또, 도 4의 구성 요소와 공통하는 구성 요소에는 동일 참조 부호를 병기하여 원칙적으로 설명을 생략하기로 한다.
도 1에 도시된 바와 같이, 도시된 랫치형 감지 증폭기는 도 4의 종래예와 동일하게 메모리셀로부터의 데이타를 전원 전압-접지 간 레벨(Vcc-GND)까지 고속으로 증폭하여 한 쌍의 상보적 신호를 출력하는 플립플롭(1)과, 데이타 랫치 시에 판독 버스 RBT 및 RBB에서 플립플롭(1)을 분리하기 위한 트랜스퍼 게이트(2)와, 플립플롭에 의해 증폭된 싱보 데이타를 수신하는 다음단 버퍼(3)와, 증폭된 메모리셀의 데이타를 출력하는 출력 회로(4)로 구성된다.
다음단 버퍼(3)를 제외한 구성은 도 4의 종래예의 구성과 동일하므로, 상세한 설명은 생략하기로 한다. 다음단 버퍼(3)는 도 4의 종래예의 다음단 버퍼(3A)와 동일하게 2개의 NOR 회로로 구성되어 있지만, 2개의 NOR 회로의 일부가 공통화되어 있다.
즉, 다음단 버퍼(3)에서, 2개의 NOR 회로에 공통하는 P채널 트랜지스터 Q11의 소스가 고전압측 전원 전압 Vcc에 접속되고, 그 드레인에 P채널 트랜지스터 Q12의 소스가 접속되어 있다. 그리고, P채널 트랜지스터 Q12의 드레인과 접지 GND 사이에 2개의 N채널 트랜지스터 Q13 및 Q14가 병렬로 접속되어 있다. P채널 트랜지스터 Q12의 게이트와 N채널 트랜지스터 Q13의 게이트는 플립플롭(1)의 노드 SAB에 접속되고, P채널 트랜지스터 Q11의 게이트와 N채널 트랜지스터 Q14의 게이트는 반전기 INV3의 출력에 접속되고, 제1 감지 증폭기 활성화 신호의 반전 신호 /SE1을 수신한다. 이와 같이 하여, P채널 트랜지스터 Q11 및 Q12과 N채널 트랜지스터 Q13 및 Q14에 의해 1개의 NOR 회로가 구성되고, P채널 트랜지스터 Q12의 드레인과 N채널 트랜지스터 Q13 및 Q14의 드레인과의 접지점이 출력으로 되어 있다.
또한, P채널 트랜지스터 Q11의 드레인에 P채널 트랜지스터 Q15의 소스가 접속되고, 그 P채널 트랜지스터 Q15의 드레인과 접지 GND 사이에 2개의 N채널 트랜지스터 Q16 및 Q17이 병렬로 접속되어 있다. P채널 트랜지스터 Q15의 게이트와 N채널 트랜지스터 Q16의 게이트는 플립플롭(1)의 노드 SAT에 접속되고, N채널 트랜지스터 Q17의 게이트는 반전기 NV3의 출력에 접속되고, 제1 감지 증폭기 활성화 신호의 반전 신호 /SE1을 수신한다. 이와 같이 하여, P채널 트랜지스터 Q11 및 Q15와 N채널 트랜지스터 Q16 및 Q17에 의해 1개의 NOR 회로가 구성되고, P채널 트랜지스터 Q15의 드레인과 N채널 트랜지스터 Q16 및 Q17의 드레인의 접속점이 출력으로 되어 있다.
따라서, P채널 트랜지스터 Q11가 2개의 NOR 회로에 공통하고 있다. 환언하자면, 랫치형 감지 증폭기를 구성하는 요소 중 다음단 버퍼를 2개의 NOR 회로로 구성하고, 또한 그 직렬접속되는 P채널 트랜지스터 중 전원측에 근접한 측의, 즉 P채널 트랜지스터에 있어서의 캐리어를 공급하는 캐리어 공급원에 근접한 측의 P채널 트랜지스터를 2개의 NOE 회로에서 공통으로 하고 있다.
다음으로, 도 1에 도시하는 본 발명의 랫치형 감지 증폭기의 동작을 도 2의 파형을 이용하여 설명하기로 한다.
판독 대상의 메모리셀이 선택되면, 메모리셀이 발생시키는 미소 전위차가 도시하지 않은 디지트선과, 그 디지트선과 감지 증폭기를 연결하는 판독 버스선 RBT 및 RBB와, 트랜스퍼 게이트(2)를 통해 감지 증폭기 내부에 전달되고, 감지 증폭기 내의 플립플롭(1)의 양단의 노드 SAT 및 노드 SAB 사이에도 전위차 ΔV가 발생한다.
여기서, 제1 감지 증폭기 활성화 SE1이 하이 레벨로 되면, 플립플롭의 접지 단자에 접속되어 있는 N채널 트랜지스터 Q1이 온됨으로써 노드 SAT 및 노드 SAB는 셀로부터의 미소 전위차 ΔV를 확대시키면서 거의 중간 레벨까지 강하된다. 그리고, 노드 SAT 및 노드 SAB 사이에서 증폭하는 데 충분한 전위차가 발생한 때 제2 감지 증폭기 활성화 SE2가 하이 레벨로 됨으로써, 플립플롭에 전원이 공급되고, 노드 SAT 및 노드 SAB 사이의 전위차는 전원 전압-접지 간 레벨(Vcc-GND)까지 증폭된다. 또, 제1 감지 증폭기 활성화 SE1이 하이 레벨로 됨으로써 다음단 버퍼(3)의 2개의 NOR 회로가 활성화되고, 노드 SAT 및 노드 SAB의 신호가 출력 회로(4)에 전달되고, 메모리셀의 데이타가 외부로 출력된다.
이상의 동작에서, 이전 사이클에서 감지 증폭기 출력 SAOUT가 하이 레벨의 데이타를 출력하고 있어도 로우 레벨의 데이타를 출력하고 있어도 /SE1이 하이 레벨로 되어 판독 동작이 종료한 때 P채널 트랜지스터 Q11의 드레인, 즉 한쪽 NOR 회로의 P채널 트랜지스터 Q12의 소스도 다른쪽 NOR 회로의 P채널 트랜지스터 Q15의 소스도 Vcc의 전위로 되어 있다. 그리고, 판독 동작이 종료하고, 대시 노드 SAT 및 노드 SAB가 Vcc로 프리챠지된 때 P채널 트랜지스터 Q12의 (SAB-1B) 사이와 P채널 트랜지스터 Q15의 (SAT-1T) 사이에 각각 발생하는 커플링 용량은 게이트 전압이 동일하고 또한 소스 전위도 동일하므로 차가 없다.
따라서, 예를 들어, 종래예에 대해 설명한 경우와 동일한 경우를 상정하면, SAOUT가 로우 레벨의 데이타를 출력하려고 할 때, 즉 Vsat<Vsab의 조건에서 미소 전위차 ΔV를 증폭하려고 하고 있는 경우, 제1 감지 증폭기 활성화 신호 SE1이 로우 레벨에서 하이 레벨로 되어 노드 SAT 및 노드 SAB가 그 사이의 미소 전위차를 유지한 채 1/2Vcc까지 감소하려고 할 때 노드 SAB는 P채널 트랜지스터 Q12의 소스 전위가 Vcc에 근접하므로 P채널 트랜지스터 Q12의 소스-게이트 간의 커플링 용량은 그다지 발생하고 있지 않고, 게이트 전압이 감소하기 쉽도록 작용한다. 동일하게, 노드 SAT의 경우도 P채널 트랜지스터 Q15의 소스의 전위가 Vcc에 근접하므로, P채널 트랜지스터 Q15의 게이트-소스 간의 커플링 용량은 그다지 발생하고 있지 않고 게이트 전압이 감소하기 쉽도록 작용한다. 따라서, 노드 SAB가 감소하는 속도도노드 SAT가 감소하는 속도도 실질적으로 동일하게 된다.
그 때문에, 본래라면, Vsat<Vsab인 전위가 노드 SAT/노드 SAB가 Vcc/2까지 감소하는 도중에 역전 또는 역전하지 않을 때까지도 전위차가 작게 되어 정확하게 랫치할 수 없다는 종래예의 문제는 발생하지 않는다.
다음단 버퍼(3)를 NAND 회로로 구성하는 경우에는 다음단 버퍼(3)는 도 3과 같이 구성할 수 있다.
즉, 2개의 NAND 회로에 공통하는 N채널 트랜지스터 Q21의 소스가 접지 GND에 접속되고, 그 드레인에 N채널 트랜지스터 Q22의 소스가 접속되어 있다. 그리고, N채널 트랜지스터 Q22의 드레인과 고전압측 전원 전압 Vcc 사이에 2개의 P채널 트랜지스터 Q23 및 Q24가 병렬로 접속되어 있다. N채널 트랜지스터 Q22의 게이트와 P채널 트랜지스터 Q23의 게이트는 플립플롭(1)의 노드 SAB에 접속되고, N채널 트랜지스터 Q21의 게이트와 P채널 트랜지스터 Q24의 게이트는 제1 감지 증폭기 활성화 신호의 반전 신호 /SE1을 수신한다. 이와 같이 하여, N채널 트랜지스터 Q21 및 Q22과 P채널 트랜지스터 Q23 및 Q24에 의해 1개의 NAND 회로가 구성되고, N채널 트랜지스터 Q22의 드레인과 P채널 트랜지스터 Q23 및 Q24의 드레인과의 접지점이 출력으로 되어 있다.
또한, N채널 트랜지스터 Q21의 드레인에 N채널 트랜지스터 Q25의 소스가 접속되고, 그 N채널 트랜지스터 Q25의 드레인과 고전압 전원 전압 Vcc 사이에 2개의 P채널 트랜지스터 Q26 및 Q27이 병렬로 접속되어 있다. N채널 트랜지스터 Q25의 게이트와 P채널 트랜지스터 Q26의 게이트는 플립플롭(1)의 노드 SAT에 접속되고, P채널 트랜지스터 Q27의 게이트는 제1 감지 증폭기 활성화 신호의 반전 신호 /SE1을 수신한다. 이와 같이 하여, N채널 트랜지스터 Q21 및 Q25와 P채널 트랜지스터 Q26 및 Q27에 의해 1개의 NAND 회로가 구성되고, N채널 트랜지스터 Q25의 드레인과 P채널 트랜지스터 Q26 및 Q27의 드레인의 접속점이 출력으로 되어 있다.
따라서, N채널 트랜지스터 Q21이 2개의 NAND 회로에 공통하고 있다.
이 실시예에서도, N채널 트랜지스터 Q22의 소스 전위와 N채널 트랜지스터 Q25의 소스 전위를 동일하게 할 수 있으므로, N채널 트랜지스터 Q22와 N채널 트랜지스터 Q25의 게이트-소스 간의 커플링 용량이 동일하게 되어 감지 동작에서 노드 SAB가 변화하는 속도도 노드 SAT가 변화하는 속도도 실질적으로 동일하게 된다.
이 실시예에서도, 랫치형 감지 증폭기를 구성하는 요소 중 다음단 버퍼를 2개의 NAND 회로로 구성하고, 또한 그 직렬 접속되는 N채널 트랜지스터 중 접지측에 근접한 측의, 즉 N채널 트랜지스터에 있어서의 캐리어를 공급하는 캐리어 공급원에 근접하는 측의 N채널 트랜지스터를 2개의 NAND 회로에서 공통으로 하고 있다.
본 발명에서는, NOR 또는 NAND로 구성되는 다음단 버퍼에서 직렬 접속되는 트랜지스터 중 캐리어 공급원에 근접하는 측의 트랜지스터를 공통으로 함으로써 플립플롭의 상보 관계에 있는 한 쌍의 노드 SAT 및 노드 SAB에 접속되는 트랜지스터 에서 발생하는 게이트-소스 간의 오버랩 용량의 T/B 차를 없애 감지 증폭기의 랫치 마진을 확대할 수 있다.
Claims (6)
- 반도체 기억 장치에서 메모리셀이 발생시키는 미소 전위차를 검출하고, 그 전위차를 감지 증폭기 회로 내의 플립플롭에서 전원 전압-접지 간 레벨까지 증폭시키는 랫치형 감지 증폭기 회로에 있어서,상기 플립플롭이 출력시키는 한 쌍의 상보적 신호를 수신하는 다음단 버퍼가 2개의 논리 회로로 구성되어 있고, 상기 2개의 논리 회로는 함께 NOR 회로 또는 NAND 회로를 구성하고 있고, 상기 2개의 논리 회로 각각에서 직렬 접속되는 적어도 2개의 트랜지스터 중 해당 트랜지스터에 있어서의 캐리어를 공급하는 캐리어 공급원에 근접한 트랜지스터를 상기 2개의 논리 회로에서 공통으로 한 것을 특징으로 하는 감지 증폭기 회로.
- 제1항에 있어서, 상기 다음단 버퍼를 구성하는 상기 2개의 논리 회로 중 한 NOR 회로는 소스가 전원 전압에 접속된 제1의 P채널 트랜지스터와, 상기 제1 P채널 트랜지스터의 드레인에 소스가 접속된 제2 P채널 트랜지스터와, 상기 2개의 P채널 트랜지스터의 드레인과 접지 간에 병렬로 접속되어 있는 제1 및 제2 N채널 트랜지스터를 구비하고 있고, 상기 제2 P채널 트랜지스터의 게이트와 상기 제1 N채널 트랜지스터의 게이트는 상기 플립플롭의 상기 한 쌍의 상보적 신호 중 하나를 수신하도록 접속되고 상기 제1 P채널 트랜지스터의 게이트와 상기 제2 N채널 트랜지스터의 게이트는 감지 증폭기 활성화 신호를 수신하도록 접속되고 상기 제2 P채널 트랜지스터의 드레인과 상기 제1 및 제2 N채널 트랜지스터의 드레인의 접속점이 상기 한 NOR 회로의 출력으로 되어 있고,상기 다음단 버퍼를 구성하는 상기 2개의 논리 회로의 다른 한 NOR 회로는, 상기 제1 P채널 트랜지스터의 드레인에 소스가 접속된 제3 P채널 트랜지스터와, 상기 제3 P채널 트랜지스터의 드레인과 접지 간에 병렬로 접속되어 있는 제3 및 제4 N채널 트랜지스터를 구비하고 있고, 상기 제3 P채널 트랜지스터의 게이트와 상기 제3 N채널 트랜지스터의 게이트는 상기 플립플롭의 상기 한 쌍의 상보적 신호 중 하나를 수신하도록 접속되고 상기 제4 N채널 트랜지스터의 게이트는 상기 감지 증폭기 활성화 신호를 수신하도록 접속되고 상기 제3 P채널 트랜지스터의 드레인과 상기 제3 및 제4 N채널 트랜지스터의 드레인의 접속점이 상기 다른 한 NOR 회로의 출력으로 되어 있고,상기 제1 P채널 트랜지스터는 2개의 NOR 회로에서 공통하고 있는 것을 특징으로 하는 감지 증폭기 회로.
- 제1항에 있어서, 상기 다음단 버퍼를 구성하는 상기 2개의 논리 회로 중 한 NAND 회로는 소스가 접지에 접속된 제1의 N채널 트랜지스터와, 상기 제1 N채널 트랜지스터의 드레인에 소스가 접속된 제2 N채널 트랜지스터와, 상기 2개의 N채널 트랜지스터의 드레인과 전원 전압 간에 병렬로 접속되어 있는 제1 및 제2 P채널 트랜지스터를 구비하고 있고, 상기 제2 N채널 트랜지스터의 게이트와 상기 제1 P채널 트랜지스터의 게이트는 상기 플립플롭의 상기 한 쌍의 상보적 신호 중 하나를 수신하도록 접속되고 상기 제1 N채널 트랜지스터의 게이트와 상기 제2 P채널 트랜지스터의 게이트는 감지 증폭기 활성화 신호를 수신하도록 접속되고 상기 제2 N채널 트랜지스터의 드레인과 상기 제1 및 제2 P채널 트랜지스터의 드레인의 접속점이 상기 한 NAND 회로의 출력으로 되어 있고,상기 다음단 버퍼를 구성하는 상기 2개의 논리 회로의 다른 한 NAND 회로는, 상기 제1 N채널 트랜지스터의 드레인에 소스가 접속된 제3 N채널 트랜지스터와, 상기 제3 N채널 트랜지스터의 드레인과 고전압측 전원 전압 간에 병렬로 접속되어 있는 제3 및 제4 P채널 트랜지스터를 구비하고 있고, 상기 제3 N채널 트랜지스터의 게이트와 상기 제3 P채널 트랜지스터의 게이트는 상기 플립플롭의 상기 한 쌍의 상보적 신호 중 다른 하나를 수신하도록 접속되고 상기 제4 P채널 트랜지스터의 게이트는 상기 감지 증폭기 활성화 신호를 수신하도록 접속되고 상기 제3 N채널 트랜지스터의 드레인과 상기 제3 및 제4 P채널 트랜지스터의 드레인의 접속점이 상기 다른 한 NAND 회로의 출력으로 되어 있고,상기 제1 N채널 트랜지스터는 2개의 NAND 회로에서 공통하고 있는 것을 특징으로 하는 감지 증폭기 회로.
- 제1항에 있어서, 상기 플립플롭 회로의 한 쌍의 상보적 노드는 반도체 기억 장치의 한 쌍의 상보적인 디지트선과, 상기 디지트선과 감지 증폭기를 연결하는 한 쌍의 판독 버스선과, 트랜스퍼 게이트를 통해 접속되어 있는 것을 특징으로 하는 감지 증폭기 회로.
- 제4항에 있어서, 상기 플립플롭 회로는 2개의 반전기가 서로 역방향으로 병렬로 접속되어 구성되어 있고, 두 반전기의 접지 단자측은 제1 감지 증폭기 활성화 신호에 의해 제어되는 N채널 트랜지스터를 통해 접지 GND에 접속되어 있고, 두 반전기의 전원 단자에는 제2 감지 증폭기 활성화 신호가 공급되어 있고, 상기 제2 감지 증폭기 활성화 신호가 로우 레벨(L)인 경우 상기 플립플롭은 전혀 동작하지 않고, 상기 제1 감지 증폭기 활성화 신호가 로우 레벨이면 상기 플립플롭의 양단 노드가 전원 전압으로 유지되는 것을 특징으로 하는 감지 증폭기 회로.
- 제5항에 있어서, 상기 제1 감지 증폭기 활성화 신호의 반전 신호는 상기 감지 증폭기 활성화 신호로서 상기 다음단 버퍼에 공급되는 것을 특징으로 하는 감지 증폭기 회로.
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