JPH10285013A - 出力バッファ回路 - Google Patents

出力バッファ回路

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JPH10285013A
JPH10285013A JP9089798A JP8979897A JPH10285013A JP H10285013 A JPH10285013 A JP H10285013A JP 9089798 A JP9089798 A JP 9089798A JP 8979897 A JP8979897 A JP 8979897A JP H10285013 A JPH10285013 A JP H10285013A
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circuit
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power supply
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Hideki Taniguchi
秀樹 谷口
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Mitsubishi Electric Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state

Abstract

(57)【要約】 【課題】 信号レベル変換機能を有する出力バッファ回
路では出力最終段のプッシュプル回路に貫通電流が流れ
てしまう。 【解決手段】 コントロール信号と出力信号を第１の電
源系で“Ｈ”または“Ｌ”信号に変換する第１の変換回
路８ａと、これらを第２の電源系で変換する第２の変換
回路８ｂとを有するレベル変換回路８と、第２の変換回
路からの“Ｈ”または“Ｌ”信号を第２の電源系で演算
するトライステートコントロール型の入出力コントロー
ル回路７ａと、これからの“Ｈ”または“Ｌ”信号を受
けて第２の電源系で動作しトライステートを選択して入
出力信号として出力するＭＯＳトランジスタＱ１３ａ，
Ｑ１４を含むプッシュプル回路１３を備えた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、異なる電源電圧
間で信号レベル変換機能を有する出力バッファ回路に関
するものである。
【０００２】
【従来の技術】図５は、例えば特願平７−１７６０８４
号に示された従来の出力バッファ回路の構成を示す回路
図であり、信号レベル変換機能を有する半導体集積回路
装置の入出力回路の構成を示す回路図である。異なる電
源電圧で動作する半導体集積回路装置間で使われるイン
タフェース回路の出力バッファでは、内部信号レベルを
低電圧から高電圧に変換する場合は、図のようなハーフ
ラッチ型のレベル変換回路を用いて出力はプッシュプル
型の構成がとられている。なお、信号レベル変換機能を
有する半導体集積回路装置とは、大規模集積回路（ＬＳ
Ｉ）内部の電源電圧で動作するデバイスが供給する信号
電圧をレベル変換し、内部回路の電源電圧とは異なる電
源電圧で動作する外部回路に出力する機能と、外部の異
なる電源電圧で動作するデバイスが供給する信号を内部
回路の信号電圧にレベル変換し内部に伝達する機能とを
有する半導体集積回路装置を意味する。
【０００３】図において、７ｃは入出力コントロール回
路、８は信号レベル変換回路、９ｄはバッファ回路であ
り、これらが出力バッファ回路１０ｅを構成する。な
お、バッファ回路９ｄの最終段はＰＭＯＳトランジスタ
Ｑ１３ａとＮＭＯＳトランジスタＱ１４からなるプッシ
ュプル回路１３を構成しており、ＣＭＯＳ（相補型金属
酸化膜半導体素子）プッシュプルバッファを構成してい
る。１は入出力端子、２はコントロール端子、３は入力
端子、１１は入力バッファ、１２は静電保護回路であ
り、これらの１，２，３，１０ｅ，１１，１２が上述の
半導体集積回路装置の入出力回路を構成する。
【０００４】入出力端子１には入力バッファ１１を介し
て内部回路が接続されている。また、入出力端子１には
出力バッファ回路１０ｅを介して、内部回路からのコン
トロール信号ＩＮ１を受けるコントロール端子２と、内
部回路からの出力信号ＩＮ２を受ける入力端子３とが接
続されている。また、コントロール端子２および入力端
子３は入出力コントロール回路７ｃに接続されている。
そして、入出力コントロール回路７ｃは信号レベル変換
回路８に対して出力し、信号レベル変換回路８はバッフ
ァ回路９ｄに対して接続点Ｎ１５，Ｎ１６を介して出力
する。
【０００５】入出力コントロール回路７ｃと信号レベル
変換回路８の前半部８ａには、内部回路の電源電圧であ
る第１の電源電圧ＶDD1 と接地電位ＧＮＤとが与えられ
て動作する。一方、信号レベル変換回路８の後半部８ｂ
およびバッファ回路９ｄには第１の電源電圧ＶDD1 より
も高い第２の電源電圧ＶDD2 と接地電位ＧＮＤとが与え
られて動作する。なお、第１の電源電圧ＶDD1 および第
２の電源電圧ＶDD2 はそれぞれ電源電位点４，５より供
給され、接地電位ＧＮＤは接地電位点６より供給され
る。
【０００６】次に動作について説明する。コントロール
信号ＩＮ１が“Ｈ”レベル（High Level）の場合には、
出力信号ＩＮ２が“Ｌ”レベル（Low Level）であれ
“Ｈ”レベルであれ、信号レベル変換回路８によって接
続点Ｎ１５，Ｎ１６はそれぞれ“Ｌ”レベル（接地電位
ＧＮＤ）“Ｈ”レベル（第２電源電圧ＶDD2 ）となる。
これを受けて、接続点Ｎ１５からの第１の信号と接続点
Ｎ１６からの第２の信号はそれぞれ奇数段のインバータ
ゲートＧ６，Ｇ８，Ｇ１０およびＧ７，Ｇ９，Ｇ１１を
経由するので接続点Ｎ１７，Ｎ１８はそれぞれ“Ｈ”レ
ベル、“Ｌ”レベルとなり、したがってトランジスタＱ
１３ａ，Ｑ１４のゲートには“Ｈ”レベル、“Ｌ”レベ
ルの信号電圧が加わる。その結果、バッファ回路９ｄの
トランジスタＱ１３ａ，Ｑ１４のいずれもがオフとな
り、入出力端子１に対してバッファ回路９ｄは高インピ
ーダンス状態になる。これにより、入出力端子１に与え
られた外部からの信号が損なわれずに入力バッファ１１
に伝達される。
【０００７】一方、コントロール信号ＩＮ１が“Ｌ”レ
ベルで、出力信号ＩＮ２が“Ｌ”レベルであった場合に
は、信号レベル変換回路８によって接続点Ｎ１５，Ｎ１
６はいずれも“Ｌ”レベルとなる。これを受けてバッフ
ァ回路９ｄのトランジスタＱ１３ａ，Ｑ１４はそれぞれ
オフ、オンし、入出力端子１には“Ｌ”レベルが出力さ
れる。
【０００８】また、コントロール信号ＩＮ１が“Ｌ”レ
ベルで、出力信号ＩＮ２が“Ｈ”レベルであった場合に
は、信号レベル変換回路８によって接続点Ｎ１５，Ｎ１
６はいずれも“Ｈ”レベルとなる。これを受けてバッフ
ァ回路９ｄのトランジスタＱ１３ａ，Ｑ１４はそれぞれ
オン、オフし、入出力端子１には“Ｈ”レベルが出力さ
れる。
【０００９】また、図６は従来の出力バッファ回路の構
成を示す他の回路図であり、図５に類似した信号レベル
変換機能を有する半導体集積回路装置の入出力回路の構
成を示すものである。図６の回路構成は図５のバッファ
回路９ｄをバッファ回路９ｅに置換したもので、図５と
の相違点はインバータゲートＧ１０の後にインバータゲ
ートＧ１２を追加し最終段のプッシュプル回路１３を構
成するＰＭＯＳトランジスタＱ１３ａをＮＭＯＳトラン
ジスタＱ１３ｂに置き換えたものである。その他の構成
は同様であるから同一部分には同一符号を付して重複説
明を省略する。このような構成をとっても図５を用いて
説明されたような動作を行うことができる。即ち、イン
バータゲートＧ１０から出力された信号レベルは、付加
されたインバータゲートＧ１２で反転するがＮＭＯＳト
ランジスタＱ１３ｂはＰＭＯＳトランジスタＱ１３ａと
逆の動作をするので、結局図６の回路構成でも図５のも
のと同じ論理動作をすることになる。
【００１０】図７および図８は、それぞれ従来の出力バ
ッファ最終段のプッシュプル回路を構成する一組のＭＯ
Ｓトランジスタの構成断面図である。図７はバッファ回
路９ｄのプッシュプル回路を構成するＭＯＳトランジス
タＱ１３ａ，Ｑ１４の構成断面図であり、それぞれＰＭ
ＯＳ，ＮＭＯＳ型である。一方、図８はバッファ回路９
ｅのプッシュプル回路を構成するＭＯＳトランジスタＱ
１３ｂ，Ｑ１４の構成断面図であり、両方共にＮＭＯＳ
型である。
【００１１】
【発明が解決しようとする課題】従来の信号レベル変換
機能を有する出力バッファ回路は以上のように構成され
ており、正常な出力動作が行われている場合には、接続
点Ｎ１５，Ｎ１６の電位の組は（“Ｈ”レベル、“Ｈ”
レベル）、（“Ｌ”レベル、“Ｌ”レベル）、（“Ｌ”
レベル、“Ｈ”レベル）のいずれかとなる。
【００１２】しかしながら、第２の電源電圧ＶDD2 が投
入された初期状態において第１の電源電圧ＶDD1 が投入
されていない場合には、信号レベル変換回路８の各部の
値が一義的に定まらない。例えば、図５において、接続
点Ｎ１５，Ｎ１６の電位の組が（“Ｈ”レベル、“Ｌ”
レベル）となることも起こり得る。このような状態は一
対のＭＯＳトランジスタＱ１３ａ，Ｑ１４（図６では、
Ｑ１３ｂ，Ｑ１４）が同時に両方オンする状況を招来
し、バッファ回路９ｄ（図６では、９ｅ）において、電
源電位点５と接地電位点６との間に不要な電流（貫通電
流）が流れてしまうなどの課題があった。
【００１３】この発明は上記のような課題を解決するた
めになされたもので、出力バッファ最終段のプッシュプ
ル回路を構成するトランジスタに貫通電流が流れる論理
を与えない回路構成を有する出力バッファ回路を得るこ
とを目的とする。
【００１４】
【課題を解決するための手段】請求項１記載の発明に係
る出力バッファ回路は、第１の電位および第２の電位を
それぞれ入力して第１の電源電圧系で二進法論理に基づ
く第１の信号および第２の信号に変換する第１の変換手
段と、これらの第１および第２の信号を入力して第２の
電源電圧系に対応した信号電圧レベルにレベル変換する
第２の変換手段とを有する変換回路と、第２の変換手段
からの第１および第２の信号を第２の電源電圧系で演算
するトライステートコントロール型の論理回路と、論理
回路からの第１および第２の信号を受けて第２の電源電
圧系で動作しトライステートのいずれかを選択してこれ
を出力する、電界効果トランジスタを含むプッシュプル
回路とを備えたものである。
【００１５】請求項２記載の発明に係る出力バッファ回
路は、トライステートコントロール型の論理回路がイン
バータゲートと、ＮＡＮＤゲートと、ＮＯＲゲートとか
らなるものである。
【００１６】請求項３記載の発明に係る出力バッファ回
路は、第１の電位および第２の電位をそれぞれ入力して
第１の電源電圧系で二進法論理に基づく第１および第２
の信号に変換する第１の変換手段と、第１および第２の
信号を入力して第２の電源電圧系に対応した信号電圧レ
ベルにレベル変換する第２の変換手段とを有する変換回
路と、第１および第２の変換手段からの第１および第２
の信号を第２の電源電圧系で演算するトライステートコ
ントロール型の論理回路と、論理回路からの第１および
第２の信号を受けて第２の電源電圧系で動作しトライス
テートのいずれかを選択してこれを出力する、電界効果
トランジスタを含むプッシュプル回路とを備えたもので
ある。
【００１７】請求項４記載の発明に係る出力バッファ回
路は、トライステートコントロール型の論理回路がＮＡ
ＮＤゲートと、ＮＯＲゲートとからなるものである。
【００１８】請求項５記載の発明に係る出力バッファ回
路は、第２の変換手段が二進法論理に基づく演算を行う
ものである。
【００１９】請求項６記載の発明に係る出力バッファ回
路は、プッシュプル回路がＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとからなる出力最終段を有するもので
ある。
【００２０】請求項７記載の発明に係る出力バッファ回
路は、プッシュプル回路が２つのＮＭＯＳトランジスタ
からなる出力最終段を有するものである。
【００２１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による出
力バッファ回路の構成を示す回路図であり、信号レベル
変換機能を有する半導体集積回路装置の入出力回路の構
成を示すものである。
【００２２】図において、７ａは入出力コントロール回
路（論理回路）、８は信号レベル変換回路（変換回
路）、８ａは第１の変換回路（第１の変換手段）、８ｂ
は第２の変換回路（第２の変換手段）、９ａはバッファ
回路、１３はプッシュプル回路、Ｑ１３ａ，Ｑ１４はこ
のプッシュプル回路１３を構成するＭＯＳトランジスタ
でそれぞれがＰＭＯＳ、ＮＭＯＳ型であり、これらが出
力バッファ回路１０ａを構成する。１は入出力端子、２
はコントロール端子、３は入力端子、１１は入力バッフ
ァ、１２は静電保護回路であり、これらの１，２，３，
１０ａ，１１，１２が前記半導体集積回路装置の入出力
回路を構成する。
【００２３】入出力端子１には入力バッファ１１を介し
て内部回路が接続されている。また、入出力端子１には
出力バッファ回路１０ａを介して、内部回路からのコン
トロール信号ＩＮ１（第１の電位）を受けるコントロー
ル端子２と、内部回路からの出力信号ＩＮ２（第２の電
位）を受ける入力端子３とが接続されている。また、コ
ントロール端子２および入力端子３は信号レベル変換回
路８に接続されている。更に、入出力端子１には静電保
護回路１２が接続されている。そして、信号レベル変換
回路８は、レベル変換された二進法論理に基づく第１の
信号および第２の信号を接続点Ｎ５，Ｎ６を介して入出
力コントロール回路７ａに対して出力し、入出力コント
ロール回路７ａはこれらの信号をバッファ回路９ａに対
して接続点Ｎ７，Ｎ８を介して出力する。
【００２４】静電保護回路１２は、入出力端子１から高
電位の外部入力信号が入力されたときには低インピーダ
ンス状態となり、低電位あるいは動作電圧の外部入力信
号が入力されたときは高インピーダンス状態となること
により、入出力回路の静電破壊を保護する働きをする。
静電保護回路１２は、たとえば、基板上に接合ダイオー
ド、拡散領域、ポリシリコン層を用いた抵抗素子を組み
合わせた構造で形成される。
【００２５】図１において、「ＶDD1 ←」は内部回路の
電源電圧である第１の電源電位ＶDD 1 で駆動される回路
の範囲を示し、「→ＶDD2 」は第２の電源電位ＶDD2 で
駆動される回路の範囲を示す。また、第１の電源電位点
４は第１の電源電位ＶDD1 を供給し、第２の電源電位点
５は第２の電源電位ＶDD2 を供給し、接地電位点６は接
地電位ＧＮＤを供給する。ここでＶDD2 ＞ＶDD1 ＞ＧＮ
Ｄである。
【００２６】入力バッファ１１の回路は、第２の電源電
位ＶDD2 と接地電位ＧＮＤとにより“Ｈ”レベル、
“Ｌ”レベルが規定される外部入力信号を、それぞれ第
１の電源電位ＶDD1 と接地電位ＧＮＤとにより“Ｈ”レ
ベル、“Ｌ”レベルが規定される信号に信号レベルを変
換する回路と、入力ドライバ回路とにより構成されてい
る。
【００２７】出力バッファ回路１０ａは信号レベル変換
回路８、入出力コントロール回路７ａ、バッファ回路９
ａから構成されており、これによりコントロール端子２
および入力端子３は信号レベル変換回路８に接続されて
いる。
【００２８】信号レベル変換回路８は第１の電源電圧Ｖ
DD1 で動作される前半部８ａと、第２の電源電圧ＶDD2
で動作される後半部８ｂに分けられ、その前半部８ａは
インバータを構成するＰＭＯＳトランジスタＱ１，Ｑ７
およびＮＭＯＳトランジスタＱ２，Ｑ８と、ＮＭＯＳト
ランスファゲートＱ３，Ｑ９とからなり、その後半部８
ｂはラッチ型を構成するＰＭＯＳトランジスタＱ４，Ｑ
５，Ｑ１０，Ｑ１１と、ＮＭＯＳトランジスタＱ６，Ｑ
１２とで構成している。
【００２９】インバータを構成するＰＭＯＳトランジス
タＱ１とＮＭＯＳトランジスタＱ２のゲート電極は、内
部からのコントロール信号ＩＮ１を受けるコントロール
端子２に接続され、同じくインバータを構成するＰＭＯ
ＳトランジスタＱ７とＮＭＯＳトランジスタＱ８のゲー
ト電極は、内部からの出力信号ＩＮ２を受ける入力端子
３に接続される。
【００３０】トランスファゲートＱ３のソース電極はＰ
ＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ
２のドレイン電極である接続点Ｎ１に接続され、ゲート
電極は第１の電源電位点４に接続される。トランスファ
ゲートＱ９のソース電極はＰＭＯＳトランジスタＱ７お
よびＮＭＯＳトランジスタＱ８のドレイン電極である接
続点Ｎ２に接続され、ゲート電極は第１の電源電位点４
に接続される。
【００３１】ラッチ型を構成するＰＭＯＳトランジスタ
Ｑ５のソース電極は第２の電源電位点５に接続され、ゲ
ート電極は前記トランスファゲートＱ３のドレイン電極
で接続点Ｎ３に接続され、ＮＭＯＳトランジスタＱ６の
ソース電極は接地電位点６に接続され、ゲート電極は接
続点Ｎ３に接続される。また、ＰＭＯＳトランジスタＱ
４のソース電極は第２の電源電位点５に接続し、ゲート
電極は前記ＰＭＯＳトランジスタＱ５およびＮＭＯＳト
ランジスタＱ６のドレインである接続点Ｎ５に接続され
る。
【００３２】ラッチ型を構成するＰＭＯＳトランジスタ
Ｑ１１のソース電極は第２の電源電位点５に接続され、
ゲート電極は前記トランスファゲートＱ９のドレイン電
極で接続点Ｎ４に接続され、ＮＭＯＳトランジスタＱ１
２のソース電極は接地電位点６に接続され、ゲート電極
は接続点Ｎ４に接続される。また、ＰＭＯＳトランジス
タＱ１０のソース電極は第２の電源電位点５に接続し、
ゲート電極は前記ＰＭＯＳトランジスタＱ１１およびＮ
ＭＯＳトランジスタＱ１２のドレインである接続点Ｎ６
に接続される。
【００３３】入出力コントロール回路７ａは、インバー
タゲートＧ３と、２入力ＮＡＮＤゲートＧ５と、２入力
ＮＯＲゲートＧ４とから構成され、トライステートコン
トロール型の入出力回路を構成している。前記インバー
タゲートＧ３の入力端子は接続点Ｎ５に接続され、前記
２入力ＮＡＮＤゲートＧ５の第１の入力端子は接続点Ｎ
５に、第２の入力端子は接続点Ｎ６にそれぞれ接続され
る。また、前記２入力ＮＯＲゲートＧ４の第１の入力端
子は前記インバータゲートＧ３の出力端子に接続され、
第２の入力端子は接続点Ｎ６に接続される。なお、トラ
イステートコントロール型の入出力回路とは、接続され
るバッファ回路の最終段の出力が“Ｈ”レベル、“Ｌ”
レベル状態以外に高インピーダンス状態が可能であるよ
うに制御するものをいう。
【００３４】バッファ回路９ａは、ＣＭＯＳ構造を有す
るインバータゲートＧ６〜Ｇ９と、ＰＭＯＳトランジス
タＱ１３ａとＮＭＯＳトランジスタＱ１４で構成される
最終段を有するプッシュプル回路１３とから構成され
る。
【００３５】信号レベル変換回路８の前半部８ａ（ＰＭ
ＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２から
なるインバータゲート、ＮＭＯＳトランスファゲートＱ
３、ＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタ
Ｑ８からなるインバータゲート、ＮＭＯＳトランスファ
ゲートＱ９）は、第１の電源電位ＶDD1 および接地電位
ＧＮＤとが与えられて動作する。一方、信号レベル変換
回路８の後半部８ｂ（ラッチ型レベル変換回路を構成す
るＰＭＯＳトランジスタＱ４，Ｑ５，Ｑ１０，Ｑ１１，
ＮＭＯＳトランジスタＱ６，Ｑ１２）と入出力コントロ
ール回路部７ａとバッファ回路９ａには第２電源電位Ｖ
DD2 と接地電位ＧＮＤが与えられて動作する。
【００３６】信号レベル変換回路８は、２種類の信号伝
達経路を有する。１つは内部回路からのコントロール信
号ＩＮ１をコントロール端子２で受け、途中で信号レベ
ルを変換して接続点Ｎ５に出力するコントロール信号系
の信号伝達経路であり、もう１つは、内部回路からの出
力信号ＩＮ２を入力端子３で受け、同じく信号伝達途中
で信号レベルを変換して接続点Ｎ６に出力する出力信号
系の信号伝達経路である。従って、信号レベル変換回路
８は、コントロール信号系と出力信号系の２種類のレベ
ル変換回路から構成される。コントロール信号系のレベ
ル変換回路はＰＭＯＳトランジスタＱ１，Ｑ４，Ｑ５お
よびＮＭＯＳトランジスタＱ２，Ｑ３，Ｑ６から成る。
出力信号系のレベル変換回路は、ＰＭＯＳトランジスタ
Ｑ７，Ｑ１０，Ｑ１１およびＮＭＯＳトランジスタＱ
８，Ｑ９，Ｑ１２から成る。
【００３７】絶縁破壊を回避するために、低電源電圧系
で使用されるＰＭＯＳトランジスタＱ１，Ｑ７、ＮＭＯ
ＳトランジスタＱ２，Ｑ８のゲート絶縁膜の膜厚より
も、高電源電圧系で使用されるＰＭＯＳトランジスタＱ
４，Ｑ５，Ｑ１０，Ｑ１１，ＮＭＯＳトランジスタＱ
３，Ｑ６，Ｑ９，Ｑ１２、入出力コントロール回路７ａ
を構成するＭＯＳトランジスタ、バッファ回路９ａを構
成するＰＭＯＳトランジスタＱ１３ａとＮＭＯＳトラン
ジスタＱ１４とを含むＭＯＳトランジスタのゲート絶縁
膜の膜厚の方が厚く形成されている。
【００３８】バッファ回路９ａでは、インバータゲート
Ｇ６の入力端は、接続点Ｎ７を介して入出力コントロー
ル回路７ａに接続される。インバータゲートＧ８の入力
端はインバータゲートＧ６の出力端に接続される。イン
バータゲートＧ８の出力端は接続点Ｎ９を介してＰＭＯ
ＳトランジスタＱ１３ａのゲート電極に接続される。つ
まり、接続点Ｎ７と接続点Ｎ９の間には偶数段のインバ
ータゲートが介在し、接続点Ｎ７に与えられた電位に対
応する論理と同一の論理に対応する電位が接続点Ｎ９を
介して、ＰＭＯＳトランジスタＱ１３ａのゲート電極に
与えられることになる。
【００３９】一方、インバータゲートＧ７の入力端は、
接続点Ｎ８を介して入出力コントロール回路７ｂに接続
される。インバータゲートＧ９の入力端はインバータゲ
ートＧ７の出力端に接続される。インバータゲートＧ９
の出力端は接続点Ｎ１０を介してＮＭＯＳトランジスタ
Ｑ１４のゲート電極に接続される。つまり、接続点Ｎ８
と接続点Ｎ１０の間には偶数段のインバータゲートが介
在し、接続点Ｎ８に与えられた電位に対応する論理と同
一の論理に対応する電位が接続点Ｎ１０を介して、ＮＭ
ＯＳトランジスタＱ１４のゲート電極に与えられること
になる。
【００４０】次に以上のように構成された回路の動作に
ついて説明する。図１に示された出力バッファ回路を備
えた半導体集積回路装置は、信号レベルの変換を行いつ
つ、ＬＳＩの内部回路からＬＳＩ外部の電子デバイスに
信号を伝達する。つまり、第１の電源電位ＶDD1 と接地
電位ＧＮＤとが供給される第１の電源系で動作するＬＳ
Ｉの内部回路から供給される信号をレベル変換し、第２
の電源電位ＶDD2 と接地電位ＧＮＤとが供給される第２
の電源系で動作するＬＳＩ外部のデバイスへと供給す
る。
【００４１】まず先に信号レベル変換回路８の動作を説
明し、次に全体のこの実施の形態１の出力バッファの動
作を説明する。前記のように、信号レベル変換回路８
は、コントロール信号系と出力信号系の２つの同一構成
要素からなるレベル変換回路を有する。したがって、こ
れらのレベル変換回路単体での動作については同一であ
るので、一方の出力信号系の回路を例にとりその機能・
動作を説明する。
【００４２】第１の電源電位ＶDD1 で動作するＰＭＯＳ
トランジスタＱ７とＮＭＯＳトランジスタＱ８からなる
インバータと、第２の電源電位ＶDD2 で動作するＰＭＯ
ＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２か
らなるインバータとを直接接続した場合、つまりＮＭＯ
ＳトランジスタＱ９とＰＭＯＳトランジスタＱ１０が無
い場合には、入力端子３に“Ｈ”レベル信号（第１の電
源電位ＶDD1 レベル）が入力されると、前段の第１の電
源電位ＶDD1 で動作するインバータの出力は“Ｌ”レベ
ル（接地電位ＧＮＤ）となり、これを受け後段の第２の
電源電位ＶDD2で動作するインバータの出力は“Ｈ”レ
ベル（第２の電源電位ＶDD2 ）となる。この場合には問
題は発生せず、“Ｈ”レベル信号を入力端子３から接続
点Ｎ６に第１電源電位ＶDD1 レベルから第２の電源電位
ＶDD2 レベルにレベル変換して出力する。
【００４３】問題は、入力端子３に“Ｌ”レベルの信号
が入力された時であり、この場合には、前段インバータ
は“Ｈ”レベル（第１の電源電位ＶDD1 レベル）を出力
する。後段インバータでは、ＮＭＯＳトランジスタＱ１
２はオンするが、ＰＭＯＳトランジスタＱ１１はＶGSが
（ＶDD2 −ＶDD1 ）＞ＶTP（ＰＭＯＳトランジスタＱ１
１のＶTH）であるために完全にはオフできず、第２の電
源電位ＶDD2 から接地電位ＧＮＤに電流が流れてしまう
問題がある。この問題に対処するためにＰＭＯＳトラン
ジスタＱ１０は、接続点Ｎ４の電位を後段インバータの
“Ｌ”レベル出力を受けて“Ｈ”レベル（ＶDD2 レベ
ル）に引き上げるよう作用する。
【００４４】なお、後段インバータを構成するＰＭＯＳ
トランジスタＱ１１とＮＭＯＳトランジスタＱ１２のト
ランジスタサイズ比（ゲート幅Ｗ）はＷＱ１２＞ＷＱ１
１となるようにする。これは、前述のごとく接続点Ｎ４
の電位が“Ｈ”レベル（ＶDD 1 レベル）だとＮＭＯＳト
ランジスタＱ１２がオンしＰＭＯＳトランジスタＱ１１
もオンしてしまうので、Ｑ１１とＱ１２の引き合いでさ
らに“Ｌ”レベルを出力しやすくするためである。これ
によってＰＭＯＳトランジスタＱ１０がオンして接続点
Ｎ４の電位をＶDD1 からＶDD2 に引き上げてＶGS＜ＶTP
となってＰＭＯＳトランジスタＱ１１をオフさせる。
【００４５】また、ＮＭＯＳトランジスタＱ９は、これ
がない場合にはＰＭＯＳトランジスタＱ７とＱ１０がと
もにオンすると第２電源電位ＶDD2 供給点５から第１電
源電位ＶDD1 供給点４に電流が流れてしまう問題があ
り、ＮＭＯＳトランジスタＱ９を挿入することでこの問
題点を防ぐ働きがある。このときは、ＮＭＯＳトランジ
スタＱ９はＶGSがかかっていないのでオフしており、こ
のため第２の電源電位ＶDD2 供給点５から第１の電源電
位ＶDD1 供給点４への電流は流れない。
【００４６】次にこの実施の形態１の全体の回路動作を
説明する。通常の動作状態では、第１の電源電位ＶDD1
および第２の電源電位ＶDD2 が共に印加されている。従
って、図１で示された回路の動作は、順次以下の通りに
なる。
【００４７】まず、コントロール信号ＩＮ１が“Ｌ”レ
ベルの場合を説明する。出力信号ＩＮ２が“Ｌ”レベル
のとき、信号レベル変換回路８は接続点Ｎ５，Ｎ６にい
ずれも“Ｌ”レベルを出力する。この信号を受け次段に
配置された入出力コントロール回路７ａは、ＮＡＮＤゲ
ートＧ５の第１の入力端子（接続点Ｎ５）に“Ｌ”レベ
ル、第２の入力端子（接続点Ｎ６）に“Ｌ”レベルが入
力されて、“Ｈ”レベル信号を接続点Ｎ７に出力する。
また、インバータＧ３は“Ｌ”レベル信号を入力端子
（接続点Ｎ５）に受け“Ｈ”レベルを出力する。ＮＯＲ
ゲートＧ４の第１入力端子はインバータＧ３の“Ｈ”レ
ベルの出力を受け、第２入力端子（接続点Ｎ６）には
“Ｌ”レベル信号が入力されて、“Ｌ”レベルを接続点
Ｎ８に出力する。
【００４８】次段のバッファ回路９ａは、インバータＧ
６の入力端子（接続点Ｎ７）に“Ｈ”レベルの信号が入
力され“Ｌ”レベルを出力し、次のインバータＧ８は、
“Ｈ”レベルを出力する。その結果、接続点Ｎ９は
“Ｈ”レベル（ＶDD2 レベル）となってＰＭＯＳトラン
ジスタＱ１３ａはオフする。また、インバータＧ７の入
力端子Ｎ８には“Ｌ”レベルが入力されて“Ｈ”レベル
を出力する。次のインバータＧ９はこの信号を受けて、
“Ｌ”レベルを接続点Ｎ１０に出力する。その結果、Ｎ
ＭＯＳトランジスタＱ１４はオフする。このためＰＭＯ
ＳトランジスタＱ１３ａとＮＭＯＳトランジスタＱ１４
は共にオフして、入出力端子１は外部回路からみて高イ
ンピーダンス状態になる。
【００４９】また出力信号ＩＮ２が“Ｈ”レベルの場合
には、信号レベル変換回路８は接続点Ｎ５に“Ｌ”レベ
ルを出力し、Ｎ６に“Ｈ”レベルを出力する。この信号
を受け次段に配置された入出力コントロール回路７ａ
は、ＮＡＮＤゲートＧ５の第１入力端子（接続点Ｎ５）
に“Ｌ”レベル、第２入力端子（接続点Ｎ６）に“Ｈ”
レベルが入力されて、“Ｈ”レベル信号を接続点Ｎ７に
出力する。また、インバータＧ３は“Ｌ”レベル信号を
入力端子（接続点Ｎ５）に受け“Ｈ”レベルを出力す
る。ＮＯＲゲートＧ４の第１入力端子はインバータＧ３
の“Ｈ”レベルの出力を受け、第２入力端子（接続点Ｎ
６）には“Ｈ”レベル信号が入力されて“Ｌ”レベルを
接続点Ｎ８に出力する。
【００５０】次段のバッファ回路９ａは、インバータＧ
６の入力端子（接続点Ｎ７）に“Ｈ”レベルの信号が入
力され“Ｌ”レベルを出力し、次のインバータＧ８に入
力される。インバータＧ８は、“Ｈ”レベルを出力す
る。その結果、接続点Ｎ９は“Ｈ”レベル（ＶDD2 レベ
ル）となってＰＭＯＳトランジスタＱ１３ａはオフす
る。また、インバータＧ７の入力端子Ｎ８には“Ｌ”レ
ベルが入力されて“Ｈ”レベルを出力する。次のインバ
ータＧ９はこの信号を受けて、“Ｌ”レベルを接続点Ｎ
１０に出力する。その結果、ＮＭＯＳトランジスタＱ１
４はオフする。このためＰＭＯＳトランジスタＱ１３ａ
とＮＭＯＳトランジスタＱ１４は共にオフして、入出力
端子１は外部回路からみて高インピーダンス状態にな
る。
【００５１】次に、コントロール信号ＩＮ１が“Ｈ”レ
ベルの場合を説明する。まず出力信号ＩＮ２が“Ｌ”レ
ベルの場合、信号レベル変換回路８は接続点Ｎ５に
“Ｈ”レベルを、接続点Ｎ６には“Ｌ”レベルを出力す
る。この信号を受けて次段に配置された入出力コントロ
ール回路７ａは、ＮＡＮＤゲートＧ５の第１入力端子
（接続点Ｎ５）に“Ｈ”レベル、第２入力端子（接続点
Ｎ６）に“Ｌ”レベルが入力されて、“Ｈ”レベル信号
を接続点Ｎ７に出力する。また、インバータＧ３は
“Ｈ”レベル信号を入力端子（接続点Ｎ５）に受け
“Ｌ”レベルを出力する。ＮＯＲゲートＧ４の第１入力
端子はインバータＧ３の“Ｌ”レベルの出力を受け、第
２入力端子（接続点Ｎ６）には“Ｌ”レベル信号が入力
されて“Ｈ”レベル変換を接続点Ｎ８に出力する。
【００５２】次段のバッファ回路９ａは、インバータＧ
６の入力端子（接続点Ｎ７）に“Ｈ”レベルの信号が入
力され“Ｌ”レベルを出力し、次のインバータＧ８に入
力され、これが“Ｈ”レベルを出力する。その結果、接
続点Ｎ９は“Ｈ”レベル（ＶDD2 レベル）となってＰＭ
ＯＳトランジスタＱ１３ａはオフする。また、インバー
タＧ７の入力端子Ｎ８には“Ｈ”レベルが入力されて
“Ｌ”レベルを出力する。次のインバータＧ９はこの信
号を受けて“Ｈ”レベルを接続点Ｎ１０に出力する。そ
の結果、ＮＭＯＳトランジスタＱ１４はオンして入出力
端子は“Ｌ”レベルとなる。
【００５３】次に出力信号ＩＮ２が“Ｈ”レベルの場
合、信号レベル変換回路８は接続点Ｎ５に“Ｈ”レベル
を、接続点Ｎ６には“Ｈ”レベルを出力する。この信号
を受け次段に配置された入出力コントロール回路７ａ
は、ＮＡＮＤゲートＧ５の第１入力端子（接続点Ｎ５）
に“Ｈ”レベル、第２入力端子（接続点Ｎ６）に“Ｈ”
レベルが入力されて、これにより“Ｌ”レベル信号を接
続点Ｎ７に出力する。また、インバータＧ３は“Ｈ”レ
ベル信号を入力端子（接続点Ｎ５）に受け“Ｌ”レベル
を出力する。ＮＯＲゲートＧ４の第１入力端子はインバ
ータＧ３の“Ｌ”レベルの出力を受け、第２入力端子
（接続点Ｎ６）には“Ｈ”レベル信号が入力されて、こ
れにより“Ｌ”レベルを接続点Ｎ８に出力する。
【００５４】次段のバッファ回路９ａは、インバータＧ
６の入力端子（接続点Ｎ７）に“Ｌ”レベルの信号が入
力され“Ｈ”レベルを出力し、次のインバータＧ８に入
力され、これが“Ｌ”レベルを出力する。その結果、接
続点Ｎ９は“Ｌ”レベル（ＶDD2 レベル）となってＰＭ
ＯＳトランジスタＱ１３ａはオンする。また、インバー
タＧ７の入力端子Ｎ８には“Ｌ”レベルが入力された
“Ｈ”レベルを出力する。次のインバータＧ９はこの信
号を受けて、“Ｌ”レベルを接続点Ｎ１０に出力する。
その結果、ＮＭＯＳトランジスタＱ１４はオフして入出
力端子１は“Ｈ”レベルとなる。
【００５５】もしも第１の電源電位ＶDD1 が投入されな
い状態で、第２の電源電位ＶDD2 が投入された場合に
は、第１の電源系で動作する信号レベル変換回路８の前
半部の論理レベルが決定されない状態で、第２の電源レ
ベル系で動作する信号レベル変換回路８の後半部が次段
の入出力コントロール回路７ａに論理レベルを伝達する
ことになってしまう。このとき接続点Ｎ５，Ｎ６に与え
られる論理レベルの組は（“Ｌ”、“Ｌ”）、
（“Ｌ”、“Ｈ”）、（“Ｈ”、“Ｈ”）、（“Ｈ”、
“Ｌ”）のいずれかになる。その結果、入出力端子１
は、それぞれ高インピーダンス状態、高インピーダンス
状態、“Ｈ”レベル出力、“Ｌ”レベル出力となりバッ
ファ回路９ｃのバッファ最終段１３を構成するＰＭＯＳ
トランジスタＱ１３ａ，Ｑ１４は共にオンすることはな
く第２の電源電位ＶDD2 から接地電位ＧＮＤに貫通電流
は流れない。
【００５６】以上のように、この実施の形態１によれ
ば、信号レベル変換回路８から出力される第１の信号と
第２の信号の論理組合せがいかなるパターンであって
も、トライステートコントロール型の入出力コントロー
ル回路を経由するので、次段のバッファ回路の最終段を
構成する２つのＭＯＳトランジスタが同時にオンするこ
とはない。したがって、出力バッファ回路の最終段のＰ
ＭＯＳプッシュプル回路を構成するトランジスタの貫通
電流の発生を防止できるので装置全体の消費電力を低減
できるという効果がある。
【００５７】実施の形態２．図２はこの発明の実施の形
態２による出力バッファ回路の構成を示す回路図であ
り、信号レベル変換機能を有する半導体集積回路装置の
入出力回路の構成を示すものである。ここで示された回
路は、実施の形態１において示された回路の入出力コン
トロール回路７ａを入出力コントロール回路７ｂ（論理
回路）に置換した構成を有しており、その他の構成は図
１のものと同様であるから同一部分には同一符号を付し
て重複説明を省略する。
【００５８】入出力コントロール回路７ｂと入出力コン
トロール回路７ａの相違は、前者には後者にあるインバ
ータゲートＧ３がなく、ＮＯＲゲートＧ４の第１入力端
子は前段の信号レベル変換回路８の接続点Ｎ３につなが
っている点である。これにより、コントロール信号ＩＮ
１が第１の変換回路を経由して出力された第１の信号
は、インバータゲートＧ３と、トランジスタＱ５，Ｑ６
からなるインバータを経由しないので二度の反転は起こ
らず、結局論理動作上は実施の形態１と同一動作をす
る。
【００５９】以上のように、この実施の形態２によれ
ば、実施の形態１と同様に出力バッファ回路の最終段の
ＰＭＯＳプッシュプル回路を構成するトランジスタの貫
通電流の発生を防止できるので装置全体の消費電力を低
減できるという効果がある。
【００６０】実施の形態３．図３はこの発明の実施の形
態３による出力バッファ回路の構成を示す回路図であ
り、信号レベル変換機能を有する半導体集積回路装置の
入出力回路の構成を示すものである。ここで示された回
路は、実施の形態２において示された回路のバッファ回
路９ａをバッファ回路９ｂに置換した構成を有してお
り、その他の構成は図１のものと同様であるから同一部
分には同一符号を付して重複説明を省略する。
【００６１】バッファ回路９ｂは、インバータゲートＧ
６〜Ｇ１０と、２つのＮＭＯＳトランジスタＱ１３ｂ，
Ｑ１４で構成される最終段とを有するＰＭＯＳ構造のプ
ッシュプル回路で構成される。バッファ回路９ａとの違
いは、インバータゲートＧ１０を追加し、かつＰＭＯＳ
トランジスタＱ１３ａをＮＭＯＳトランジスタＱ１３ｂ
に置き換えしていることである。したがってインバータ
ゲートＧ１０で信号が反転してもＮＭＯＳトランジスタ
Ｑ１３ｂが逆動作をするから論理動作上は実施の形態１
と同一動作をする。
【００６２】以上のように、この実施の形態３によれ
ば、実施の形態１と同様に、出力バッファ回路の最終段
のＮＭＯＳプッシュプル回路を構成するトランジスタの
貫通電流の発生を防止できるので装置全体の消費電力を
低減できるという効果がある。
【００６３】実施の形態４．図４はこの発明の実施の形
態４による出力バッファ回路の構成を示す回路図であ
り、信号レベル変換機能を有する半導体集積回路装置の
入出力回路の構成を示すものである。ここで示された回
路は、この実施の形態１において示された回路のバッフ
ァ回路９ａをバッファ回路９ｃに置換した構成を有して
おり、その他の構成は図１のものと同様であるから同一
部分には同一符号を付して重複説明を省略する。
【００６４】バッファ回路９ｃは、ＣＭＯＳ構造を有す
るインバータゲートＧ６〜Ｇ１０と、２つのＮＭＯＳト
ランジスタＱ１３ｂ，Ｑ１４で構成される最終段とを有
するＰＭＯＳ構造のプッシュプル回路で構成される。バ
ッファ回路９ａとの違いは、インバータゲートＧ１０を
追加してＰＭＯＳトランジスタＱ１３ａをＮＭＯＳトラ
ンジスタＱ１３ｂに置き換えしている点で、上記のとお
り論理動作上は実施の形態１と同一動作をする。
【００６５】以上のように、この実施の形態４によれ
ば、実施の形態１と同様に、出力バッファ回路の最終段
のＮＭＯＳプッシュプル回路を構成するトランジスタの
貫通電流の発生を防止できるので装置全体の消費電力を
低減できるという効果がある。
【００６６】
【発明の効果】以上のように、請求項１記載の発明によ
れば、第１の変換手段が第１の電位および第２の電位を
それぞれ入力して第１の電源電圧系で二進法論理に基づ
く第１の信号および第２の信号に変換するとともに、第
２の変換手段が第１の信号および第２の信号を入力して
第２の電源電圧系でこれらの信号とその電圧レベルを変
換し、変換後に出力された第１の信号および第２の信号
をトライステートコントロール型の論理回路が演算し
て、その論理を受けてバッファ回路中の出力最終段のプ
ッシュプルバッファが動作するように構成したので、出
力最終段のプッシュプルバッファを構成する電界効果ト
ランジスタに貫通電流が流れてしまうような論理状態に
なる信号がレベル変換回路から出力されてもトライステ
ートコントロール型の論理回路が未然にその論理状態を
回避する。したがって、この発明の出力バッファ回路に
よれば、出力最終段の電界効果トランジスタの貫通電流
を回避でき消費電力を低減することができる効果があ
る。
【００６７】請求項２記載の発明によれば、トライステ
ートコントロール型の論理回路がインバータゲートと、
ＮＡＮＤゲートと、ＮＯＲゲートを備えるように構成し
たので、次段のバッファ回路中の出力最終段のプッシュ
プルバッファが共にオンとなり貫通電流が流れてしまう
論理状態を回避することができる効果がある。
【００６８】請求項３記載の発明によれば、第１の変換
手段が第１の電位および第２の電位をそれぞれ入力して
第１の電源電圧系で二進法論理に基づく第１の信号およ
び第２の信号に変換するとともに、第２の変換手段が第
１の信号および第２の信号を入力して第２の電源電圧系
でこれらの信号とその電圧レベルを変換し、第１および
第２の変換手段から出力された第１および第２の信号を
トライステートコントロール型の論理回路が演算して、
その論理を受けてバッファ回路中の出力最終段のプッシ
ュプルバッファが動作するように構成したので、出力最
終段のプッシュプルバッファを構成する電界効果トラン
ジスタに貫通電流が流れてしまうような論理状態になる
信号がレベル変換回路から出力されてもトライステート
コントロール型の論理回路が未然にその論理状態を回避
する。しかも、論理回路の入力端子を第１の変換手段の
出力に直接接続できるのでその構成素子の数を減少させ
ることができ電力消費量の低減に寄与する。したがっ
て、この発明の出力バッファ回路によれば、出力最終段
の電界効果トランジスタの貫通電流を回避でき、消費電
力を低減することができる効果がある。
【００６９】請求項４記載の発明によれば、トライステ
ートコントロール型の論理回路がトライステートコント
ロール型の論理回路がＮＡＮＤゲートと、ＮＯＲゲート
を備えるように構成したので、ＮＯＲゲートの第１の入
力端子に第１の変換手段からの出力である第１または第
２の信号を入力すれば、上記と同様に次段のバッファ回
路中の出力最終段のプッシュプルバッファが共にオンと
なり貫通電流が流れてしまう論理状態を回避することが
できる効果がある。
【００７０】請求項５記載の発明によれば、第２の変換
手段が二進法論理に基づく演算を行うので電界効果トラ
ンジスタを用いたラッチ回路を備えるように構成したの
で、第１の変換手段と第２の変換手段との接続点におい
て第１の電源系と第２の電源系間で電流が流れないよう
に制御でき、これにより第２の変換手段を構成するプッ
シュプル回路を構成するトランジスタの貫通電流を阻止
できる効果がある。
【００７１】請求項６記載の発明によれば、出力バッフ
ァ回路の出力最終段がＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとからなるので、ＣＭＯＳプッシュプル回
路を構成することができる効果がある。
【００７２】請求項７記載の発明によれば、出力バッフ
ァ回路の出力最終段が２つのＮＭＯＳトランジスタから
なるので、ＮＭＯＳ−ＮＭＯＳプッシュプル回路を構成
することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による出力バッファ
回路を示す回路構成図である。
【図２】 この発明の実施の形態２による出力バッファ
回路を示す回路構成図である。
【図３】 この発明の実施の形態３による出力バッファ
回路を示す回路構成図である。
【図４】 この発明の実施の形態４による出力バッファ
回路を示す回路構成図である。
【図５】 従来の出力バッファ回路を示す回路構成図で
ある。
【図６】 従来の他の出力バッファ回路を示す回路構成
図である。
【図７】 従来のバッファ最終段のトランジスタの構造
を示す断面図である。
【図８】 従来のバッファ最終段のトランジスタの他の
構造を示す断面図である。
【符号の説明】
ＩＮ１ コントロール信号（第１の電位）、ＩＮ２ 出
力信号（第２の電位）、７ａ，７ｂ，７ｃ 入出力コン
トロール回路（論理回路）、８ 信号レベル変換回路
（変換回路）、８ａ 第１の変換回路（第１の変換手
段）、８ｂ 第２の変換回路（第２の変換手段）、９
ａ，９ｂ，９ｃ，９ｄ，９ｅ バッファ回路、１３ プ
ッシュプル回路、Ｑ１３ａ ＰＭＯＳトランジスタ（電
界効果トランジスタ）、Ｑ１３ｂ ＮＭＯＳトランジス
タ（電界効果トランジスタ）、Ｑ１４ ＮＭＯＳトラン
ジスタ（電界効果トランジスタ）。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１の電位および第２の電位をそれぞれ
    入力して第１の電源電圧系で二進法論理に基づく第１の
    信号および第２の信号に変換する第１の変換手段と、上
    記第１の信号および第２の信号を入力して第２の電源電
    圧系に対応した信号電圧レベルにこれらの信号をレベル
    変換する第２の変換手段とを有する変換回路と、上記第
    ２の変換手段からの第１の信号および第２の信号を上記
    第２の電源電圧系で演算するトライステートコントロー
    ル型の論理回路と、上記論理回路からの第１の信号およ
    び第２の信号を受けて上記第２の電源電圧系で動作しト
    ライステートのいずれかを選択してこれを出力する、電
    界効果トランジスタを含むプッシュプル回路とを備えた
    出力バッファ回路。
  2. 【請求項２】 トライステートコントロール型の論理回
    路がインバータゲートと、ＮＡＮＤゲートと、ＮＯＲゲ
    ートとからなることを特徴とする請求項１記載の出力バ
    ッファ回路。
  3. 【請求項３】 第１の電位および第２の電位をそれぞれ
    入力して第１の電源電圧系で二進法論理に基づく第１の
    信号および第２の信号に変換する第１の変換手段と、上
    記第１の信号および第２の信号を入力して第２の電源電
    圧系に対応した信号電圧レベルにこれらの信号をレベル
    変換する第２の変換手段とを有する変換回路と、上記第
    １の変換手段および第２の変換手段からの第１の信号お
    よび第２の信号を上記第２の電源電圧系で演算するトラ
    イステートコントロール型の論理回路と、上記論理回路
    からの第１の信号および第２の信号を受けて上記第２の
    電源電圧系で動作しトライステートのいずれかを選択し
    てこれを出力する、電界効果トランジスタを含むプッシ
    ュプル回路とを備えた出力バッファ回路。
  4. 【請求項４】 トライステートコントロール型の論理回
    路がＮＡＮＤゲートと、ＮＯＲゲートとからなることを
    特徴とする請求項３記載の出力バッファ回路。
  5. 【請求項５】 第２の変換手段が二進法論理に基づく演
    算を行うことを特徴とする請求項１から請求項４のうち
    のいずれか１項記載の出力バッファ回路。
  6. 【請求項６】 プッシュプル回路がＰＭＯＳトランジス
    タとＮＭＯＳトランジスタとからなる出力最終段を有す
    ることを特徴とする請求項１または請求項５記載の出力
    バッファ回路。
  7. 【請求項７】 プッシュプル回路が２つのＮＭＯＳトラ
    ンジスタからなる出力最終段を有することを特徴とする
    請求項１または請求項５記載の出力バッファ回路。
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