JP2976693B2 - Ｃｍｏｓ型半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＭＯＳ型半導体集積
回路に利用され、特に、信号選択回路を含むＣＭＯＳ型
半導体集積回路に関する。

【０００２】

【従来の技術】従来の信号選択回路は、例えば、３入力
１出力回路の場合、図４に示すように、信号線伝達の際
にスイッチとして働くトランスファゲート部５０および
６０と、そのトランスファゲート部５０および６０のス
イッチ動作をそれぞれ制御するインバータゲート５３お
よび６３とで構成していた。

【０００３】トランスファゲート部５０はトランスファ
ゲート５１および５２を含み、入力端子Ｄ１と、入力端
子Ｄ２とのいずれかを選択し、トランスファゲート部６
０は、トランスファゲート６１および６２を含み、トラ
ンスファゲート部５０で選択した信号と、入力端子Ｄ３
のいずれかを選択するようにしていた。

【０００４】また、インバータゲート５３および６３は
出力制御用端子Ｓ１とＳ２における出力制御信号の論理
状態によりそれぞれトランスファゲート部５０および６
０の動作を制御し、表１の真理値表に示すように、選択
した入力信号を出力端子Ｙに出力するようにしていた。

【０００５】

【表１】 この３入力１出力回路のトランスファゲート部５０およ
び６０を、ＣＭＯＳ構造のスタンダードセル設計方式で
レイアウトしたときの一例を図５に示す。

【０００６】トランスファゲート部５０は、Ｐ型拡散層
７０と、ゲート電極７１および７２とから構成した直列
接続のＰチャネルＭＯＳトランジスタと、Ｎ型拡散層７
３とゲート電極７１および７４とから構成した直列接続
のＮチャネルＭＯＳトランジスタとから構成され、トラ
ンスファゲート部６０は、Ｐ型拡散層７５とゲート電極
７６および７７とから構成した直列接続のＰチャネルＭ
ＯＳトランジスタと、Ｎ型拡散層７８とゲート電極７６
および７９とから構成した直列接続のＮチャネルＭＯＳ
トランジスタとから構成されていた。

【０００７】そして、拡散層コンタクト８０と配線８１
により各トランジスタの拡散層領域を接続していた。

【０００８】

【発明が解決しようとする課題】この従来のＣＭＯＳ型
半導体集積回路における信号選択回路では、一つのトラ
ンスファゲート部は、２入力の信号から１出力信号を選
択する構成となっているので、３入力以上の信号選択回
路では、トランスファゲート部を２段構成にしなければ
ならない。

【０００９】このため、図４の例では、入力端子Ｄ３か
ら出力端子Ｙまでの信号伝播時間に比べて、入力端子Ｄ
１と入力端子Ｄ２から出力端子Ｙまでの信号伝播時間が
トランスファゲート部一つ分だけ遅くなり、回路の動作
速度を低下させる欠点があった。

【００１０】本発明の目的は、前期の欠点を除去するこ
とにより、入力端子から出力端子までの信号伝播時間を
最小にし、回路の動作速度を向上させたＣＭＯＳ型半導
体集積回路を提供することにある。

【００１１】

【課題を解決するための手段】本発明は、一端がそれぞ
れの入力端子に他端が一つの出力端子にそれぞれ接続さ
れた３以上のＣＭＯＳ型のトランスファゲートを有する
スイッチ回路と、前記スイッチ回路の出力を制御する複
数の出力制御信号の全ての論理の組み合わせに対して二
つ以上の前記トランスファゲートが同時に「オン」状態
にならないように前記スイッチ回路の制御を行う制御回
路とを備え、前記トランスファゲートを構成する同一導
電型のトランジスタ全てが同一の素子分離領域内に形成
され、二つの入力端子と両端の拡散領域とが接続され、
残りの入力端子が二つのトランジスタに共通の拡散領域
に接続されていることを特徴とする。

【００１２】また、本発明は、請求項１記載のＣＭＯＳ
型半導体集積回路において、データ入力に前記スイッチ
回路の出力が接続され、クロック入力にクロック入力端
子が接続され、データ出力に前記スイッチ回路の入力端
子のうち、両端の拡散領域に入力される入力端子のうち
の一方および回路の出力端子が接続されたフリップフロ
ップ回路を備えることができ、また、前記両端の拡散領
域に接続される入力端子の他方がスキャン動作時のデー
タ入力が与えられ、本来のデータ入力が前記二つのトラ
ンジスタに共通の拡散領域に接続される入力端子に与え
られてスキャンパステスト用フリップフロップを構成す
ることを特徴とする。

【００１３】

【作用】スイッチ回路は、各入力信号はそれぞれ一つの
トランスファゲートを通して出力されるように構成さ
れ、制御回路は出力制御信号の全ての組み合わせに対し
て二つ以上のトランスファゲートが同時に「オン」状態
にならないように制御するように構成される。

【００１４】従って、各入力信号はいずれも一つのトラ
ンスファゲートを通る最短経路で出力されるので信号伝
播時間を最小にし、回路の動作速度を向上させることが
可能な信号選択回路を得ることができる。

【００１５】また、この信号選択回路の出力を入力とす
るフリップフロップ回路を設けることにより、セットア
ップタイムが小さく作動速度の大なるスキャンパステス
ト用フリップフロップ回路を得ることができる。

【００１６】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００１７】図１は、本発明の第一実施例の要部を示す
論理回路図で、信号選択回路を示す。また、図２は図１
のスイッチ回路１０をＣＭＯＳ構造のスタンダードセル
設計手法でレイアウトしたときの一例を示すレイアウト
図である。

【００１８】本第一実施例の３入力１出力の信号選択回
路は、信号選択の際に各信号線について切断および接続
を行うスイッチ回路１０と、そのスイッチ回路１０の動
作を制御する制御回路２０とで構成される。

【００１９】そして、スイッチ回路１０は、入力端子Ｄ
１、Ｄ２およびＤ３からのそれぞれの信号線にそれぞれ
接続されたトランスファゲート１１、１２および１３を
含みトランスファゲート１１、１２、および１３の信号
出力側を全て接続し、三つの入力信号から一つの信号が
選択できるように構成される。

【００２０】また、制御回路２０は、ノアゲート２１、
インバータゲート２２、２４および２７、ナンドゲート
２３および２６、ならびにオアゲート２５を含み、出力
制御用信号端子Ｓ１、Ｓ２における出力制御信号の全て
の論理の組み合わせに対して、同時に二つ以上のトラン
スファゲートが「オン」状態にならないようにトランス
ファゲート１１、１２および１３の動作を制御し、表２
の真理値表に示すように選択した入力信号を出力端子Ｙ
に出力するように構成される。

【００２１】そして、各々トランスファゲート１１、１
２および１３は、図２に示すように、Ｐ型拡散層３０と
ゲート電極３１とから構成したＰチャネルＭＯＳトラン
ジスタと、Ｎ型拡散層３２とゲート電極３３とから構成
したＮチャネルＭＯＳトランジスタから構成されてお
り、拡散層コンタクト３４と配線３５とにより各トラン
ジスタの拡散層領域を接続している。

【００２２】本発明の特徴は、図１において、一端がそ
れぞれの入力端子Ｄ１、Ｄ２およびＤ３に他端が一つの
出力端子Ｙにそれぞれ接続された三つのＣＭＯＳ型のト
ランスファゲート１１、１２および１３を有するスイッ
チ回路１０と、スイッチ回路１０の出力を制御する二つ
の出力制御端子Ｓ１およびＳ２からの出力制御信号の全
ての論理の組み合わせに対して、二つ以上のトランスフ
ァゲートが同時に「オン」状態にならないようにスイッ
チ回路１０の制御を行う制御回路２０とを設けたことに
ある。

【００２３】次に、本第一実施例の動作について表２に
示す真理値表を参照して説明する。

【００２４】

【表２】 いま、出力制御端子Ｓ１およびＳ２の出力制御信号がと
もに「０」レベルのときを考える。

【００２５】このとき、ノアゲート２１の出力は「１」
レベル、インバータゲート２２の出力は「０」レベル
で、トランスファゲート１１は「オン」状態となる。一
方、ナンドゲート２３の出力は「１」レベル、インバー
タゲート２４の出力は「０」レベルで、トランスファゲ
ート１２は「オフ」状態となり、オアゲート２５の出力
は「０」レベル、ナンドゲート２６の出力は「１」レベ
ル、インバータゲート２７の出力は「０」レベルで、ト
ランスファゲート１３は「オフ」状態となる。これによ
り、出力端子Ｙには表２に示すように、入力端子Ｄ１か
らの信号が出力される。

【００２６】以下、同様にして、表２に示すように、出
力制御端子Ｓ１およびＳ２の出力制御信号がともに
「１」レベルのときは、トランスファゲート１２のみが
「オン」状態となり、出力端子Ｙからは入力端子Ｄ２か
らの信号が出力される。

【００２７】また、出力制御端子Ｓ１およびＳ２の制御
信号のレベルが一方が「０」レベルで一方が「１」レベ
ルのときには、トランスファゲート１３のみが「オン」
状態となり、出力端子Ｙからは入力端子Ｄ３からの信号
が出力される。

【００２８】以上、説明したように、図４に示す従来例
では、三つの入力信号から一つの出力信号を選択する場
合、入力端子Ｄ１と入力端子Ｄ２とからの信号を選択す
ると、信号はトランスファゲートを２段分通らなければ
ならないのに対し、本第一実施例では、図１に示すよう
に、全ての入力信号について、入力から出力までの信号
はトランスファゲート１段分を通るだけでよいので、信
号の伝播時間を短くすることができる。

【００２９】また、本第一実施例をＣＭＯＳ回路で構成
した場合、各々のトランスファゲート１１、１２および
１３は、それぞれ独立に制御するので、図２のレイアウ
ト図に示すように、トランスファゲートの出力を一つに
まとめることができる。このため、従来例の図４のトラ
ンスファゲート部５０とトランスファゲート部６０とを
独立した素子分離領域に形成した場合のレイアウトに比
べ、データの入力から出力までの拡散層領域の面積を小
さくすることができるので、寄生容量を減らすことがで
き、単にトランスファゲートの段数を減らした効果に加
え、さらに信号の伝播時間を短くすることが可能とな
る。

【００３０】このため、従来例では、入力端子Ｄ１から
出力端子Ｙまでの信号伝播時間が１．５ｎｓｅｃであっ
たものが、本第一実施例で１．０ｎｓｅｃにすることが
できる。

【００３１】図３は、本発明の第二実施例の要部を示す
論理回路であり、表３は図３の論理回路の信号選択回路
部分の真理値表を示す。

【００３２】

【表３】 本第二実施例は、フリップフロップ回路４１のデータ入
力部に、第一実施例で説明した信号選択回路４０を接続
し、フリップフロップ回路４１の出力Ｑを信号選択回路
４０の入力端子Ｄ１にフィードバックし、入力端子Ｄ２
をスキャン動作モード時のデータ入力端子とし、入力端
子Ｄ３を本来のデータ入力とし、さらにクロック入力端
子ＣＫを設けることで、スキャンパステスト用フリップ
フロップを構成した例である。

【００３３】一般に、デジタル集積回路を設計する場合
において、テスト容易化設計の一手法として、本第二実
施例のようなスキャンパステスト用フリップフロップ回
路を用いることが多い。このスキャンパステスト用フリ
ップフロップ回路を従来の信号選択回路で構成すると、
３入力のうち、２入力分の信号はトランスファゲートを
２段通ることになり、信号伝播時間が長くなる。同期回
路の設計では、フリップフロップ間の回路の遅延時間
と、フリップフロップ回路のセットアップタイムとホー
ルドタイムとで、デジタル集積回路の最大動作周波数が
決まるが、特に、スキャンパステスト用フリップフロッ
プ回路では、データ入力までの信号伝播時間が長くなる
ので、セットアップタイムの増大を招き、デジタル集積
回路の最大動作周波数を劣化させる原因となる。

【００３４】このような場合、フリップフロップ回路の
データ入力に、本第二実施例のように信号選択回路を構
成すると、全てのデータの信号伝播時間はトランスファ
ゲート１段分ですむので、従来例に比べて全てのデータ
入力に対してセットアップタイムを小さくすることがで
き、デジタル集積回路の動作周波数を改善することがで
きる。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
信号選択回路内で選択された信号の信号伝播時間は、ト
ランスファゲート１段分のみとなるので、信号選択回路
の信号伝播時間やデジタル集積回路の動作周波数の向上
したＣＭＯＳ型半導体集積回路を得ることができ、その
効果が大である。

【図面の簡単な説明】

【図１】本発明の第一実施例の要部を示す論理回路図。

【図２】そのスイッチ回路部分のレイアウト図。

【図３】本発明の第二実施例の要部を示す論理回路図。

【図４】従来例の要部を示す論理回路図。

【図５】そのトランスファゲート部のレイアウト図。

【符号の説明】

１０ スイッチ回路 １１、１２、１３ トランスファゲート ２０ 制御回路 ２１ ノアゲート ２２、２４、２７ インバータゲート ２３、２６ ナンドゲート ２５ ノアゲート ３０ Ｐ型拡散層 ３１、３３ ゲート電極 ３２ Ｎ型拡散層 ３４ 拡散層コンタクト ３５ 配線 ４０ 信号選択回路 ４１ フリップフロップ回路 ５０、６０ トランスファゲート部 ５１、５２、６１、６２ トランスファゲート ５３、６３ インバータゲート ７０、７５ Ｐ型拡散層 ７１、７２、７４、７６、７７、７９ ゲート電極 ７３、７８ Ｎ型拡散層 ８０ 拡散層コンタクト ８１ 配線 ＣＫ クロック入力端子 Ｄ１、Ｄ２、Ｄ３ 入力端子 Ｓ１、Ｓ２ 出力制御端子 Ｙ 出力端子

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 一端がそれぞれの入力端子に他端が一つ
   の出力端子にそれぞれ接続された３以上のＣＭＯＳ型の
   トランスファゲートを有するスイッチ回路と、前記スイ
   ッチ回路の出力を制御する複数の出力制御信号の全ての
   論理の組み合わせに対して二つ以上の前記トランスファ
   ゲートが同時に「オン」状態にならないように前記スイ
   ッチ回路の制御を行う制御回路とを備え、 前記トランスファゲートを構成する同一導電型のトラン
   ジスタ全てが同一の素子分離領域内に形成され、 二つの入力端子と両端の拡散領域とが接続され、残りの
   入力端子が二つのトランジスタに共通の拡散領域に接続
   されている ことを特徴とするＣＭＯＳ半導体集積回路。
2. 【請求項２】 請求項１記載のＣＭＯＳ型半導体集積回
   路において、 データ入力に前記スイッチ回路の出力が接続され、クロ
   ック入力にクロック入力端子が接続され、データ出力に
   前記スイッチ回路の入力端子のうち、両端の拡散領域に
   入力される入力端子のうちの一方および回路の出力端子
   が接続されたフリップフロップ回路を備えたことを特徴
   とするＣＭＯＳ型半導体集積回路。
3. 【請求項３】 請求項２記載のＣＭＯＳ型半導体集積回
   路において、 前記両端の拡散領域に接続される入力端子の他方がスキ
   ャン動作時のデータ入力が与えられ、本来のデータ入力
   が前記二つのトランジスタに共通の拡散領域に接続され
   る入力端子に与えられてスキャンパステスト用フリップ
   フロップを構成することを特徴とするＣＭＯＳ型半導体
   集積回路。