JP2002357636A - スキャンテスト用フリップフロップ回路、論理マクロ、スキャンテスト回路及びそのレイアウト方法 - Google Patents

Abstract

(57)【要約】 【課題】 スキャンテスト時にスキャンテスト用フリッ
プフロップ回路の出力に十分な遅延を付加して、ホール
ドエラーを生じ難いスキャンテスト回路を提供する。 【解決手段】 スキャンテスト用フリップフロップ回路
は、Ｑ端子と、／Ｑ端子の他に、スキャンテスト用デー
タ出力端子ＱＴを有する。このＱＴ端子には、内部デー
タ保持回路１０６で保持されたデータが、予め内蔵され
たトライステートバッファ１２０を介して伝達される。
このトライステートバッファ１２０の駆動能力は、ＱＴ
端子から出力されるスキャンテスト用データが次段のス
キャンテスト用フリップフロップ回路のスキャンテスト
用データ入力端子ＤＴに伝播されて所期通り良好に内部
に取り込まれ、保持されるような伝播遅延時間となるよ
うな駆動能力に設定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スキャンテストの
シフト動作時にスキャンテスト用データのホールドエラ
ーを起こし難いスキャンテスト用フリップフロップ回
路、論理マクロ、スキャンテスト回路及びそのレイアウ
ト方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の微細化及び大規
模化に伴い、半導体集積回路のテスト容易化設計手法で
あるスキャンテスト設計が必要となっている。このスキ
ャンテスト設計における従来のスキャンテスト回路及び
そのレイアウト方法を以下に説明する。

【０００３】図１０は、従来のスキャンテスト設計に用
いられるスキャンテスト回路を示すブロック図である。
同図において、１、２、３、４はスキャンテスト用Ｄ型
フリップフロップ回路（以下Ｄ−ＦＦという）、５は組
合せ論理回路である。Ｄ−ＦＦ１〜４の出力端子Ｑは、
組合せ論理回路５に接続されると共に次段のＤ−ＦＦの
スキャンテスト用データ入力端子ＤＴに接続される。Ｄ
−ＦＦ１〜４の通常データ入力端子Ｄは組合せ論理回路
５に接続される。

【０００４】図１１は、前記図１０のスキャンテスト回
路の通常動作モードの動作を示すタイミングチャートで
ある。同図において、ＣＫはＤ−ＦＦ１〜４のクロック
入力端子ＣＫに入力されるクロック信号、ＤＩ１、ＤＩ
２は各々Ｄ−ＦＦ１、２の通常データ入力端子Ｄに入力
される信号、ＤＯ１、ＤＯ２は各々Ｄ−ＦＦ１、２の出
力端子Ｑから出力される信号、Ａ１、Ａ２及びＢ１はデ
ータ、ｔｄｅｌａｙ−１はＤ−ＦＦ１の出力端子Ｑから
Ｄ−ＦＦ２の通常データ入力端子Ｄまでの信号遅延時
間、ｔｈｏｌｄ−１はＤ−ＦＦ２のデータホールド時間
である。

【０００５】図１２は前記図１０のスキャンテスト回路
のスキャンテストモードのシフト動作時のタイミングチ
ャートである。同図において、ＣＫはＤ−ＦＦ１〜４の
クロック入力端子ＣＫに入力されるクロック信号、ＤＴ
１及びＤＴ２は各々Ｄ−ＦＦ１、２のスキャンテスト用
データ入力端子ＤＴに入力される信号、ＤＯ１及びＤＯ
２は各々Ｄ−ＦＦ１、２の出力端子Ｑから出力される信
号、Ｃ１及びＤ１はデータ、ｔｄｅｌａｙ−２はＤ−Ｆ
Ｆ１の出力端子ＱからＤ−ＦＦ２のスキャンテスト用デ
ータ入力端子ＤＴまでのスキャンデータの信号遅延時
間、ｔｈｏｌｄ−２はＤ−ＦＦ２のデータホールド時間
である。

【０００６】通常動作モードでは、クロック信号ＣＫが
変化すると、Ｄ−ＦＦ１はデータＡ１をラッチして出力
端子Ｑに伝播し、Ｄ−ＦＦ２はデータＢ１をラッチして
出力端子Ｑに伝播する。ここで、Ｄ−ＦＦ１の出力端子
ＱでのデータＤＯ１の変化から信号遅延時間ｔｄｅｌａ
ｙ−１が経過した後にＤ−ＦＦ２の通常データ入力端子
ＤのデータＤＩ１が変化する。前記信号遅延時間ｔｄｅ
ｌａｙ−１は組合せ論理回路５の内部構成により決ま
る。

【０００７】次に、スキャンテストモードのシフト動作
時では、クロック信号ＣＫが変化すると、Ｄ−ＦＦ１は
データＣ１をラッチして出力端子Ｑに伝播し、Ｄ−ＦＦ
２はデータＤ１をラッチして出力端子Ｑに伝播する。こ
こで、Ｄ−ＦＦ１の出力端子ＱでのデータＤＯ１の変化
から信号遅延時間ｔｄｅｌａｙ−２が経過した後にＤ−
ＦＦ２の通常データ入力端子ＤにおいてデータＤＩ２が
変化し、シフトレジスタ動作をする。信号遅延時間ｔｄ
ｅｌａｙ−２はＤ−ＦＦ１とＤ−ＦＦ２との間に配置さ
れたスキャンテスト用データ伝播用の配線６の配線遅延
時間により決まる。２個のＤ−ＦＦ間を接続する前記ス
キャンテスト用データ伝播用の配線は、自動配置配線ツ
ールにより配線される。これによりスキャンテスト機能
が得られる。

【０００８】

【発明が解決しようとする課題】しかしながら、前記従
来の構成では、２個のＤ−ＦＦ１、２に着目すると、Ｄ
−ＦＦ１の出力端子Ｑがスキャンテスト用データ伝播用
の配線６のみを介してＤ−ＦＦ２のスキャンテスト用デ
ータ入力端子ＤＴに接続される関係上、スキャンテスト
用データの信号遅延時間ｔｄｅｌａｙ−２は短く、この
ため、Ｄ−ＦＦ２はスキャンテスト用データのホールド
エラーを起こし易いという課題があった。

【０００９】また、通常動作モード時には、Ｄ−ＦＦ１
の出力端子Ｑでのデータの変化に伴い、次段のＤ−ＦＦ
２のスキャンテスト用データ入力端子ＤＴでもデータが
変化するため、このＤ−ＦＦ２内でスキャンテスト用デ
ータ入力端子ＤＴに接続されているトランジスタが動作
して不要な電力を消費するという課題があった。

【００１０】更に、２個のＤ−ＦＦにおいて、自段のＤ
−ＦＦの出力端子Ｑを次段のＤ−ＦＦのスキャンテスト
用データ入力端子ＤＴに接続する配線は、自動配置配線
ツールを用いて金属配線領域に配線されるため、この金
属配線領域での配線の混雑度が高くなるという課題があ
った。

【００１１】本発明は、前記従来の課題を解決するもの
であり、その目的は、自段のスキャンテスト用フリップ
フロップ回路から出力されたスキャンテスト用データが
次段のスキャンテスト用フリップフロップ回路で正しく
保持されるように、次段のスキャンテスト用フリップフ
ロップ回路でのスキャンテスト用データのホールドエラ
ーを有効に防止することにある。

【００１２】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、スキャンテスト用フリップフロップ回
路の内部構成を変更して、自段のスキャンテスト用フリ
ップフロップ回路から次段のスキャンテスト用フリップ
フロップ回路までのスキャンテスト用データの伝播遅延
時間を増大させる。

【００１３】また、本発明では、自段から次段へのスキ
ャンテスト用データ伝播用の配線を予め被テスト組合せ
論理回路内に配置しておくことにより、自動配置配線ツ
ールを用いた自動配置配線時での金属配線領域の配線混
雑度を低減させる。

【００１４】即ち、請求項１記載の発明のスキャンテス
ト用フリップフロップ回路は、組合せ論理回路をスキャ
ンテストするために前記組合せ論理回路に接続されるス
キャンテスト用フリップフロップ回路であって、内部デ
ータ保持回路と、前記組合せ論理回路からデータを受
け、このデータを前記内部データ保持回路に伝達するた
めのデータ入力端子と、前記内部データ保持回路からデ
ータを受け、このデータを前記組合せ論理回路に出力す
るためのデータ出力端子と、スキャンテスト用データを
受け、このスキャンテスト用データを前記内部データ保
持回路に伝達するためのスキャンテスト用データ入力端
子と、前記内部データ保持回路からスキャンテスト用デ
ータを受け、このスキャンテスト用データを出力するた
めのスキャンテスト用データ出力端子と、前記内部デー
タ保持回路と前記スキャンテスト用データ出力端子との
間に配置され、前記スキャンテスト用データ出力端子に
スキャンテスト用データ伝播用の配線を介して他のスキ
ャンテスト用フリップフロップ回路が接続される場合に
前記内部データ保持回路から前記スキャンテスト用デー
タ出力端子を経て前記他のスキャンテスト用フリップフ
ロップ回路に伝播されるスキャンテスト用データの伝播
遅延時間を調整するための駆動素子とを備えたことを特
徴とする。

【００１５】請求項２記載の発明は、前記請求項１記載
のスキャンテスト用フリップフロップ回路において、前
記駆動素子は、制御端子を有し、スキャンテスト時以外
のときに前記制御端子に所定レベル電位の制御信号を受
けて駆動を停止し、前記スキャンテスト用データ出力端
子をハイインピーダンス状態として、スキャンテスト時
のときに、前記スキャンテスト用データ出力端子に現れ
ているスキャンテスト用データを保持することを特徴と
する。

【００１６】請求項３記載の発明のスキャンテスト回路
は、組合せ論理回路をスキャンテストするスキャンテス
ト回路であって、少なくとも第１及び第２のスキャンテ
スト用フリップフロップ回路を備え、前記各スキャンテ
スト用フリップフロップ回路は、内部データ保持回路
と、前記組合せ論理回路に接続されたデータ入力端子
と、前記組合せ論理回路に接続されたデータ出力端子
と、スキャンテスト用データ入力端子と、スキャンテス
ト用データ出力端子とを有し、前記第１のスキャンテス
ト用フリップフロップ回路のスキャンテスト用データ出
力端子は、スキャンテスト用データ伝播用の配線を介し
て前記第２のスキャンテスト用フリップフロップ回路の
スキャンテスト用データ入力端子に接続され、更に、前
記第１のスキャンテスト用フリップフロップ回路は、前
記内部データ保持回路と前記スキャンテスト用データ出
力端子との間に配置された駆動素子を有し、前記駆動素
子は、自己の前記内部データ保持回路から自己の前記ス
キャンテスト用データ出力端子を経て前記第２のスキャ
ンテスト用フリップフロップ回路のスキャンテスト用デ
ータ入力端子に伝播されるスキャンテスト用データの伝
播遅延時間を調整することを特徴とする。

【００１７】請求項４記載の発明は、前記請求項３記載
のスキャンテスト回路において、前記第１のスキャンテ
スト用フリップフロップ回路の駆動素子の駆動能力は、
前記第２のスキャンテスト用フリップフロップ回路がス
キャンテスト用データのホールドエラーを起こさないよ
うに前記伝播遅延時間を調整した駆動能力に設定される
ことを特徴とする。

【００１８】請求項５記載の発明は、前記請求項３又は
４記載のスキャンテスト回路において、前記第１のスキ
ャンテスト用フリップフロップ回路の内部データ保持回
路は、前記データ出力端子を駆動する他の駆動素子を有
し、前記内部データ保持回路と前記スキャンテスト用デ
ータ出力端子との間に配置された駆動素子の駆動能力
は、前記他の駆動素子の駆動能力よりも低く設定される
ことを特徴とする。

【００１９】請求項６記載の発明は、前記請求項３、４
又は５記載のスキャンテスト回路において、前記第１の
スキャンテスト用フリップフロップ回路において、前記
内部データ保持回路と前記スキャンテスト用データ出力
端子との間に配置された駆動素子は、制御端子を有し、
スキャンテスト時以外のときに前記制御端子に所定レベ
ル電位の制御信号を受けて駆動を停止し、前記スキャン
テスト用データ出力端子をハイインピーダンス状態とし
て、スキャンテスト時のときに、前記スキャンテスト用
データ出力端子に現れているスキャンテスト用データを
保持することを特徴とする。

【００２０】請求項７記載の発明のスキャンテスト回路
は、組合せ論理回路をスキャンテストするスキャンテス
ト回路であって、少なくとも第１及び第２のスキャンテ
スト用フリップフロップ回路を備え、前記第１及び第２
のスキャンテスト用フリップフロップ回路は、各々、内
部データ保持回路と、前記組合せ論理回路に接続された
データ入力端子と、前記組合せ論理回路に接続されたデ
ータ出力端子と、スキャンテスト用データ入力端子と、
スキャンテスト用データ出力端子とを有し、前記第１の
スキャンテスト用フリップフロップ回路のスキャンテス
ト用データ出力端子は、スキャンテスト用データ伝播用
の配線を介して前記第２のスキャンテスト用フリップフ
ロップ回路のスキャンテスト用データ入力端子に接続さ
れ、前記スキャンテスト用データ伝播用の配線は、ポリ
シリコン層又は拡散層に配置されていることを特徴とす
る。

【００２１】請求項８記載の発明は、前記請求項７記載
のスキャンテスト回路において、前記組合せ論理回路
は、少なくとも第１の論理マクロを有する複数の論理マ
クロにより構成され、前記第１の論理マクロは、前記第
１及び第２のスキャンテスト用フリップフロップ回路の
間に隣接して配置され、前記第１及び第２のスキャンテ
スト用フリップフロップ回路には、各々、前記第１の論
理マクロが隣接する方向の両端部近傍に前記スキャンテ
スト用データ入力端子及び前記スキャンテスト用データ
出力端子が各々形成され、前記第１の論理マクロには、
そのポリシリコン層又は拡散層において、予め、前記第
１のスキャンテスト用フリップフロップ回路のスキャン
テスト用データ出力端子と前記第２のスキャンテスト用
フリップフロップ回路のスキャンテスト用データ入力端
子とを結ぶように、前記スキャンテスト用データ伝播用
の配線が形成されていることを特徴とする。

【００２２】請求項９記載の発明は、前記請求項８記載
のスキャンテスト回路において、前記第１及び第２のス
キャンテスト用フリップフロップ回路に各々形成された
スキャンテスト用データ入力端子及びスキャンテスト用
データ出力端子、及び前記第１の論理マクロに形成され
るスキャンテスト用データ伝播用の配線は、全て、前記
第１の論理マクロが隣接する方向の両端部とは異なる端
部から所定の等距離隔てた同位置に配置されることを特
徴とする。

【００２３】請求項１０記載の発明の論理マクロは、少
なくとも第１及び第２のスキャンテスト用フリップフロ
ップ回路を用いてスキャンテストされる組合せ論理回路
を構成する論理マクロであって、前記論理マクロのポリ
シリコン層又は拡散層には、予め、前記第１のスキャン
テスト用フリップフロップ回路が有するスキャンテスト
用データ出力端子と前記第２のスキャンテスト用フリッ
プフロップ回路が有するスキャンテスト用データ入力端
子とを結ぶスキャンテスト用データ伝播用の配線が形成
されていることを特徴とする。

【００２４】請求項１１記載の発明のスキャンテスト回
路のレイアウト方法は、少なくとも第１及び第２のスキ
ャンテスト用フリップフロップ回路を用いて少なくとも
第１の論理マクロを有する組合せ論理回路をスキャンテ
ストするスキャンテスト回路のレイアウト方法であっ
て、予め、第１のスキャンテスト用フリップフロップ回
路が有するスキャンテスト用データ出力端子と第２のス
キャンテスト用フリップフロップ回路が有するスキャン
テスト用データ入力端子とを結ぶスキャンテスト用デー
タ伝播用の配線を、前記第１の論理マクロのポリシリコ
ン層又は拡散層に形成しておき、その後、自動配置配線
により、前記第１及び第２のスキャンテスト用フリップ
フロップ回路の間に前記第１の論理マクロを隣接して配
置して、前記第１及び第２のスキャンテスト用フリップ
フロップ回路が有するデータ入力端子及びデータ出力端
子同士を、前記第１の論理マクロに形成した前記スキャ
ンテスト用データ伝播用の配線により接続することを特
徴とする。

【００２５】請求項１２記載の発明は、前記請求項１１
記載のスキャンテスト回路のレイアウト方法において、
前記第１の論理マクロと同一の縦幅を有する第１及び第
２のスキャンテスト用フリップフロップ回路において、
予め、その縦幅方向の一側部から所定距離隔てた位置
に、横幅方向端部まで延びる前記スキャンテスト用デー
タ入力端子及び前記スキャンテスト用データ出力端子を
各々形成しておくと共に、前記第１の論理マクロにおい
て、予め、そのポリシリコン層又は拡散層に形成する前
記スキャンテスト用データ伝播用の配線の両端を、前記
縦幅方向の一側部から前記所定距離隔てた位置に横幅方
向端部まで延びるように位置付けておくことを特徴とす
る。

【００２６】以上の構成により、請求項１〜６記載の発
明では、スキャンテスト用フリップフロップ回路内に別
途にスキャンテスト用データ出力端子を設け、この出力
端子からのスキャンテスト用データの駆動能力を、この
出力端子に接続した駆動素子の駆動能力の設定により調
整可能としたので、スキャンテスト用データが次段のス
キャンテスト用フリップフロップ回路に伝播されるまで
のデータ伝播遅延時間を適切に調整でき、スキャンテス
トのシフト動作時におけるスキャンテスト用データのホ
ールドエラーが起り難くなる。しかも、スキャンテスト
用フリップフロップ回路内にデータ伝播遅延時間調整用
の駆動素子を設けているので、自段と次段のスキャンテ
スト用フリップフロップ回路間を接続するスキャンテス
ト用データ伝播用の配線に遅延素子を配置する必要がな
い。

【００２７】特に、請求項２及び６記載の発明では、ス
キャンテストのシフト動作時以外の例えば通常動作時に
は、スキャンテスト用データ出力端子を駆動する駆動素
子が駆動を停止して、スキャンテスト用データ出力端子
がハイインピーダンス状態となるので、この出力端子か
らスキャンテスト用データが伝播されるスキャンテスト
用データ伝播用配線の電位や、次段のスキャンテスト用
フリップフロップ回路のスキャンテスト用データ入力端
子に接続された内部トランジスタ等の動作が固定され
て、その分、低消費電力となる。

【００２８】また、請求項７〜１２記載の発明では、自
段と次段のスキャンテスト用フリップフロップ回路間を
接続するスキャンテスト用データ伝播用の配線として、
金属配線領域の金属配線よりも高抵抗且つ高容量のポリ
シリコン層又は拡散層に形成する配線を使用するので、
スキャンテスト用データの伝播遅延時間を長く設定でき
て、ホールドエラーが起り難くなる。しかも、金属配線
領域にはスキャンテスト用データ伝播用の配線は配線さ
れないので、この金属配線領域での配線混雑度を低減で
きる。

【００２９】特に、請求項８〜１２記載の発明では、自
段と次段のスキャンテスト用フリップフロップ回路間を
接続するスキャンテスト用データ伝播用の配線を予め論
理マクロ内に形成するので、この論理マクロを自段と次
段のスキャンテスト用フリップフロップ回路間に隣接配
置するだけで、自段のスキャンテスト用データ出力端子
を次段のスキャンテスト用データ入力端子に接続するこ
とができ、自動配置配線ツールを用いてスキャンテスト
用データ伝播用の配線を配線する必要をなくすことがで
きる。

【００３０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００３１】（第１の実施の形態）本発明の第１の実施
の形態のスキャンテスト回路を図１及び図２に基づいて
説明する。

【００３２】図１は本実施の形態のスキャンテスト回路
の構成を示すブロック図である。同図において、１０５
は多数の論理マクロを備えた組合せ論理回路、１０１、
１０２、１０３、１０４はスキャンテスト用Ｄ型フリッ
プフロップ回路（以下、Ｄ−ＦＦと略記する）である。
各Ｄ−ＦＦ１０１〜１０４は同一内部構成を有すると共
に、データ入力端子Ｄ（Ｄ端子）、データ出力端子Ｑ
（Ｑ端子）、反転データ出力端子/Ｑ（/Ｑ端子）、クロ
ック信号入力端子ＣＫ（ＣＫ端子）、モード信号入力端
子ＮＴ（ＮＴ端子）、更にはスキャンテスト用データ入
力端子ＤＴ（ＤＴ端子）、スキャンテスト用データ出力
端子ＱＴ（ＱＴ端子）を有する。各Ｄ−ＦＦ１０１〜１
０４において、Ｄ端子及びＱ端子は前記組合せ論理回路
１０５に接続され、ＣＫ端子にはクロック信号が、ＮＴ
端子にはモード選択信号が入力される。

【００３３】更に、前記Ｄ−ＦＦ１０１〜１０４は、図
中横方向にｎ（ｎ≧２の整数）段に並んで配置され、第
１段のＤ−ＦＦ１０１のＤＴ端子にはスキャンテスト用
データが入力される。第２、第３〜第ｎ段のＤ−ＦＦ１
０２〜１０４のＤＴ端子は各々スキャンテスト用データ
伝播用の配線１０９〜１１１を介して前段のＤ−ＦＦ１
０１〜１０３…のＱＴ端子に接続されていて、前段のＤ
−ＦＦ１０１〜１０３…からスキャンテスト用データを
受ける。最後段（第ｎ段）のＤ−ＦＦ１０４のＱＴ端子
には配線１１２が接続されていて、最終的に得られたデ
ータ（スキャンアウト信号）を配線１１２に出力する。

【００３４】前記第１段のＤ−ＦＦ１０１を例にその内
部構成を図２に基づいて説明する。同図において、Ｄ−
ＦＦ１０１は、内部データ保持回路１０６を有する。こ
の保持回路１０６は、ＮＴ端子に入力されるモード選択
信号がＬレベルの通常モード時には、Ｄ端子から入力さ
れたデータの入力を許容し、一方、前記モード選択信号
がＨレベルのスキャンテストモード時には、ＤＴ端子か
ら入力されたスキャンテスト用データの入力を許容す
る。更に、前記Ｄ端子又はＤＴ端子から入力されたデー
タは、前記ＣＫ端子に入力されるクロック信号がＬレベ
ルのときに内部に取り込まれて保持されると共に、その
後にクロック信号がＨレベルになると、この保持された
データがＱ端子から出力されると共に、そのデータを反
転した反転データが/Ｑ端子から出力される。

【００３５】そして、図２において、Ｄ−ＦＦ１０１に
は、別途、バッファ（駆動素子）１０８を備える。この
バッファ１０８は、内部データ保持回路１０６とＱＴ端
子とを接続する配線１０７に配置される。このバッファ
１０８は、ＱＴ端子にスキャンテスト用データ伝播用の
配線１０９（図１参照）を介して次段のＤ−ＦＦ１０２
が接続される場合に、内部データ保持回路１０６に保持
されたスキャンテスト用データがＱＴ端子及び配線１０
７を経て次段のＤ−ＦＦ１０２のＤＴ端子に伝播される
までの伝播遅延時間を調整するものである。この目的か
ら、前記バッファ１０８の駆動能力は、自段のＤ−ＦＦ
１０１のＱＴ端子からスキャンテスト用データが配線１
０９を経て次段のＤ−ＦＦ１０２のＤＴ端子に伝播され
た場合に、次段のＤ−ＦＦ１０２がスキャンテスト用デ
ータのホールドエラーを起こさないように設定される。
具体的に、バッファ１０８の駆動能力は、前記Ｑ端子に
接続された他のバッファ（他の駆動素子）１１４の駆動
能力よりも低く、即ち、バッファ１０８を構成するトラ
ンジスタのサイズは他のバッファ１１４の構成トランジ
スタよりも小さく設定されることがある。

【００３６】従って、本実施の形態のスキャンテスト回
路では、スキャンテストのシフト動作時において、Ｄ−
ＦＦ１０１、１０２、１０３、１０４はクロック信号の
立上りによりＤＴ端子のスキャンテスト用データをラッ
チし、このラッチしたデータをバッファ１１４を介して
Ｑ端子に伝播すると共にバッファ１０８を介してＱＴ端
子に伝播する。前記バッファ１０８の駆動能力は、バッ
ファ１１４の駆動能力よりも小さく設定されているの
で、クロック信号ＣＫの立上りからＱＴ端子でのスキャ
ン用データの変化までの伝播遅延時間は大きくなってい
る。その結果、このスキャンテスト用データがＱＴ端子
からスキャンテスト用データ伝播用の配線１０９（又は
１１０〜１１２）を介して次段のＤ−ＦＦ１０２（又は
１０３、１０４）のＤＴ端子にまで伝播される信号伝播
遅延時間が長くなるので、次段のＤ−ＦＦでのスキャン
テスト用データのホールド時間が十分に確保されること
になる。

【００３７】（第２の実施の形態）次に、本発明の第２
の実施の形態を図３及び図４に基づいて説明する。本実
施の形態では、図１に示したスキャンテスト回路を構成
するスキャンテスト用フリップフロップ回路（Ｄ−Ｆ
Ｆ）の内部構成のみが異なる。従って、本実施の形態で
は、スキャンテスト回路の全体構成は図１と同一である
ので、その説明を省略し、Ｄ−ＦＦの内部構成のみを説
明する。

【００３８】図３は本実施の形態のＤ−ＦＦの内部構成
を示す。同図において、内部データ保持回路１０６は図
２と同一構成であって、異なる点は、図２では駆動素子
としてバッファ１０８を備えたが、図３ではトライステ
ートバッファ１２０により駆動素子を構成している。前
記トライステートバッファ１２０は、内部データ保持回
路１０６とＱＴ端子とを結ぶ配線１０７に配置される。

【００３９】前記トライステートバッファ１２０の内部
構成を図４に示す。同図において、トライステートバッ
ファ１２０は、配線１０７とＱＴ端子との間に配置され
てインバータを構成する直列接続されたＰ型トランジス
タ１２０ａ及びＮ型トランジスタ１２０ｂと、このイン
バータを電源及び接地に接続する他のＰ型及びＮ型トラ
ンジスタ１２０ｃ、１２０ｄとを有する。このＰ型トラ
ンジスタ１２０ｃのゲートにはインバータ１２０ｅを介
してＮＴ端子（制御端子）が接続され、Ｎ型トランジス
タ１２０ｄのゲートにはＮＴ端子が直接に接続される。
スキャンテストモード時（ＮＴ端子に入力される制御信
号としてのモード選択信号がＨレベルのとき）には、前
記他のＰ型及びＮ型トランジスタ１２０ｃ、１２０ｄを
ＯＮさせて、インバータを構成するトランジスタ１２０
ａ、１２０ｂの動作を可能にし、一方、通常モード時
（モード選択信号がＬレベルのとき）には、前記他のＰ
型及びＮ型トランジスタ１２０ｃ、１２０ｄをＯＦＦさ
せて、ＱＴ端子をハイインピーダンス状態（フローティ
ング状態）とし、通常モードでの内部データ保持回路１
０６のデータ内容（Ｌ又はＨレベル）に拘わらず、ＱＴ
端子の出力データをＬ又はＨレベルに固定する構成であ
る。

【００４０】従って、本実施の形態のスキャンテスト回
路では、ＮＴ端子に入力されるモード選択信号がＨレベ
ルであるスキャンテストモード時では、ＤＴ端子に入力
されたデータがクロック信号の立上りでＱ端子とＱＴ端
子の双方に伝播されるが、モード選択信号がＬレベルで
ある通常モード時では、トライステートバッファ１２０
がＱＴ端子をハイインピーダンス状態とするので、ＱＴ
端子は出力データをそのままＬ又はＨレベルに固定す
る。よって、通常モード時には、Ｄ−ＦＦ１０１〜１０
４を接続するスキャンテスト用データ伝播用の配線１０
９〜１１１の電位及びＤ−ＦＦ１０２〜１０４のＤＴ端
子に接続された内部トランジスタなどの動作を固定で
き、低消費電力化を図ることができる。

【００４１】（第３の実施の形態）続いて、本発明の第
３の実施の形態のスキャンテスト回路を図５及び図６に
基づいて説明する。尚、本実施の形態についても、スキ
ャンテスト用フリップフロップ回路（Ｄ−ＦＦ）の内部
構成のみが異なるので、スキャンテスト回路の全体構成
の説明は省略し、Ｄ−ＦＦの内部構成のみを説明する。

【００４２】図５は本実施の形態のＤ−ＦＦの内部構成
を示す。同図のＤ−ＦＦでは、前記第２の実施の形態を
示す図３のＤ−ＦＦに備える駆動素子としてのトライス
テートバッファ１２０を、２入力ＮＡＮＤゲート１２１
に置換している。この２入力ＮＡＮＤゲート１２１は、
配線１０７を経て内部データ保持回路１０６からデータ
を受けると共に、ＮＴ端子からのモード選択信号を受け
る。図６は、この２入力ＮＡＮＤゲート１２１の内部構
成を示し、２個のＰ型トランジスタ１２１ａ、１２１ｂ
と２個のＮ型トランジスタ１２１ｃ、１２１ｄとを備え
る。この２入力ＮＡＮＤゲート１２１は、スキャンテス
トモード時（モード選択信号がＨレベルのとき）には、
内部データ保持回路１０６からのデータに基づいてＱＴ
端子をＬ又はＨレベルに変化させる一方、通常モード時
（モード選択信号がＬレベルのとき）には、Ｐ型トラン
ジスタ１２１ｂのＯＮにより、ＱＴ端子を強制的にＨレ
ベルに固定する。

【００４３】従って、本実施の形態のスキャンテスト回
路においては、ＮＴ端子に入力されるモード選択信号が
Ｈレベルであるスキャンテストモード時では、ＤＴ端子
に入力されたスキャンテスト用データがクロック信号の
立上りでＱ端子及びＱＴ端子の双方に伝播される。一
方、モード選択信号がＬレベルである通常モード時で
は、２入力ＮＡＮＤゲート１２１の出力はＨレベルに固
定されるので、ＱＴ端子はＤ端子に入力されるデータと
は無関係にＨレベルに固定される。よって、前記第２の
実施の形態と同様に、通常モード時でのＱＴ端子の電位
を固定して、低消費電力化を図ることが可能である。

【００４４】（第４の実施の形態）更に、本発明の第４
の実施の形態の論理マクロ及びスキャンテスト回路、並
びにスキャンテスト回路のレイアウト方法を図７〜図９
に基づいて説明する。

【００４５】図７は、本実施の形態のスキャンテスト回
路を構成するブロック図を示す。同図のスキャンテスト
回路は、その全体構成及び配線の接続関係について図１
と同一であるので、その説明を省略する。異なる点は、
Ｄ−ＦＦのＱＴ端子と次段のＤ−ＦＦのＤＴ端子とを接
続するスキャンテスト用データ伝播用の配線１３６、１
３７、１３８、１３９が、ポリシリコン層又は拡散領域
に形成された配線である点である。本実施の形態では、
ｎ個のＤ−ＦＦ１０１〜１０４のうち、自段及び次段の
任意の２個のＤ−ＦＦ（例えば１０１と１０２）が第１
及び第２のＤ−ＦＦとなる。

【００４６】本実施の形態では、モード選択信号がＬレ
ベルの通常モード時には、最終段のＤ−ＦＦ１０４を除
くＤ−ＦＦ１０１〜１０３では、組合せ論理回路１０５
からデータがＤ端子に入力されて保持されると共に、ク
ロック信号の次周期では保持されたデータをＱ端子から
組合せ論理回路１０５に出力する。

【００４７】一方、モード選択信号がＨレベルのスキャ
ンテストモード時には、ｎ段のＤ−ＦＦ１０１〜１０４
は、第１段のＤ−ＦＦ１０１のＤＴ端子に入力されたス
キャンテスト用データをクロック信号の周期毎に順次次
段のＤ−ＦＦにシフトするシフトレジスタ動作をする。
この時、各Ｄ−ＦＦのＱＴ端子と次段のＤ−ＦＦのＤＴ
端子とを接続するスキャンテスト用データ伝播用の配線
１３６〜１３９がポリシリコン層又は拡散領域に形成さ
れているので、これ等の配線１３６〜１３９の配線抵抗
及び配線容量は大きい。従って、各Ｄ−ＦＦにおいてク
ロック信号が立上り変化した後からこれ等配線を通じて
次段のＤ−ＦＦのＤＴ端子にデータが伝播されてこのＤ
Ｔ端子においてデータが変化するまでのホールド時間を
比較的長く確保できる。

【００４８】次に、本実施の形態のスキャンテスト回路
のレイアウト方法について具体的に図８及び図９に基づ
いて説明する。

【００４９】図８（ａ）は、本実施の形態の組合せ論理
回路を構成する多数の論理マクロのうち１つのレイアウ
ト構成を例示し、同図（ｂ）はＤ−ＦＦのレイアウト構
成の具体例を示し、同図（ｃ）は前記組合せ論理回路を
構成する多数の論理マクロの他の１つのレイアウト構成
を例示している。

【００５０】同図（ａ）の論理マクロ（第１の論理マク
ロ）２００において、２０１は拡散領域、２０２はゲー
トである。また、２０３は予め論理マクロ２００内に形
成されたスキャンテスト用データ伝播用の配線であっ
て、図中横幅方向に延び且つ左右の端部にまで位置す
る。前記スキャンテスト用データ伝播用配線２０３は、
前記拡散領域２０１が形成された拡散層又は前記ゲート
２０２が形成されるポリシリコン層に形成される。この
拡散層又はポリシリコン層は自動配置配線ツールを用い
た自動配線では使用されない層である。また、同図
（ａ）において、ＶＤＤは電源配線、ＶＳＳは接地配
線、２０５は前記電源配線ＶＤＤや接地配線ＶＳＳと同
一の配線層であって前記ポリシリコン層よりも上層に位
置する配線層に予め形成されたマクロ内配線である。

【００５１】同図（ｃ）の論理マクロ（第１の論理マク
ロ）２２０も同様に、拡散領域２２１、ゲート２２２、
拡散層又はポリシリコン層に形成されたスキャンテスト
用データ伝播用の配線２２３、電源配線ＶＤＤ、接地配
線ＶＳＳ、及びマクロ内配線２２４が形成されている。
前記スキャンテスト用データ伝播用配線２２３は、図中
幅横方向に延び且つ左右の端部にまで位置する。

【００５２】同図（ｂ）のＤ−ＦＦ２１０も同様に、拡
散領域２１１、ゲート２１２、電源配線ＶＤＤ、接地配
線ＶＳＳ、及びマクロ内配線２１４、ＤＴ端子及びＱＴ
端子が形成されている。前記ＤＴ端子及びＱＴ端子に
は、ポリシリコン層又は拡散層に形成された２本のスキ
ャンテスト用データ伝播用の配線２１３ａ、２１３ｂが
各々接続され、これ等配線２１３ａ、２１３ｂは図中左
右方向（横幅方向）に延びて端部に位置する。

【００５３】ここで、前記両論理マクロ２００、２２０
及びＤ−ＦＦ２１０の図中縦幅方向の長さは等長に設定
されている。また、両論理マクロ２００、２２０及びＤ
−ＦＦ２１０のスキャンテスト用データ伝播用配線２０
３、２２３、２１３ａ、２１３ｂは、何れも等幅であ
り、且つ縦幅方向の一側部（図中下端）からこれ等の配
線２０３、２２３、２１３ａ、２１３ｂの中心位置まで
の距離Ｌが等距離に設定されている。

【００５４】次に、前記論理マクロ２００、２２０及び
Ｄ−ＦＦ２１０を使用してスキャンテスト回路をレイア
ウトする方法を図９に基づいて説明する。

【００５５】同図では、図示の通り、図８（ａ）に示し
た論理マクロ２００を２個、同図（ｃ）に示した論理マ
クロ２２０を２個、及び同図（ｂ）に示したＤ−ＦＦ２
１０を２個使用し、これ等を図中横方向にレイアウトす
ると共に、論理マクロ２００と論理マクロ２２０とを隣
接配置し、論理マクロ２２０の図中左方及び論理マクロ
２００の図中右方に各々Ｄ−ＦＦ２１０を隣接配置して
いる。

【００５６】同図から判るように、論理マクロ２００、
２２０と２個のＤ−ＦＦ２１０とを、それ等の図中縦幅
方向の端部が相互に接するように隣接配置するだけで、
Ｄ−ＦＦ２１０のＱＴ端子が論理マクロ２００、２２０
のスキャンテスト用データ伝播用配線２０３、２２３を
介して次段のＤ−ＦＦ２１０のＤＴ端子と接続される。
従って、自動配置配線ツールを用いてこれ等論理マクロ
２００、２２０及びＤ−ＦＦ２１０をレイアウトした後
は、自動配置配線ツールを用いて通常動作用の多数の配
線（同図に右下り斜めの波線で示した配線）２５０を配
線するだけで良く、２個のＤ−ＦＦ２１０間を接続する
スキャンテスト用データ伝播用配線はこの通常動作用の
配線２５０の金属配線領域に配線する必要がない。

【００５７】図１３及び図１４は本実施の形態と比較さ
れる従来例を示す。図１３（ａ）は従来の論理マクロ２
７０、同図（ｂ）は従来のＤ−ＦＦ２８０、同図（ｃ）
は従来の他の論理マクロ２９０を示す。これ等の論理マ
クロ及びＤ−ＦＦは、図８（ａ）〜（ｃ）に示した本実
施の形態の論理マクロ２００、Ｄ−ＦＦ２１０及び論理
マクロ２２０に対応し、異なる点は本実施の形態のよう
にスキャンテスト用データ伝播用配線２０３、２１３
ａ、２１３ｂ、２２３を備えない点である。従って、こ
れ等従来の論理マクロ２７０、２９０及びＤ−ＦＦ２８
０を用いてスキャンテスト回路を構成した場合には、図
１４に示すレイアウトとなる。このレイアウトでは、同
図から判るように、自動配置配線ツールを用いて、通常
動作用の配線２５０の配線領域に別途スキャンテスト用
データ伝播用配線２６０を配置する必要がある。従っ
て、図１４に示した従来のスキャンテスト回路と本実施
の形態の図９に示したスキャンテスト回路とを比較する
と、本実施の形態では通常動作用の配線２５０の金属配
線領域の配線混雑度を有効に低減できることが判る。

【００５８】尚、第３の実施の形態は、前記第１又は第
２の実施の形態と組合せても良いのは勿論である。

【００５９】

【発明の効果】以上説明したように、請求項１〜６記載
の発明によれば、スキャンテスト用フリップフロップ回
路内に別途に設けたスキャンテスト用データ出力端子に
接続される駆動素子の駆動能力の調整により、次段のス
キャンテスト用フリップフロップ回路へのスキャンテス
ト用データの伝播遅延時間を長く設定して、スキャンテ
ストのシフト動作時におけるスキャンテスト用データの
ホールドエラーを起り難くできる。しかも、自段と次段
のスキャンテスト用フリップフロップ回路間を接続する
スキャンテスト用データ伝播用配線に遅延素子を配置す
る必要がない。

【００６０】特に、請求項２及び６記載の発明によれ
ば、通常動作時には、スキャンテスト用データ出力端子
をハイインピーダンス状態にして、スキャンテスト用デ
ータの伝播を停止させたので、低消費電力化を図ること
ができる。

【００６１】また、請求項７〜１２記載の発明によれ
ば、スキャンテスト用データ伝播用配線を高抵抗且つ高
容量のポリシリコン層又は拡散層に形成したので、スキ
ャンテスト用データの伝播遅延時間を長く設定できて、
ホールドエラーを起り難くできると共に、金属配線領域
での配線混雑度を低減できる。

【００６２】特に、請求項８〜１２記載の発明によれ
ば、スキャンテスト用データ伝播用配線を予め論理マク
ロ内に形成したので、この論理マクロを自段と次段のス
キャンテスト用フリップフロップ回路間に隣接配置する
だけで、自段のスキャンテスト用データ出力端子を次段
のスキャンテスト用データ入力端子に接続することがで
き、自動配置配線工程でスキャンテスト用データ伝播用
配線を配線する必要がない。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るスキャンテス
ト回路の全体構成を示すブロック図である。

【図２】同実施の形態に備えるスキャンテスト用フリッ
プフロップ回路の内部構成を示す図である。

【図３】本発明の第２の実施の形態に係るスキャンテス
ト回路に備えるスキャンテスト用フリップフロップ回路
の内部構成を示す図である。

【図４】同スキャンテスト用フリップフロップ回路に備
えるトライステートバッファの内部構成を示す図であ
る。

【図５】本発明の第３の実施の形態に係るスキャンテス
ト回路に備えるスキャンテスト用フリップフロップ回路
の内部構成を示す図である。

【図６】同スキャンテスト用フリップフロップ回路に備
える２入力ＮＡＮＤゲートの内部構成を示す図である。

【図７】本発明の第４の実施の形態に係るスキャンテス
ト回路の全体構成を示すブロック図である。

【図８】（ａ）は同スキャンテスト回路に備える論理マ
クロのレイアウト構成を示す図、（ｂ）はスキャンテス
ト用フリップフロップ回路のレイアウト構成を示す図、
（ｃ）は他の論理マクロのレイアウト構成を示す図であ
る。

【図９】図８（ａ）〜（ｃ）の論理マクロ及びスキャン
テスト用フリップフロップ回路を用いてスキャンテスト
回路を構成したレイアウト図である。

【図１０】従来のスキャンテスト回路の全体を示すブロ
ック図である。

【図１１】従来のスキャンテスト回路の通常動作モード
での動作を示すタイミングチャート図である。

【図１２】従来のスキャンテスト回路のスキャンテスト
モードでのシフト動作を示すタイミングチャート図であ
る。

【図１３】（ａ）は従来のスキャンテスト回路に備える
論理マクロのレイアウト構成を示す図、（ｂ）は従来の
スキャンテスト用フリップフロップ回路のレイアウト構
成を示す図、（ｃ）は従来の他の論理マクロのレイアウ
ト構成を示す図である。

【図１４】図１３（ａ）〜（ｃ）の論理マクロ及びスキ
ャンテスト用フリップフロップ回路を用いてスキャンテ
スト回路を構成したレイアウト図である。

【符号の説明】

１０１、１０２、１０３、１０４ スキャンテ
スト用フリップフロップ回路 １０５ 組合せ論理回路 １０６ 内部データ保持回
路 Ｄ データ入力端子 Ｑ データ出力端子 ＤＴ スキャンテスト用
データ入力端子 ＱＴ スキャンテスト用
データ出力端子 １０８ バッファ（駆動素
子） １１４ 他のバッファ（他
の駆動素子） １１５ ＮＴ端子（制御端
子） １２０ トライステートバ
ッファ（駆動素子） １２１ ２入力ＮＡＮＤゲ
ート（駆動素子） １３６〜１３９、２０３、２２３ スキャンテスト用
データ伝播用の配線 ２００、２２０ 第１の論理マクロ Ｌ 所定距離

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA00 AA17 AB02 AC11 AC14 AD07 AG08 AG15 AK23 AK26 AL00 5F038 CA05 CA17 CD02 CD03 CD07 DT06 EZ20 5F064 BB02 BB19 BB31 DD02 DD07 EE02 EE05 EE51 EE52 5J056 AA03 BB51 BB60 CC14 DD13 DD28 FF01 FF07 FF09 GG08 GG14

Claims (12)

【特許請求の範囲】
1. 【請求項１】 組合せ論理回路をスキャンテストするた
   めに前記組合せ論理回路に接続されるスキャンテスト用
   フリップフロップ回路であって、 内部データ保持回路と、 前記組合せ論理回路からデータを受け、このデータを前
   記内部データ保持回路に伝達するためのデータ入力端子
   と、 前記内部データ保持回路からデータを受け、このデータ
   を前記組合せ論理回路に出力するためのデータ出力端子
   と、 スキャンテスト用データを受け、このスキャンテスト用
   データを前記内部データ保持回路に伝達するためのスキ
   ャンテスト用データ入力端子と、 前記内部データ保持回路からスキャンテスト用データを
   受け、このスキャンテスト用データを出力するためのス
   キャンテスト用データ出力端子と、 前記内部データ保持回路と前記スキャンテスト用データ
   出力端子との間に配置され、前記スキャンテスト用デー
   タ出力端子にスキャンテスト用データ伝播用の配線を介
   して他のスキャンテスト用フリップフロップ回路が接続
   される場合に前記内部データ保持回路から前記スキャン
   テスト用データ出力端子を経て前記他のスキャンテスト
   用フリップフロップ回路に伝播されるスキャンテスト用
   データの伝播遅延時間を調整するための駆動素子とを備
   えたことを特徴とするスキャンテスト用フリップフロッ
   プ回路。
2. 【請求項２】 前記駆動素子は、 制御端子を有し、スキャンテスト時以外のときに前記制
   御端子に所定レベル電位の制御信号を受けて駆動を停止
   し、前記スキャンテスト用データ出力端子をハイインピ
   ーダンス状態として、 スキャンテスト時のときに、前記スキャンテスト用デー
   タ出力端子に現れているスキャンテスト用データを保持
   することを特徴とする請求項１記載のスキャンテスト用
   フリップフロップ回路。
3. 【請求項３】 組合せ論理回路をスキャンテストするス
   キャンテスト回路であって、 少なくとも第１及び第２のスキャンテスト用フリップフ
   ロップ回路を備え、 前記各スキャンテスト用フリップフロップ回路は、 内部データ保持回路と、 前記組合せ論理回路に接続されたデータ入力端子と、 前記組合せ論理回路に接続されたデータ出力端子と、 スキャンテスト用データ入力端子と、 スキャンテスト用データ出力端子とを有し、 前記第１のスキャンテスト用フリップフロップ回路のス
   キャンテスト用データ出力端子は、スキャンテスト用デ
   ータ伝播用の配線を介して前記第２のスキャンテスト用
   フリップフロップ回路のスキャンテスト用データ入力端
   子に接続され、更に、 前記第１のスキャンテスト用フリップフロップ回路は、 前記内部データ保持回路と前記スキャンテスト用データ
   出力端子との間に配置された駆動素子を有し、 前記駆動素子は、自己の前記内部データ保持回路から自
   己のスキャンテスト用データ出力端子を経て前記第２の
   スキャンテスト用フリップフロップ回路のスキャンテス
   ト用データ入力端子に伝播されるスキャンテスト用デー
   タの伝播遅延時間を調整することを特徴とするスキャン
   テスト回路。
4. 【請求項４】 前記第１のスキャンテスト用フリップフ
   ロップ回路の駆動素子の駆動能力は、 前記第２のスキャンテスト用フリップフロップ回路がス
   キャンテスト用データのホールドエラーを起こさないよ
   うに前記伝播遅延時間を調整した駆動能力に設定される
   ことを特徴とする請求項３記載のスキャンテスト回路。
5. 【請求項５】 前記第１のスキャンテスト用フリップフ
   ロップ回路の内部データ保持回路は、前記データ出力端
   子を駆動する他の駆動素子を有し、 前記内部データ保持回路と前記スキャンテスト用データ
   出力端子との間に配置された駆動素子の駆動能力は、 前記他の駆動素子の駆動能力よりも低く設定されること
   を特徴とする請求項３又は４記載のスキャンテスト回
   路。
6. 【請求項６】 前記第１のスキャンテスト用フリップフ
   ロップ回路において、 前記内部データ保持回路と前記スキャンテスト用データ
   出力端子との間に配置された駆動素子は、 制御端子を有し、スキャンテスト時以外のときに前記制
   御端子に所定レベル電位の制御信号を受けて駆動を停止
   し、前記スキャンテスト用データ出力端子をハイインピ
   ーダンス状態として、 スキャンテスト時のときに、前記スキャンテスト用デー
   タ出力端子に現れているスキャンテスト用データを保持
   することを特徴とする請求項３、４又は５記載のスキャ
   ンテスト回路。
7. 【請求項７】 組合せ論理回路をスキャンテストするス
   キャンテスト回路であって、 少なくとも第１及び第２のスキャンテスト用フリップフ
   ロップ回路を備え、 前記第１及び第２のスキャンテスト用フリップフロップ
   回路は、各々、 内部データ保持回路と、 前記組合せ論理回路に接続されたデータ入力端子と、 前記組合せ論理回路に接続されたデータ出力端子と、 スキャンテスト用データ入力端子と、 スキャンテスト用データ出力端子とを有し、 前記第１のスキャンテスト用フリップフロップ回路のス
   キャンテスト用データ出力端子は、スキャンテスト用デ
   ータ伝播用の配線を介して前記第２のスキャンテスト用
   フリップフロップ回路のスキャンテスト用データ入力端
   子に接続され、 前記スキャンテスト用データ伝播用の配線は、ポリシリ
   コン層又は拡散層に配置されていることを特徴とするス
   キャンテスト回路。
8. 【請求項８】 前記組合せ論理回路は、少なくとも第１
   の論理マクロを有する複数の論理マクロにより構成さ
   れ、 前記第１の論理マクロは、前記第１及び第２のスキャン
   テスト用フリップフロップ回路の間に隣接して配置さ
   れ、 前記第１及び第２のスキャンテスト用フリップフロップ
   回路には、各々、前記第１の論理マクロが隣接する方向
   の両端部近傍に前記スキャンテスト用データ入力端子及
   び前記スキャンテスト用データ出力端子が各々形成さ
   れ、 前記第１の論理マクロには、そのポリシリコン層又は拡
   散層において、予め、前記第１のスキャンテスト用フリ
   ップフロップ回路のスキャンテスト用データ出力端子と
   前記第２のスキャンテスト用フリップフロップ回路のス
   キャンテスト用データ入力端子とを結ぶように、前記ス
   キャンテスト用データ伝播用の配線が形成されているこ
   とを特徴とする請求項７記載のスキャンテスト回路。
9. 【請求項９】 前記第１及び第２のスキャンテスト用フ
   リップフロップ回路に各々形成されたスキャンテスト用
   データ入力端子及びスキャンテスト用データ出力端子、
   及び前記第１の論理マクロに形成されるスキャンテスト
   用データ伝播用の配線は、全て、 前記第１の論理マクロが隣接する方向の両端部とは異な
   る端部から所定の等距離隔てた同位置に配置されること
   を特徴とする請求項８記載のスキャンテスト回路。
10. 【請求項１０】 少なくとも第１及び第２のスキャンテ
    スト用フリップフロップ回路を用いてスキャンテストさ
    れる組合せ論理回路を構成する論理マクロであって、 前記論理マクロのポリシリコン層又は拡散層には、 予め、前記第１のスキャンテスト用フリップフロップ回
    路が有するスキャンテスト用データ出力端子と前記第２
    のスキャンテスト用フリップフロップ回路が有するスキ
    ャンテスト用データ入力端子とを結ぶスキャンテスト用
    データ伝播用の配線が形成されていることを特徴とする
    論理マクロ。
11. 【請求項１１】 少なくとも第１及び第２のスキャンテ
    スト用フリップフロップ回路を用いて少なくとも第１の
    論理マクロを有する組合せ論理回路をスキャンテストす
    るスキャンテスト回路のレイアウト方法であって、 予め、第１のスキャンテスト用フリップフロップ回路が
    有するスキャンテスト用データ出力端子と第２のスキャ
    ンテスト用フリップフロップ回路が有するスキャンテス
    ト用データ入力端子とを結ぶスキャンテスト用データ伝
    播用の配線を、前記第１の論理マクロのポリシリコン層
    又は拡散層に形成しておき、 その後、自動配置配線により、前記第１及び第２のスキ
    ャンテスト用フリップフロップ回路の間に前記第１の論
    理マクロを隣接して配置して、前記第１及び第２のスキ
    ャンテスト用フリップフロップ回路が有するデータ入力
    端子及びデータ出力端子同士を、前記第１の論理マクロ
    に形成した前記スキャンテスト用データ伝播用の配線に
    より接続することを特徴とするスキャンテスト回路のレ
    イアウト方法。
12. 【請求項１２】 前記第１の論理マクロと同一の縦幅を
    有する第１及び第２のスキャンテスト用フリップフロッ
    プ回路において、予め、その縦幅方向の一側部から所定
    距離隔てた位置に、横幅方向端部まで延びる前記スキャ
    ンテスト用データ入力端子及び前記スキャンテスト用デ
    ータ出力端子を各々形成しておくと共に、 前記第１の論理マクロにおいて、予め、そのポリシリコ
    ン層又は拡散層に形成する前記スキャンテスト用データ
    伝播用の配線の両端を、前記縦幅方向の一側部から前記
    所定距離隔てた位置に横幅方向端部まで延びるように位
    置付けておくことを特徴とする請求項１１記載のスキャ
    ンテスト回路のレイアウト方法。