JPH0746122B2 - 半導体集積論理回路 - Google Patents

半導体集積論理回路

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JPH0746122B2
JPH0746122B2 JP62098816A JP9881687A JPH0746122B2 JP H0746122 B2 JPH0746122 B2 JP H0746122B2 JP 62098816 A JP62098816 A JP 62098816A JP 9881687 A JP9881687 A JP 9881687A JP H0746122 B2 JPH0746122 B2 JP H0746122B2
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flop
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英晴 尾崎
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Nippon Electric Co Ltd
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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    • G—PHYSICS
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積論理回路に関し、特にスキャンパス
構成でなる回路においてスキャンパス用シフトレジスタ
を構成するフリップフロップ回路の出力端子を通常出力
のほかにディレイ回路を挿入した出力端子を新たにもう
け、この端子をスキャンパスのシフトレジスタ構成に用
いることによってスキャンパステスト時の各フリップフ
ロップ回路に加えるクロックのスキューによる誤動作を
少なくすることができる新しい論理回路に関する。
〔従来の技術〕
従来この種のスキャンパス構成でなる集積回路は、スキ
ャンパステスト時のシフトレジスタが順にデータをシフ
トできるように、シフトレジスタモードにおけるクロッ
ク信号のタイミングを微調整するが如き方法が用いられ
ていた。
第４図は従来公知のスキャンパス構成を示す回路図であ
る。同図において401〜405はシフトレジスタ構成でなる
フリップフロップ回路群、411〜415はスキャンパステス
ト時におけるシフトレジスタモードとノーマルモードを
切り換えるセレクタ、431はセレクタ411〜415を制御す
るスキャンモードコントロール、432はスキャンイン、4
34はスキャンアウト、433はシフトレジスタのクロッ
ク、441は組合せ回路でなる被測定回路、421〜425はノ
ーマルモード時におけるフリップフロップ回路401〜405
のクロック入力を制御する論理回路をそれぞれ示す。
かかる構成においては、論理回路421〜425によるディレ
イ値によってはスキャンパステスト時におけるシフトレ
ジスタモードが正常に動作しない場合がある。したがっ
てスキャンパステストを行なう場合にはシフトレジスタ
のクロック信号の論理のディレイ値を合せるか、または
シフトレジスタモード時にクロック信号の論理のディレ
イ値が合うように付加回路を挿入するかしている。
〔発明が解決しようとする問題点〕
上述した従来の方法においては、使用全温度，全電圧等
にかかわらずシフトレジスタが正常動作するためにはシ
フトレジスタの各フリップフロップ回路のクロックのタ
イミング設計が困難になるという欠点がある。
すなわち本発明が解決しようとする問題点，換言すれば
本発明の目的は各フリップフロップ回路にディレイ回路
を組込むようにして上記の欠点を改善した半導体集積論
理回路を提供することにある。
したがって上述した従来のスキャンパステスト回路に対
し、本発明はスキャンパスのシフトレジスタのクロック
信号のタイミング制御の設計を容易にすることができる
という特徴を有する。
〔問題点を解決するための手段〕
本発明の第１の発明の半導体集積論理回路は、スキャン
パス構成の可能な複数のフリップフロップ回路を直列接
続したシフトレジスタ回路において、前記複数のフリッ
プフロップ回路はそれぞれディレイ回路を介して出る第
１の出力端子とディレイ回路を介さない第２の出力端子
とを有し、前記第１の出力端子を使用して前記シフトレ
ジスタ回路を構成したことを特徴とし、本発明の第２の
発明の半導体集積論理回路は、各々が、スキャンパス構
成の可能な複数のフリップフロップ回路を直列接続した
シフトレジスタ回路を有する複数のスキャンパス構成の
回路を備え、かつ前段のスキャンパス構成の回路の出力
がディレイ回路を介して後段のスキャンパス構成の回路
に供給されるように前記複数のスキャンパス構成の回路
を直列接続したことを特徴とする。
〔実施例〕
以下、本発明による半導体集積論理回路について図面を
参照しながら説明する。
第１図は第１の発明の一実施例を示すブロック図であ
る。同図において101〜105はそれぞれ出力に十分なディ
レイをもつディレイ回路を有するフリップフロップ回路
（後述する。）であり、セレクタ111〜115によってスキ
ャンパス構成にすることができる。また141は組合せで
なる被測定回路、132はスキャンイン、134はスキャンア
ウト、133はスキャンクロック、121〜125はクロック信
号を制御する論理回路、131はスキャンモードコントロ
ールをそれぞれ示す。
かかる構成によって論理回路121と122のディレイ差によ
ってフリップフロップ回路101のクロックタイミングが
フリップフロップ回路102のクロックタイミングより速
くても、フリップフロップ回路101のディレイ回路を介
した出力SQによってフリップフロップ回路101のクロッ
クの入る前のSQの値を取りこむことができるので、シフ
トレジスタの動作は正常に行なわれることになる。同様
にしてフリップフロップ回路102〜105のシフトレジスタ
動作についても同じである。またこのシフトレジスタ動
作はスキャンパステスト時のみ使用されるので、各フリ
ップフロップ回路にあるディレイ回路は通常動作にまっ
たく影響しない。
第２図はフリップフロップ回路101の構成を示すブロッ
ク図である。同図においてフリップフロップ回路101は
通常のフリップフロップ回路201とディレイ回路241とを
有し、フリップフロップ回路201のＱ出力254はディレイ
回路241を介してSQ出力253として送出されている。な
お、251はデータ端子、252はクロック端子である。また
フリップフロップ回路102〜105も上記のフリップフロッ
プ回路101と同様にして構成される。
第３図は第２の発明の一実施例を示すブロック図であ
る。同図において301,302,303はすでに内部においてス
キャンパス構成になっている回路、311はスキャンイ
ン、312はスキャンモードコントロール、313はシステム
クロック、314はスキャンアウト、321〜322はディレイ
回路をそれぞれ示す。
このようにすでにスキャパス構成になっている回路群全
体をスキャンパス構成する場合、各回路群の出力にディ
レイ回路321,322を挿入することによって、従来、スキ
ャンパス構成になっている回路群全体をスキャンパス構
成する場合に問題になっていた各クロックのタイミング
設計が容易になる。このようにディレイ回路は一部のフ
リップフロップ回路の出力のみにあっても本発明の主旨
に反しない。
〔発明の効果〕
以上詳細に説明したように本発明はスキャンパス構成可
能なフリップフロップ回路を含む半導体集積論理回路に
おいて各フリップフロップにディレイ回路を介した出力
端子を準備することによって、シフトレジスタのクロッ
ク信号のタイミング設計を容易にできる効果がある。
【図面の簡単な説明】
第１図は第１の発明の一実施例を示すブロック図、第２
図は新しいフリップフロップ回路の構成図、第３図は第
２の発明の一実施例を示すブロック図、第４図は従来例
を示すブロッ図である。 101〜105……フリップフロップ回路、111〜115……セレ
クタ、121〜125……論理回路、241……ディレイ回路。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】スキャンパス構成の可能な複数のフリップ
    フロップ回路を直列接続したシフトレジスタ回路におい
    て、前記複数のフリップフロップ回路はそれぞれディレ
    イ回路を介して出る第１の出力端子とディレイ回路を介
    さない第２の出力端子とを有し、前記第１の出力端子を
    使用して前記シフトレジスタ回路を構成したことを特徴
    とする半導体集積論理回路。
  2. 【請求項２】各々が、スキャンパス構成の可能な複数の
    フリップフロップ回路を直列接続したシフトレジスタ回
    路を有する複数のスキャンパス構成の回路を備え、かつ
    前段のスキャンパス構成の回路の出力がディレイ回路を
    介して後段のスキャンパス構成の回路に供給されるよう
    に前記複数のスキャンパス構成の回路を直列接続したこ
    とを特徴とする半導体集積論理回路。
JP62098816A 1987-04-21 1987-04-21 半導体集積論理回路 Expired - Lifetime JPH0746122B2 (ja)

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