JP3084856B2 - 双方向バッファ回路 - Google Patents

双方向バッファ回路

Info

Publication number
JP3084856B2
JP3084856B2 JP03309394A JP30939491A JP3084856B2 JP 3084856 B2 JP3084856 B2 JP 3084856B2 JP 03309394 A JP03309394 A JP 03309394A JP 30939491 A JP30939491 A JP 30939491A JP 3084856 B2 JP3084856 B2 JP 3084856B2
Authority
JP
Japan
Prior art keywords
input
terminal
output
circuit
buffer circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP03309394A
Other languages
English (en)
Other versions
JPH05152927A (ja
Inventor
英樹 松浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP03309394A priority Critical patent/JP3084856B2/ja
Publication of JPH05152927A publication Critical patent/JPH05152927A/ja
Application granted granted Critical
Publication of JP3084856B2 publication Critical patent/JP3084856B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はマスタスライス型半導体
集積回路内に構成される双方向バッファ回路に関する。
【0002】
【従来の技術】従来の双方向バッファ回路は、図6に示
すように、出力状態としてハイレベル、ロウレベルおよ
びハイインピーダンスの三つの状態をとりうる3ステー
ト出力バッファ、3ステート出力バッファ入力端子5お
よび3ステート出力バッファ出力制御用端子6を有する
3ステート出力バッファ回路1と、3ステート出力バッ
ファ回路1の出力端子に入力端子が接続された入力バッ
ファ回路2とを有し、3ステート出力バッファ回路1は
3ステート出力バッファ出力制御用端子6がハイレベル
にある場合には双方向バッファ入出力端子3は出力モー
ドとなって3ステート出力バッファ入力端子5に印加さ
れたレベルが出力され、またその出力信号は同時に入力
バッファ回路2の入力信号となって入力バッファ出力端
子4に接続された論理回路の入力へ印加され、3ステー
ト出力バッファ出力制御用端子6がロウレベルとなると
双方向バッファ入出力端子3はハイインピーダンス状態
になり、双方向バッファ入出力端子3は入力モードとな
って集積回路外部からの入力信号の入力が可能になり、
双方向バッファ入出力端子3に印加された信号は入力バ
ッファ回路2を介して集積回路内の論理回路へ伝搬され
る。次に図6および図7を用いて説明する。ここで、信
号aは3ステート出力バッファ回路1の出力制御信号、
信号bは3ステート出力バッファ回路1の入力信号、信
号cは双方向バッファが入力モード時に集積回路外部か
ら双方向バッファ入出力端子3に印加される入力信号、
信号gは入力バッファ回路2の入力信号、信号eは入力
バッファ回路2の出力信号である。まず図6の3ステー
ト出力バッファ出力制御用端子6がロウレベルにある場
合に(図7の状態1)、3ステート出力バッファ回路1
の出力はハイインピーダンス状態になり、双方向バッフ
ァ入出力端子3に印加された入力レベルが入力バッファ
回路2を介して入力バッファ出力端子4に出力される。
ここで図7の状態1では、双方向バッファ入出力端子3
にハイレベルが印加され、入力バッファ出力端子4もハ
イレベルになっている。またこのときに3ステート出力
バッファ回路1の入力はロウレベルになっている。ここ
で3ステート出力バッファ回路1の制御信号がハイレベ
ルとなり、かつ双方向バッファ入出力端子3に加えられ
ていた入力信号がハイインピーダンス状態になると(図
7の状態2)、3ステート出力バッファ回路1の出力は
ハイインピーダンス状態から3ステート出力バッファ入
力端子5に印加されているレベルであるロウレベルに変
化するが、その変化のタイミングが今まで双方向バッフ
ァ入出力端子3に印加されていた入力レベルがハイイン
ピーダンスとなるタイミングより遅れると図7の状態2
のように入力バッファ回路2の入力は一時的にハイイン
ピーダンス状態になり、入力バッファ出力端子4の出力
レベルは不定になる。その結果として入力バッファ出力
端子4が順序回路のクロック端子等に接続されている場
合には順序回路の誤動作を引き起こす。さらにこの状態
(図7の状態2)から3ステート出力バッファ回路1の
出力がハイインピーダンス状態になって双方向バッファ
入出力端子3にハイレベルが印加された場合には(図7
の状態3)、3ステート出力バッファ回路1の出力がハ
イインピーダンスになるタイミングが双方向バッファ入
出力端子3にハイレベルが印加されるタイミングより遅
れると、3ステート出力バッファ回路1の出力ロウレベ
ルと双方向バッファ入出力端子3に印加されるハイレベ
ルとが競合し、その結果として入力バッファ回路2の入
力にノイズが発生し、入力バッファ回路2に接続されて
いる論理回路が誤動作する。
【0003】
【発明が解決しようとする課題】このように従来の双方
向バッファ回路は単純に3ステート出力バッファ回路と
入力バッファ回路とを接続した構成となっているので、
入出力端子が入力状態から出力状態への変化時および出
力状態から入力状態への変化時に出力バッファ回路の状
態変化のタイミングおよび入力端子に印加される信号の
タイミングのずれにより入力バッファ回路の入力に信号
の乱れが生じ、その結果として入力バッファ回路の出力
に接続されている論理回路に誤動作を引き起こす欠点が
あった。
【0004】本発明は、このような欠点を除去するもの
で、入出力モード切り替え時に発生するノイズが入力バ
ッファに伝搬するのを防止する手段をもつ双方向バッフ
ァ回路を提供することを目的とする。
【0005】
【課題を解決するための手段】本発明の第一の発明は、
入力バッファ回路と、この入力バッファ回路の入力端子
がその出力端子に接続された3ステート出力バッファ回
路とを備え、半導体集積回路上に形成された双方向バッ
ファ回路において、上記入力バッファ回路の入力端子と
上記3ステート出力バッファ回路の出力端子との間の経
路に挿入され、第一入力端子と、第二入力端子と、上記
第一入力端子または上記第二入力端子のいずれか一方の
端子を選択する信号が与えられる入力選択端子と、出力
端子とを備え、上記第一入力端子が上記3ステート出力
バッファ回路の出力端子に接続され、上記第二入力端子
が上記3ステート出力バッファ回路の入力端子に接続さ
れ、上記入力選択端子が上記3ステート出力バッファ回
路の出力制御用端子に接続され、上記出力端子が上記入
力バッファ回路の入力端子に接続されたデータ選択回路
を備えたことを特徴とする。
【0006】ここで、上記3ステート出力バッファ回路
の出力制御用端子に印加される信号の電圧変化に応じて
上記第二入力端子が所定時間にわたり選択される信号を
発生する手段を備え、その出力端子が上記入力選択端子
に接続されても良い。
【0007】
【作用】3ステート出力バッファ回路の出力制御信号の
変化時に入力バッファ回路の入力を3ステート出力バッ
ファ回路の出力から切り離して出力バッファ回路の入力
へ接続する。これにより、双方向バッファ入出力端子に
発生するノイズが入力バッファ回路2へ伝搬しない。
【0008】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図1は、本発明の第一実施例の構成図で
ある。この第一実施例は、図1に示すように、3ステー
ト出力バッファ出力制御用端子6がハイレベルの場合に
はその出力に3ステート出力バッファ入力端子5に印加
されたレベルが現れ、ロウレベルの場合にはその出力が
ハイインピーダンス状態となる3ステート出力バッファ
回路1と、双方向バッファ回路が入力モード(3ステー
ト出力バッファ出力制御用端子6がロウレベル)の場合
は集積回路外部より双方向バッファ入出力端子3に印加
された信号を、また出力モード(3ステート出力バッフ
ァ出力制御用端子6がハイレベル)の場合には3ステー
ト出力バッファ回路1の出力を入力バッファ出力端子4
に接続された集積回路内の論理回路へ伝搬する入力バッ
ファ回路2と、データ選択回路第一入力端子8が3ステ
ート出力バッファ回路1の出力端子に、またデータ選択
回路第二入力端子9が3ステート出力バッファ入力端子
5に接続され、データ選択回路データ選択入力端子11
が3ステート出力バッファ出力制御用端子6に接続さ
れ、またデータ選択回路出力端子10が入力バッファ回
路2の入力端子に接続され、さらにデータ選択回路デー
タ選択入力端子11がロウレベルの場合はデータ選択回
路第一入力端子8に印加されたレベルかまたはデータ選
択回路データ選択入力端子11がハイレベルの場合には
データ選択回路第二入力端子9に印加されたレベルがデ
ータ選択回路出力端子10に出力されるデータ選択回路
7とを備える。
【0009】すなわち、この第一実施例は、図1に示す
ように、入力バッファ回路2と、この入力バッファ回路
2の入力端子がその出力端子に接続された3ステート出
力バッファ回路1とを備え、さらに、本発明の特徴とす
る手段として、入力バッファ回路2の入力端子と3ステ
ート出力バッファ回路1の出力端子との間の経路に挿入
され、第一入力端子であるデータ選択回路第一入力端子
8と、第二入力端子であるデータ選択回路第二入力端子
9と、上記第一入力端子または上記第二入力端子のいず
れか一方の端子を選択する信号が与えられる入力選択端
子であるデータ選択回路データ選択入力端子11と、出
力端子とを備え、上記第一入力端子が3ステート出力バ
ッファ回路1の出力端子に接続され、上記第二入力端子
が3ステート出力バッファ回路1の入力端子に接続さ
れ、上記入力選択端子が3ステート出力バッファ回路1
の出力制御用端子である3ステート出力バッファ出力制
御用端子6に接続され、上記出力端子が入力バッファ回
路2の入力端子に接続されたデータ選択回路を備える。
【0010】図2は図1に示す第一実施例の動作を示す
タイムチャート図である。ここで、信号aは3ステート
出力バッファ回路1の出力制御信号、信号bは3ステー
ト出力バッファ回路1の入力信号、信号cは双方向バッ
ファが入力モード時に集積回路外部より双方向バッファ
入出力端子3に印加される入力信号、信号dはデータ選
択回路第一入力端子8に印加される信号、信号eは入力
バッファ回路2の出力信号である。このタイムチャート
を用いて動作を説明する。まず、3ステート出力バッフ
ァ回路1、入力バッファ回路2、データ選択回路7が状
態1から状態2へ変化する場合に、状態1では3ステー
ト出力バッファ出力制御用端子6はロウレベルであり、
3ステート出力バッファ回路1はハイインピーダンス状
態になっている。また、双方向バッファ入出力端子3に
は集積回路外部からハイレベルが印加され、その結果と
してデータ選択回路第一入力端子8に印加される信号d
もハイレベル状態になっている。また、3ステート出力
バッファ入力端子5にはロウレベルが印加されており、
データ選択回路第二入力端子9はロウレベル状態になっ
ている。また、データ選択回路データ選択入力端子11
は3ステート出力バッファ出力制御用端子6と接続され
てロウレベルになっているので、データ選択回路出力端
子10および入力バッファ出力端子4は双方向バッファ
入出力端子3に印加されたレベルすなわちハイレベル状
態になっている。図5はCMOS構成のデータ選択回路
の構成を示す。ここで、3ステート出力バッファ出力制
御用端子6およびデータ選択回路データ選択入力端子1
1が状態2(ハイレベル)になると、データ選択回路出
力端子10のレベルはデータ選択回路第二入力端子9す
なわち3ステート出力バッファ入力端子5に印加された
レベルと同じロウレベルに変化する。したがってこの変
化後に3ステート出力バッファ回路1の出力信号と集積
回路の外部から印加される信号とのタイミングのずれ等
により双方向バッファ入出力端子3がハイインピーダン
ス状態または双方向バッファ入出力端子3にノイズ等が
発生したとしても、データ選択回路7の出力信号、入力
バッファ回路2の出力信号eには何ら影響を与えない。
【0011】図3は本発明の第二実施例の構成図であ
り、図4はその動作を示すタイムチャートである。ここ
で、信号fはデータ選択回路7のデータ選択入力信号で
あり、他の信号は第一実施例と同様である。この実施例
では第一実施例に加えてデータ選択回路データ選択入力
端子11にその出力が接続され、入力が3ステート出力
バッファ出力制御用端子6に接続された排他的論理和回
路12と遅延回路13とからなる論理回路を有し、この
論理回路は通常ロウレベルを出力し、その入力がハイレ
ベルからロウレベルまたはロウレベルからハイレベルへ
変化したときにのみ遅延回路13の遅延時間に相当する
時間幅のハイレベルパルスを発生する。図4のタイムチ
ャートに示すように、通常すなわち3ステート出力バッ
ファ出力制御用端子6が安定状態(ハイレベル、ロウレ
ベルどちらでもよい)にある場合にはデータ選択回路7
の出力信号としてデータ選択回路第一入力端子8上の信
号を選択し、3ステート出力バッファ出力制御用端子6
が変化した場合のみ遅延回路13の遅延量に相当する所
定時間にわたりデータ選択回路第二入力端子9上の信号
を選択する。したがって、第一実施例では双方向バッフ
ァが入力モードから出力モードへ変化する場合にだけ3
ステート出力バッファ回路1の出力と集積回路の外部か
ら双方向バッファ入出力端子3へ印加される信号との競
合またはタイミングのずれにより生ずるノイズが入力バ
ッファ回路2に印加されるのを防止できたが、この第二
実施例ではさらに双方向バッファが出力モードから入力
モードに変化する場合にもノイズを防止できる。
【0012】
【発明の効果】本発明は、以上説明したように、双方向
バッファ回路を構成する3ステート出力バッファ回路の
出力端子と入力バッファ回路の入力端子間にデータ選択
回路を挿入し双方向バッファの状態が出力モードから入
力モードおよび入力モードから出力モードへ変化する際
に3ステート出力バッファ回路の出力と入力バッファ回
路の入力端子との接続を切り離し、入力バッファ回路の
入力を3ステート出力バッファ回路の入力と接続する構
成としたので、双方向バッファのモード切り替え時に3
ステート出力バッファの出力と集積回路の外部より印加
される入力との変化タイミングのずれにより発生するノ
イズを入力バッファの入力へ伝搬するのを防止する効果
がある。
【図面の簡単な説明】
【図1】本発明第一実施例の構成を示すブロック構成
図。
【図2】本発明第一実施例の動作を示すタイムチャー
ト。
【図3】本発明第二実施例の構成を示すブロック構成
図。
【図4】本発明第二実施例の動作を示すタイムチャー
ト。
【図5】図1および図2に含まれるデータ選択回路の構
成を示す接続図。
【図6】従来例の構成を示すブロック構成図。
【図7】従来例の動作を示すタイムチャート。
【符号の説明】
1 3ステート出力バッファ回路 2 入力バッファ回路 3 双方向バッファ入出力端子 4 入力バッファ出力端子 5 3ステート出力バッファ入力端子 6 3ステート出力バッファ出力制御用端子 7 データ選択回路 8 データ選択回路第一入力端子 9 データ選択回路第二入力端子 10 データ選択回路出力端子 11 データ選択回路データ選択入力端子 12 排他的論理和回路 13 遅延回路

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 入力バッファ回路と、この入力バッファ
    回路の入力端子がその出力端子に接続された3ステート
    出力バッファ回路とを備え、半導体集積回路上に形成さ
    れた双方向バッファ回路において、 上記入力バッファ回路の入力端子と上記3ステート出力
    バッファ回路の出力端子との間の経路に挿入され、第一
    入力端子と、第二入力端子と、上記第一入力端子または
    上記第二入力端子のいずれか一方の端子を選択する信号
    が与えられる入力選択端子と、出力端子とを備え、上記
    第一入力端子が上記3ステート出力バッファ回路の出力
    端子に接続され、上記第二入力端子が上記3ステート出
    力バッファ回路の入力端子に接続され、上記入力選択端
    子が上記3ステート出力バッファ回路の出力制御用端子
    に接続され、上記出力端子が上記入力バッファ回路の入
    力端子に接続されたデータ選択回路を備えたことを特徴
    とする双方向バッファ回路。
  2. 【請求項2】 上記3ステート出力バッファ回路の出力
    制御用端子に印加される信号の電圧変化に応じて上記第
    二入力端子が所定時間にわたり選択される信号を発生す
    る手段を備え、その出力端子が上記入力選択端子に接続
    された請求項1記載の双方向バッファ回路。
JP03309394A 1991-11-25 1991-11-25 双方向バッファ回路 Expired - Fee Related JP3084856B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP03309394A JP3084856B2 (ja) 1991-11-25 1991-11-25 双方向バッファ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP03309394A JP3084856B2 (ja) 1991-11-25 1991-11-25 双方向バッファ回路

Publications (2)

Publication Number Publication Date
JPH05152927A JPH05152927A (ja) 1993-06-18
JP3084856B2 true JP3084856B2 (ja) 2000-09-04

Family

ID=17992489

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03309394A Expired - Fee Related JP3084856B2 (ja) 1991-11-25 1991-11-25 双方向バッファ回路

Country Status (1)

Country Link
JP (1) JP3084856B2 (ja)

Also Published As

Publication number Publication date
JPH05152927A (ja) 1993-06-18

Similar Documents

Publication Publication Date Title
KR100239099B1 (ko) 전자 플립-플롭 회로
JP2002084167A (ja) フリップフロップ
JPS63263480A (ja) 半導体集積論理回路
US6304122B1 (en) Low power LSSD flip flops and a flushable single clock splitter for flip flops
JPH0758609A (ja) グリッチ抑制回路及び方法
JP3084856B2 (ja) 双方向バッファ回路
US7400178B2 (en) Data output clock selection circuit for quad-data rate interface
JPS63227113A (ja) 伝播回路
EP0766392B1 (en) Edge detection circuit with improved detection reliability
JP2000307393A (ja) 集積回路用入力回路
JP3251748B2 (ja) 半導体集積回路
JP3036476B2 (ja) 半導体集積回路装置
JP3468505B2 (ja) 半導体装置の入出力回路
JP2690615B2 (ja) 論理回路
JPH06152350A (ja) セレクト回路
JPH04105412A (ja) フリップフロップ
JPH05268020A (ja) クロック切換回路
KR19980039139A (ko) 반도체장치의 출력회로
JPH0964716A (ja) インターフェース回路
JPH10290148A (ja) 位相比較回路
JP3168089B2 (ja) チャタリング除去回路
JPH0666896A (ja) 論理集積回路
JPH05243930A (ja) フラッシュ可能遅延線
JPH0738575B2 (ja) 半導体集積回路装置
JPS63175782A (ja) 半導体集積回路

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees