JP3084856B2 - 双方向バッファ回路 - Google Patents
双方向バッファ回路Info
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Description
【０００１】
【産業上の利用分野】本発明はマスタスライス型半導体
集積回路内に構成される双方向バッファ回路に関する。
集積回路内に構成される双方向バッファ回路に関する。
【０００２】
【従来の技術】従来の双方向バッファ回路は、図６に示
すように、出力状態としてハイレベル、ロウレベルおよ
びハイインピーダンスの三つの状態をとりうる３ステー
ト出力バッファ、３ステート出力バッファ入力端子５お
よび３ステート出力バッファ出力制御用端子６を有する
３ステート出力バッファ回路１と、３ステート出力バッ
ファ回路１の出力端子に入力端子が接続された入力バッ
ファ回路２とを有し、３ステート出力バッファ回路１は
３ステート出力バッファ出力制御用端子６がハイレベル
にある場合には双方向バッファ入出力端子３は出力モー
ドとなって３ステート出力バッファ入力端子５に印加さ
れたレベルが出力され、またその出力信号は同時に入力
バッファ回路２の入力信号となって入力バッファ出力端
子４に接続された論理回路の入力へ印加され、３ステー
ト出力バッファ出力制御用端子６がロウレベルとなると
双方向バッファ入出力端子３はハイインピーダンス状態
になり、双方向バッファ入出力端子３は入力モードとな
って集積回路外部からの入力信号の入力が可能になり、
双方向バッファ入出力端子３に印加された信号は入力バ
ッファ回路２を介して集積回路内の論理回路へ伝搬され
る。次に図６および図７を用いて説明する。ここで、信
号ａは３ステート出力バッファ回路１の出力制御信号、
信号ｂは３ステート出力バッファ回路１の入力信号、信
号ｃは双方向バッファが入力モード時に集積回路外部か
ら双方向バッファ入出力端子３に印加される入力信号、
信号ｇは入力バッファ回路２の入力信号、信号ｅは入力
バッファ回路２の出力信号である。まず図６の３ステー
ト出力バッファ出力制御用端子６がロウレベルにある場
合に（図７の状態１）、３ステート出力バッファ回路１
の出力はハイインピーダンス状態になり、双方向バッフ
ァ入出力端子３に印加された入力レベルが入力バッファ
回路２を介して入力バッファ出力端子４に出力される。
ここで図７の状態１では、双方向バッファ入出力端子３
にハイレベルが印加され、入力バッファ出力端子４もハ
イレベルになっている。またこのときに３ステート出力
バッファ回路１の入力はロウレベルになっている。ここ
で３ステート出力バッファ回路１の制御信号がハイレベ
ルとなり、かつ双方向バッファ入出力端子３に加えられ
ていた入力信号がハイインピーダンス状態になると（図
７の状態２）、３ステート出力バッファ回路１の出力は
ハイインピーダンス状態から３ステート出力バッファ入
力端子５に印加されているレベルであるロウレベルに変
化するが、その変化のタイミングが今まで双方向バッフ
ァ入出力端子３に印加されていた入力レベルがハイイン
ピーダンスとなるタイミングより遅れると図７の状態２
のように入力バッファ回路２の入力は一時的にハイイン
ピーダンス状態になり、入力バッファ出力端子４の出力
レベルは不定になる。その結果として入力バッファ出力
端子４が順序回路のクロック端子等に接続されている場
合には順序回路の誤動作を引き起こす。さらにこの状態
（図７の状態２）から３ステート出力バッファ回路１の
出力がハイインピーダンス状態になって双方向バッファ
入出力端子３にハイレベルが印加された場合には（図７
の状態３）、３ステート出力バッファ回路１の出力がハ
イインピーダンスになるタイミングが双方向バッファ入
出力端子３にハイレベルが印加されるタイミングより遅
れると、３ステート出力バッファ回路１の出力ロウレベ
ルと双方向バッファ入出力端子３に印加されるハイレベ
ルとが競合し、その結果として入力バッファ回路２の入
力にノイズが発生し、入力バッファ回路２に接続されて
いる論理回路が誤動作する。
すように、出力状態としてハイレベル、ロウレベルおよ
びハイインピーダンスの三つの状態をとりうる３ステー
ト出力バッファ、３ステート出力バッファ入力端子５お
よび３ステート出力バッファ出力制御用端子６を有する
３ステート出力バッファ回路１と、３ステート出力バッ
ファ回路１の出力端子に入力端子が接続された入力バッ
ファ回路２とを有し、３ステート出力バッファ回路１は
３ステート出力バッファ出力制御用端子６がハイレベル
にある場合には双方向バッファ入出力端子３は出力モー
ドとなって３ステート出力バッファ入力端子５に印加さ
れたレベルが出力され、またその出力信号は同時に入力
バッファ回路２の入力信号となって入力バッファ出力端
子４に接続された論理回路の入力へ印加され、３ステー
ト出力バッファ出力制御用端子６がロウレベルとなると
双方向バッファ入出力端子３はハイインピーダンス状態
になり、双方向バッファ入出力端子３は入力モードとな
って集積回路外部からの入力信号の入力が可能になり、
双方向バッファ入出力端子３に印加された信号は入力バ
ッファ回路２を介して集積回路内の論理回路へ伝搬され
る。次に図６および図７を用いて説明する。ここで、信
号ａは３ステート出力バッファ回路１の出力制御信号、
信号ｂは３ステート出力バッファ回路１の入力信号、信
号ｃは双方向バッファが入力モード時に集積回路外部か
ら双方向バッファ入出力端子３に印加される入力信号、
信号ｇは入力バッファ回路２の入力信号、信号ｅは入力
バッファ回路２の出力信号である。まず図６の３ステー
ト出力バッファ出力制御用端子６がロウレベルにある場
合に（図７の状態１）、３ステート出力バッファ回路１
の出力はハイインピーダンス状態になり、双方向バッフ
ァ入出力端子３に印加された入力レベルが入力バッファ
回路２を介して入力バッファ出力端子４に出力される。
ここで図７の状態１では、双方向バッファ入出力端子３
にハイレベルが印加され、入力バッファ出力端子４もハ
イレベルになっている。またこのときに３ステート出力
バッファ回路１の入力はロウレベルになっている。ここ
で３ステート出力バッファ回路１の制御信号がハイレベ
ルとなり、かつ双方向バッファ入出力端子３に加えられ
ていた入力信号がハイインピーダンス状態になると（図
７の状態２）、３ステート出力バッファ回路１の出力は
ハイインピーダンス状態から３ステート出力バッファ入
力端子５に印加されているレベルであるロウレベルに変
化するが、その変化のタイミングが今まで双方向バッフ
ァ入出力端子３に印加されていた入力レベルがハイイン
ピーダンスとなるタイミングより遅れると図７の状態２
のように入力バッファ回路２の入力は一時的にハイイン
ピーダンス状態になり、入力バッファ出力端子４の出力
レベルは不定になる。その結果として入力バッファ出力
端子４が順序回路のクロック端子等に接続されている場
合には順序回路の誤動作を引き起こす。さらにこの状態
（図７の状態２）から３ステート出力バッファ回路１の
出力がハイインピーダンス状態になって双方向バッファ
入出力端子３にハイレベルが印加された場合には（図７
の状態３）、３ステート出力バッファ回路１の出力がハ
イインピーダンスになるタイミングが双方向バッファ入
出力端子３にハイレベルが印加されるタイミングより遅
れると、３ステート出力バッファ回路１の出力ロウレベ
ルと双方向バッファ入出力端子３に印加されるハイレベ
ルとが競合し、その結果として入力バッファ回路２の入
力にノイズが発生し、入力バッファ回路２に接続されて
いる論理回路が誤動作する。
【０００３】
【発明が解決しようとする課題】このように従来の双方
向バッファ回路は単純に３ステート出力バッファ回路と
入力バッファ回路とを接続した構成となっているので、
入出力端子が入力状態から出力状態への変化時および出
力状態から入力状態への変化時に出力バッファ回路の状
態変化のタイミングおよび入力端子に印加される信号の
タイミングのずれにより入力バッファ回路の入力に信号
の乱れが生じ、その結果として入力バッファ回路の出力
に接続されている論理回路に誤動作を引き起こす欠点が
あった。
向バッファ回路は単純に３ステート出力バッファ回路と
入力バッファ回路とを接続した構成となっているので、
入出力端子が入力状態から出力状態への変化時および出
力状態から入力状態への変化時に出力バッファ回路の状
態変化のタイミングおよび入力端子に印加される信号の
タイミングのずれにより入力バッファ回路の入力に信号
の乱れが生じ、その結果として入力バッファ回路の出力
に接続されている論理回路に誤動作を引き起こす欠点が
あった。
【０００４】本発明は、このような欠点を除去するもの
で、入出力モード切り替え時に発生するノイズが入力バ
ッファに伝搬するのを防止する手段をもつ双方向バッフ
ァ回路を提供することを目的とする。
で、入出力モード切り替え時に発生するノイズが入力バ
ッファに伝搬するのを防止する手段をもつ双方向バッフ
ァ回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の第一の発明は、
入力バッファ回路と、この入力バッファ回路の入力端子
がその出力端子に接続された３ステート出力バッファ回
路とを備え、半導体集積回路上に形成された双方向バッ
ファ回路において、上記入力バッファ回路の入力端子と
上記３ステート出力バッファ回路の出力端子との間の経
路に挿入され、第一入力端子と、第二入力端子と、上記
第一入力端子または上記第二入力端子のいずれか一方の
端子を選択する信号が与えられる入力選択端子と、出力
端子とを備え、上記第一入力端子が上記３ステート出力
バッファ回路の出力端子に接続され、上記第二入力端子
が上記３ステート出力バッファ回路の入力端子に接続さ
れ、上記入力選択端子が上記３ステート出力バッファ回
路の出力制御用端子に接続され、上記出力端子が上記入
力バッファ回路の入力端子に接続されたデータ選択回路
を備えたことを特徴とする。
入力バッファ回路と、この入力バッファ回路の入力端子
がその出力端子に接続された３ステート出力バッファ回
路とを備え、半導体集積回路上に形成された双方向バッ
ファ回路において、上記入力バッファ回路の入力端子と
上記３ステート出力バッファ回路の出力端子との間の経
路に挿入され、第一入力端子と、第二入力端子と、上記
第一入力端子または上記第二入力端子のいずれか一方の
端子を選択する信号が与えられる入力選択端子と、出力
端子とを備え、上記第一入力端子が上記３ステート出力
バッファ回路の出力端子に接続され、上記第二入力端子
が上記３ステート出力バッファ回路の入力端子に接続さ
れ、上記入力選択端子が上記３ステート出力バッファ回
路の出力制御用端子に接続され、上記出力端子が上記入
力バッファ回路の入力端子に接続されたデータ選択回路
を備えたことを特徴とする。
【０００６】ここで、上記３ステート出力バッファ回路
の出力制御用端子に印加される信号の電圧変化に応じて
上記第二入力端子が所定時間にわたり選択される信号を
発生する手段を備え、その出力端子が上記入力選択端子
に接続されても良い。
の出力制御用端子に印加される信号の電圧変化に応じて
上記第二入力端子が所定時間にわたり選択される信号を
発生する手段を備え、その出力端子が上記入力選択端子
に接続されても良い。
【０００７】
【作用】３ステート出力バッファ回路の出力制御信号の
変化時に入力バッファ回路の入力を３ステート出力バッ
ファ回路の出力から切り離して出力バッファ回路の入力
へ接続する。これにより、双方向バッファ入出力端子に
発生するノイズが入力バッファ回路２へ伝搬しない。
変化時に入力バッファ回路の入力を３ステート出力バッ
ファ回路の出力から切り離して出力バッファ回路の入力
へ接続する。これにより、双方向バッファ入出力端子に
発生するノイズが入力バッファ回路２へ伝搬しない。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１は、本発明の第一実施例の構成図で
ある。この第一実施例は、図１に示すように、３ステー
ト出力バッファ出力制御用端子６がハイレベルの場合に
はその出力に３ステート出力バッファ入力端子５に印加
されたレベルが現れ、ロウレベルの場合にはその出力が
ハイインピーダンス状態となる３ステート出力バッファ
回路１と、双方向バッファ回路が入力モード（３ステー
ト出力バッファ出力制御用端子６がロウレベル）の場合
は集積回路外部より双方向バッファ入出力端子３に印加
された信号を、また出力モード（３ステート出力バッフ
ァ出力制御用端子６がハイレベル）の場合には３ステー
ト出力バッファ回路１の出力を入力バッファ出力端子４
に接続された集積回路内の論理回路へ伝搬する入力バッ
ファ回路２と、データ選択回路第一入力端子８が３ステ
ート出力バッファ回路１の出力端子に、またデータ選択
回路第二入力端子９が３ステート出力バッファ入力端子
５に接続され、データ選択回路データ選択入力端子１１
が３ステート出力バッファ出力制御用端子６に接続さ
れ、またデータ選択回路出力端子１０が入力バッファ回
路２の入力端子に接続され、さらにデータ選択回路デー
タ選択入力端子１１がロウレベルの場合はデータ選択回
路第一入力端子８に印加されたレベルかまたはデータ選
択回路データ選択入力端子１１がハイレベルの場合には
データ選択回路第二入力端子９に印加されたレベルがデ
ータ選択回路出力端子１０に出力されるデータ選択回路
７とを備える。
して説明する。図１は、本発明の第一実施例の構成図で
ある。この第一実施例は、図１に示すように、３ステー
ト出力バッファ出力制御用端子６がハイレベルの場合に
はその出力に３ステート出力バッファ入力端子５に印加
されたレベルが現れ、ロウレベルの場合にはその出力が
ハイインピーダンス状態となる３ステート出力バッファ
回路１と、双方向バッファ回路が入力モード（３ステー
ト出力バッファ出力制御用端子６がロウレベル）の場合
は集積回路外部より双方向バッファ入出力端子３に印加
された信号を、また出力モード（３ステート出力バッフ
ァ出力制御用端子６がハイレベル）の場合には３ステー
ト出力バッファ回路１の出力を入力バッファ出力端子４
に接続された集積回路内の論理回路へ伝搬する入力バッ
ファ回路２と、データ選択回路第一入力端子８が３ステ
ート出力バッファ回路１の出力端子に、またデータ選択
回路第二入力端子９が３ステート出力バッファ入力端子
５に接続され、データ選択回路データ選択入力端子１１
が３ステート出力バッファ出力制御用端子６に接続さ
れ、またデータ選択回路出力端子１０が入力バッファ回
路２の入力端子に接続され、さらにデータ選択回路デー
タ選択入力端子１１がロウレベルの場合はデータ選択回
路第一入力端子８に印加されたレベルかまたはデータ選
択回路データ選択入力端子１１がハイレベルの場合には
データ選択回路第二入力端子９に印加されたレベルがデ
ータ選択回路出力端子１０に出力されるデータ選択回路
７とを備える。
【０００９】すなわち、この第一実施例は、図１に示す
ように、入力バッファ回路２と、この入力バッファ回路
２の入力端子がその出力端子に接続された３ステート出
力バッファ回路１とを備え、さらに、本発明の特徴とす
る手段として、入力バッファ回路２の入力端子と３ステ
ート出力バッファ回路１の出力端子との間の経路に挿入
され、第一入力端子であるデータ選択回路第一入力端子
８と、第二入力端子であるデータ選択回路第二入力端子
９と、上記第一入力端子または上記第二入力端子のいず
れか一方の端子を選択する信号が与えられる入力選択端
子であるデータ選択回路データ選択入力端子１１と、出
力端子とを備え、上記第一入力端子が３ステート出力バ
ッファ回路１の出力端子に接続され、上記第二入力端子
が３ステート出力バッファ回路１の入力端子に接続さ
れ、上記入力選択端子が３ステート出力バッファ回路１
の出力制御用端子である３ステート出力バッファ出力制
御用端子６に接続され、上記出力端子が入力バッファ回
路２の入力端子に接続されたデータ選択回路を備える。
ように、入力バッファ回路２と、この入力バッファ回路
２の入力端子がその出力端子に接続された３ステート出
力バッファ回路１とを備え、さらに、本発明の特徴とす
る手段として、入力バッファ回路２の入力端子と３ステ
ート出力バッファ回路１の出力端子との間の経路に挿入
され、第一入力端子であるデータ選択回路第一入力端子
８と、第二入力端子であるデータ選択回路第二入力端子
９と、上記第一入力端子または上記第二入力端子のいず
れか一方の端子を選択する信号が与えられる入力選択端
子であるデータ選択回路データ選択入力端子１１と、出
力端子とを備え、上記第一入力端子が３ステート出力バ
ッファ回路１の出力端子に接続され、上記第二入力端子
が３ステート出力バッファ回路１の入力端子に接続さ
れ、上記入力選択端子が３ステート出力バッファ回路１
の出力制御用端子である３ステート出力バッファ出力制
御用端子６に接続され、上記出力端子が入力バッファ回
路２の入力端子に接続されたデータ選択回路を備える。
【００１０】図２は図１に示す第一実施例の動作を示す
タイムチャート図である。ここで、信号ａは３ステート
出力バッファ回路１の出力制御信号、信号ｂは３ステー
ト出力バッファ回路１の入力信号、信号ｃは双方向バッ
ファが入力モード時に集積回路外部より双方向バッファ
入出力端子３に印加される入力信号、信号ｄはデータ選
択回路第一入力端子８に印加される信号、信号ｅは入力
バッファ回路２の出力信号である。このタイムチャート
を用いて動作を説明する。まず、３ステート出力バッフ
ァ回路１、入力バッファ回路２、データ選択回路７が状
態１から状態２へ変化する場合に、状態１では３ステー
ト出力バッファ出力制御用端子６はロウレベルであり、
３ステート出力バッファ回路１はハイインピーダンス状
態になっている。また、双方向バッファ入出力端子３に
は集積回路外部からハイレベルが印加され、その結果と
してデータ選択回路第一入力端子８に印加される信号ｄ
もハイレベル状態になっている。また、３ステート出力
バッファ入力端子５にはロウレベルが印加されており、
データ選択回路第二入力端子９はロウレベル状態になっ
ている。また、データ選択回路データ選択入力端子１１
は３ステート出力バッファ出力制御用端子６と接続され
てロウレベルになっているので、データ選択回路出力端
子１０および入力バッファ出力端子４は双方向バッファ
入出力端子３に印加されたレベルすなわちハイレベル状
態になっている。図５はＣＭＯＳ構成のデータ選択回路
の構成を示す。ここで、３ステート出力バッファ出力制
御用端子６およびデータ選択回路データ選択入力端子１
１が状態２（ハイレベル）になると、データ選択回路出
力端子１０のレベルはデータ選択回路第二入力端子９す
なわち３ステート出力バッファ入力端子５に印加された
レベルと同じロウレベルに変化する。したがってこの変
化後に３ステート出力バッファ回路１の出力信号と集積
回路の外部から印加される信号とのタイミングのずれ等
により双方向バッファ入出力端子３がハイインピーダン
ス状態または双方向バッファ入出力端子３にノイズ等が
発生したとしても、データ選択回路７の出力信号、入力
バッファ回路２の出力信号ｅには何ら影響を与えない。
タイムチャート図である。ここで、信号ａは３ステート
出力バッファ回路１の出力制御信号、信号ｂは３ステー
ト出力バッファ回路１の入力信号、信号ｃは双方向バッ
ファが入力モード時に集積回路外部より双方向バッファ
入出力端子３に印加される入力信号、信号ｄはデータ選
択回路第一入力端子８に印加される信号、信号ｅは入力
バッファ回路２の出力信号である。このタイムチャート
を用いて動作を説明する。まず、３ステート出力バッフ
ァ回路１、入力バッファ回路２、データ選択回路７が状
態１から状態２へ変化する場合に、状態１では３ステー
ト出力バッファ出力制御用端子６はロウレベルであり、
３ステート出力バッファ回路１はハイインピーダンス状
態になっている。また、双方向バッファ入出力端子３に
は集積回路外部からハイレベルが印加され、その結果と
してデータ選択回路第一入力端子８に印加される信号ｄ
もハイレベル状態になっている。また、３ステート出力
バッファ入力端子５にはロウレベルが印加されており、
データ選択回路第二入力端子９はロウレベル状態になっ
ている。また、データ選択回路データ選択入力端子１１
は３ステート出力バッファ出力制御用端子６と接続され
てロウレベルになっているので、データ選択回路出力端
子１０および入力バッファ出力端子４は双方向バッファ
入出力端子３に印加されたレベルすなわちハイレベル状
態になっている。図５はＣＭＯＳ構成のデータ選択回路
の構成を示す。ここで、３ステート出力バッファ出力制
御用端子６およびデータ選択回路データ選択入力端子１
１が状態２（ハイレベル）になると、データ選択回路出
力端子１０のレベルはデータ選択回路第二入力端子９す
なわち３ステート出力バッファ入力端子５に印加された
レベルと同じロウレベルに変化する。したがってこの変
化後に３ステート出力バッファ回路１の出力信号と集積
回路の外部から印加される信号とのタイミングのずれ等
により双方向バッファ入出力端子３がハイインピーダン
ス状態または双方向バッファ入出力端子３にノイズ等が
発生したとしても、データ選択回路７の出力信号、入力
バッファ回路２の出力信号ｅには何ら影響を与えない。
【００１１】図３は本発明の第二実施例の構成図であ
り、図４はその動作を示すタイムチャートである。ここ
で、信号ｆはデータ選択回路７のデータ選択入力信号で
あり、他の信号は第一実施例と同様である。この実施例
では第一実施例に加えてデータ選択回路データ選択入力
端子１１にその出力が接続され、入力が３ステート出力
バッファ出力制御用端子６に接続された排他的論理和回
路１２と遅延回路１３とからなる論理回路を有し、この
論理回路は通常ロウレベルを出力し、その入力がハイレ
ベルからロウレベルまたはロウレベルからハイレベルへ
変化したときにのみ遅延回路１３の遅延時間に相当する
時間幅のハイレベルパルスを発生する。図４のタイムチ
ャートに示すように、通常すなわち３ステート出力バッ
ファ出力制御用端子６が安定状態（ハイレベル、ロウレ
ベルどちらでもよい）にある場合にはデータ選択回路７
の出力信号としてデータ選択回路第一入力端子８上の信
号を選択し、３ステート出力バッファ出力制御用端子６
が変化した場合のみ遅延回路１３の遅延量に相当する所
定時間にわたりデータ選択回路第二入力端子９上の信号
を選択する。したがって、第一実施例では双方向バッフ
ァが入力モードから出力モードへ変化する場合にだけ３
ステート出力バッファ回路１の出力と集積回路の外部か
ら双方向バッファ入出力端子３へ印加される信号との競
合またはタイミングのずれにより生ずるノイズが入力バ
ッファ回路２に印加されるのを防止できたが、この第二
実施例ではさらに双方向バッファが出力モードから入力
モードに変化する場合にもノイズを防止できる。
り、図４はその動作を示すタイムチャートである。ここ
で、信号ｆはデータ選択回路７のデータ選択入力信号で
あり、他の信号は第一実施例と同様である。この実施例
では第一実施例に加えてデータ選択回路データ選択入力
端子１１にその出力が接続され、入力が３ステート出力
バッファ出力制御用端子６に接続された排他的論理和回
路１２と遅延回路１３とからなる論理回路を有し、この
論理回路は通常ロウレベルを出力し、その入力がハイレ
ベルからロウレベルまたはロウレベルからハイレベルへ
変化したときにのみ遅延回路１３の遅延時間に相当する
時間幅のハイレベルパルスを発生する。図４のタイムチ
ャートに示すように、通常すなわち３ステート出力バッ
ファ出力制御用端子６が安定状態（ハイレベル、ロウレ
ベルどちらでもよい）にある場合にはデータ選択回路７
の出力信号としてデータ選択回路第一入力端子８上の信
号を選択し、３ステート出力バッファ出力制御用端子６
が変化した場合のみ遅延回路１３の遅延量に相当する所
定時間にわたりデータ選択回路第二入力端子９上の信号
を選択する。したがって、第一実施例では双方向バッフ
ァが入力モードから出力モードへ変化する場合にだけ３
ステート出力バッファ回路１の出力と集積回路の外部か
ら双方向バッファ入出力端子３へ印加される信号との競
合またはタイミングのずれにより生ずるノイズが入力バ
ッファ回路２に印加されるのを防止できたが、この第二
実施例ではさらに双方向バッファが出力モードから入力
モードに変化する場合にもノイズを防止できる。
【００１２】
【発明の効果】本発明は、以上説明したように、双方向
バッファ回路を構成する３ステート出力バッファ回路の
出力端子と入力バッファ回路の入力端子間にデータ選択
回路を挿入し双方向バッファの状態が出力モードから入
力モードおよび入力モードから出力モードへ変化する際
に３ステート出力バッファ回路の出力と入力バッファ回
路の入力端子との接続を切り離し、入力バッファ回路の
入力を３ステート出力バッファ回路の入力と接続する構
成としたので、双方向バッファのモード切り替え時に３
ステート出力バッファの出力と集積回路の外部より印加
される入力との変化タイミングのずれにより発生するノ
イズを入力バッファの入力へ伝搬するのを防止する効果
がある。
バッファ回路を構成する３ステート出力バッファ回路の
出力端子と入力バッファ回路の入力端子間にデータ選択
回路を挿入し双方向バッファの状態が出力モードから入
力モードおよび入力モードから出力モードへ変化する際
に３ステート出力バッファ回路の出力と入力バッファ回
路の入力端子との接続を切り離し、入力バッファ回路の
入力を３ステート出力バッファ回路の入力と接続する構
成としたので、双方向バッファのモード切り替え時に３
ステート出力バッファの出力と集積回路の外部より印加
される入力との変化タイミングのずれにより発生するノ
イズを入力バッファの入力へ伝搬するのを防止する効果
がある。
【図面の簡単な説明】
【図１】本発明第一実施例の構成を示すブロック構成
図。
図。
【図２】本発明第一実施例の動作を示すタイムチャー
ト。
ト。
【図３】本発明第二実施例の構成を示すブロック構成
図。
図。
【図４】本発明第二実施例の動作を示すタイムチャー
ト。
ト。
【図５】図１および図２に含まれるデータ選択回路の構
成を示す接続図。
成を示す接続図。
【図６】従来例の構成を示すブロック構成図。
【図７】従来例の動作を示すタイムチャート。
１ ３ステート出力バッファ回路 ２ 入力バッファ回路 ３ 双方向バッファ入出力端子 ４ 入力バッファ出力端子 ５ ３ステート出力バッファ入力端子 ６ ３ステート出力バッファ出力制御用端子 ７ データ選択回路 ８ データ選択回路第一入力端子 ９ データ選択回路第二入力端子 １０ データ選択回路出力端子 １１ データ選択回路データ選択入力端子 １２ 排他的論理和回路 １３ 遅延回路
Claims (2)
- 【請求項１】 入力バッファ回路と、この入力バッファ
回路の入力端子がその出力端子に接続された３ステート
出力バッファ回路とを備え、半導体集積回路上に形成さ
れた双方向バッファ回路において、 上記入力バッファ回路の入力端子と上記３ステート出力
バッファ回路の出力端子との間の経路に挿入され、第一
入力端子と、第二入力端子と、上記第一入力端子または
上記第二入力端子のいずれか一方の端子を選択する信号
が与えられる入力選択端子と、出力端子とを備え、上記
第一入力端子が上記３ステート出力バッファ回路の出力
端子に接続され、上記第二入力端子が上記３ステート出
力バッファ回路の入力端子に接続され、上記入力選択端
子が上記３ステート出力バッファ回路の出力制御用端子
に接続され、上記出力端子が上記入力バッファ回路の入
力端子に接続されたデータ選択回路を備えたことを特徴
とする双方向バッファ回路。 - 【請求項２】 上記３ステート出力バッファ回路の出力
制御用端子に印加される信号の電圧変化に応じて上記第
二入力端子が所定時間にわたり選択される信号を発生す
る手段を備え、その出力端子が上記入力選択端子に接続
された請求項１記載の双方向バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03309394A JP3084856B2 (ja) | 1991-11-25 | 1991-11-25 | 双方向バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03309394A JP3084856B2 (ja) | 1991-11-25 | 1991-11-25 | 双方向バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152927A JPH05152927A (ja) | 1993-06-18 |
| JP3084856B2 true JP3084856B2 (ja) | 2000-09-04 |
Family
ID=17992489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03309394A Expired - Fee Related JP3084856B2 (ja) | 1991-11-25 | 1991-11-25 | 双方向バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084856B2 (ja) |
-
1991
- 1991-11-25 JP JP03309394A patent/JP3084856B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152927A (ja) | 1993-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |