JP3168089B2 - チャタリング除去回路 - Google Patents
チャタリング除去回路Info
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- JP3168089B2 JP3168089B2 JP01063793A JP1063793A JP3168089B2 JP 3168089 B2 JP3168089 B2 JP 3168089B2 JP 01063793 A JP01063793 A JP 01063793A JP 1063793 A JP1063793 A JP 1063793A JP 3168089 B2 JP3168089 B2 JP 3168089B2
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Description
【０００１】
【産業上の利用分野】本発明は、テレビドアホン用画像
処理ＬＳＩに用いる機械スイッチ入力信号のチャタリン
グ除去、ラインノイズ除去を実現するチャタリング除去
回路に関するものである。
処理ＬＳＩに用いる機械スイッチ入力信号のチャタリン
グ除去、ラインノイズ除去を実現するチャタリング除去
回路に関するものである。
【０００２】
【従来の技術】機械スイッチ入力信号のチャタリングを
除去するためのチャタリング除去回路の構成例として
は、図５（ａ）に示すＣ・Ｒを用いたアナログ低域通過
フィルタ１を用いたものがある。また図６のタイムチャ
ートのように動作するチャタリング除去回路もある。
除去するためのチャタリング除去回路の構成例として
は、図５（ａ）に示すＣ・Ｒを用いたアナログ低域通過
フィルタ１を用いたものがある。また図６のタイムチャ
ートのように動作するチャタリング除去回路もある。
【０００３】図５（ａ）に示すチャタリング除去回路
は、機械スイッチ入力信号ＶINにチャタリングが図５
（ｂ）に示すように発生してもアナログ低域通過フィル
タ１のコンデンサＣの充放電により吸収でき、アナログ
低域通過フィルタ１を通過してテレビドアホン用画像処
理ＬＳＩ２に入力する信号ＶOUT にはチャタリングが含
まれていない。しかしこのようなＣ・Ｒからなるアナロ
グ低域通過フィルタ１は、信号処理に用いるＬＳＩ２に
組み込むことができないため、外付け部品によって構成
しなければならず、機械スイッチ入力信号の数に比例し
て部品点数が増加するという問題があった。
は、機械スイッチ入力信号ＶINにチャタリングが図５
（ｂ）に示すように発生してもアナログ低域通過フィル
タ１のコンデンサＣの充放電により吸収でき、アナログ
低域通過フィルタ１を通過してテレビドアホン用画像処
理ＬＳＩ２に入力する信号ＶOUT にはチャタリングが含
まれていない。しかしこのようなＣ・Ｒからなるアナロ
グ低域通過フィルタ１は、信号処理に用いるＬＳＩ２に
組み込むことができないため、外付け部品によって構成
しなければならず、機械スイッチ入力信号の数に比例し
て部品点数が増加するという問題があった。
【０００４】図６に示す従来例の場合には、図６（ａ）
に示すクロックＣＬＫの立ち上がり時に、ＩＮＰＵＴに
入力する図６（ｃ）に示す機械スイッチング入力信号を
サンプリングする。そしての値を１サンプル時間前の値
と比較し、予め定めた回数だけ、同じ値が連続して入力
された時にその値を図６（ｄ）に示すようにＯＵＴＰＵ
Ｔに出力する。
に示すクロックＣＬＫの立ち上がり時に、ＩＮＰＵＴに
入力する図６（ｃ）に示す機械スイッチング入力信号を
サンプリングする。そしての値を１サンプル時間前の値
と比較し、予め定めた回数だけ、同じ値が連続して入力
された時にその値を図６（ｄ）に示すようにＯＵＴＰＵ
Ｔに出力する。
【０００５】図６の場合、１サンプル時間前と同じ値が
ＩＮＰＵＴに入力されることが５回連続して行われた時
に、その値をＯＵＰＵＴに出力する場合を示しており、
図６（ｃ）に示す、、は同じ値が入力される回数
が設定値よりも少ないため、ＩＮＰＵＴの値がＯＵＴＰ
ＵＴに出力されず、の場合は同じ値が５サンプリング
時間の間入力されていたと判断できるので、入力値”
Ｈ”がＯＵＴＰＵＴより出力される。尚図６（ｂ）はリ
セット信号を示す。
ＩＮＰＵＴに入力されることが５回連続して行われた時
に、その値をＯＵＰＵＴに出力する場合を示しており、
図６（ｃ）に示す、、は同じ値が入力される回数
が設定値よりも少ないため、ＩＮＰＵＴの値がＯＵＴＰ
ＵＴに出力されず、の場合は同じ値が５サンプリング
時間の間入力されていたと判断できるので、入力値”
Ｈ”がＯＵＴＰＵＴより出力される。尚図６（ｂ）はリ
セット信号を示す。
【０００６】ところで上記のタイミングチャートで示さ
れるような動作を為すチャタリング除去回路は必要なク
ロックを得るために図７に示すような回路構成となる。
つまりチャタリング除去ブロック３と、システムクロッ
クＳＣを分周して必要な周期のクロックCLKを作成する
クロック生成ブロック４と、チャタリング除去ブロック
３に与えるクロックをシステムクロックＳＣか、或いは
クロック生成ブロック４から出力するクロックかに選択
するセレクタ５とで構成される。図７中の（ａ）乃至
（ｆ）で示す位置での信号波形は後述する図８(a)乃至
（ｆ）に示す信号波形となる。
れるような動作を為すチャタリング除去回路は必要なク
ロックを得るために図７に示すような回路構成となる。
つまりチャタリング除去ブロック３と、システムクロッ
クＳＣを分周して必要な周期のクロックCLKを作成する
クロック生成ブロック４と、チャタリング除去ブロック
３に与えるクロックをシステムクロックＳＣか、或いは
クロック生成ブロック４から出力するクロックかに選択
するセレクタ５とで構成される。図７中の（ａ）乃至
（ｆ）で示す位置での信号波形は後述する図８(a)乃至
（ｆ）に示す信号波形となる。
【０００７】このチャタリング除去ブロック３及びクロ
ック生成ブロック４は製造テストの容易性を考慮して、
同期リセット式の回路構成になっており、そのためクロ
ック生成ブロック４で生成されたシステムクロックＳＣ
に比べて非常に遅いクロックだけを用いていると、リセ
ットするのに長時間かかる場合があるので、通常動作時
にはクロック生成ブロック４で生成したクロックを用
い、リセット時にはシステムクロックＳＣをクロックと
して用いるためにセレクタ５でクロックCLK を選択する
ようになっている。
ック生成ブロック４は製造テストの容易性を考慮して、
同期リセット式の回路構成になっており、そのためクロ
ック生成ブロック４で生成されたシステムクロックＳＣ
に比べて非常に遅いクロックだけを用いていると、リセ
ットするのに長時間かかる場合があるので、通常動作時
にはクロック生成ブロック４で生成したクロックを用
い、リセット時にはシステムクロックＳＣをクロックと
して用いるためにセレクタ５でクロックCLK を選択する
ようになっている。
【０００８】
【発明が解決しようとする課題】しかし、上記のように
クロックCLKを選択するセレクタ５を用いると、リセッ
ト解除時に誤動作の原因となるハザードが発生する場合
がある。つまりセレクタ５周辺のリセット信号RESET 、
クロックCLK は図８（ｂ）（ｄ）に示すようになるが，
配線部分の容量等により遅延時間が存在するためチャタ
リング除去ブロック３の周辺のリセット信号RESET は図
８（ｅ）に示すようになる。ここで図８（ｃ）はリセッ
ト中”Ｌ”で、リセット解除後に動作を始める分周クロ
ックを示しており、そのためクロックCLKは図８（ｄ）
に示す波形となる。
クロックCLKを選択するセレクタ５を用いると、リセッ
ト解除時に誤動作の原因となるハザードが発生する場合
がある。つまりセレクタ５周辺のリセット信号RESET 、
クロックCLK は図８（ｂ）（ｄ）に示すようになるが，
配線部分の容量等により遅延時間が存在するためチャタ
リング除去ブロック３の周辺のリセット信号RESET は図
８（ｅ）に示すようになる。ここで図８（ｃ）はリセッ
ト中”Ｌ”で、リセット解除後に動作を始める分周クロ
ックを示しており、そのためクロックCLKは図８（ｄ）
に示す波形となる。
【０００９】そのため図８（ｂ）に示すリセット信号RE
SET が”Ｈ”から”Ｌ”になったとき、チャタリング除
去ブロック３へのクロックCLKは図８（ａ）に示すシス
テムクロックＳＣからクロック生成ブロック４の出力に
切り換わるが、このリセット解除がシステムクロックＳ
Ｃの”Ｈ”の時に行われると、システムクロックＳＣよ
りも”Ｈ”の期間が短いパルスがクロックCLKとして現
れる。ここでクロックCLK の遅延時間の方がリセット信
号RESET より長い場合を考えると、つまり図８（ｂ）の
信号と図８（ｅ）の信号との遅延時間が小さく（ほとん
ど０）、図８（ｄ）の信号と図８（ｆ）の信号との遅延
時間が大きいときは、図８（ｅ）の信号に比べて図８
（ｆ）の信号が遅れて到着するので、図８（ｅ）（ｄ）
に示すように、チャタリング除去ブロック３周辺では、
リセット解除後に偽のパルスがクロックCLK として到着
することになり、この偽のクロックCLK がチャタリング
除去ブロック３の誤動作の原因となるのである。実際の
ＬＳＩでは配線による遅延を正確に予め知ることは困難
であるので、上述の回路構成をＬＳＩに組み込む場合、
上記の誤動作が実際に起こるのかを事前に調べることは
難しいという問題があった。尚セレクタ５はシステムク
ロックＳＣとクロック生成ブロック４の出力とを切り換
えるだけの動作を行うものである。
SET が”Ｈ”から”Ｌ”になったとき、チャタリング除
去ブロック３へのクロックCLKは図８（ａ）に示すシス
テムクロックＳＣからクロック生成ブロック４の出力に
切り換わるが、このリセット解除がシステムクロックＳ
Ｃの”Ｈ”の時に行われると、システムクロックＳＣよ
りも”Ｈ”の期間が短いパルスがクロックCLKとして現
れる。ここでクロックCLK の遅延時間の方がリセット信
号RESET より長い場合を考えると、つまり図８（ｂ）の
信号と図８（ｅ）の信号との遅延時間が小さく（ほとん
ど０）、図８（ｄ）の信号と図８（ｆ）の信号との遅延
時間が大きいときは、図８（ｅ）の信号に比べて図８
（ｆ）の信号が遅れて到着するので、図８（ｅ）（ｄ）
に示すように、チャタリング除去ブロック３周辺では、
リセット解除後に偽のパルスがクロックCLK として到着
することになり、この偽のクロックCLK がチャタリング
除去ブロック３の誤動作の原因となるのである。実際の
ＬＳＩでは配線による遅延を正確に予め知ることは困難
であるので、上述の回路構成をＬＳＩに組み込む場合、
上記の誤動作が実際に起こるのかを事前に調べることは
難しいという問題があった。尚セレクタ５はシステムク
ロックＳＣとクロック生成ブロック４の出力とを切り換
えるだけの動作を行うものである。
【００１０】本発明は上記の問題点に鑑みて為されたも
ので、その目的とするところはリセット解除時のタイミ
ングにより発生していた誤動作を防ぐことができるチャ
タリング除去回路を提供するにある。
ので、その目的とするところはリセット解除時のタイミ
ングにより発生していた誤動作を防ぐことができるチャ
タリング除去回路を提供するにある。
【００１１】
【課題を解決するための手段】請求項１の発明では、与
えられたシステムクロックを分周して所望の周期の内部
クロックを作成するクロック生成ブロックと、上記内部
クロックの立ち上がり時にキー入力信号をサンプリング
して予め定めた回数だけ連続して同じ値が入力された時
にその値を出力するチャタリング除去ブロックと、上記
システムクロックの所定倍の周期のクロックを作成する
手段と、この作成手段の出力クロックか上記内部クロッ
クかを選択し、上記システムクロックの立ち上がりで出
力するセレクタと、このセレクタの出力を上記システム
クロックの立ち下がりでラッチ更新してチャタリング除
去ブロックにクロックとして与えるラッチ手段と、該ラ
ッチ手段に上記システムクロックを与えるラインに挿入
されたタイミング調整用遅延素子とからなり、上記チャ
タリング除去ブロックにリセット信号が入力する場合に
は上記作成手段の出力をセレクタで選択するものであ
る。
えられたシステムクロックを分周して所望の周期の内部
クロックを作成するクロック生成ブロックと、上記内部
クロックの立ち上がり時にキー入力信号をサンプリング
して予め定めた回数だけ連続して同じ値が入力された時
にその値を出力するチャタリング除去ブロックと、上記
システムクロックの所定倍の周期のクロックを作成する
手段と、この作成手段の出力クロックか上記内部クロッ
クかを選択し、上記システムクロックの立ち上がりで出
力するセレクタと、このセレクタの出力を上記システム
クロックの立ち下がりでラッチ更新してチャタリング除
去ブロックにクロックとして与えるラッチ手段と、該ラ
ッチ手段に上記システムクロックを与えるラインに挿入
されたタイミング調整用遅延素子とからなり、上記チャ
タリング除去ブロックにリセット信号が入力する場合に
は上記作成手段の出力をセレクタで選択するものであ
る。
【００１２】請求項２の発明では、与えられたシステム
クロックを分周して所望の周期の内部クロックを作成す
るクロック生成ブロックと、上記内部クロックの立ち上
がり時にキー入力信号をサンプリングし、予め定めた回
数だけ連続して同じ値が入力された時にその値を出力す
るチャタリング除去ブロックと、上記システムクロック
か上記内部クロックかを選択し、上記システムクロック
の立ち上がりでチャタリング除去ブロックにクロックと
して出力するセレクタと、上記チャタリング除去ブロッ
クに入力するリセット信号を遅らせるシフトレジスタと
からなるこものである。
クロックを分周して所望の周期の内部クロックを作成す
るクロック生成ブロックと、上記内部クロックの立ち上
がり時にキー入力信号をサンプリングし、予め定めた回
数だけ連続して同じ値が入力された時にその値を出力す
るチャタリング除去ブロックと、上記システムクロック
か上記内部クロックかを選択し、上記システムクロック
の立ち上がりでチャタリング除去ブロックにクロックと
して出力するセレクタと、上記チャタリング除去ブロッ
クに入力するリセット信号を遅らせるシフトレジスタと
からなるこものである。
【００１３】
【作用】請求項１の発明によれば、セレクタで切り替え
時に発生するハザードによる偽のクロックがチャタリン
グ除去ブロックに伝わるのをラッチ手段で防止すること
ができ、このことによりリセット解除のタイミングによ
り発生していた誤動作が防ぐことができ、そのため実際
にＬＳＩに組み込んで製造した時の配線部分の遅延時間
は特に問題とならない。
時に発生するハザードによる偽のクロックがチャタリン
グ除去ブロックに伝わるのをラッチ手段で防止すること
ができ、このことによりリセット解除のタイミングによ
り発生していた誤動作が防ぐことができ、そのため実際
にＬＳＩに組み込んで製造した時の配線部分の遅延時間
は特に問題とならない。
【００１４】請求項２の発明によれば、誤動作の原因と
なる偽のクロックが入力される可能性がある時は必ずチ
ャタリング除去ブロックをリセットするようにシフトレ
ジスタによりリセット信号に遅延時間を持たせることが
でき、そのため実際にＬＳＩに組み込んで製造した時の
配線部分の遅延時間によって起きる誤動作を防止でき
る。
なる偽のクロックが入力される可能性がある時は必ずチ
ャタリング除去ブロックをリセットするようにシフトレ
ジスタによりリセット信号に遅延時間を持たせることが
でき、そのため実際にＬＳＩに組み込んで製造した時の
配線部分の遅延時間によって起きる誤動作を防止でき
る。
【００１５】
【実施例】以下本発明の実施例を図面を参照して説明す
る。 （実施例１） 本実施例は請求項１の発明に対応する実施例であり、図
１に示すようにセレクタ５の出力をシステムクロックＳ
Ｃの立ち下がりエッジでラッチするフリップフロップ６
をセレクタ５とチャタリング除去ブロック３との間に設
けるとともに、リセット信号RESET が”Ｈ”の時にシス
テムクロックＳＣの２倍の周期のクロックＳＣ’を作成
するフリップフロップ７をセレクタ５の一方の入力側に
設けた点で図７の従来例と相違するもので、セレクタ５
の機能としてはリセット信号RESETの値によりクロック
ＳＣ’とクロック生成ブロック４の出力（リセット解除
時は”Ｌ”）とを切り換えるだけである。
る。 （実施例１） 本実施例は請求項１の発明に対応する実施例であり、図
１に示すようにセレクタ５の出力をシステムクロックＳ
Ｃの立ち下がりエッジでラッチするフリップフロップ６
をセレクタ５とチャタリング除去ブロック３との間に設
けるとともに、リセット信号RESET が”Ｈ”の時にシス
テムクロックＳＣの２倍の周期のクロックＳＣ’を作成
するフリップフロップ７をセレクタ５の一方の入力側に
設けた点で図７の従来例と相違するもので、セレクタ５
の機能としてはリセット信号RESETの値によりクロック
ＳＣ’とクロック生成ブロック４の出力（リセット解除
時は”Ｌ”）とを切り換えるだけである。
【００１６】次に本実施例の動作を図２に示すタイミン
グチャートに基づいて説明する。フリップフロップ７の
Ｑ出力は図２（ｃ）に示すリセット信号RESETが”Ｌ”
の時は”Ｌ”で、リセット信号RESETが”Ｈ”の時には
図２（ａ）に示すシステムクロックＳＣの２倍の周期の
クロックＳＣ’を図２（ｂ）に示すように発生する。
グチャートに基づいて説明する。フリップフロップ７の
Ｑ出力は図２（ｃ）に示すリセット信号RESETが”Ｌ”
の時は”Ｌ”で、リセット信号RESETが”Ｈ”の時には
図２（ａ）に示すシステムクロックＳＣの２倍の周期の
クロックＳＣ’を図２（ｂ）に示すように発生する。
【００１７】セレクタ５はリセット信号RESETが”Ｈ”
の時はクロックＳＣ’を、リセット信号RESETが”Ｌ”
の時はクロック生成ブロック４の出力を選択する。フリ
ップフロップ６は、システムクロックＳＣの立ち下がり
時に図２（ｄ）に示すセレクタ５の出力CLK’をラッチ
して図２（ｅ）に示す信号CLKを出力する。ここで誤動
作の原因となるハザードはシステムクロックＳＣが”
Ｈ”の時にリセット状態が解除されると発生するが、フ
リップフロップ６がシステムクロックＳＣが立ち下がり
エッジで動作しているので、このハザードはチャタリン
グ除去回路には伝えられない。尚システムクロックＳＣ
の立ち下がりと同時にリセット信号RESETが”Ｈ”か
ら”Ｌ”に変化すると、フリップフロップ６でタイミン
グエラーが発生する恐れがあるので、フリップフロック
６にシステムクロックＳＣを供給するライン（配線）に
はタイミング調整用の適当な遅延要素を挿入している。
の時はクロックＳＣ’を、リセット信号RESETが”Ｌ”
の時はクロック生成ブロック４の出力を選択する。フリ
ップフロップ６は、システムクロックＳＣの立ち下がり
時に図２（ｄ）に示すセレクタ５の出力CLK’をラッチ
して図２（ｅ）に示す信号CLKを出力する。ここで誤動
作の原因となるハザードはシステムクロックＳＣが”
Ｈ”の時にリセット状態が解除されると発生するが、フ
リップフロップ６がシステムクロックＳＣが立ち下がり
エッジで動作しているので、このハザードはチャタリン
グ除去回路には伝えられない。尚システムクロックＳＣ
の立ち下がりと同時にリセット信号RESETが”Ｈ”か
ら”Ｌ”に変化すると、フリップフロップ６でタイミン
グエラーが発生する恐れがあるので、フリップフロック
６にシステムクロックＳＣを供給するライン（配線）に
はタイミング調整用の適当な遅延要素を挿入している。
【００１８】(実施例２）本実施例は請求項２の発明に
対応する実施例であり、図３に示すようにチャタリング
除去ブロック３に入力するリセット信号RESET に遅延時
間を持たせるためのシフトレジスタ８を設けた点で図７
の従来例と相違するものである。次に本実施例の動作を
図４に示すタイミングチャートに基づいて説明する。
対応する実施例であり、図３に示すようにチャタリング
除去ブロック３に入力するリセット信号RESET に遅延時
間を持たせるためのシフトレジスタ８を設けた点で図７
の従来例と相違するものである。次に本実施例の動作を
図４に示すタイミングチャートに基づいて説明する。
【００１９】本実施例のチャタリング除去ブロック３に
入力されるリセット信号は上記シフトレジスタ８を経た
リセット信号RESET'であって、従来例で問題となったパ
ルスがセレクタ５から与えられるクロックCLK に図４
（ｃ）に示すように図４（ｂ）に示すリセット信号RESE
T が”Ｌ”になる直前に現れるが、その時点ではリセッ
ト信号RESET'は図４（ｄ）に示すように”Ｈ”となるこ
とが保障されているため、チャタリング除去ブロック３
は誤動作しない。
入力されるリセット信号は上記シフトレジスタ８を経た
リセット信号RESET'であって、従来例で問題となったパ
ルスがセレクタ５から与えられるクロックCLK に図４
（ｃ）に示すように図４（ｂ）に示すリセット信号RESE
T が”Ｌ”になる直前に現れるが、その時点ではリセッ
ト信号RESET'は図４（ｄ）に示すように”Ｈ”となるこ
とが保障されているため、チャタリング除去ブロック３
は誤動作しない。
【００２０】ここでリセット信号RESET が”Ｌ”から”
Ｈ”になった後も、暫くの間はリセット信号は”Ｌ”の
ままである。このときクロックCLK はクロック生成ブロ
ック4 の出力から図４（ａ) に示すシステムクロックＳ
Ｃに切り換わるため、チャタリング除去ブロック３は期
待している動作とは異なる動きをするが、直ぐその後で
リセット信号RESET'が”Ｈ”になり、チャタリング除去
ブロック３はリセットされるため、実用上の問題はな
い。
Ｈ”になった後も、暫くの間はリセット信号は”Ｌ”の
ままである。このときクロックCLK はクロック生成ブロ
ック4 の出力から図４（ａ) に示すシステムクロックＳ
Ｃに切り換わるため、チャタリング除去ブロック３は期
待している動作とは異なる動きをするが、直ぐその後で
リセット信号RESET'が”Ｈ”になり、チャタリング除去
ブロック３はリセットされるため、実用上の問題はな
い。
【００２１】
【発明の効果】請求項１の発明は、与えられたシステム
クロックを分周して所望の周期の内部クロックを作成す
るクロック生成ブロックと、上記内部クロックの立ち上
がり時にキー入力信号をサンプリングして予め定めた回
数だけ連続して同じ値が入力された時にその値を出力す
るチャタリング除去ブロックと、上記システムクロック
の所定倍の周期のクロックを作成する手段と、この作成
手段の出力クロックか上記内部クロックかを選択し、上
記システムクロックの立ち上がりで出力するセレクタ
と、このセレクタの出力を上記システムクロックの立ち
下がりでラッチ更新してチャタリング除去ブロックにク
ロックとして与えるラッチ手段と、該ラッチ手段に上記
システムクロックを与えるラインに挿入されたタイミン
グ調整用遅延素子とからなり、上記チャタリング除去ブ
ロックにリセット信号が入力する場合には上記作成手段
の出力をセレクタで選択するので、ラッチ手段でセレク
タにより切り換え時に発生するハザードによる偽のクロ
ックがチャタリング除去ブロックに伝わるのを防止する
ことができ、そのためリセット解除のタイミングにより
発生していた誤動作を防ぐことができ、結果実際にＬＳ
Ｉに組み込んで製造した時の配線部分の遅延時間は特に
問題とならないという効果がある
クロックを分周して所望の周期の内部クロックを作成す
るクロック生成ブロックと、上記内部クロックの立ち上
がり時にキー入力信号をサンプリングして予め定めた回
数だけ連続して同じ値が入力された時にその値を出力す
るチャタリング除去ブロックと、上記システムクロック
の所定倍の周期のクロックを作成する手段と、この作成
手段の出力クロックか上記内部クロックかを選択し、上
記システムクロックの立ち上がりで出力するセレクタ
と、このセレクタの出力を上記システムクロックの立ち
下がりでラッチ更新してチャタリング除去ブロックにク
ロックとして与えるラッチ手段と、該ラッチ手段に上記
システムクロックを与えるラインに挿入されたタイミン
グ調整用遅延素子とからなり、上記チャタリング除去ブ
ロックにリセット信号が入力する場合には上記作成手段
の出力をセレクタで選択するので、ラッチ手段でセレク
タにより切り換え時に発生するハザードによる偽のクロ
ックがチャタリング除去ブロックに伝わるのを防止する
ことができ、そのためリセット解除のタイミングにより
発生していた誤動作を防ぐことができ、結果実際にＬＳ
Ｉに組み込んで製造した時の配線部分の遅延時間は特に
問題とならないという効果がある
【００２２】請求項２の発明は、与えられたシステムク
ロックを分周して所望の周期の内部クロックを作成する
クロック生成ブロックと、上記内部クロックの立ち上が
り時にキー入力信号をサンプリングし、予め定めた回数
だけ連続して同じ値が入力された時にその値を出力する
チャタリング除去ブロックと、上記システムクロックか
上記内部クロックかを選択し、上記システムクロックの
立ち上がりでチャタリング除去ブロックにクロックとし
て出力するセレクタと、上記チャタリング除去ブロック
に入力するリセット信号を遅らせるシフトレジスタとか
らなるので、誤動作の原因となる偽のクロックが入力さ
れる可能性があるときは必ずチャタリング除去ブロック
をリセットするようにシフトレジスタによりリセット信
号に遅延時間を持たせることができ、そのため実際にＬ
ＳＩに組み込んで製造した時の配線部分の遅延時間によ
って起きる誤動作を防止できるという効果がある。
ロックを分周して所望の周期の内部クロックを作成する
クロック生成ブロックと、上記内部クロックの立ち上が
り時にキー入力信号をサンプリングし、予め定めた回数
だけ連続して同じ値が入力された時にその値を出力する
チャタリング除去ブロックと、上記システムクロックか
上記内部クロックかを選択し、上記システムクロックの
立ち上がりでチャタリング除去ブロックにクロックとし
て出力するセレクタと、上記チャタリング除去ブロック
に入力するリセット信号を遅らせるシフトレジスタとか
らなるので、誤動作の原因となる偽のクロックが入力さ
れる可能性があるときは必ずチャタリング除去ブロック
をリセットするようにシフトレジスタによりリセット信
号に遅延時間を持たせることができ、そのため実際にＬ
ＳＩに組み込んで製造した時の配線部分の遅延時間によ
って起きる誤動作を防止できるという効果がある。
【図１】本発明の実施例１の回路構成図である。
【図２】同上の動作説明用のタイミングチャートであ
る。
る。
【図３】本発明の実施例２の回路構成図である。
【図４】同上の動作説明用のタイミングチャートであ
る。
る。
【図５】（ａ）は従来例の回路構成図である。（ｂ）は
同上の動作説明図である。
同上の動作説明図である。
【図６】別の従来例のタイミングチャートである。
【図７】同上の回路構成例図である。
【図８】同上の問題点を説明するタイミングチャートで
ある。
ある。
３ チャタリング除去ブロック ４ クロック生成ブロック ５ セレクタ ６ フリップフロップ ７ フリップフロップ ＳＣ システムクロック ＳＣ’クロック RESET リセット信号 CLK' クロック CLK クロック
Claims (2)
- 【請求項１】与えられたシステムクロックを分周して所
望の周期の内部クロックを作成するクロック生成ブロッ
クと、上記内部クロックの立ち上がり時にキー入力信号
をサンプリングして予め定めた回数だけ連続して同じ値
が入力された時にその値を出力するチャタリング除去ブ
ロックと、上記システムクロックの所定倍の周期のクロ
ックを作成する手段と、この作成手段の出力クロックか
上記内部クロックかを選択し、上記システムクロックの
立ち上がりで出力するセレクタと、このセレクタの出力
を上記システムクロックの立ち下がりでラッチ更新して
チャタリング除去ブロックにクロックとして与えるラッ
チ手段と、該ラッチ手段に上記システムクロックを与え
るラインに挿入されたタイミング調整用遅延素子とから
なり、上記チャタリング除去ブロックにリセット信号が
入力する場合には上記作成手段の出力をセレクタで選択
することを特徴とするチャタリング除去回路。 - 【請求項２】与えられたシステムクロックを分周して所
望の周期の内部クロックを作成するクロック生成ブロッ
クと、上記内部クロックの立ち上がり時にキー入力信号
をサンプリングし、予め定めた回数だけ連続して同じ値
が入力された時にその値を出力するチャタリング除去ブ
ロックと、上記システムクロックか上記内部クロックか
を選択し、上記システムクロックの立ち上がりでチャタ
リング除去ブロックにクロックとして出力するセレクタ
と、上記チャタリング除去ブロックに入力するリセット
信号を遅らせるシフトレジスタとからなることを特徴と
するチャタリング除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01063793A JP3168089B2 (ja) | 1993-01-26 | 1993-01-26 | チャタリング除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01063793A JP3168089B2 (ja) | 1993-01-26 | 1993-01-26 | チャタリング除去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224714A JPH06224714A (ja) | 1994-08-12 |
| JP3168089B2 true JP3168089B2 (ja) | 2001-05-21 |
Family
ID=11755730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01063793A Expired - Fee Related JP3168089B2 (ja) | 1993-01-26 | 1993-01-26 | チャタリング除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168089B2 (ja) |
-
1993
- 1993-01-26 JP JP01063793A patent/JP3168089B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06224714A (ja) | 1994-08-12 |
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