JP2528219B2 - ステ―タスレジスタ装置 - Google Patents
ステ―タスレジスタ装置Info
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- JP2528219B2 JP2528219B2 JP3055182A JP5518291A JP2528219B2 JP 2528219 B2 JP2528219 B2 JP 2528219B2 JP 3055182 A JP3055182 A JP 3055182A JP 5518291 A JP5518291 A JP 5518291A JP 2528219 B2 JP2528219 B2 JP 2528219B2
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- bit
- bits
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Description
【0001】
【産業上の利用分野】本発明は、ステータスレジスタ装
置、特に、入力ビットのステータスを記憶するステータ
スレジスタ装置に関する。一般に、データ処理装置は、
それぞれ機能を分担した機能ブロック回路で構成されて
おり、これらの機能ブロック回路のレジスタは、それぞ
れ独立したクロック信号で動作している場合が多い。こ
のような場合であっても、各機能ブロック回路のレジス
タは、CPU等のバス・マスタ機能を有する中央部に対
して、いつでも確実な読み出しを確保する必要がある。
すなわち、各機能ブロック回路のレジスタは、中央部か
らの読み出し指令を受けたときに、常に正確な読み出し
値を出力する必要がある。
置、特に、入力ビットのステータスを記憶するステータ
スレジスタ装置に関する。一般に、データ処理装置は、
それぞれ機能を分担した機能ブロック回路で構成されて
おり、これらの機能ブロック回路のレジスタは、それぞ
れ独立したクロック信号で動作している場合が多い。こ
のような場合であっても、各機能ブロック回路のレジス
タは、CPU等のバス・マスタ機能を有する中央部に対
して、いつでも確実な読み出しを確保する必要がある。
すなわち、各機能ブロック回路のレジスタは、中央部か
らの読み出し指令を受けたときに、常に正確な読み出し
値を出力する必要がある。
【0002】
【従来の技術】図3には、ステータスレジスタ装置の構
成が示されている。図3において、ステータスレジスタ
装置は、8ビットから構成されており、ビット0、1、
2は、それぞれ、内部ステータス(内部状態)0、1、
2を示すビットであり、ビット0、1、2のうちいずれ
か1つのビットは、“1”レベルであり、且つ、他の2
つのビットは、“0”レベルである。すなわち、“1”
レベルをとるビットは、ビット0、1、2の内で遷移す
る。なお、ビット7は、ビット0、1、2のステータス
0、1、2が有効か無効かを示すビットであり、このス
テータス無効ビット7については後述する。
成が示されている。図3において、ステータスレジスタ
装置は、8ビットから構成されており、ビット0、1、
2は、それぞれ、内部ステータス(内部状態)0、1、
2を示すビットであり、ビット0、1、2のうちいずれ
か1つのビットは、“1”レベルであり、且つ、他の2
つのビットは、“0”レベルである。すなわち、“1”
レベルをとるビットは、ビット0、1、2の内で遷移す
る。なお、ビット7は、ビット0、1、2のステータス
0、1、2が有効か無効かを示すビットであり、このス
テータス無効ビット7については後述する。
【0003】次に、図4には、従来のステータスレジス
タ装置の回路構成が示されている。図4において、符号
201、202、203は、内部ステータスを示すため
のステータスレジスタであり、該ステータスレジスタ2
01、202、203は、それぞれ、ステータス0、
1、2を示す入力ビットD01、D11、D02を端子D、
D、Dで入力し、該入力ビットD01、D11、D21の変化
に応じて端子Q、Q、Qから出力ビットQ01、Q11、Q
21を出力する。なお、ステータス書き込み信号Wは、ス
テータスレジスタ201、202、203の端子CK、
CK、CKに供給されており、該ステータス書き込み信
号Wに同期しながら、ステータスレジスタ201、20
2、203は、入力ビットD01、D11、D21の変化に応
じて出力ビットQ01、Q11、Q21を変化させる。
タ装置の回路構成が示されている。図4において、符号
201、202、203は、内部ステータスを示すため
のステータスレジスタであり、該ステータスレジスタ2
01、202、203は、それぞれ、ステータス0、
1、2を示す入力ビットD01、D11、D02を端子D、
D、Dで入力し、該入力ビットD01、D11、D21の変化
に応じて端子Q、Q、Qから出力ビットQ01、Q11、Q
21を出力する。なお、ステータス書き込み信号Wは、ス
テータスレジスタ201、202、203の端子CK、
CK、CKに供給されており、該ステータス書き込み信
号Wに同期しながら、ステータスレジスタ201、20
2、203は、入力ビットD01、D11、D21の変化に応
じて出力ビットQ01、Q11、Q21を変化させる。
【0004】ステータスレジスタ201、202、20
3からの出力ビットQ01、Q11、Q 21は、出力最終段安
定ラッチ204、205、206の端子D、D、Dに供
給される。この安定ラッチ204、205、206は、
その端子CK、CK、CKにステータス読み出し信号R
が供給されたとき、その端子Q、Q、Qからの読み出し
値(出力)を安定させるものである。なお、ステータス
読み出し信号Rは、前記ステータス書き込み信号Wに対
して非同期である。
3からの出力ビットQ01、Q11、Q 21は、出力最終段安
定ラッチ204、205、206の端子D、D、Dに供
給される。この安定ラッチ204、205、206は、
その端子CK、CK、CKにステータス読み出し信号R
が供給されたとき、その端子Q、Q、Qからの読み出し
値(出力)を安定させるものである。なお、ステータス
読み出し信号Rは、前記ステータス書き込み信号Wに対
して非同期である。
【0005】安定ラッチ204、205、206の端子
Q、Q、Qからの出力は、3ステートバスドライバ20
8、209、210に供給され、該バスドライバ20
8、209、210には、また、ステータス読み出し信
号Rが供給される。そして、バスドライバ208、20
9、210は、ステータスの読み出し時に出力D03、D
13、D23を出力し、データバス0、1、2を駆動する。
Q、Q、Qからの出力は、3ステートバスドライバ20
8、209、210に供給され、該バスドライバ20
8、209、210には、また、ステータス読み出し信
号Rが供給される。そして、バスドライバ208、20
9、210は、ステータスの読み出し時に出力D03、D
13、D23を出力し、データバス0、1、2を駆動する。
【0006】符号207は、安定ラッチ204、20
5、206と同様の構成の安定ラッチであり、安定ラッ
チ207は、その端子Dにステータス無効信号Uが供給
され、その端子CKにステータス読み出し信号Rが供給
されている。安定ラッチ207の端子Qからの出力は、
3ステートバスドライバ211に供給され、該バスドラ
イバ21には、また、ステータス読み出し信号Rが供給
されている。そして、バスドライバ211は、ステータ
ス読み出し時に出力D33を出力し、データバス7を駆動
し、出力ビットQ01、Q11、Q21の指示値が有効か無効
かを示す。
5、206と同様の構成の安定ラッチであり、安定ラッ
チ207は、その端子Dにステータス無効信号Uが供給
され、その端子CKにステータス読み出し信号Rが供給
されている。安定ラッチ207の端子Qからの出力は、
3ステートバスドライバ211に供給され、該バスドラ
イバ21には、また、ステータス読み出し信号Rが供給
されている。そして、バスドライバ211は、ステータ
ス読み出し時に出力D33を出力し、データバス7を駆動
し、出力ビットQ01、Q11、Q21の指示値が有効か無効
かを示す。
【0007】上記従来のステータスレジスタ装置の作用
を、図5のタイミングチャートを参照しながら説明す
る。ステータスレジスタ装置では、内部のステータス
0、1、2が変化するごとに、内部で発生するステータ
ス書き込み信号Wに同期して、出力が更新される。すな
わち、時刻t1 で、入力ビットD01が“1”レベルから
“0”レベルに立ち下がり、入力ビットD11が“0”レ
ベルから“1”レベルに立ち上がり、時刻t2 で、ステ
ータス書き込み信号Wが“0”レベルから“1”レベル
に立ち上がると、この時刻t2 で、ステータス書き込み
信号Wに同期して、出力ビットQ01は、“1”レベルか
ら“0”レベルに立ち下がり、出力ビットQ11は、
“0”レベルから“1”レベルに立ち上がる。また、時
刻t3 で、入力ビットD11が“1”レベルから“0”レ
ベルに立ち下がり、入力ビットD21が“0”レベルから
“1”レベルに立ち上がり、時刻t4 で、ステータス書
き込み信号Wが“0”レベルから“1”レベルに立ち上
がると、この時刻t4 で、ステータス書き込み信号Wに
同期して、出力ビットQ11は、“1”レベルから“0”
レベルに立ち下がり、出力ビットQ21は、“0”レベル
から“1”レベルに立ち上がる。
を、図5のタイミングチャートを参照しながら説明す
る。ステータスレジスタ装置では、内部のステータス
0、1、2が変化するごとに、内部で発生するステータ
ス書き込み信号Wに同期して、出力が更新される。すな
わち、時刻t1 で、入力ビットD01が“1”レベルから
“0”レベルに立ち下がり、入力ビットD11が“0”レ
ベルから“1”レベルに立ち上がり、時刻t2 で、ステ
ータス書き込み信号Wが“0”レベルから“1”レベル
に立ち上がると、この時刻t2 で、ステータス書き込み
信号Wに同期して、出力ビットQ01は、“1”レベルか
ら“0”レベルに立ち下がり、出力ビットQ11は、
“0”レベルから“1”レベルに立ち上がる。また、時
刻t3 で、入力ビットD11が“1”レベルから“0”レ
ベルに立ち下がり、入力ビットD21が“0”レベルから
“1”レベルに立ち上がり、時刻t4 で、ステータス書
き込み信号Wが“0”レベルから“1”レベルに立ち上
がると、この時刻t4 で、ステータス書き込み信号Wに
同期して、出力ビットQ11は、“1”レベルから“0”
レベルに立ち下がり、出力ビットQ21は、“0”レベル
から“1”レベルに立ち上がる。
【0008】以上のように、“1”レベルをとるビット
が入力ビットD01、D11、D21のように変化すると、書
き込み信号Wに同期して、“1”レベルをとるビットが
出力ビットQ01、Q11、Q21のように変化する。ここ
で、“1”レベルをとる出力ビットはQ01、Q11、Q21
のうちいずれか1つである必要があり、2つの出力ビッ
トが同時に“1”レベルをとる場合には、不正な読み出
しとなる。
が入力ビットD01、D11、D21のように変化すると、書
き込み信号Wに同期して、“1”レベルをとるビットが
出力ビットQ01、Q11、Q21のように変化する。ここ
で、“1”レベルをとる出力ビットはQ01、Q11、Q21
のうちいずれか1つである必要があり、2つの出力ビッ
トが同時に“1”レベルをとる場合には、不正な読み出
しとなる。
【0009】ところが、出力ビットQ01、Q11、Q21が
変化する際に、各出力ビットの変化のタイミングのばら
つきにより、2つの出力ビットが同時に“1”レベルに
なる(不正読み出しになる)場合がある。例えば、時刻
t4 で、出力ビットQ11の立ち下がりが出力ビットQ21
の立ち上がりよりも遅れた場合である(破線参照)。そ
こで、このような不正な読み出しを防止するために、ス
テータスの更新時(ステータス書き込み信号Wが“0”
レベルから“1”レベルになるとき)に、ステータス無
効信号Uを生成する。従って、更新時に、ステータスの
読み出しがなされた場合には(ステータス読み出し信号
Rが“1”レベルになった場合には)、“1”レベルの
ステータス無効信号Uにより、出力ビットQ01、Q11、
Q21の指示値は無効とされる。
変化する際に、各出力ビットの変化のタイミングのばら
つきにより、2つの出力ビットが同時に“1”レベルに
なる(不正読み出しになる)場合がある。例えば、時刻
t4 で、出力ビットQ11の立ち下がりが出力ビットQ21
の立ち上がりよりも遅れた場合である(破線参照)。そ
こで、このような不正な読み出しを防止するために、ス
テータスの更新時(ステータス書き込み信号Wが“0”
レベルから“1”レベルになるとき)に、ステータス無
効信号Uを生成する。従って、更新時に、ステータスの
読み出しがなされた場合には(ステータス読み出し信号
Rが“1”レベルになった場合には)、“1”レベルの
ステータス無効信号Uにより、出力ビットQ01、Q11、
Q21の指示値は無効とされる。
【0010】
【発明が解決しようとする課題】上述したように、従来
のステータスレジスタ装置においては、ステータス0、
1、2を示す出力ビットQ01、Q11、Q21の他に、出力
ビットQ01、Q11、Q21の指示値が有効か無効かを示す
特別のビットを付加する必要があった。そこで、本発明
の目的は、特別のビットを付加することなく、不正な読
み出しを防止することができるステータスレジスタ装置
を提供することにある。
のステータスレジスタ装置においては、ステータス0、
1、2を示す出力ビットQ01、Q11、Q21の他に、出力
ビットQ01、Q11、Q21の指示値が有効か無効かを示す
特別のビットを付加する必要があった。そこで、本発明
の目的は、特別のビットを付加することなく、不正な読
み出しを防止することができるステータスレジスタ装置
を提供することにある。
【0011】
【課題を解決するための手段】第1発明は、“0”又は
“1”レベルを有し1つのビットのステータスが他のビ
ットのステータスと異なる入力ビット(D01、D11、D
21)のステータスを記憶するステータスレジスタ装置で
あって、複数の入力ビット(D01、D11、D21)のステ
ータスをそれぞれ示す複数のステータスレジスタ(20
1、202、203)を含み、各ステータスレジスタ
(201、202、203)は、それぞれ、入力ビット
(D01、D11、D21)の変化に応じてその出力ビット
(Q01、Q11、Q21)が変化するステータスレジスタ装
置において、前記各ステータスレジスタ(201、20
2、203)の出力ビット(Q01、Q11、Q21)には、
それぞれ、立ち上がり遅延回路(404、405、40
6)が接続されており、各立ち上がり遅延回路(40
4、405、406)は、それぞれ、ステータスレジス
タ(201、202、203)の出力ビット(Q01、Q
11、Q21)が“0”レベルから“1”レベルに立ち上が
った際に該立ち上がり遅延回路(404、405、40
6)からの出力ビット(Q02、Q12、Q22)の立ち上が
りを所定時間(t)遅延させることを特徴とする。
“1”レベルを有し1つのビットのステータスが他のビ
ットのステータスと異なる入力ビット(D01、D11、D
21)のステータスを記憶するステータスレジスタ装置で
あって、複数の入力ビット(D01、D11、D21)のステ
ータスをそれぞれ示す複数のステータスレジスタ(20
1、202、203)を含み、各ステータスレジスタ
(201、202、203)は、それぞれ、入力ビット
(D01、D11、D21)の変化に応じてその出力ビット
(Q01、Q11、Q21)が変化するステータスレジスタ装
置において、前記各ステータスレジスタ(201、20
2、203)の出力ビット(Q01、Q11、Q21)には、
それぞれ、立ち上がり遅延回路(404、405、40
6)が接続されており、各立ち上がり遅延回路(40
4、405、406)は、それぞれ、ステータスレジス
タ(201、202、203)の出力ビット(Q01、Q
11、Q21)が“0”レベルから“1”レベルに立ち上が
った際に該立ち上がり遅延回路(404、405、40
6)からの出力ビット(Q02、Q12、Q22)の立ち上が
りを所定時間(t)遅延させることを特徴とする。
【0012】また、第2発明は、“0”又は“1”レベ
ルを有し1つのビットのステータスが他のビットのステ
ータスと異なる入力ビット(D01、D11、D21)のステ
ータスを記憶するステータスレジスタ装置であって、複
数の入力ビット(D01、D11、D21)のステータスをそ
れぞれ示す複数のステータスレジスタ(201、20
2、203)を含み、各ステータスレジスタ(201、
202、203)は、それぞれ、入力ビット(D01、D
11、D21)の変化に応じてその出力ビット(Q01、
Q11、Q21)が変化するステータスレジスタ装置におい
て、前記各ステータスレジスタ(201、202、20
3)の出力ビット(Q01、Q11、Q21)には、それぞ
れ、立ち下がり遅延回路が接続されており、各立ち下が
り遅延回路は、それぞれ、ステータスレジスタ(20
1、202、203)の出力ビット(Q01、Q11、
Q21)が“1”レベルから“0”レベルに立ち下がった
際に、該立ち下がり遅延回路からの出力ビットの立ち下
がりを所定時間遅延させることを特徴とする。
ルを有し1つのビットのステータスが他のビットのステ
ータスと異なる入力ビット(D01、D11、D21)のステ
ータスを記憶するステータスレジスタ装置であって、複
数の入力ビット(D01、D11、D21)のステータスをそ
れぞれ示す複数のステータスレジスタ(201、20
2、203)を含み、各ステータスレジスタ(201、
202、203)は、それぞれ、入力ビット(D01、D
11、D21)の変化に応じてその出力ビット(Q01、
Q11、Q21)が変化するステータスレジスタ装置におい
て、前記各ステータスレジスタ(201、202、20
3)の出力ビット(Q01、Q11、Q21)には、それぞ
れ、立ち下がり遅延回路が接続されており、各立ち下が
り遅延回路は、それぞれ、ステータスレジスタ(20
1、202、203)の出力ビット(Q01、Q11、
Q21)が“1”レベルから“0”レベルに立ち下がった
際に、該立ち下がり遅延回路からの出力ビットの立ち下
がりを所定時間遅延させることを特徴とする。
【0013】
【作用】第1発明において、ステータスレジスタ(20
1、202、203)の出力ビット(Q01、Q11、
Q21)が“0”レベルから“1”レベルに立ち上がった
際、立ち上がり遅延回路(404、405、406)か
らの出力ビット(Q02、Q12、Q22)の立ち上がりは、
所定時間(t)遅延させられる。これにより、立ち上が
り遅延回路(404、405、406)からの2つの出
力ビット(Q02、Q12、Q22)が同時に“1”レベルに
なることがない。
1、202、203)の出力ビット(Q01、Q11、
Q21)が“0”レベルから“1”レベルに立ち上がった
際、立ち上がり遅延回路(404、405、406)か
らの出力ビット(Q02、Q12、Q22)の立ち上がりは、
所定時間(t)遅延させられる。これにより、立ち上が
り遅延回路(404、405、406)からの2つの出
力ビット(Q02、Q12、Q22)が同時に“1”レベルに
なることがない。
【0014】また、第2発明において、ステータスレジ
スタ(201、202、203)の出力ビット(Q01、
Q11、Q21)が“1”レベルから“0”レベルに立ち下
がった際、立ち下がり遅延回路からの出力ビットの立ち
下がりは、所定時間遅延させられる。これにより、立ち
下がり遅延回路からの2つの出力ビットが同時に“0”
レベルになることがない。
スタ(201、202、203)の出力ビット(Q01、
Q11、Q21)が“1”レベルから“0”レベルに立ち下
がった際、立ち下がり遅延回路からの出力ビットの立ち
下がりは、所定時間遅延させられる。これにより、立ち
下がり遅延回路からの2つの出力ビットが同時に“0”
レベルになることがない。
【0015】
【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。図1には、本発明の実施例によるステータ
スレジスタ装置の回路構成が示されている。図1のステ
ータスレジスタ装置において、前記図4の従来のステー
タスレジスタ装置と同一部分には同一符号を付して説明
を省略する。図1において、ステータスレジスタ20
1、202、203と出力最終段安定ラッチ204、2
05、206との間には、それぞれ、立ち上がり遅延回
路404、405、406が配置されており、すなわ
ち、ステータスレジスタ201、202、203の端子
Q、Q、Qからの出力ビットQ01、Q11、Q21は、立ち
上がり遅延回路404、405、406の入力端に供給
され、該立ち上がり遅延回路404、405、406か
らの出力は、安定ラッチ204、205、206の端子
D、D、Dに供給される。ここで、立ち上がり遅延回路
404、405、406は、ステータスレジスタ20
1、202、203からの出力ビットQ01、Q11、Q21
が“0”レベルから“1”レベルに立ち上がった際に、
該出力ビットQ01、Q11、Q21の立ち上がりを所定時間
t遅延させるものである。
を説明する。図1には、本発明の実施例によるステータ
スレジスタ装置の回路構成が示されている。図1のステ
ータスレジスタ装置において、前記図4の従来のステー
タスレジスタ装置と同一部分には同一符号を付して説明
を省略する。図1において、ステータスレジスタ20
1、202、203と出力最終段安定ラッチ204、2
05、206との間には、それぞれ、立ち上がり遅延回
路404、405、406が配置されており、すなわ
ち、ステータスレジスタ201、202、203の端子
Q、Q、Qからの出力ビットQ01、Q11、Q21は、立ち
上がり遅延回路404、405、406の入力端に供給
され、該立ち上がり遅延回路404、405、406か
らの出力は、安定ラッチ204、205、206の端子
D、D、Dに供給される。ここで、立ち上がり遅延回路
404、405、406は、ステータスレジスタ20
1、202、203からの出力ビットQ01、Q11、Q21
が“0”レベルから“1”レベルに立ち上がった際に、
該出力ビットQ01、Q11、Q21の立ち上がりを所定時間
t遅延させるものである。
【0016】上記本発明の実施例によるステータスレジ
スタ装置の作用を、図2のタイミングチャートを参照し
ながら説明する。ステータスレジスタ装置では、内部の
ステータス0、1、2が変化するごとに、内部で発生す
るステータス書き込み信号Wに同期して、出力が更新さ
れる。すなわち、時刻t1 で、入力ビットD01が“1”
レベルから“0”レベルに立ち下がり、入力ビットD11
が“0”レベルから“1”レベルに立ち上がり、時刻t
2 で、ステータス書き込み信号Wが“0”レベルから
“1”レベルに立ち上がると、この時刻t2 で、ステー
タス書き込み信号Wに同期して、出力ビットQ01は、
“1”レベルから“0”レベルに立ち下がり、出力ビッ
トQ11は、“0”レベルから“1”レベルに立ち上が
る。そして、時刻t2 で、出力ビットQ01が“1”レベ
ルから“0”レベルに立ち下がると、遅延回路404か
らの出力ビットQ02は、時刻t2 で、“1”レベルから
R>“0”レベルに立ち下がる。ここで、遅延回路404
は、立ち上がりを遅延させるが、立ち下がりを遅延させ
ることなく、立ち下がりの場合にはそのまま出力するこ
とに注目されたい。
スタ装置の作用を、図2のタイミングチャートを参照し
ながら説明する。ステータスレジスタ装置では、内部の
ステータス0、1、2が変化するごとに、内部で発生す
るステータス書き込み信号Wに同期して、出力が更新さ
れる。すなわち、時刻t1 で、入力ビットD01が“1”
レベルから“0”レベルに立ち下がり、入力ビットD11
が“0”レベルから“1”レベルに立ち上がり、時刻t
2 で、ステータス書き込み信号Wが“0”レベルから
“1”レベルに立ち上がると、この時刻t2 で、ステー
タス書き込み信号Wに同期して、出力ビットQ01は、
“1”レベルから“0”レベルに立ち下がり、出力ビッ
トQ11は、“0”レベルから“1”レベルに立ち上が
る。そして、時刻t2 で、出力ビットQ01が“1”レベ
ルから“0”レベルに立ち下がると、遅延回路404か
らの出力ビットQ02は、時刻t2 で、“1”レベルから
R>“0”レベルに立ち下がる。ここで、遅延回路404
は、立ち上がりを遅延させるが、立ち下がりを遅延させ
ることなく、立ち下がりの場合にはそのまま出力するこ
とに注目されたい。
【0017】一方、時刻t2 で、出力ビットQ11が
“0”レベルから“1”レベルに立ち上がると、遅延回
路405からの出力ビットQ12は、時刻t2 から所定時
間t遅延した時刻t3 で、“0”レベルから“1”レベ
ルに立ち上がる。ここで、遅延回路405は、立ち上が
りを所定時間t遅延させることに注目されたい。以上の
ように、時刻t2 と時刻t3 との間では、出力ビットQ
02、Q12は、ともに“0”レベルであり、2つの出力ビ
ットQ02、Q12が同時に“1”レベルになることはな
い。
“0”レベルから“1”レベルに立ち上がると、遅延回
路405からの出力ビットQ12は、時刻t2 から所定時
間t遅延した時刻t3 で、“0”レベルから“1”レベ
ルに立ち上がる。ここで、遅延回路405は、立ち上が
りを所定時間t遅延させることに注目されたい。以上の
ように、時刻t2 と時刻t3 との間では、出力ビットQ
02、Q12は、ともに“0”レベルであり、2つの出力ビ
ットQ02、Q12が同時に“1”レベルになることはな
い。
【0018】同様に、時刻t4 で、入力ビットD11が
“1”レベルから“0”レベルに立ち下がり、入力ビッ
トD21が“0”レベルから“1”レベルに立ち上がる
と、時刻t5 で、出力ビットQ11は、“1”レベルから
“0”レベルに立ち下がり、出力ビットQ21は、“0”
レベルから“1”レベルに立ち上がる。そして、出力ビ
ットQ12は、時刻t5 で、“1”レベルから“0”レベ
ルに立ち下がるが、出力ビットQ22は、時刻t5 から所
定時間t遅延した時刻t6 で、“0”レベルから“1”
レベルに立ち上がる。
“1”レベルから“0”レベルに立ち下がり、入力ビッ
トD21が“0”レベルから“1”レベルに立ち上がる
と、時刻t5 で、出力ビットQ11は、“1”レベルから
“0”レベルに立ち下がり、出力ビットQ21は、“0”
レベルから“1”レベルに立ち上がる。そして、出力ビ
ットQ12は、時刻t5 で、“1”レベルから“0”レベ
ルに立ち下がるが、出力ビットQ22は、時刻t5 から所
定時間t遅延した時刻t6 で、“0”レベルから“1”
レベルに立ち上がる。
【0019】以上のように、時刻t5 とt6 との間で
は、出力ビットQ12、Q22は、ともに“0”レベルであ
り、2つの出力ビットQ12、Q22が同時に“1”レベル
になることはない。従って、各出力ビットQ01、Q11、
Q21の変化のタイミングのばらつきがあったとしても、
例えば、時刻t5 で出力ビットQ11の立ち下がりが遅
れ、及び/又は、時刻t6 で出力ビットQ21の立ち上が
りが早くなったとしても、時刻t5 と時刻t6 との間
で、2つの出力ビットQ12、Q22が同時に“1”レベル
になることはない。それゆえ、従来のように特別のビッ
ト(ステータス無効信号U)を付加することなく、不正
な読み出しを確実に防止することができる。すなわち、
時刻t5 と時刻t6 との間で、ステータス読み出し信号
Rが“1”レベルになってステータスの読み出しがなさ
れた場合に、2つの出力ビットQ12、Q22が同時に
“1”レベルであるという不正な読み出しを行うことが
ない。
は、出力ビットQ12、Q22は、ともに“0”レベルであ
り、2つの出力ビットQ12、Q22が同時に“1”レベル
になることはない。従って、各出力ビットQ01、Q11、
Q21の変化のタイミングのばらつきがあったとしても、
例えば、時刻t5 で出力ビットQ11の立ち下がりが遅
れ、及び/又は、時刻t6 で出力ビットQ21の立ち上が
りが早くなったとしても、時刻t5 と時刻t6 との間
で、2つの出力ビットQ12、Q22が同時に“1”レベル
になることはない。それゆえ、従来のように特別のビッ
ト(ステータス無効信号U)を付加することなく、不正
な読み出しを確実に防止することができる。すなわち、
時刻t5 と時刻t6 との間で、ステータス読み出し信号
Rが“1”レベルになってステータスの読み出しがなさ
れた場合に、2つの出力ビットQ12、Q22が同時に
“1”レベルであるという不正な読み出しを行うことが
ない。
【0020】なお、上記実施例においては、ステータス
0、1、2のうちいずれか1つのステータスが“1”レ
ベルをとり他の2つのステータスが“0”レベルをとる
ようになっており、すなわち、“1”レベルが意義を有
するようになっているので、立ち上がり遅延回路40
4、405、406を設け、ステータス0、1、2に基
づく2つの出力ビットが同時に“1”レベルにならない
ようにし、“1”レベルの意義が失われないようにして
いる。
0、1、2のうちいずれか1つのステータスが“1”レ
ベルをとり他の2つのステータスが“0”レベルをとる
ようになっており、すなわち、“1”レベルが意義を有
するようになっているので、立ち上がり遅延回路40
4、405、406を設け、ステータス0、1、2に基
づく2つの出力ビットが同時に“1”レベルにならない
ようにし、“1”レベルの意義が失われないようにして
いる。
【0021】一方、上記実施例とは逆に、ステータス
0、1、2のうちいずれか1つのステータスが“0”レ
ベルをとり他の2つのステータスが“1”レベルをとる
ようなステータスレジスタ装置では、“0”レベルが意
義を有するようになっているので、立ち下がり遅延回路
を設け、ステータス0、1、2に基づく2つの出力ビッ
トが同時に“0”レベルにならないようにし、“0”レ
ベルの意義が失われないようにすることができる。
0、1、2のうちいずれか1つのステータスが“0”レ
ベルをとり他の2つのステータスが“1”レベルをとる
ようなステータスレジスタ装置では、“0”レベルが意
義を有するようになっているので、立ち下がり遅延回路
を設け、ステータス0、1、2に基づく2つの出力ビッ
トが同時に“0”レベルにならないようにし、“0”レ
ベルの意義が失われないようにすることができる。
【0022】
【発明の効果】以上説明したように、本発明によれば、
立ち上がり遅延回路あるいは立ち下がり遅延回路を設け
ているので、2つの出力ビットが同時に“1”レベルあ
るいは“0”レベルになることがない。それゆえ、従来
のように特別のビットを付加することなく、不正な読み
出しを防止することができる。
立ち上がり遅延回路あるいは立ち下がり遅延回路を設け
ているので、2つの出力ビットが同時に“1”レベルあ
るいは“0”レベルになることがない。それゆえ、従来
のように特別のビットを付加することなく、不正な読み
出しを防止することができる。
【図1】本発明の実施例によるステータスレジスタ装置
の回路構成図である。
の回路構成図である。
【図2】本発明の実施例によるステータスレジスタ装置
のタイミングチャート図である。
のタイミングチャート図である。
【図3】ステータスレジスタ装置の構成図である。
【図4】従来のステータスレジスタ装置の回路構成図で
ある。
ある。
【図5】従来のステータスレジスタ装置のタイミングチ
ャート図である。
ャート図である。
201、202、203…ステータスレジスタ 204、205、206…出力最終段安定ラッチ 404、405、406…立ち上がり遅延回路 Q01、Q11、Q21…出力ビット Q02、Q12、Q22…出力ビット
Claims (2)
- 【請求項1】 “0”又は“1”レベルを有し1つのビ
ットのステータスが他のビットのステータスと異なる入
力ビット(D01、D11、D21)のステータスを記憶する
ステータスレジスタ装置であって、複数の入力ビット
(D01、D11、D21)のステータスをそれぞれ示す複数
のステータスレジスタ(201、202、203)を含
み、各ステータスレジスタ(201、202、203)
は、それぞれ、入力ビット(D01、D11、D21)の変化
に応じてその出力ビット(Q01、Q11、Q21)が変化す
るステータスレジスタ装置において、前記各ステータス
レジスタ(201、202、203)の出力ビット(Q
01、Q11、Q21)には、それぞれ、立ち上がり遅延回路
(404、405、406)が接続されており、各立ち
上がり遅延回路(404、405、406)は、それぞ
れ、ステータスレジスタ(201、202、203)の
出力ビット(Q01、Q 11、Q21)が“0”レベルから
“1”レベルに立ち上がった際に該立ち上がり遅延回路
(404、405、406)からの出力ビット(Q02、
Q12、Q22)の立ち上がりを所定時間(t)遅延させる
ことを特徴とするステータスレジスタ装置。 - 【請求項2】 “0”又は“1”レベルを有し1つのビ
ットのステータスが他のビットのステータスと異なる入
力ビット(D01、D11、D21)のステータスを記憶する
ステータスレジスタ装置であって、複数の入力ビット
(D01、D11、D21)のステータスをそれぞれ示す複数
のステータスレジスタ(201、202、203)を含
み、各ステータスレジスタ(201、202、203)
は、それぞれ、入力ビット(D01、D11、D21)の変化
に応じてその出力ビット(Q01、Q11、Q21)が変化す
るステータスレジスタ装置において、前記各ステータス
レジスタ(201、202、203)の出力ビット(Q
01、Q11、Q21)には、それぞれ、立ち下がり遅延回路
が接続されており、各立ち下がり遅延回路は、それぞ
れ、ステータスレジスタ(201、202、203)の
出力ビット(Q01、Q11、Q21)が“1”レベルから
“0”レベルに立ち下がった際に、該立ち下がり遅延回
路からの出力ビットの立ち下がりを所定時間遅延させる
ことを特徴とするステータスレジスタ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3055182A JP2528219B2 (ja) | 1991-03-19 | 1991-03-19 | ステ―タスレジスタ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3055182A JP2528219B2 (ja) | 1991-03-19 | 1991-03-19 | ステ―タスレジスタ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04290143A JPH04290143A (ja) | 1992-10-14 |
JP2528219B2 true JP2528219B2 (ja) | 1996-08-28 |
Family
ID=12991575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3055182A Expired - Lifetime JP2528219B2 (ja) | 1991-03-19 | 1991-03-19 | ステ―タスレジスタ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2528219B2 (ja) |
-
1991
- 1991-03-19 JP JP3055182A patent/JP2528219B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04290143A (ja) | 1992-10-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960423 |