JP2528219B2 - ステ―タスレジスタ装置 - Google Patents
ステ―タスレジスタ装置Info
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- JP2528219B2 JP2528219B2 JP3055182A JP5518291A JP2528219B2 JP 2528219 B2 JP2528219 B2 JP 2528219B2 JP 3055182 A JP3055182 A JP 3055182A JP 5518291 A JP5518291 A JP 5518291A JP 2528219 B2 JP2528219 B2 JP 2528219B2
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Description
【０００１】
【産業上の利用分野】本発明は、ステータスレジスタ装
置、特に、入力ビットのステータスを記憶するステータ
スレジスタ装置に関する。一般に、データ処理装置は、
それぞれ機能を分担した機能ブロック回路で構成されて
おり、これらの機能ブロック回路のレジスタは、それぞ
れ独立したクロック信号で動作している場合が多い。こ
のような場合であっても、各機能ブロック回路のレジス
タは、ＣＰＵ等のバス・マスタ機能を有する中央部に対
して、いつでも確実な読み出しを確保する必要がある。
すなわち、各機能ブロック回路のレジスタは、中央部か
らの読み出し指令を受けたときに、常に正確な読み出し
値を出力する必要がある。
置、特に、入力ビットのステータスを記憶するステータ
スレジスタ装置に関する。一般に、データ処理装置は、
それぞれ機能を分担した機能ブロック回路で構成されて
おり、これらの機能ブロック回路のレジスタは、それぞ
れ独立したクロック信号で動作している場合が多い。こ
のような場合であっても、各機能ブロック回路のレジス
タは、ＣＰＵ等のバス・マスタ機能を有する中央部に対
して、いつでも確実な読み出しを確保する必要がある。
すなわち、各機能ブロック回路のレジスタは、中央部か
らの読み出し指令を受けたときに、常に正確な読み出し
値を出力する必要がある。
【０００２】
【従来の技術】図３には、ステータスレジスタ装置の構
成が示されている。図３において、ステータスレジスタ
装置は、８ビットから構成されており、ビット０、１、
２は、それぞれ、内部ステータス（内部状態）０、１、
２を示すビットであり、ビット０、１、２のうちいずれ
か１つのビットは、“１”レベルであり、且つ、他の２
つのビットは、“０”レベルである。すなわち、“１”
レベルをとるビットは、ビット０、１、２の内で遷移す
る。なお、ビット７は、ビット０、１、２のステータス
０、１、２が有効か無効かを示すビットであり、このス
テータス無効ビット７については後述する。
成が示されている。図３において、ステータスレジスタ
装置は、８ビットから構成されており、ビット０、１、
２は、それぞれ、内部ステータス（内部状態）０、１、
２を示すビットであり、ビット０、１、２のうちいずれ
か１つのビットは、“１”レベルであり、且つ、他の２
つのビットは、“０”レベルである。すなわち、“１”
レベルをとるビットは、ビット０、１、２の内で遷移す
る。なお、ビット７は、ビット０、１、２のステータス
０、１、２が有効か無効かを示すビットであり、このス
テータス無効ビット７については後述する。
【０００３】次に、図４には、従来のステータスレジス
タ装置の回路構成が示されている。図４において、符号
２０１、２０２、２０３は、内部ステータスを示すため
のステータスレジスタであり、該ステータスレジスタ２
０１、２０２、２０３は、それぞれ、ステータス０、
１、２を示す入力ビットＤ01、Ｄ11、Ｄ02を端子Ｄ、
Ｄ、Ｄで入力し、該入力ビットＤ01、Ｄ11、Ｄ21の変化
に応じて端子Ｑ、Ｑ、Ｑから出力ビットＱ01、Ｑ11、Ｑ
21を出力する。なお、ステータス書き込み信号Ｗは、ス
テータスレジスタ２０１、２０２、２０３の端子ＣＫ、
ＣＫ、ＣＫに供給されており、該ステータス書き込み信
号Ｗに同期しながら、ステータスレジスタ２０１、２０
２、２０３は、入力ビットＤ01、Ｄ11、Ｄ21の変化に応
じて出力ビットＱ01、Ｑ11、Ｑ21を変化させる。
タ装置の回路構成が示されている。図４において、符号
２０１、２０２、２０３は、内部ステータスを示すため
のステータスレジスタであり、該ステータスレジスタ２
０１、２０２、２０３は、それぞれ、ステータス０、
１、２を示す入力ビットＤ01、Ｄ11、Ｄ02を端子Ｄ、
Ｄ、Ｄで入力し、該入力ビットＤ01、Ｄ11、Ｄ21の変化
に応じて端子Ｑ、Ｑ、Ｑから出力ビットＱ01、Ｑ11、Ｑ
21を出力する。なお、ステータス書き込み信号Ｗは、ス
テータスレジスタ２０１、２０２、２０３の端子ＣＫ、
ＣＫ、ＣＫに供給されており、該ステータス書き込み信
号Ｗに同期しながら、ステータスレジスタ２０１、２０
２、２０３は、入力ビットＤ01、Ｄ11、Ｄ21の変化に応
じて出力ビットＱ01、Ｑ11、Ｑ21を変化させる。
【０００４】ステータスレジスタ２０１、２０２、２０
３からの出力ビットＱ01、Ｑ11、Ｑ 21は、出力最終段安
定ラッチ２０４、２０５、２０６の端子Ｄ、Ｄ、Ｄに供
給される。この安定ラッチ２０４、２０５、２０６は、
その端子ＣＫ、ＣＫ、ＣＫにステータス読み出し信号Ｒ
が供給されたとき、その端子Ｑ、Ｑ、Ｑからの読み出し
値（出力）を安定させるものである。なお、ステータス
読み出し信号Ｒは、前記ステータス書き込み信号Ｗに対
して非同期である。
３からの出力ビットＱ01、Ｑ11、Ｑ 21は、出力最終段安
定ラッチ２０４、２０５、２０６の端子Ｄ、Ｄ、Ｄに供
給される。この安定ラッチ２０４、２０５、２０６は、
その端子ＣＫ、ＣＫ、ＣＫにステータス読み出し信号Ｒ
が供給されたとき、その端子Ｑ、Ｑ、Ｑからの読み出し
値（出力）を安定させるものである。なお、ステータス
読み出し信号Ｒは、前記ステータス書き込み信号Ｗに対
して非同期である。
【０００５】安定ラッチ２０４、２０５、２０６の端子
Ｑ、Ｑ、Ｑからの出力は、３ステートバスドライバ２０
８、２０９、２１０に供給され、該バスドライバ２０
８、２０９、２１０には、また、ステータス読み出し信
号Ｒが供給される。そして、バスドライバ２０８、２０
９、２１０は、ステータスの読み出し時に出力Ｄ03、Ｄ
13、Ｄ23を出力し、データバス０、１、２を駆動する。
Ｑ、Ｑ、Ｑからの出力は、３ステートバスドライバ２０
８、２０９、２１０に供給され、該バスドライバ２０
８、２０９、２１０には、また、ステータス読み出し信
号Ｒが供給される。そして、バスドライバ２０８、２０
９、２１０は、ステータスの読み出し時に出力Ｄ03、Ｄ
13、Ｄ23を出力し、データバス０、１、２を駆動する。
【０００６】符号２０７は、安定ラッチ２０４、２０
５、２０６と同様の構成の安定ラッチであり、安定ラッ
チ２０７は、その端子Ｄにステータス無効信号Ｕが供給
され、その端子ＣＫにステータス読み出し信号Ｒが供給
されている。安定ラッチ２０７の端子Ｑからの出力は、
３ステートバスドライバ２１１に供給され、該バスドラ
イバ２１には、また、ステータス読み出し信号Ｒが供給
されている。そして、バスドライバ２１１は、ステータ
ス読み出し時に出力Ｄ33を出力し、データバス７を駆動
し、出力ビットＱ01、Ｑ11、Ｑ21の指示値が有効か無効
かを示す。
５、２０６と同様の構成の安定ラッチであり、安定ラッ
チ２０７は、その端子Ｄにステータス無効信号Ｕが供給
され、その端子ＣＫにステータス読み出し信号Ｒが供給
されている。安定ラッチ２０７の端子Ｑからの出力は、
３ステートバスドライバ２１１に供給され、該バスドラ
イバ２１には、また、ステータス読み出し信号Ｒが供給
されている。そして、バスドライバ２１１は、ステータ
ス読み出し時に出力Ｄ33を出力し、データバス７を駆動
し、出力ビットＱ01、Ｑ11、Ｑ21の指示値が有効か無効
かを示す。
【０００７】上記従来のステータスレジスタ装置の作用
を、図５のタイミングチャートを参照しながら説明す
る。ステータスレジスタ装置では、内部のステータス
０、１、２が変化するごとに、内部で発生するステータ
ス書き込み信号Ｗに同期して、出力が更新される。すな
わち、時刻ｔ1 で、入力ビットＤ01が“１”レベルから
“０”レベルに立ち下がり、入力ビットＤ11が“０”レ
ベルから“１”レベルに立ち上がり、時刻ｔ2 で、ステ
ータス書き込み信号Ｗが“０”レベルから“１”レベル
に立ち上がると、この時刻ｔ2 で、ステータス書き込み
信号Ｗに同期して、出力ビットＱ01は、“１”レベルか
ら“０”レベルに立ち下がり、出力ビットＱ11は、
“０”レベルから“１”レベルに立ち上がる。また、時
刻ｔ3 で、入力ビットＤ11が“１”レベルから“０”レ
ベルに立ち下がり、入力ビットＤ21が“０”レベルから
“１”レベルに立ち上がり、時刻ｔ4 で、ステータス書
き込み信号Ｗが“０”レベルから“１”レベルに立ち上
がると、この時刻ｔ4 で、ステータス書き込み信号Ｗに
同期して、出力ビットＱ11は、“１”レベルから“０”
レベルに立ち下がり、出力ビットＱ21は、“０”レベル
から“１”レベルに立ち上がる。
を、図５のタイミングチャートを参照しながら説明す
る。ステータスレジスタ装置では、内部のステータス
０、１、２が変化するごとに、内部で発生するステータ
ス書き込み信号Ｗに同期して、出力が更新される。すな
わち、時刻ｔ1 で、入力ビットＤ01が“１”レベルから
“０”レベルに立ち下がり、入力ビットＤ11が“０”レ
ベルから“１”レベルに立ち上がり、時刻ｔ2 で、ステ
ータス書き込み信号Ｗが“０”レベルから“１”レベル
に立ち上がると、この時刻ｔ2 で、ステータス書き込み
信号Ｗに同期して、出力ビットＱ01は、“１”レベルか
ら“０”レベルに立ち下がり、出力ビットＱ11は、
“０”レベルから“１”レベルに立ち上がる。また、時
刻ｔ3 で、入力ビットＤ11が“１”レベルから“０”レ
ベルに立ち下がり、入力ビットＤ21が“０”レベルから
“１”レベルに立ち上がり、時刻ｔ4 で、ステータス書
き込み信号Ｗが“０”レベルから“１”レベルに立ち上
がると、この時刻ｔ4 で、ステータス書き込み信号Ｗに
同期して、出力ビットＱ11は、“１”レベルから“０”
レベルに立ち下がり、出力ビットＱ21は、“０”レベル
から“１”レベルに立ち上がる。
【０００８】以上のように、“１”レベルをとるビット
が入力ビットＤ01、Ｄ11、Ｄ21のように変化すると、書
き込み信号Ｗに同期して、“１”レベルをとるビットが
出力ビットＱ01、Ｑ11、Ｑ21のように変化する。ここ
で、“１”レベルをとる出力ビットはＱ01、Ｑ11、Ｑ21
のうちいずれか１つである必要があり、２つの出力ビッ
トが同時に“１”レベルをとる場合には、不正な読み出
しとなる。
が入力ビットＤ01、Ｄ11、Ｄ21のように変化すると、書
き込み信号Ｗに同期して、“１”レベルをとるビットが
出力ビットＱ01、Ｑ11、Ｑ21のように変化する。ここ
で、“１”レベルをとる出力ビットはＱ01、Ｑ11、Ｑ21
のうちいずれか１つである必要があり、２つの出力ビッ
トが同時に“１”レベルをとる場合には、不正な読み出
しとなる。
【０００９】ところが、出力ビットＱ01、Ｑ11、Ｑ21が
変化する際に、各出力ビットの変化のタイミングのばら
つきにより、２つの出力ビットが同時に“１”レベルに
なる（不正読み出しになる）場合がある。例えば、時刻
ｔ4 で、出力ビットＱ11の立ち下がりが出力ビットＱ21
の立ち上がりよりも遅れた場合である（破線参照）。そ
こで、このような不正な読み出しを防止するために、ス
テータスの更新時（ステータス書き込み信号Ｗが“０”
レベルから“１”レベルになるとき）に、ステータス無
効信号Ｕを生成する。従って、更新時に、ステータスの
読み出しがなされた場合には（ステータス読み出し信号
Ｒが“１”レベルになった場合には）、“１”レベルの
ステータス無効信号Ｕにより、出力ビットＱ01、Ｑ11、
Ｑ21の指示値は無効とされる。
変化する際に、各出力ビットの変化のタイミングのばら
つきにより、２つの出力ビットが同時に“１”レベルに
なる（不正読み出しになる）場合がある。例えば、時刻
ｔ4 で、出力ビットＱ11の立ち下がりが出力ビットＱ21
の立ち上がりよりも遅れた場合である（破線参照）。そ
こで、このような不正な読み出しを防止するために、ス
テータスの更新時（ステータス書き込み信号Ｗが“０”
レベルから“１”レベルになるとき）に、ステータス無
効信号Ｕを生成する。従って、更新時に、ステータスの
読み出しがなされた場合には（ステータス読み出し信号
Ｒが“１”レベルになった場合には）、“１”レベルの
ステータス無効信号Ｕにより、出力ビットＱ01、Ｑ11、
Ｑ21の指示値は無効とされる。
【００１０】
【発明が解決しようとする課題】上述したように、従来
のステータスレジスタ装置においては、ステータス０、
１、２を示す出力ビットＱ01、Ｑ11、Ｑ21の他に、出力
ビットＱ01、Ｑ11、Ｑ21の指示値が有効か無効かを示す
特別のビットを付加する必要があった。そこで、本発明
の目的は、特別のビットを付加することなく、不正な読
み出しを防止することができるステータスレジスタ装置
を提供することにある。
のステータスレジスタ装置においては、ステータス０、
１、２を示す出力ビットＱ01、Ｑ11、Ｑ21の他に、出力
ビットＱ01、Ｑ11、Ｑ21の指示値が有効か無効かを示す
特別のビットを付加する必要があった。そこで、本発明
の目的は、特別のビットを付加することなく、不正な読
み出しを防止することができるステータスレジスタ装置
を提供することにある。
【００１１】
【課題を解決するための手段】第１発明は、“０”又は
“１”レベルを有し１つのビットのステータスが他のビ
ットのステータスと異なる入力ビット（Ｄ01、Ｄ11、Ｄ
21）のステータスを記憶するステータスレジスタ装置で
あって、複数の入力ビット（Ｄ01、Ｄ11、Ｄ21）のステ
ータスをそれぞれ示す複数のステータスレジスタ（２０
１、２０２、２０３）を含み、各ステータスレジスタ
（２０１、２０２、２０３）は、それぞれ、入力ビット
（Ｄ01、Ｄ11、Ｄ21）の変化に応じてその出力ビット
（Ｑ01、Ｑ11、Ｑ21）が変化するステータスレジスタ装
置において、前記各ステータスレジスタ（２０１、２０
２、２０３）の出力ビット（Ｑ01、Ｑ11、Ｑ21）には、
それぞれ、立ち上がり遅延回路（４０４、４０５、４０
６）が接続されており、各立ち上がり遅延回路（４０
４、４０５、４０６）は、それぞれ、ステータスレジス
タ（２０１、２０２、２０３）の出力ビット（Ｑ01、Ｑ
11、Ｑ21）が“０”レベルから“１”レベルに立ち上が
った際に該立ち上がり遅延回路（４０４、４０５、４０
６）からの出力ビット（Ｑ02、Ｑ12、Ｑ22）の立ち上が
りを所定時間（ｔ）遅延させることを特徴とする。
“１”レベルを有し１つのビットのステータスが他のビ
ットのステータスと異なる入力ビット（Ｄ01、Ｄ11、Ｄ
21）のステータスを記憶するステータスレジスタ装置で
あって、複数の入力ビット（Ｄ01、Ｄ11、Ｄ21）のステ
ータスをそれぞれ示す複数のステータスレジスタ（２０
１、２０２、２０３）を含み、各ステータスレジスタ
（２０１、２０２、２０３）は、それぞれ、入力ビット
（Ｄ01、Ｄ11、Ｄ21）の変化に応じてその出力ビット
（Ｑ01、Ｑ11、Ｑ21）が変化するステータスレジスタ装
置において、前記各ステータスレジスタ（２０１、２０
２、２０３）の出力ビット（Ｑ01、Ｑ11、Ｑ21）には、
それぞれ、立ち上がり遅延回路（４０４、４０５、４０
６）が接続されており、各立ち上がり遅延回路（４０
４、４０５、４０６）は、それぞれ、ステータスレジス
タ（２０１、２０２、２０３）の出力ビット（Ｑ01、Ｑ
11、Ｑ21）が“０”レベルから“１”レベルに立ち上が
った際に該立ち上がり遅延回路（４０４、４０５、４０
６）からの出力ビット（Ｑ02、Ｑ12、Ｑ22）の立ち上が
りを所定時間（ｔ）遅延させることを特徴とする。
【００１２】また、第２発明は、“０”又は“１”レベ
ルを有し１つのビットのステータスが他のビットのステ
ータスと異なる入力ビット（Ｄ01、Ｄ11、Ｄ21）のステ
ータスを記憶するステータスレジスタ装置であって、複
数の入力ビット（Ｄ01、Ｄ11、Ｄ21）のステータスをそ
れぞれ示す複数のステータスレジスタ（２０１、２０
２、２０３）を含み、各ステータスレジスタ（２０１、
２０２、２０３）は、それぞれ、入力ビット（Ｄ01、Ｄ
11、Ｄ21）の変化に応じてその出力ビット（Ｑ01、
Ｑ11、Ｑ21）が変化するステータスレジスタ装置におい
て、前記各ステータスレジスタ（２０１、２０２、２０
３）の出力ビット（Ｑ01、Ｑ11、Ｑ21）には、それぞ
れ、立ち下がり遅延回路が接続されており、各立ち下が
り遅延回路は、それぞれ、ステータスレジスタ（２０
１、２０２、２０３）の出力ビット（Ｑ01、Ｑ11、
Ｑ21）が“１”レベルから“０”レベルに立ち下がった
際に、該立ち下がり遅延回路からの出力ビットの立ち下
がりを所定時間遅延させることを特徴とする。
ルを有し１つのビットのステータスが他のビットのステ
ータスと異なる入力ビット（Ｄ01、Ｄ11、Ｄ21）のステ
ータスを記憶するステータスレジスタ装置であって、複
数の入力ビット（Ｄ01、Ｄ11、Ｄ21）のステータスをそ
れぞれ示す複数のステータスレジスタ（２０１、２０
２、２０３）を含み、各ステータスレジスタ（２０１、
２０２、２０３）は、それぞれ、入力ビット（Ｄ01、Ｄ
11、Ｄ21）の変化に応じてその出力ビット（Ｑ01、
Ｑ11、Ｑ21）が変化するステータスレジスタ装置におい
て、前記各ステータスレジスタ（２０１、２０２、２０
３）の出力ビット（Ｑ01、Ｑ11、Ｑ21）には、それぞ
れ、立ち下がり遅延回路が接続されており、各立ち下が
り遅延回路は、それぞれ、ステータスレジスタ（２０
１、２０２、２０３）の出力ビット（Ｑ01、Ｑ11、
Ｑ21）が“１”レベルから“０”レベルに立ち下がった
際に、該立ち下がり遅延回路からの出力ビットの立ち下
がりを所定時間遅延させることを特徴とする。
【００１３】
【作用】第１発明において、ステータスレジスタ（２０
１、２０２、２０３）の出力ビット（Ｑ01、Ｑ11、
Ｑ21）が“０”レベルから“１”レベルに立ち上がった
際、立ち上がり遅延回路（４０４、４０５、４０６）か
らの出力ビット（Ｑ02、Ｑ12、Ｑ22）の立ち上がりは、
所定時間（ｔ）遅延させられる。これにより、立ち上が
り遅延回路（４０４、４０５、４０６）からの２つの出
力ビット（Ｑ02、Ｑ12、Ｑ22）が同時に“１”レベルに
なることがない。
１、２０２、２０３）の出力ビット（Ｑ01、Ｑ11、
Ｑ21）が“０”レベルから“１”レベルに立ち上がった
際、立ち上がり遅延回路（４０４、４０５、４０６）か
らの出力ビット（Ｑ02、Ｑ12、Ｑ22）の立ち上がりは、
所定時間（ｔ）遅延させられる。これにより、立ち上が
り遅延回路（４０４、４０５、４０６）からの２つの出
力ビット（Ｑ02、Ｑ12、Ｑ22）が同時に“１”レベルに
なることがない。
【００１４】また、第２発明において、ステータスレジ
スタ（２０１、２０２、２０３）の出力ビット（Ｑ01、
Ｑ11、Ｑ21）が“１”レベルから“０”レベルに立ち下
がった際、立ち下がり遅延回路からの出力ビットの立ち
下がりは、所定時間遅延させられる。これにより、立ち
下がり遅延回路からの２つの出力ビットが同時に“０”
レベルになることがない。
スタ（２０１、２０２、２０３）の出力ビット（Ｑ01、
Ｑ11、Ｑ21）が“１”レベルから“０”レベルに立ち下
がった際、立ち下がり遅延回路からの出力ビットの立ち
下がりは、所定時間遅延させられる。これにより、立ち
下がり遅延回路からの２つの出力ビットが同時に“０”
レベルになることがない。
【００１５】
【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。図１には、本発明の実施例によるステータ
スレジスタ装置の回路構成が示されている。図１のステ
ータスレジスタ装置において、前記図４の従来のステー
タスレジスタ装置と同一部分には同一符号を付して説明
を省略する。図１において、ステータスレジスタ２０
１、２０２、２０３と出力最終段安定ラッチ２０４、２
０５、２０６との間には、それぞれ、立ち上がり遅延回
路４０４、４０５、４０６が配置されており、すなわ
ち、ステータスレジスタ２０１、２０２、２０３の端子
Ｑ、Ｑ、Ｑからの出力ビットＱ01、Ｑ11、Ｑ21は、立ち
上がり遅延回路４０４、４０５、４０６の入力端に供給
され、該立ち上がり遅延回路４０４、４０５、４０６か
らの出力は、安定ラッチ２０４、２０５、２０６の端子
Ｄ、Ｄ、Ｄに供給される。ここで、立ち上がり遅延回路
４０４、４０５、４０６は、ステータスレジスタ２０
１、２０２、２０３からの出力ビットＱ01、Ｑ11、Ｑ21
が“０”レベルから“１”レベルに立ち上がった際に、
該出力ビットＱ01、Ｑ11、Ｑ21の立ち上がりを所定時間
ｔ遅延させるものである。
を説明する。図１には、本発明の実施例によるステータ
スレジスタ装置の回路構成が示されている。図１のステ
ータスレジスタ装置において、前記図４の従来のステー
タスレジスタ装置と同一部分には同一符号を付して説明
を省略する。図１において、ステータスレジスタ２０
１、２０２、２０３と出力最終段安定ラッチ２０４、２
０５、２０６との間には、それぞれ、立ち上がり遅延回
路４０４、４０５、４０６が配置されており、すなわ
ち、ステータスレジスタ２０１、２０２、２０３の端子
Ｑ、Ｑ、Ｑからの出力ビットＱ01、Ｑ11、Ｑ21は、立ち
上がり遅延回路４０４、４０５、４０６の入力端に供給
され、該立ち上がり遅延回路４０４、４０５、４０６か
らの出力は、安定ラッチ２０４、２０５、２０６の端子
Ｄ、Ｄ、Ｄに供給される。ここで、立ち上がり遅延回路
４０４、４０５、４０６は、ステータスレジスタ２０
１、２０２、２０３からの出力ビットＱ01、Ｑ11、Ｑ21
が“０”レベルから“１”レベルに立ち上がった際に、
該出力ビットＱ01、Ｑ11、Ｑ21の立ち上がりを所定時間
ｔ遅延させるものである。
【００１６】上記本発明の実施例によるステータスレジ
スタ装置の作用を、図２のタイミングチャートを参照し
ながら説明する。ステータスレジスタ装置では、内部の
ステータス０、１、２が変化するごとに、内部で発生す
るステータス書き込み信号Ｗに同期して、出力が更新さ
れる。すなわち、時刻ｔ1 で、入力ビットＤ01が“１”
レベルから“０”レベルに立ち下がり、入力ビットＤ11
が“０”レベルから“１”レベルに立ち上がり、時刻ｔ
2 で、ステータス書き込み信号Ｗが“０”レベルから
“１”レベルに立ち上がると、この時刻ｔ2 で、ステー
タス書き込み信号Ｗに同期して、出力ビットＱ01は、
“１”レベルから“０”レベルに立ち下がり、出力ビッ
トＱ11は、“０”レベルから“１”レベルに立ち上が
る。そして、時刻ｔ2 で、出力ビットＱ01が“１”レベ
ルから“０”レベルに立ち下がると、遅延回路４０４か
らの出力ビットＱ02は、時刻ｔ2 で、“１”レベルから
R>“０”レベルに立ち下がる。ここで、遅延回路４０４
は、立ち上がりを遅延させるが、立ち下がりを遅延させ
ることなく、立ち下がりの場合にはそのまま出力するこ
とに注目されたい。
スタ装置の作用を、図２のタイミングチャートを参照し
ながら説明する。ステータスレジスタ装置では、内部の
ステータス０、１、２が変化するごとに、内部で発生す
るステータス書き込み信号Ｗに同期して、出力が更新さ
れる。すなわち、時刻ｔ1 で、入力ビットＤ01が“１”
レベルから“０”レベルに立ち下がり、入力ビットＤ11
が“０”レベルから“１”レベルに立ち上がり、時刻ｔ
2 で、ステータス書き込み信号Ｗが“０”レベルから
“１”レベルに立ち上がると、この時刻ｔ2 で、ステー
タス書き込み信号Ｗに同期して、出力ビットＱ01は、
“１”レベルから“０”レベルに立ち下がり、出力ビッ
トＱ11は、“０”レベルから“１”レベルに立ち上が
る。そして、時刻ｔ2 で、出力ビットＱ01が“１”レベ
ルから“０”レベルに立ち下がると、遅延回路４０４か
らの出力ビットＱ02は、時刻ｔ2 で、“１”レベルから
R>“０”レベルに立ち下がる。ここで、遅延回路４０４
は、立ち上がりを遅延させるが、立ち下がりを遅延させ
ることなく、立ち下がりの場合にはそのまま出力するこ
とに注目されたい。
【００１７】一方、時刻ｔ2 で、出力ビットＱ11が
“０”レベルから“１”レベルに立ち上がると、遅延回
路４０５からの出力ビットＱ12は、時刻ｔ2 から所定時
間ｔ遅延した時刻ｔ3 で、“０”レベルから“１”レベ
ルに立ち上がる。ここで、遅延回路４０５は、立ち上が
りを所定時間ｔ遅延させることに注目されたい。以上の
ように、時刻ｔ2 と時刻ｔ3 との間では、出力ビットＱ
02、Ｑ12は、ともに“０”レベルであり、２つの出力ビ
ットＱ02、Ｑ12が同時に“１”レベルになることはな
い。
“０”レベルから“１”レベルに立ち上がると、遅延回
路４０５からの出力ビットＱ12は、時刻ｔ2 から所定時
間ｔ遅延した時刻ｔ3 で、“０”レベルから“１”レベ
ルに立ち上がる。ここで、遅延回路４０５は、立ち上が
りを所定時間ｔ遅延させることに注目されたい。以上の
ように、時刻ｔ2 と時刻ｔ3 との間では、出力ビットＱ
02、Ｑ12は、ともに“０”レベルであり、２つの出力ビ
ットＱ02、Ｑ12が同時に“１”レベルになることはな
い。
【００１８】同様に、時刻ｔ4 で、入力ビットＤ11が
“１”レベルから“０”レベルに立ち下がり、入力ビッ
トＤ21が“０”レベルから“１”レベルに立ち上がる
と、時刻ｔ5 で、出力ビットＱ11は、“１”レベルから
“０”レベルに立ち下がり、出力ビットＱ21は、“０”
レベルから“１”レベルに立ち上がる。そして、出力ビ
ットＱ12は、時刻ｔ5 で、“１”レベルから“０”レベ
ルに立ち下がるが、出力ビットＱ22は、時刻ｔ5 から所
定時間ｔ遅延した時刻ｔ6 で、“０”レベルから“１”
レベルに立ち上がる。
“１”レベルから“０”レベルに立ち下がり、入力ビッ
トＤ21が“０”レベルから“１”レベルに立ち上がる
と、時刻ｔ5 で、出力ビットＱ11は、“１”レベルから
“０”レベルに立ち下がり、出力ビットＱ21は、“０”
レベルから“１”レベルに立ち上がる。そして、出力ビ
ットＱ12は、時刻ｔ5 で、“１”レベルから“０”レベ
ルに立ち下がるが、出力ビットＱ22は、時刻ｔ5 から所
定時間ｔ遅延した時刻ｔ6 で、“０”レベルから“１”
レベルに立ち上がる。
【００１９】以上のように、時刻ｔ5 とｔ6 との間で
は、出力ビットＱ12、Ｑ22は、ともに“０”レベルであ
り、２つの出力ビットＱ12、Ｑ22が同時に“１”レベル
になることはない。従って、各出力ビットＱ01、Ｑ11、
Ｑ21の変化のタイミングのばらつきがあったとしても、
例えば、時刻ｔ5 で出力ビットＱ11の立ち下がりが遅
れ、及び／又は、時刻ｔ6 で出力ビットＱ21の立ち上が
りが早くなったとしても、時刻ｔ5 と時刻ｔ6 との間
で、２つの出力ビットＱ12、Ｑ22が同時に“１”レベル
になることはない。それゆえ、従来のように特別のビッ
ト（ステータス無効信号Ｕ）を付加することなく、不正
な読み出しを確実に防止することができる。すなわち、
時刻ｔ5 と時刻ｔ6 との間で、ステータス読み出し信号
Ｒが“１”レベルになってステータスの読み出しがなさ
れた場合に、２つの出力ビットＱ12、Ｑ22が同時に
“１”レベルであるという不正な読み出しを行うことが
ない。
は、出力ビットＱ12、Ｑ22は、ともに“０”レベルであ
り、２つの出力ビットＱ12、Ｑ22が同時に“１”レベル
になることはない。従って、各出力ビットＱ01、Ｑ11、
Ｑ21の変化のタイミングのばらつきがあったとしても、
例えば、時刻ｔ5 で出力ビットＱ11の立ち下がりが遅
れ、及び／又は、時刻ｔ6 で出力ビットＱ21の立ち上が
りが早くなったとしても、時刻ｔ5 と時刻ｔ6 との間
で、２つの出力ビットＱ12、Ｑ22が同時に“１”レベル
になることはない。それゆえ、従来のように特別のビッ
ト（ステータス無効信号Ｕ）を付加することなく、不正
な読み出しを確実に防止することができる。すなわち、
時刻ｔ5 と時刻ｔ6 との間で、ステータス読み出し信号
Ｒが“１”レベルになってステータスの読み出しがなさ
れた場合に、２つの出力ビットＱ12、Ｑ22が同時に
“１”レベルであるという不正な読み出しを行うことが
ない。
【００２０】なお、上記実施例においては、ステータス
０、１、２のうちいずれか１つのステータスが“１”レ
ベルをとり他の２つのステータスが“０”レベルをとる
ようになっており、すなわち、“１”レベルが意義を有
するようになっているので、立ち上がり遅延回路４０
４、４０５、４０６を設け、ステータス０、１、２に基
づく２つの出力ビットが同時に“１”レベルにならない
ようにし、“１”レベルの意義が失われないようにして
いる。
０、１、２のうちいずれか１つのステータスが“１”レ
ベルをとり他の２つのステータスが“０”レベルをとる
ようになっており、すなわち、“１”レベルが意義を有
するようになっているので、立ち上がり遅延回路４０
４、４０５、４０６を設け、ステータス０、１、２に基
づく２つの出力ビットが同時に“１”レベルにならない
ようにし、“１”レベルの意義が失われないようにして
いる。
【００２１】一方、上記実施例とは逆に、ステータス
０、１、２のうちいずれか１つのステータスが“０”レ
ベルをとり他の２つのステータスが“１”レベルをとる
ようなステータスレジスタ装置では、“０”レベルが意
義を有するようになっているので、立ち下がり遅延回路
を設け、ステータス０、１、２に基づく２つの出力ビッ
トが同時に“０”レベルにならないようにし、“０”レ
ベルの意義が失われないようにすることができる。
０、１、２のうちいずれか１つのステータスが“０”レ
ベルをとり他の２つのステータスが“１”レベルをとる
ようなステータスレジスタ装置では、“０”レベルが意
義を有するようになっているので、立ち下がり遅延回路
を設け、ステータス０、１、２に基づく２つの出力ビッ
トが同時に“０”レベルにならないようにし、“０”レ
ベルの意義が失われないようにすることができる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
立ち上がり遅延回路あるいは立ち下がり遅延回路を設け
ているので、２つの出力ビットが同時に“１”レベルあ
るいは“０”レベルになることがない。それゆえ、従来
のように特別のビットを付加することなく、不正な読み
出しを防止することができる。
立ち上がり遅延回路あるいは立ち下がり遅延回路を設け
ているので、２つの出力ビットが同時に“１”レベルあ
るいは“０”レベルになることがない。それゆえ、従来
のように特別のビットを付加することなく、不正な読み
出しを防止することができる。
【図１】本発明の実施例によるステータスレジスタ装置
の回路構成図である。
の回路構成図である。
【図２】本発明の実施例によるステータスレジスタ装置
のタイミングチャート図である。
のタイミングチャート図である。
【図３】ステータスレジスタ装置の構成図である。
【図４】従来のステータスレジスタ装置の回路構成図で
ある。
ある。
【図５】従来のステータスレジスタ装置のタイミングチ
ャート図である。
ャート図である。
２０１、２０２、２０３…ステータスレジスタ ２０４、２０５、２０６…出力最終段安定ラッチ ４０４、４０５、４０６…立ち上がり遅延回路 Ｑ01、Ｑ11、Ｑ21…出力ビット Ｑ02、Ｑ12、Ｑ22…出力ビット
Claims (2)
- 【請求項１】 “０”又は“１”レベルを有し１つのビ
ットのステータスが他のビットのステータスと異なる入
力ビット（Ｄ01、Ｄ11、Ｄ21）のステータスを記憶する
ステータスレジスタ装置であって、複数の入力ビット
（Ｄ01、Ｄ11、Ｄ21）のステータスをそれぞれ示す複数
のステータスレジスタ（２０１、２０２、２０３）を含
み、各ステータスレジスタ（２０１、２０２、２０３）
は、それぞれ、入力ビット（Ｄ01、Ｄ11、Ｄ21）の変化
に応じてその出力ビット（Ｑ01、Ｑ11、Ｑ21）が変化す
るステータスレジスタ装置において、前記各ステータス
レジスタ（２０１、２０２、２０３）の出力ビット（Ｑ
01、Ｑ11、Ｑ21）には、それぞれ、立ち上がり遅延回路
（４０４、４０５、４０６）が接続されており、各立ち
上がり遅延回路（４０４、４０５、４０６）は、それぞ
れ、ステータスレジスタ（２０１、２０２、２０３）の
出力ビット（Ｑ01、Ｑ 11、Ｑ21）が“０”レベルから
“１”レベルに立ち上がった際に該立ち上がり遅延回路
（４０４、４０５、４０６）からの出力ビット（Ｑ02、
Ｑ12、Ｑ22）の立ち上がりを所定時間（ｔ）遅延させる
ことを特徴とするステータスレジスタ装置。 - 【請求項２】 “０”又は“１”レベルを有し１つのビ
ットのステータスが他のビットのステータスと異なる入
力ビット（Ｄ01、Ｄ11、Ｄ21）のステータスを記憶する
ステータスレジスタ装置であって、複数の入力ビット
（Ｄ01、Ｄ11、Ｄ21）のステータスをそれぞれ示す複数
のステータスレジスタ（２０１、２０２、２０３）を含
み、各ステータスレジスタ（２０１、２０２、２０３）
は、それぞれ、入力ビット（Ｄ01、Ｄ11、Ｄ21）の変化
に応じてその出力ビット（Ｑ01、Ｑ11、Ｑ21）が変化す
るステータスレジスタ装置において、前記各ステータス
レジスタ（２０１、２０２、２０３）の出力ビット（Ｑ
01、Ｑ11、Ｑ21）には、それぞれ、立ち下がり遅延回路
が接続されており、各立ち下がり遅延回路は、それぞ
れ、ステータスレジスタ（２０１、２０２、２０３）の
出力ビット（Ｑ01、Ｑ11、Ｑ21）が“１”レベルから
“０”レベルに立ち下がった際に、該立ち下がり遅延回
路からの出力ビットの立ち下がりを所定時間遅延させる
ことを特徴とするステータスレジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055182A JP2528219B2 (ja) | 1991-03-19 | 1991-03-19 | ステ―タスレジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055182A JP2528219B2 (ja) | 1991-03-19 | 1991-03-19 | ステ―タスレジスタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04290143A JPH04290143A (ja) | 1992-10-14 |
| JP2528219B2 true JP2528219B2 (ja) | 1996-08-28 |
Family
ID=12991575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3055182A Expired - Lifetime JP2528219B2 (ja) | 1991-03-19 | 1991-03-19 | ステ―タスレジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2528219B2 (ja) |
-
1991
- 1991-03-19 JP JP3055182A patent/JP2528219B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04290143A (ja) | 1992-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960423 |