JP3156813B2 - バッファ制御回路 - Google Patents

バッファ制御回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、異なるサイクル時間を
有する２つのバスの間のデータ転送を制御するバッファ
制御回路に関する。
【０００２】
【従来の技術】コンピュータシステムは、多くの場合、
異なる特性を有する複数のバスを有する。例えば、それ
らのバスは異なるクロック及び伝送周波数を有し、同期
的にまたは非同期的に作動し、異なる数のライン、異な
るデータ・フロー幅、また異なる長さを有する。それら
は必要ならば、結合回路によってデータ処理装置内で互
いに接続される。また、結合回路は異なるバスの速度差
に適応するためのバッファを有する。例えば、第１のバ
スがプロセッサ及びその記憶装置に関連し、第２のバス
が種々の入出力装置と関連しているコンピュータシステ
ムにおいて、一方のバスから他方のバスへデータを転送
する場合、このデータは最初に結合回路に供給され、そ
の後、例えば、結合回路による遅延を最小に保持して関
連入出力装置に送られる。
【０００３】コンピュータシステム内で、１つのデータ
バスから他のデータバスにデータを転送するためのいわ
ゆるピンポンデータバッファ機構を有するデータバッフ
ァは、例えばヨーロッパ特許出願０４１６２８１Ａ２か
ら既知である。この機構は、記憶アレイ及び２つの独立
したポートから成るデュアルポート記憶機構を有する。
各ポートは、自身の独立したデータバス、アドレスバス
及び制御バスを有し、さらにそれと関連した回路を備え
ている。この既知のデータバッファにおいて、データを
記憶アレイの第１の部分に書き込むために１つのデータ
バスからデータを受け取る独立ポートに書き込み回路が
接続されている。また読み取り回路が他の独立したポー
トに接続され、記憶アレイの第２の部分から同時にデー
タを読み取る。読み取りデータは他のデータバスに転送
される。それに関連して、記憶アレイの第１及び第２の
部分のための読み取り及び書き込みを両方向に行うこと
ができる動作制御ロジックが開示されている。さらに、
一対のデュアルポート記憶機構がデータを転送するため
に作用し、第１のバスが大きいデータ幅を有し、第２の
バスが小さいデータ幅を有する回路例が説明されてい
る。
【０００４】さらに、１９８４年６月に発行されたＩＢ
Ｍ ＴＤＢ第２７巻、第１Ａ号、第３３４〜３３７頁に
おいて、２つの異なるデータバスの間にデータバッファ
を有する回路構成が説明されている。この文献は、異な
る特性を有する２つのデータバスの間でデータをどのよ
うに転送するかという問題に対する典型的な解決法を示
しているが、デュアルポートバッファの使用は技術的な
観点からは比較的に複雑である。開示されている制御回
路は多数の回路装置を含む。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、データバッファを介して互いに接続されるデータバ
スが異なるクロック周波数及び他の異なる特性を有して
いるデータ処理装置において、そのようなデータバッフ
ァのための制御回路を提供することにある。
【０００６】他の目的は、２つのバスのクロックパルス
のシーケンスを考慮して、書き込みアドレスポインタの
コードの使用、その発生及びリセットを改良することで
ある。
【０００７】
【課題を解決するための手段】本発明によるバッファ制
御回路は、異なるサイクル時間を有する２つのバスの間
のデータ転送を制御するものであって、これら２つのバ
スの間に接続されたデータバッファと、第１クロックの
制御の下に一方のバスから前記データバッファへの書き
込みを行う書き込み部と、第１クロックとは異なる第２
クロックの制御の下にデータバッファから他方のバスへ
の読み取りを行う読み取り部とを備え、書き込み部は、
データバッファの書き込みアドレスを発生する書き込み
アドレス発生器、及びデータバッファへの書き込みの度
に更新されるロードカウンタを含み、読み取り部は、デ
ータバッファの読み取りアドレスを発生する読み取りア
ドレス発生器、読み取りアドレスをロードカウンタの内
容と比較可能な形に変換するコンバータ、ロードカウン
タの内容とコンバータの出力を比較して、データバッフ
ァに読み取るべきデータがあるかどうかを調べ、もしあ
ればデータバッファの読み取りを行わせるとともに読み
取りアドレスを更新する比較器を含む。
【０００８】非常に重要な要素は、ロードカウンタとし
て実施される書き込みアドレスポインタのタイプであ
る。すなわち、ここで重要なのは、この書き込みアドレ
スポインタでの特定コードの使用、その発生及びリセッ
ト、並びにタイミング制御である。
【０００９】本発明による制御回路が使用されるのは、
バッファの書き込み部の同期ロジックが読み取り部より
も短い時間（例えば書き込み部が２０ナノ秒、読み取り
部が２７ナノ秒）で動作するような環境である。２つの
クロックシーケンスは互いに独立しており、それらの値
は技術に応じて変化する。従って、書き込みと読み取り
の間の移行は、同期せず非同期である。読み取り部は、
書き込みアドレスポインタを例えそれがが更新中であっ
ても、いつでも走査することができる。２進コード化さ
れたポインタの場合、０１１から１００への移行中に８
つの可能な組み合わせのすべてが生じ得る。これは、も
ちろん種々の誤った解釈及び制御プロセスを導く場合が
ある。ポインタが変化しない期間は、通常遅い読み取り
部による２回の走査を可能にする程長くはないので、単
一の走査が各場合に明確な結果（最悪の場合でも古い内
容、通常は新しく更新された値）を得るようにコードが
選択される。従って、最悪の場合でも遅延はわずかに１
サイクルだけである。この回路による「データ利用可
能」信号の発生は、１サイクルが例えば２７ナノ秒の場
合、同期用のラッチ回路がその機能を危険にさらすこと
なく最大２０ナノ秒の間準安定状態にあることを可能に
する。また選択されたコードは、走査中に準安定になる
ラッチ回路が高々１つであることを保証する。バッファ
は、できるだけ早く読み取りを行うとともに、全体の内
容を読み取った後でだけ再書き込みが行われるように制
御される。従って、読み取り部はアドレスポインタのリ
セットを開始し、例えばロードカウンタの形態のアドレ
スポインタの同期のためのラッチ回路がリセットされた
後でのみ、この動作モードを終了させる。
【００１０】
【実施例】図１のようなコンピュータシステムにおいて
は、性能上の理由により、同期動作プロトコルを有する
バスが使用されることが多い。このようなバスのライン
の数、幅または延長部が制限されるから、このような装
置は、多くの場合に、異なるサイクル時間を有するいく
つかのバスを備えている。それらは結合回路によって、
必要ならばインターフェイス回路を有するバッファによ
って相互に接続される。
【００１１】このような複合構造におけるデータは異な
る長さのブロックの形態で転送されるが、定義される最
大の長さがある。結合回路は、接続されるバスの速度差
に対応するためのバッファを有する。
【００１２】図１は２つのバスａ及びｂを有するコンピ
ュータシステムを示す。プロセッサ及びその記憶装置は
バスａに接続され、種々の入出力装置Ｉ／Ｏはバスｂに
接続されている。記憶装置から出力されるデータは、ま
ず結合回路に供給され、次にＩ／Ｏターミナルに供給さ
れる。結合回路による遅延は最小でなければならない。
【００１３】図２は、バッファ及び関連するアクセスロ
ジック回路を有する結合回路のブロック図を示す。
【００１４】図２の回路図のデータフロー及び動作を以
下に詳細に説明する。
【００１５】図１及び図２のコンピュータシステムにお
けるデータフローの主要要素は、バスａからバスｂに転
送されるデータを受けるデータバッファ１である。
【００１６】このデータバッファ１は、２つの論理ブロ
ックによって制御される。まず上部（バスａ側）では、
データの受け取りに応答して書き込み記憶アドレスを歩
進する書き込みアドレス発生器５によって制御される。
ロードカウンタ８もデータの受け取りにより歩進され
る。本発明の基本的なコンポーネントであるロードカウ
ンタ８は特別のコードで動作する。このコードは、同期
回路９において、高速でグリッチなしに図２の下部（バ
スｂ側）でのクロックに同期される。
【００１７】下部（バスｂ側）では、データバッファ１
は読み取りアドレスを発生する読み取りアドレス発生器
６によって制御される。このアドレスは、コードコンバ
ータ１３でロードカウンタ８のコードと比較可能なコー
ドに変換され、同期回路９内にラッチされたロードカウ
ンタ８の内容と比較器１０によって比較される。この比
較の結果は、出力レジスタ３及び１２を制御し、出力レ
ジスタ１２からは「データ利用可能」信号が発生され
る。
【００１８】さらに、リセットロジック１１は次のデー
タブロックの転送のためにデータバッファ１を条件付け
るリセット信号を発生する。
【００１９】図２の回路は、データ入力用のレシーバ２
並びにデータ出力用の出力レジスタ３及びトランスミッ
タ４を備えたデータバッファ１を含む。出力レジスタ３
は必ずしも必要とされるわけではない。データバッファ
１は書き込みアドレス発生器５及び読み取りアドレス発
生器６によって制御される。書き込みアドレス発生器５
は、ロードカウンタ８と同じく、レシーバ７を介して
「データ利用可能」制御信号を受ける。ロードカウンタ
８は、比較器１０に接続された出力を有する同期回路９
に接続されている。比較器１０の出力は、出力レジスタ
１２、読み取りアドレス発生器６及びデータバッファ１
の出力レジスタ３に供給される。比較器１０は、コード
コンバータ１３を介して読み取りアドレス発生回路６か
らも入力信号を受ける。比較器１０の出力に応じて、
「データ利用可能」信号が出力レジスタ１２に接続され
たトランスミッタ１２′の出力に現れる。
【００２０】あらかじめ定められたデータ幅を有する図
３のデータバッファ１は、４ワードまで記憶することが
できると仮定する。ロードされるデータアイテムまたは
ワードは「データロード」信号によって利用可能とされ
る。ワードのローディングは各サイクル毎に、または２
つの連続するワードの間の２０サイクルまでの間隔で生
じる。「データロード」信号のパルスはロードカウンタ
８及び書き込みアドレス発生器５を歩進させる。各動作
の始めにおいて、読み取りアドレス発生器６、書き込み
アドレス発生器５及びロードカウンタ８は、出力または
リセット状態にある。読み取りアドレス発生器６がリセ
ット状態にあるとき、図３のロジック回路３４〜３７
は、信号「１」を出力する。「データロード」信号が、
例えば１サイクルの間活動状態になると、データはデー
タバッファ１のアドレス０に記憶される。その後、書き
込みアドレスが歩進され、ラッチ回路２３がセットされ
る。またラッチ回路３０は、関連するクロックパルスが
加えられるとすぐにセットされる。このようにして比較
器１０の回路３９を構成するＡＮＤゲートの入力条件が
満たされると、回路３９は活動状態になる。このとき、
読み取りアドレスはまだ０のままであるが、書き込みア
ドレスはデータバッファ１へのローディングにより１に
歩進されている。これは、読み取るべきデータがデータ
バッファ１にあることを示す。出力レジスタ３が準備状
態になると、次のクロックパルスに応答してその中に記
憶されたデータが出力端４０に送られる。同じクロック
パルスは読み取りアドレス３８を歩進させ、ラッチ回路
４１を「１」に設定する。この歩進はアドレスビット０
を「０」から「１」に変化させ、その結果、回路３４の
出力が「０」になる。「データロード」信号が受け取ら
れなければ、回路３９は非活動状態に戻るが、後続の
「データロード」信号が受け取られていると活動状態の
ままである。後続の「データロード」信号のパルスはロ
ードカウンタ８の次段のラッチ回路２５をセットし、続
いてラッチ回路２７をセットする。仮定される２７ナノ
秒のサイクルのクロックパルスはラッチ回路３１をセッ
トし、続いてラッチ回路３２をセットする。２７ナノ秒
のサイクルで制御されるラッチ回路は、それらのデータ
入力がクロックパルスに関して時間的にあまりにも接近
して変化するとき、準安定になる。回路３９が活動状態
である限り、データはデータバッファ１から読まれる。
４番目のワードが読まれた後、読み取りアドレスの最後
のビット（ビット２）が活動状態になり、回路３９の１
番下のＡＮＤゲートを非活動状態にトリガする共に、ラ
ッチ回路４３をセットする。ラッチ回路４３の出力信号
がロードカウンタ８のラッチ回路２３、２５、２７及び
２９をリセットする。さらに、ラッチ回路４４がセット
される。ロードカウンタ８がリセットされた後、同期回
路９のラッチ回路３０〜至３３は、関連するクロック信
号によりそれに追随する。ラッチ回路３０〜３３が全て
リセットされると回路４２の条件が満たされ、ラッチ回
路４３がリセットされる。リセットされた後、回路４５
の入力信号はその真の状態にあり、読み取りアドレスに
対するリセット要求が出される。かくして、次のサイク
ルにおいて、新しい動作が開始される。
【００２１】図３の回路構成における上述の動作は、図
４のタイミング図から容易に理解することができる。図
４の左側に示されている小さい円内の数字は、図３にお
ける対応する回路を表している。従って、図４のタイミ
ング図は、図３の回路と対比させることによって容易に
理解できよう。特定の時間における書き込みアドレスが
図４の上部に、読み取りアドレスが図４の下部にそれぞ
れ示されている。図から明らかなように、書き込み用の
クロック周波数は読み取り用のクロック周波数よりも高
く、本実施例では、前者は２０ナノ秒であり、後者は２
７ナノ秒である。図４から明らかなように、ロードカウ
ンタ８を構成するラッチ回路２３、２５、２７及び２９
は書き込み用のクロックにより制御され、同期回路９を
構成するラッチ回路３０〜３３は読み取り用のクロック
により制御される。
【００２２】図５は、図２の変形例であり、特に図２の
出力レジスタ３及び１２が省略されている。要するに、
これは制御及び読み取りがデータバッファ１の出力端の
トランスミッタ４及び１２′で直接行われることを意味
する。また、ロードカウンタ８は、純粋なカウンタ回路
として実施される代わりに、コード化された歩進レジス
タの形態をとってもよい。コードコンバータ１３及び比
較器１０は組み合わされた回路として設計されてもよ
い。しかしながら、このような回路の基準は本発明の概
念にほとんど影響を与えない。また、個々のレジスタ、
論理回路段及びカウンタにどのようなラッチ回路または
技術的に等価な回路を使用するかは全体として本発明に
無関係である。図５の回路の動作は図２と同様であるか
ら、詳細な説明は省略する。
【００２３】
【発明の効果】本発明によれば、データバッファを介し
て互いに接続されるデータバスが異なるクロック周波数
及び他の異なる特性を有する場合のバッファのための制
御を実現することができる。
【図面の簡単な説明】
【図１】関連する回路を有するバッファの構成を示すブ
ロック図。
【図２】データバッファ用の制御回路の構成を詳細に示
すブロック図。
【図３】データバッファ用の制御回路の構成をより詳細
に示すブロック図。
【図４】図３による回路構成用のタイミング図。
【図５】データバッファ用の制御回路の変形例を示すブ
ロック図。
【符号の説明】
１ データバッファ ２ レシーバ ３ 出力レジスタ ４ トランスミッタ ５ 書き込みアドレス発生器 ６ 読み取りアドレス発生器 ７ レシーバ ８ ロードカウンタ ９ 同期回路 １０ 比較器 １１ リセットロジック １２ 出力レジスタ １３ コードコンバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユルゲン、ヘス ドイツ連邦共和国ジンデルフィンゲン、 エッシェンブリュンレシュトラーセ、25 (72)発明者 ロルフ、ヒルゲンドルフ ドイツ連邦共和国ベープリンゲン、ヘー レンアルバー、シュトラーセ、44 (56)参考文献 特開 平４−121892（ＪＰ，Ａ) 特開 昭52−134340（ＪＰ，Ａ) 特開 昭54−124644（ＪＰ，Ａ) 特開 昭62−49537（ＪＰ，Ａ) 小林芳直、「ＰＬＤの論理回路設計 法」初版（昭和63年10月）ＣＱ出版、 ｐ．223〜228

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】異なるサイクル時間を有する２つのバスの
    間のデータ転送を制御するバッファ制御回路であって、 前記２つのバスの間に接続されたデータバッファと、 第１クロックの制御の下に一方のバスから前記データバ
    ッファへの書き込みを行う書き込み部と、 前記第１クロックとは異なる第２クロックの制御の下に
    前記データバッファから他方のバスへの読み取りを行う
    読み取り部とを具備し、 前記書き込み部は、前記データバッファへの書き込みを
    表すロード信号に応答して更新される書き込みアドレス
    発生器、及び前記ロード信号に応答して順次セットされ
    る複数のラッチ回路からなるロードカウンタを含み、 前記読み取り部は、前記データバッファの読み取りアド
    レスを発生する読み取りアドレス発生器、前記読み取り
    アドレスを前記ロードカウンタの内容と比較可能な形に
    変換するコンバータ、前記ロードカウンタの出力を前記
    第２のクロックに応答して受け取る複数のラッチ回路か
    らなる同期回路、及び前記同期回路の出力と前記コンバ
    ータの出力を比較して、前記データバッファに読み取る
    べきデータがあるかどうかを調べ、もしあれば前記デー
    タバッファの読み取りを行わせるとともに前記読み取り
    アドレスを更新する比較器を含む、 バッファ制御回路。
  2. 【請求項２】前記読み取りアドレスが所定の値に達した
    ときに前記ロードカウンタをリセットするリセットロジ
    ックを更に含む、請求項２に記載のバッファ制御回路。
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